專利名稱：包括橫向晶閘管和俘獲層的硅絕緣體讀寫非易失性存儲器的制作方法
技術領域：
本發(fā)明涉及集成電路的存儲單元設計。
背景技術：
在所屬領域中存在許多不同類型的存儲單元設計，各有其自己的優(yōu)點和缺點。例如，動態(tài)隨機存取存儲器(DRAM)單元包括一個電容器和一個存取晶體管。這種單元設計有利之處在于它可以做得非常密集。但是，DRAM單元是易失性的，也就是說，在從器件上去電后，這些單元會丟失它們所存儲的數據。此外，DRAM單元，即使在有電時，也必須定期刷新，以保持它們的數據狀態(tài)。靜態(tài)隨機存取存儲器(SRAM)單元的有利之處在于它可以非常快地存取。但是，SRAM單元要提取較大量的電流，且不是很密集，因為它們通常在單個單元的設計中要有4或6個晶體管。此外，這些單元，和DRAM單元一樣，也是易失性的。電可擦除可編程只讀存儲器(EEPROM)單元，例如閃存單元，是非易失性的、相當密集且讀出快。但是，這些單元要花時間寫入和擦除，且在一定數量的寫入/擦除周期后易于磨損。
因此，本領域繼續(xù)在尋找一種存儲單元設計，它既有上述單元的優(yōu)點，又沒有它們的負面效果。在這方面，硅(或半導體)絕緣體(SOI)技術提供了令人感興趣的備選方案。例如，在S.Okhonin等人的“A SOICapacitor-less IT-DRAM Concept”(2001 IEEE國際SOI會議，0-7803-6739-1/01(2001年10月1日))和P.Fazan等人的“Capacitor-less IT-DRAM Concept”(2002 IEEE國際SOI會議，pg.10-13，0-7803-7439-b/02(2002年10月2日))中，這兩篇文章的內容通過引用全部結合在本文中，都建議使用單個晶體管來制造DRAM單元。存儲單元的狀態(tài)由浮體電位和關聯(lián)的SOI晶體管電導來定義。通過在存儲器晶體管的浮體中結合過量的空穴(正電荷)或過量的電子(負電荷)，體電位以及邏輯“1”和“0”存儲器狀態(tài)，即可被改變。但是，這種單元是易失性的，而且會有可靠性和滯后問題，這些問題最終會影響單元性能和存儲器狀態(tài)保持。而且，和典型的DRAM單元一樣，它需要刷新。
本發(fā)明人在美國公布的專利申請US2004/0041206(序列號10/425,483，2003年4月29日提交)和2004/0041208(序列號10/232,846，2002年8月30日提交)中也提出了非易失性型的一個晶體管SOI浮體RAM單元，這兩份專利的內容通過引用全部結合在本文中。在這些申請中，將電荷俘獲層加到存取晶體管的下面，以提供一種材料，在其上可存儲電荷。因此改進的一個晶體管單元是非易失性的，且還享有改進的可伸縮性、可靠性和性能。
本發(fā)明人在2003年7月2日提交的美國專利申請No.10/612,793中公開了另一種一個晶體管單元方法，其內容通過引用全部結合在本文中。在此方法中，將p-i-n二極管附連到晶體管的源/漏區(qū)之一，且單元的邏輯電平存儲在本征區(qū)，它實質上起電介質作用。p-i-n二極管可以單獨選通，與存取晶體管的選通無關，并實質上起到負微分電阻(NDR)器件的作用。但是，這種單元設計是易失性的，并要求刷新，因此限制了其實用性。
在所屬領域已提出了使用晶閘管的其它NDR方法。例如，在Farid Nemati等人的“A Novel High-Density，Low Voltage SRAM Cellwith a Vertical NDR Device”(1998 Symp.on VLSI Tech.Digest ofTechnical Papers，§7.3，pg.66-67(1998))和Farid Nemati等人的“ANovel Thyristor-Based SRAM Cell(T-RAM)for High Speed，Low-Voltage，Giga-Scale Memories”(IEDM，11.5.1，pg.283-286(1999))(Nemati參考文獻)中，這兩篇文章的內容通過引用全部結合在本文中，建議將負微分電阻(NDR)縱向晶閘管(p-n-p-n器件)與存取晶體管結合使用，得到的單元設計在性能上類似于SRAM單元。晶閘管在寫操作期間被選通，以改進導通和斷開速度。這種單元在性能上像SRAM，但在密度上像DRAM。但該單元也是易失性的，并要求刷新。
在美國公布的專利申請2004/0041212(序列號10/232,855，2002年8月30日提交)(‘212申請)中公開的另一晶閘管方法中，其內容通過引用全部結合在本文中，在一個晶體管單元中使用了選通晶閘管。晶閘管連接到存取晶體管的外延上升源極，并層疊在存取晶體管上，使用的是金屬引發(fā)橫向結晶技術。因此，在這種基于晶閘管的方法中，晶閘管不是全部形成在襯底中，在某種意義上，其性質為部分橫向和部分縱向。但是，通過將部分晶閘管橫向形成在存取晶體管上，就可制造具有更快性能的密集單元。但是這種單元制造起來也相對復雜，而且又是易失性的并要求刷新。
圖1示出了以上引述的基于晶閘管的方法(例如Nemati參考文獻和‘212申請)的示范示意圖。該單元包括N溝道存取晶體管118，其n+漏極121連接到位線(BL)112，并受第一字線(WL1)114控制。存取晶體管118串聯(lián)到晶閘管120，該晶閘管由于其p-n-p-n結構，被畫成兩個串聯(lián)的二極管。存取晶體管118的n+源極123包括晶閘管120的一端(陰極)，并包括該單元的存儲節(jié)點，在此存儲邏輯狀態(tài)“0”或“1”，這在以后解釋。晶閘管120被第二字線(WL2)116選通，這改進了單元的開關速度。晶閘管120的另一端(陽極)，p+區(qū)125，連接到基準電壓(Vref)，基準電壓設置在器件的工作電壓(Vcc大約為2.0到2.5伏)和地(0伏)之間，并可以是1.0伏左右。
圖2示出用于寫和讀圖1單元的條件。當向單元寫入邏輯“1”狀態(tài)時，兩個字線114和116都接通，位線112仍為低。存儲(陰極)節(jié)點123取位線電位(低)，而晶閘管120的p+區(qū)(陽極)125保持在基準電壓(Vref)。這就正向偏置晶閘管120，使它超過其轉折電壓(見圖3)，因而進入高導電狀態(tài)。結果，存儲節(jié)點123的電位被升到接近Vref，且晶閘管中的結飽和。隨后，當第一字線114被斷開時，電荷停留在存儲節(jié)點123上，相當于升高的電位，這代表邏輯“1”狀態(tài)。然后，通過選通第一字線114，并感測位線112上電位的升高，就可讀出該電荷。
寫入邏輯狀態(tài)“0”就意味著從存儲節(jié)點123上去除由于較早飽和而引起的所有正電荷。為了寫入邏輯“0”，如圖2所示，第一位線112被升高，且很短時間以后第一字線114被升高。然后，第二字線116被選通，這顯著增強了對以前存儲的任何過量正載流子的去除。在第一字線114被斷開后，位線112在短時期內保持高，這確保通過強導通晶體管118而通過位線112去除這些正載流子。由于在邏輯“0”狀態(tài)時沒有電荷存儲在存儲節(jié)點123上，因此沒有電荷會流到位線112，這時通過在第一字線114上選通就讀出“0”。因此，浮動位線112上的電位保持不變，如圖2所示。
待機時，此時單元既不讀出也不寫入，邏輯“0”和“1”數據狀態(tài)反映在晶閘管120的I-V曲線中，如圖3所示。但這些數據狀態(tài)不是十分穩(wěn)定。如前所述，當邏輯“1”被存儲時，正電位在存儲節(jié)點123上浮動，因為該節(jié)點周圍的結被反向偏置。但是，隨著時間的推移，由于有限的漏電機制，例如在反向偏置結的耗盡層上空穴與電子的熱復合，存儲節(jié)點123上的正電位會下降，如圖3中箭頭所示。邏輯“1”數據狀態(tài)的這種下降會在數十毫秒數量級的時間刻度上發(fā)生。同樣，邏輯“0”數據狀態(tài)也會降極。具體的說，存儲節(jié)點123，它在存儲“0”時接地，在數十毫秒數量級的時間刻度上，由于輻射效應和/或地噪聲發(fā)射會緩慢升高其電位。
得到的效果是邏輯“1”和“0”狀態(tài)之間的容限減少，這影響數據狀態(tài)的完整性，最終影響存儲器件的性能。因此，為確保高性能，可以需要定期刷新，以確保在數據狀態(tài)之間有足夠的容限，如同標準DRAM單元的情況。此外，這種基于晶閘管的方法是易失性的，因為在從器件上去電時，所存儲的數據狀態(tài)會丟失。這些基于晶閘管存儲單元的數據狀態(tài)降級、需要刷新、以及它們的易失性，都不是最佳的。
因此，每種上述單元都具有缺點，影響了它們的適用性。一種具有DRAM型密度、像SRAN的性能(快速)、非易失性、且可靠和易于制造的單元設計將會使所屬領域受益。本公開提出了這樣一種解決方案。

發(fā)明內容
本文公開的是一種改進的基于晶閘管的存儲單元。在一個實施例中，使用硅絕緣體(SOI)技術將單元形成在浮動襯底中。該單元優(yōu)選結合一個完全形成在浮動襯底中的橫向晶閘管，該晶閘管由第二字線選通。晶閘管的陰極還包括存取晶體管的源極，其漏極連接到器件的位線，且該晶體管由第一字線選通。俘獲層構建到浮動襯底中，并在寫入單元時，加上脈沖，以對于邏輯狀態(tài)“1”使空穴被俘獲在俘獲層上，而對于邏輯狀態(tài)“0”使電子被俘獲在俘獲層上。將電荷俘獲在俘獲層上對存儲的數據狀態(tài)增加了額外的容限，防止它們的降級，并使單元成為非易失性的。


結合附圖參閱以下詳細說明，就可對本公開內容發(fā)明方面的實施例有最好的理解，附圖包括圖1示出現有技術基于晶閘管選通的存儲單元的電路示意圖。
圖2示出用于寫入和讀出圖1的存儲單元的條件。
圖3示出圖1中存儲單元的晶閘管的I-V曲線，并示出該單元的偽穩(wěn)定邏輯“0”和“1”狀態(tài)。
圖4示出本發(fā)明改進的基于晶閘管選通的存儲單元實施例的電路示意圖。
圖5示出圖4的單元截面圖，示出將俘獲層和絕緣浮動襯底用于該單元。
圖6示出用于寫入和讀出圖4和5的存儲單元的條件，包括提供額外的脈沖用于在俘獲層中俘獲電子或空穴。
圖7示出圖4和5中存儲單元的晶閘管的I-V曲線，并示出該單元在邏輯“0”和“1”狀態(tài)的容限改進。
圖8A-8K用截面圖示出制造圖4和5的改進存儲單元的步驟。
圖9示出圖4的改進存儲單元的布局的頂視圖。
具體實施例方式
圖4和5分別示出了改進的基于晶閘管的單元設計10的電路示意圖和截面圖。單元10包括的元件類似于圖1的基于晶閘管的單元，但有幾個方面不同。首先，改進的單元10優(yōu)選，但不必須，使用硅絕緣體技術形成，由此為每個單元提供一個浮動的襯底。如下詳述，這就允許該單元提取較低的電流，并使用浮體效應來改進該單元的數據保持能力。第二，該單元設計優(yōu)選，但不必須，結合一個完全形成在浮動硅襯底中的橫向晶閘管。與基于縱向晶閘管的單元(例如Nemati參考文獻)，或要求晶閘管至少部分形成在襯底上的單元(如‘212申請)相比，這使該單元相對容易制造。而且，每個單元的絕緣浮動襯底優(yōu)選，但不必須，包括俘獲層22，它用來對該單元提供非易失性，并有助于保持數據狀態(tài)不隨時間而降級。因此，所公開的單元具有改進的非易失性，可快速存取，并具有易于制造的密集布局。
圖6示出用于寫入和讀出改進的單元設計10的條件。大部分寫入/讀出條件與圖1-3所公開的單元無異。但是，優(yōu)選將寫入改為促進電荷在俘獲層22上的存儲，以改進單元性能。這些被俘獲的電荷一般相當穩(wěn)定，且在器件的使用壽命(如10年)內將保持不變，即使從器件上去電也如此。因此，和以前已知的基于晶閘管的存儲單元方法不同，所公開的單元設計是非易失性的。
當向該單元寫入邏輯“1”時，在通過第二字線16已停止晶閘管選通之后，且當第一字線14仍為高時，位線12被拉高(脈沖60)到Vcc，即器件的工作電壓。存取晶體管18被強導通，因而在單元10的浮體中產生過量的空穴。這些過量的空穴漂移到俘獲層22，在這里它們被俘獲。將空穴俘獲到俘獲層22中建立了正電位，它又選通晶閘管20，甚至在第二字線16已被斷開之后。這樣，在存儲邏輯“1”狀態(tài)時，晶閘管20比它在其它情況下更強地導通，正如圖7中箭頭所示的電流增加所示。這樣就加了額外的容限來克服上述邏輯“1”數據狀態(tài)降級的效應。此外，被俘獲空穴的正電位選通晶閘管20，從而維持晶閘管20進入“通”狀態(tài)，即使從器件上去電。于是，即使在去電之后，該單元也維持邏輯“1”狀態(tài)。因此，對于邏輯“1”狀態(tài)的開關速度被加速了，因為存儲的正電荷也降低了存取晶體管的閾值電壓。簡言之，在俘獲層22上存儲正電荷通常起到了增加通過存儲單元的導電性的作用。
當向該單元寫入邏輯“0”時，在通過第二字線16已停止晶閘管選通之后，且當第一字線14仍為高時，位線12被拉低(脈沖65)到-V，其可以是-1.5伏左右。這就前向偏置了在n+漏極(在位線上)和p-襯底之間形成的二極管，它產生電子，電子則被俘獲在俘獲層22中。因此俘獲層22被充負電，這耗盡了來自存取晶體管18溝道區(qū)的大多數空穴載流子。這種效應趨向遠離在晶閘管20上進行選通，并對存取晶體管18維持著強斷開條件，漏電減少。這樣，在存儲邏輯“0”狀態(tài)時，晶閘管20比它在其它情況下更強地斷開，正如圖7中箭頭所示的電流減少所示。這樣就加了額外的容限來克服上述邏輯“0”數據狀態(tài)降級的效應。此外，被俘獲的電子選通晶閘管20斷開的趨勢使晶閘管20和存取晶體管18進入“斷開”狀態(tài)，即使從器件上去電，這再次促進了邏輯“0”狀態(tài)的穩(wěn)定性。此外，存儲的負電荷也增加了存取晶體管的閾值電壓。簡言之，在俘獲層22上存儲負電荷通常起到了降低通過存儲單元的導電性的作用。
由于每個單元的浮動襯底部分32的體積很小，且由于這些層很薄，因此不需要在俘獲層22上存儲很多的電荷就可獲得上述優(yōu)點。
用于制造所公開的單元設計的步驟示于圖8A-8K。所屬領域的技術人員會理解，具有所公開功能的單元可用數種不同的方式、并使用未予示出的備選步驟來實現。所以，圖示的過程僅應理解為示范性的。
工藝開始，襯底結構在兩層結晶材料8和32(如硅)之間有一嵌入的氧化層24a，如圖8A所示。這種嵌入的氧化物起始襯底常用在SOI技術中，且到處可獲得。有源電路將形成于其上的結晶硅層32是輕p-摻雜的硅薄膜，它優(yōu)選可具有厚度“t”大約為1000埃或更薄。必要時，這層可被拋光，以獲得適合的厚度。
參閱圖8B，襯底結構被屏蔽(未示出)，并將溝槽40向下蝕刻到嵌入的氧化層24a。雖未示出，但所屬領域技術人員會理解，溝槽40包圍所顯示的結晶硅材料32，實際上形成一塊浮動襯底32，它為陣列中的一個單元提供有源硅35(見圖8C和9)。然后，參閱圖8C，淀積和蝕刻或拋光介電層，以包圍浮動襯底32，現在浮動襯底在所有側面(24)上都已完全絕緣。
參閱圖8D，一部分浮動襯底32用離子注入掩模(未示出)屏蔽，并由離子注入形成俘獲層22。俘獲層22優(yōu)選包括一種電介質，例如氮氧化硅、氮化硅、富硅氮化物、富硅氧化物或氧化鋁，雖然能俘獲電荷的其它材料也可使用。有關形成俘獲層的其它考慮可參閱上述美國公布的專利申請2004/0041208和2004/0041206。俘獲層22的對準要求不高。但優(yōu)選將俘獲層形成在要形成的晶閘管20附近，雖然俘獲層也可貫穿襯底區(qū)32。此外，俘獲層不必發(fā)生在浮動襯底32的底部，即，它不一定需要觸及嵌入的氧化層24。
接下來，參閱圖8E，將柵極氧化物41形成在所得結構上。然后淀積一多晶硅層，它將包括存取晶體管柵極的材料，即，第一字線14。此多晶硅層為重n-摻雜，并可使其成硅化物以改進電導率，雖然這未予示出。然后將介電硬掩模層43a淀積在多晶硅層上，并對所得的疊層形成圖案并蝕刻，以形成第一字線14，如圖所示。然后，使用眾所周知的各向異性蝕刻技術，將介電側壁43b形成在硬掩模/多晶硅疊層的各側上。如下可見，以這種方式用介電層43a、43b包圍第一字線14將允許第二字線16形成為與第一字線重疊，而不用擔心二者會短接在一起。這些包圍的介電材料優(yōu)選為氮化硅，但可包括二氧化硅或氮氧化硅。
接下來，參閱圖8F，優(yōu)選形成另一離子注入掩模42，以定義存取晶體管18的源區(qū)23，它也是要形成的晶閘管20的陰極。一旦該掩模42被對準、形成圖案并蝕刻，如圖所示，則使用離子注入將n摻雜物(如磷、砷)注入到襯底32的暴露部分，由此形成存取晶體管的源極23和漏極21。優(yōu)選使用離子注入掩模42，以使下面對應于晶閘管20將來位置的浮動襯底部分不會受到n+離子注入步驟的影響。離子注入之后，形成源/漏區(qū)26，并去除硬掩模42。應注意，該離子注入步驟(以及隨后的離子注入步驟)應有適當的高能量，以將注入的離子向下注入(或最后通過擴散驅動)到俘獲層22和/或浮動襯底32的底部。
接下來，參閱圖8G，淀積和蝕刻用于第二字線16(也是優(yōu)選多晶硅)的材料，如圖所示。一旦第二字線16被形成圖案，則使用另一n-摻雜物離子注入步驟反摻雜暴露的浮動襯底，以形成n-摻雜區(qū)28，如圖所示。如圖所示，第二字線16的邊緣優(yōu)選用來自對準摻雜區(qū)28。在n摻雜物沖擊n-摻雜的漏極21的地方，這種摻雜具有很小效果，于是在離子注入期間漏極21不必被屏蔽。
接下來，參閱圖8H，將電介質側壁45形成在第二字線16的邊緣上。在側壁45疊加在暴露硅上的地方(圖8H中的右側)，它起另一離子注入掩模的作用。因此，在側壁45形成之后，使用側壁45來自對準和形成p+摻雜區(qū)30，執(zhí)行p摻雜，這樣就完成了晶閘管20的形成。由于漏極21是n+摻雜，因此在此離子注入步驟期間，它可優(yōu)選屏蔽漏極21(未示出)。
然后，參閱圖8I，將暴露處的柵極電介質41去除。(柵極電介質41的這種去除可發(fā)生在形成側壁45時)。然后，淀積和蝕刻導電層，以形成用于每個單元的Vref 13觸點。如圖9中可見，Vref 13觸點(以及其它柵極結構14和16)優(yōu)選包括跨越各個單元以形成存儲器陣列中行的線。Vref觸點13優(yōu)選由多晶硅形成。雖然圖中示為由從用來形成其它柵極結構14和16的分開的多晶硅層形成，但所屬領域的技術人員會認識到，這些較早的多晶硅層之一可以用來同時形成Vref觸點13，雖然在此情況下必須作出安排來蝕刻柵極電介質41，不然它會駐留在Vref觸點13下面。
隨后，參閱圖8J，將介電層44淀積在所得結構上，其優(yōu)選為二氧化硅。必要時，該層可以由數個子層形成，并可平面化(例如，用化學機械平面化)，使其平坦供隨后形成圖案。最后，如圖8K所示，在介電層44中蝕刻觸點孔或通孔以暴露漏極21，隨繼用適合的導電材料(多晶硅、鋁等)填充，以形成位線觸點12(例如插頭)。然后，使用標準加工技術(未示出)將單元加工完成。
為形成單元陣列的圖8A-8K的單元布局示于圖9。圖中示出的是單元的有源區(qū)35和包圍每個單元的隔離體24。在優(yōu)選實施例中，位線觸點12連接到位線50，它們示為點畫線，并從左到右形成存儲陣列中的列。這些位線50優(yōu)選形成在第一層金屬(M1)中，這是眾所周知的。如前所述，單元的Vref觸點可包括共用的多晶硅線13，它接觸每個單元的p+區(qū)30。最終，多晶硅線13與金屬線51相接觸，金屬線51形成在與第一金屬位線50正交并在其上的第二層金屬(M2)中。第二金屬線51將Vref基準電壓通過觸點61饋送到多晶硅線，觸點61是通過在金屬層(未示出)和介電層44(見圖8J)之間的電介質蝕刻而成的。在形成該觸點61處，在有源區(qū)35和第一金屬電平位線50之間的額外空間就可很有利，且這些觸點可發(fā)生在沿多晶硅線13長度的邏輯間隔處，例如每8條或16條位線50。
備選的是，雖未示出，連接到p+區(qū)30的Vref觸點可以用插頭制成，和位線插頭形成的方式相同(見圖8K)，且事實上它們可同時制成。如果使用這種備選技術，則在形成位線50時必須很小心，以確保它們不會短接到Vref插頭，例如以某種形式使它們“輕碰(jogging around)”。然后，Vref插頭可通過通孔連接到第二層金屬線51，這是已知的。簡言之，并如前所述，有許多不同的方式來形成所公開的單元，并將其布局以獲得所需的功能和工藝方便性。公開的方法和布局僅是示范性的。
雖然優(yōu)選將浮動襯底和俘獲層結合使用，但所屬領域的技術人員會認識到，這些方面的任一個都可單獨使用。就是說，不必在所有實施例中使用俘獲層，也不必在所有實施例中使用浮動襯底。確實，在一些實施例中，既不要求有浮動襯底，也不要求有俘獲層，因為僅僅通過使用完全置于襯底中的橫向晶閘管就已具有單元體系結構和設計方面的優(yōu)點。在一些實施例中，除了通過使用嵌入的氧化層24a外(見圖8A)，其它隔離方案也可使用。此外，雖然優(yōu)選是存儲單元使用橫向晶體管，但這并不是在所有實施例中所嚴格要求的，因為晶閘管也可以是縱向的，或性質上是橫向和縱向的。
應理解本文所公開的發(fā)明概念能夠作許多改動。只要這些改動屬于所附權利要求書及其等效物的范圍之內，它們均應包括在本專利之內。
權利要求
1.一種存儲單元，包括襯底；晶閘管，置于所述襯底中；存取晶體管，串聯(lián)到所述晶閘管；以及俘獲層，置于所述襯底中，用于存儲電荷以影響所述存儲單元的導電性。
2.如權利要求1所述的存儲單元，其中影響所述存儲單元的導電性包括影響所述晶閘管和所述存取晶體管的導電性。
3.如權利要求1所述的存儲單元，其中所述晶閘管包括完全置于所述襯底中的橫向晶閘管。
4.如權利要求1所述的存儲單元，其中所述存取晶體管通過為二者共用的摻雜區(qū)連接到所述晶閘管。
5.如權利要求1所述的存儲單元，其中所述俘獲層包括電介質。
6.如權利要求5所述的存儲單元，其中所述電介質選自包括氮氧化硅、氮化硅、富硅氮化物、富硅氧化物或氧化鋁的組。
7.如權利要求1所述的存儲單元，其中所述晶閘管的陽極連接到基準電壓。
8.如權利要求7所述的存儲單元，其中所述基準電壓在所述存儲單元的工作電壓和地之間。
9.如權利要求1所述的存儲單元，還包括晶閘管柵極。
10.如權利要求1所述的存儲單元，其中所述晶閘管柵極由電介質與所述晶閘管分隔開。
11.如權利要求1所述的存儲單元，其中所述襯底是浮動的。
12.如權利要求1所述的存儲單元，其中所述襯底被絕緣體包圍。
13.如權利要求1所述的存儲單元，其中所述存儲單元是非易失性的。
14.一種存儲單元，包括襯底；晶閘管，置于所述襯底中；存取晶體管，串聯(lián)到所述晶閘管；以及構件，置于所述襯底中，用于存儲電荷以影響所述存儲單元的導電性。
15.如權利要求14所述的存儲單元，其中影響所述存儲單元的導電性包括影響所述晶閘管和所述存取晶體管的導電性。
16.如權利要求14所述的存儲單元，其中所述晶閘管包括完全置于所述襯底中的橫向晶閘管。
17.如權利要求14所述的存儲單元，其中所述存取晶體管通過為二者共用的摻雜區(qū)連接到所述晶閘管。
18.如權利要求14所述的存儲單元，其中所述晶閘管的陽極連接到基準電壓。
19.如權利要求14所述的存儲單元，還包括晶閘管柵極。
20.如權利要求14所述的存儲單元，其中所述襯底是浮動的。
21.如權利要求14所述的存儲單元，其中所述存儲單元是非易失性的。
22.一種存儲單元，包括襯底；晶閘管，置于所述襯底中；以及存取晶體管，串聯(lián)到所述晶閘管，其中所述襯底是浮動的。
23.如權利要求22所述的存儲單元，其中所述晶閘管包括完全置于所述襯底中的橫向晶閘管。
24.如權利要求22所述的存儲單元，其中所述存取晶體管通過為二者共用的摻雜區(qū)連接到所述晶閘管。
25.如權利要求22所述的存儲單元，還包括置于所述襯底中的俘獲層，用以存儲電荷以影響所述存儲單元的導電性。
26.如權利要求25所述的存儲單元，其中影響所述存儲單元的導電性包括影響所述晶閘管和所述存取晶體管的導電性。
27.如權利要求22所述的存儲單元，其中所述晶閘管的陽極連接到基準電壓。
28.如權利要求22所述的存儲單元，還包括晶閘管柵極。
29.如權利要求22所述的存儲單元，其中所述存儲單元是非易失性的。
30.一種存儲單元，包括襯底；橫向晶閘管，完全置于所述襯底中；以及存取晶體管，串聯(lián)到所述晶閘管。
31.如權利要求30所述的存儲單元，其中所述存取晶體管通過為二者共用的摻雜區(qū)連接到所述晶閘管。
32.如權利要求30所述的存儲單元，還包括置于所述襯底中的俘獲層，用以存儲電荷以影響所述存儲單元的導電性。
33.如權利要求32所述存儲單元，其中影響所述存儲單元的導電性包括影響所述晶閘管和所述存取晶體管的導電性。
34.如權利要求30所述的存儲單元，其中所述晶閘管的陽極連接到基準電壓。
35.如權利要求30所述的存儲單元，還包括晶閘管柵極。
36.如權利要求30所述的存儲單元，其中所述襯底是浮動的。
37.如權利要求30所述的存儲單元，其中所述存儲單元是非易失性的。
38.一種存儲單元，包括襯底；晶閘管，置于所述襯底中；以及存取晶體管，串聯(lián)到所述晶閘管，其中所述存儲單元是非易失性的，且在從所述存儲單元去電時保持數據狀態(tài)。
39.如權利要求38所述的存儲單元，其中所述存取晶體管通過為二者共用的摻雜區(qū)連接到所述晶閘管。
40.如權利要求38所述的存儲單元，還包括置于所述襯底中的俘獲層，用以存儲電荷以影響所述存儲單元的導電性。
41.如權利要求40所述的存儲單元，其中影響所述存儲單元的導電性包括影響所述晶閘管和所述存取晶體管的導電性。
42.如權利要求38所述的存儲單元，其中所述晶閘管的陽極連接到基準電壓。
43.如權利要求38所述的存儲單元，還包括晶閘管柵極。
44.如權利要求38所述的存儲單元，其中所述襯底是浮動的。
45.如權利要求38所述的存儲單元，其中所述晶閘管包括完全置于所述襯底中的橫向晶閘管。
46.一種存儲單元，包括隔離的浮動襯底；橫向晶閘管，完全置于所述襯底中，其中所述橫向晶閘管被選通；存取晶體管，形成在所述襯底中，并串聯(lián)到所述晶閘管；以及俘獲介電層，置于所述浮動襯底中。
47.如權利要求46所述的存儲單元，其中所述存儲單元是非易失性的，且在從所述存儲單元去電時保持數據狀態(tài)。
48.如權利要求46所述的存儲單元，其中所述存取晶體管通過為二者共用的摻雜區(qū)連接到所述晶閘管。
49.如權利要求46所述的存儲單元，其中所述俘獲層包括電介質。
50.如權利要求49所述的存儲單元，其中所述電介質選自包括氮氧化硅、氮化硅、富硅氮化物、富硅氧化物或氧化鋁的組。
51.如權利要求46所述的存儲單元，其中所述晶閘管的陽極連接到基準電壓。
52.如權利要求51所述的存儲單元，其中所述陽極連接到第二層金屬。
53.如權利要求51所述的存儲單元，其中所述基準電壓在所述存儲單元的工作電壓和地之間。
54.如權利要求46所述的存儲單元，其中所述存取晶體管和晶閘管都包括多晶硅柵極。
55.如權利要求54所述的存儲單元，其中所述柵極是重疊的。
56.如權利要求46所述的存儲單元，其中所述存取晶體管的漏極連接到在第一層金屬中形成的位線。
57.一種包括多個存儲單元的集成電路，每個存儲單元包括襯底；晶閘管，置于所述襯底中；存取晶體管，串聯(lián)到所述晶閘管；以及俘獲層，置于所述襯底中，用于存儲電荷以影響所述存儲單元的導電性。
58.如權利要求57所述的集成電路，其中影響所述存儲單元的導電性包括影響所述晶閘管和所述存取晶體管的導電性。
59.如權利要求57所述的集成電路，其中所述晶閘管包括完全置于所述襯底中的橫向晶閘管。
60.如權利要求57所述的集成電路，其中所述存取晶體管通過為二者共用的摻雜區(qū)連接到所述晶閘管。
61.如權利要求57所述的集成電路，其中所述晶閘管的陽極連接到基準電壓。
62.如權利要求61所述的集成電路，其中所述基準電壓在所述集成電路的工作電壓和地之間。
63.如權利要求57所述的集成電路，其中所述晶閘管被選通。
64.如權利要求57所述的集成電路，其中每個存儲單元的所述襯底是浮動的。
65.一種包括多個存儲單元的集成電路，每個存儲單元包括襯底；晶閘管，置于所述襯底中；存取晶體管，串聯(lián)到所述晶閘管；以及構件，置于所述襯底中，用于存儲電荷以影響存儲單元的導電性。
66.如權利要求65所述的集成電路，其中影響所述存儲單元的導電性包括影響所述晶閘管和所述存取晶體管的導電性。
67.如權利要求65所述的集成電路，其中所述晶閘管包括完全置于所述襯底中的橫向晶閘管。
68.如權利要求65所述的集成電路，其中所述存取晶體管通過為二者共用的摻雜區(qū)連接到所述晶閘管。
69.如權利要求65所述的集成電路，其中所述晶閘管的陽極連接到基準電壓。
70.如權利要求65所述的集成電路，其中所述晶閘管被選通。
71.如權利要求65所述的集成電路，其中每個存儲單元的所述襯底是浮動的。
72.一種包括多個存儲單元的集成電路，每個存儲單元包括襯底；晶閘管，置于所述襯底中；以及存取晶體管，串聯(lián)到所述晶閘管，其中每個存儲單元的所述襯底是浮動的。
73.如權利要求72所述的集成電路，其中所述晶閘管包括完全置于所述襯底中的橫向晶閘管。
74.如權利要求72所述的集成電路，其中所述存取晶體管通過為二者共用的摻雜區(qū)連接到所述晶閘管。
75.如權利要求72所述的集成電路，還包括置于所述襯底中的俘獲層，用以存儲電荷以影響所述存儲單元的導電性。
76.如權利要求72所述的集成電路，其中所述晶閘管的陽極連接到基準電壓。
77.如權利要求72所述的集成電路，其中所述晶閘管被選通。
78.如權利要求72所述的集成電路，其中所述襯底被絕緣體包圍。
79.一種包括多個存儲單元的集成電路，每個存儲單元包括襯底；橫向晶閘管，完全置于所述襯底中；以及存取晶體管，串聯(lián)到所述晶閘管。
80.如權利要求79所述的集成電路，其中所述存取晶體管通過為二者共用的摻雜區(qū)連接到所述晶閘管。
81.如權利要求79所述的集成電路，還包括置于所述襯底中的俘獲層，用以存儲電荷以影響所述存儲單元的導電性。
82.如權利要求79所述的集成電路，其中所述晶閘管的陽極連接到基準電壓。
83.如權利要求79所述的集成電路，其中所述晶閘管被選通。
84.如權利要求79所述的集成電路，其中每個存儲單元的所述襯底是浮動的。
85.一種包括多個存儲單元的集成電路，每個存儲單元包括襯底；晶閘管，置于所述襯底中；以及存取晶體管，串聯(lián)到所述晶閘管，其中所述存儲單元是非易失性的，且在從所述存儲單元去電時保持它們的數據狀態(tài)。
86.如權利要求85所述的集成電路，其中所述存取晶體管通過為二者共用的摻雜區(qū)連接到所述晶閘管。
87.如權利要求85所述的集成電路，還包括置于所述襯底中的俘獲層，用以存儲電荷以影響所述存儲單元的導電性。
88.如權利要求85所述的集成電路，其中所述晶閘管的陽極連接到基準電壓。
89.如權利要求85所述的集成電路，其中所述晶閘管被選通。
90.如權利要求85所述的集成電路，其中每個存儲單元的所述襯底是浮動的。
91.如權利要求85所述的集成電路，其中所述晶閘管包括完全置于所述襯底中的橫向晶閘管。
92.一種包括多個存儲單元的集成電路，每個存儲單元包括隔離的浮動襯底；橫向晶閘管，完全置于所述襯底中，其中所述橫向晶閘管被選通；存取晶體管，形成在所述襯底中，并串聯(lián)到所述晶閘管；以及俘獲介電層，置于所述浮動襯底中。
93.如權利要求92所述的集成電路，其中所述存儲單元是非易失性的，且在從所述存儲單元去電時保持數據狀態(tài)。
94.如權利要求92所述的集成電路，其中所述存取晶體管通過為二者共用的摻雜區(qū)連接到每個單元的所述晶閘管。
95.如權利要求92所述的集成電路，其中每個單元的所述俘獲層包括電介質。
96.如權利要求95所述的集成電路，其中所述電介質選自包括氮氧化硅、氮化硅、富硅氮化物、富硅氧化物或氧化鋁的組。
97.如權利要求92所述的集成電路，其中每個單元的所述晶閘管的陽極連接到基準電壓。
98.如權利要求97所述的集成電路，其中所述陽極連接到第二層金屬。
99.如權利要求97所述的集成電路，其中所述基準電壓在所述存儲單元的工作電壓和地之間。
100.如權利要求92所述的集成電路，其中每個單元的所述存取晶體管和晶閘管都包括多晶硅柵極。
101.如權利要求100所述的集成電路，其中所述柵極是重疊的。
102.如權利要求92所述的集成電路，其中所述存取晶體管的漏極連接到在第一層金屬中形成的位線。
103.一種操作基于晶閘管的存儲單元的方法，其中所述存儲單元包括連接到位線和晶閘管的存取晶體管、用于存儲電荷以影響所述存儲單元導電性的俘獲層，且其中所述晶閘管的陽極連接到基準電壓，所述方法包括向所述單元發(fā)送第一信號，以將邏輯“1”狀態(tài)寫入所述單元，其中所述邏輯“1”狀態(tài)意味著所述晶閘管的高導電狀態(tài)；以及向所述單元發(fā)送第二信號，以將空穴注入到所述俘獲層中。
104.如權利要求103所述的方法，其中第一信號包括選通所述存取晶體管和所述晶閘管并使所述位線接地。
105.如權利要求103所述的方法，其中所述基準電壓包括在所述存儲單元的工作電壓和地之間的電壓。
106.如權利要求103所述的方法，其中第二信號包括選通所述存取晶體管并在所述位線上置電位。
107.如權利要求106所述的方法，其中所述電位包括所述存儲單元的工作電壓。
108.一種操作基于晶閘管的存儲單元的方法，所述存儲單元具有用于存儲電荷以影響所述存儲單元導電性的俘獲層，其中所述晶閘管的陽極連接到陽極，所述方法包括向所述單元發(fā)送第一信號，以將邏輯“0”狀態(tài)寫入所述單元，其中所述邏輯“0”狀態(tài)意味著所述晶閘管的低導電狀態(tài)；以及向所述單元發(fā)送第二信號，以將電子注入到所述俘獲層中。
109.如權利要求108所述的方法，其中第一信號包括選通所述存取晶體管和所述晶閘管并在所述位線上置電位。
110.如權利要求109所述的方法，其中所述電位包括所述存儲單元的工作電壓。
111.如權利要求108所述的方法，其中所述基準電壓包括在所述存儲單元的工作電壓和地之間的電壓。
112.如權利要求108所述的方法，其中第二信號包括選通所述存取晶體管并在所述位線上置負電位。
全文摘要
本文公開的是一種改進的基于晶閘管的存儲單元。在一個實施例中，使用硅絕緣體(SOI)技術將該單元形成在浮動襯底中。該單元優(yōu)選包括完全形成在浮動襯底中的橫向晶閘管，該晶閘管由第二字線選通。晶閘管的陰極還包括存取晶體管的源極，其漏極連接到器件的位線，該晶體管由第一字線選通。俘獲層構建到浮動襯底中，并在寫入單元時，加脈沖，對于邏輯狀態(tài)"1"使空穴俘獲在俘獲層上，而對于邏輯狀態(tài)"0"使電子俘獲在俘獲層上。在俘獲層上俘獲電荷對存儲的數據狀態(tài)增加了額外容限，防止它們降級并使單元成非易失性。
文檔編號G11C16/34GK1981344SQ200580022557
公開日2007年6月13日 申請日期2005年4月28日 優(yōu)先權日2004年5月6日
發(fā)明者A·巴塔查里亞 申請人:微米技術有限公司