專利名稱：在不同芯片中命令控制不同的操作的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體芯片，更具體地說，涉及在不同芯片中命令引起不同操作的芯片。
背景技術(shù)：
導(dǎo)線通常通過諸如電阻性材料和晶體管等電阻性結(jié)構(gòu)被終結(jié)。這些終結(jié)器已被定位在各個(gè)地方。終結(jié)器位置的實(shí)例包括在母板或其它電路板或卡上。終結(jié)器位置的其它實(shí)例包括在發(fā)送信號(hào)的芯片和/或接收信號(hào)的芯片上。芯片上的終結(jié)器常稱為片上終結(jié)器(ODT)。
一些動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)芯片具有寄存器，稱為模式寄存器組(MRS)，它包含一些位以控制DRAM芯片的功能。MRS中的一個(gè)或多個(gè)位可以控制DRAM芯片的特定功能。擴(kuò)展MRS(例如EMRS0、EMRS1等)可提供附加位以供使用。
DRAM芯片通常包含在存儲(chǔ)模塊中，其中一些是雙列直插式存儲(chǔ)模塊(DIMM)。術(shù)語“級(jí)(rank)”是指一組存儲(chǔ)芯片，它們例如通過共享的芯片選擇信號(hào)或通過某種其它方式被選擇在一起。有些模塊每個(gè)模塊只有一級(jí)，而有些模塊每個(gè)模塊包含多于一級(jí)。有些級(jí)包含多于一個(gè)模塊上的芯片。
在一些二級(jí)存儲(chǔ)系統(tǒng)中，為有最佳電性能，ODT在不接收數(shù)據(jù)用于寫入操作的DRAM芯片上被使能。
JEDEC固態(tài)技術(shù)協(xié)會(huì)已提供了用于DDR2(雙數(shù)據(jù)速率2或兩倍數(shù)據(jù)速率2)DRAM芯片的標(biāo)準(zhǔn)。在DDR2 DRAM芯片中，通過每級(jí)使用離散信號(hào)來控制ODT。在有些兩個(gè)級(jí)1DIMM系統(tǒng)中，在控制器上和DIMM上使用兩個(gè)ODT管腳。每個(gè)DRAM芯片也可使用兩個(gè)管腳，以支持疊層解決方案。在本公開中所用的詞“管腳”是指?jìng)鹘y(tǒng)管腳或到小片焊盤的其它連接。
在GDDR3(圖形DDR3)以及DDR3/DDR2方案中，命令總線可在兩級(jí)之間共享。DRAM對(duì)寫入事務(wù)處理可監(jiān)控或窺探命令總線。如果它看見一個(gè)寫入周期但當(dāng)時(shí)沒有斷言CS#，則它可接通其ODT。寫入命令可將另一級(jí)作為目標(biāo)。(CS#是級(jí)或器件所特有的)。術(shù)語“2N定時(shí)”是指與1N定時(shí)相比采取一個(gè)額外的時(shí)鐘周期進(jìn)行采樣的情況。采樣可以是對(duì)信號(hào)，例如地址信號(hào)。窺探可能對(duì)于1N定時(shí)適用，但對(duì)于2N定時(shí)(采樣前有附加的時(shí)鐘周期)不適用，因?yàn)楦Q探可在周轉(zhuǎn)周期中以及開始的寫入周期中導(dǎo)致附加時(shí)鐘周期。


從以下給出的詳細(xì)說明和本發(fā)明實(shí)施例的附圖中，就可對(duì)本發(fā)明有更充分的理解，但這些說明和附圖不應(yīng)被認(rèn)為是將本發(fā)明限制在所述的具體實(shí)施例上，而僅用于解釋和理解。
圖1是按照本發(fā)明一些實(shí)施例的系統(tǒng)框圖表示，該系統(tǒng)包含存儲(chǔ)控制器和含有存儲(chǔ)芯片的存儲(chǔ)模塊。
圖2是按照本發(fā)明一些實(shí)施例的圖1的存儲(chǔ)控制器和存儲(chǔ)芯片的更詳細(xì)的框圖表示。
圖3是按照本發(fā)明一些實(shí)施例的寄存器圖示。
圖4是按照本發(fā)明一些實(shí)施例的圖1和2的存儲(chǔ)芯片的更詳細(xì)的框圖表示。
圖5是按照本發(fā)明一些實(shí)施例的系統(tǒng)框圖表示，該系統(tǒng)包含存儲(chǔ)控制器和存儲(chǔ)模塊。
圖6是按照本發(fā)明一些實(shí)施例的系統(tǒng)框圖表示，該系統(tǒng)包含存儲(chǔ)控制器和存儲(chǔ)模塊。
圖7是按照本發(fā)明一些實(shí)施例的定時(shí)圖，示出圖5的存儲(chǔ)控制器和存儲(chǔ)芯片的操作。
圖8為圖1、2、5和6的存儲(chǔ)控制器包含在與處理器相同的小片中的框圖表示。
圖9為圖1、2、5和6的存儲(chǔ)控制器包含在與芯片集的存儲(chǔ)控制器中心相同的小片中的框圖表示。
圖10的系統(tǒng)示出向圖2的寄存器提供值的程序。
具體實(shí)施例方式
參閱圖1，存儲(chǔ)控制器12向支座16上的存儲(chǔ)芯片MC0和存儲(chǔ)芯片MC1提供各種信號(hào)，包含命令信號(hào)(以下稱為命令)。存儲(chǔ)模塊18包含芯片MC0和芯片MC1以及支座16，并可包含圖1未示出的附加芯片。各種信號(hào)，包含命令，穿過存儲(chǔ)控制器12與MC0和MC1之間的互連14。數(shù)據(jù)、地址、命令以及芯片選擇信號(hào)可以在不同的導(dǎo)線上，或可以在至少一些相同的導(dǎo)線上共享。不同類型的信號(hào)可以承載在不同的互連上，或者信號(hào)可以在互連14中的相同導(dǎo)線上被完全或部分地分包或時(shí)間復(fù)用。
芯片MC0對(duì)特定命令作出響應(yīng)執(zhí)行一個(gè)操作，而芯片MC1對(duì)同一命令作出響應(yīng)執(zhí)行另一操作。例如，芯片MC0可對(duì)一個(gè)命令，例如稱為命令A(yù)，作出響應(yīng)執(zhí)行寫入操作，而芯片MC1對(duì)命令A(yù)作出響應(yīng)接通ODT。換種方式說，芯片MC0可將命令A(yù)解釋為寫入命令，而芯片MC1可將命令A(yù)解釋為接通ODT命令。在一些實(shí)施例中，有第二命令，例如稱為命令B，對(duì)于這個(gè)命令，芯片MC0的響應(yīng)是接通ODT，而MC1的響應(yīng)是執(zhí)行寫入操作。作為另一實(shí)例，芯片MC0可對(duì)一個(gè)命令，例如稱為命令C，作出響應(yīng)執(zhí)行讀出操作，而芯片MC1對(duì)命令C作出響應(yīng)執(zhí)行刷新操作。同樣，可以有第二命令，例如稱為命令D，對(duì)于這個(gè)命令，芯片MC0的響應(yīng)是執(zhí)行刷新操作，而MC1的響應(yīng)是執(zhí)行讀出操作?？身憫?yīng)于一個(gè)命令執(zhí)行其它不同的操作。請(qǐng)注意，標(biāo)記A、B、C和D是任意的。
可實(shí)現(xiàn)芯片MC0和MC1的方式有很多。圖2示出一些示例實(shí)現(xiàn)方案(實(shí)施例)，但本發(fā)明不局限于圖2的細(xì)節(jié)以及其以下說明。本發(fā)明可以在不同于圖2以及其說明的各種實(shí)施例中實(shí)現(xiàn)。而且，圖2的實(shí)施例可包含圖2中未示出的附加組件。
參閱圖2，存儲(chǔ)控制器12通過控制總線20、數(shù)據(jù)總線22以及地址總線24連接到芯片MC0和MC1。芯片選擇(CS)信號(hào)通過總線26和28提供到芯片MC0和MC1。芯片選擇信號(hào)有時(shí)低有效，表示為CS#。在圖2的情況下，芯片選擇信號(hào)對(duì)于芯片MC0是CS0#，對(duì)于芯片MC1是CS1#。芯片選擇信號(hào)有時(shí)稱為器件選擇信號(hào)。
在本公開中提到的命令可以通過各種方式從存儲(chǔ)控制器12提供到芯片MC0和MC1。在一些實(shí)施例中，本文所述的命令僅通過控制總線20提供。在其它實(shí)施例中，命令通過控制總線20和地址總線24的組合來提供。在又一些其它實(shí)施例中，數(shù)據(jù)總線也用來傳遞命令。芯片MC0中的控制電路32和控制電路42接收來自控制器12的命令，雖然包含命令的信號(hào)可以在控制器12與控制器電路32和42之間被修改或另外改變。
芯片MC0包含寄存器30，且芯片MC1包含寄存器40。寄存器30和40包含操作類型信號(hào)，以控制芯片MC0和MCI如何解釋至少一些命令。操作類型信號(hào)可以是一位或多于一位。舉例來說，寄存器30和40每個(gè)都可包含在MRS或EMRS中，使用以前未用的位或新的位。然而，并不要求寄存器30和40都在MRS或EMRS中。
舉例來說(稱為實(shí)例1)，寄存器30中的操作類型信號(hào)具有第一值，因?yàn)槔缂拇嫫?0中的一個(gè)特定位具有第一電壓狀態(tài)。寄存器40中的同一操作類型信號(hào)具有第二值，因?yàn)榧拇嫫?0中的相應(yīng)位具有第二電壓狀態(tài)。在實(shí)例1中，有一些命令，稱為命令A(yù)和B。芯片MC0對(duì)命令A(yù)作為寫入命令響應(yīng)，就是說控制電路32使數(shù)據(jù)總線22上的某些數(shù)據(jù)位存儲(chǔ)在芯片MC0的核心36中。芯片MC1對(duì)命令A(yù)作出響應(yīng)接通ODT 48。更具體地說，控制電路42接通ODT48。相反，芯片MC0對(duì)命令B作出響應(yīng)接通ODT 38，且芯片MC1對(duì)命令B作為寫入命令響應(yīng)。更具體地說，響應(yīng)于命令B，控制電路32接通ODT 38，且控制電路42使總線22上的數(shù)據(jù)存儲(chǔ)在核心46中。在一些實(shí)施例中，如果寄存器30和40中操作類型信號(hào)的值顛倒，則芯片MC0會(huì)對(duì)命令A(yù)作出響應(yīng)接通ODT 38并對(duì)命令B作出響應(yīng)執(zhí)行寫入操作；且芯片MC1會(huì)對(duì)命令A(yù)作出響應(yīng)執(zhí)行寫入操作并對(duì)命令B作出響應(yīng)執(zhí)行ODT操作。
舉另一實(shí)例(稱為實(shí)例2)，有一些命令，稱為命令C和D。寄存器30和40中的操作類型信號(hào)可設(shè)置為具有特定值，以使芯片MC0對(duì)命令C作為讀出命令響應(yīng)并對(duì)命令D作為刷新命令響應(yīng)，而芯片MC1對(duì)命令C作為刷新命令響應(yīng)并對(duì)命令D作為讀出命令響應(yīng)。操作類型信號(hào)的值可由寄存器30和40中一個(gè)或多個(gè)位的狀態(tài)(電壓)來設(shè)置。寄存器中可以只有一個(gè)或多于一個(gè)操作類型信號(hào)。在一些實(shí)施例中，芯片MC0和MC1具有實(shí)例1和2二者的特征，而在其它實(shí)施例中，芯片MC0和MC1具有實(shí)例1的特征，但沒有實(shí)例2的特征，且在另一些實(shí)施例中，芯片MC0和MC1具有實(shí)例2的特征，但沒有實(shí)例1的特征。
圖3示出的寄存器具有一個(gè)或多個(gè)位用于“寫入或ODT接通”，以及一個(gè)或多個(gè)位用于“讀出或刷新”。圖3的寄存器可代表寄存器30和40，雖然并不要求寄存器30和40都包含用于“寫入或ODT接通”和“讀出或刷新”的位。在圖3中，不同的位示為控制“寫入或ODT接通”和“讀出或刷新”。備選的是，相同的位可控制二者。例如，如果操作類型信號(hào)具有第一值，則芯片可對(duì)命令A(yù)作為寫入請(qǐng)求并對(duì)命令C作為讀出請(qǐng)求來響應(yīng)，且如果操作類型信號(hào)為第二值，則芯片對(duì)命令B作為ODT接通命令并對(duì)命令D作為刷新請(qǐng)求來響應(yīng)。甚至其它信息也可被編碼到操作類型信號(hào)中。
在實(shí)例1和2中，第一狀態(tài)可以是邏輯高電壓，且第二狀態(tài)可以是邏輯低電壓，但這并不作要求。例如，第一狀態(tài)可以是邏輯低電壓，且第二狀態(tài)可以是邏輯高電壓。在其它實(shí)施例中，寄存器位中可以包含多于兩種狀態(tài)(電壓)。
有各種方式可以構(gòu)建ODT，且本發(fā)明不限于任何特定的方式。圖4示出在芯片MC0中ODT 38的實(shí)現(xiàn)方案，但本發(fā)明不限于這些細(xì)節(jié)。實(shí)際上，可以使用各種其它類型的ODT。而且，一些實(shí)施例不包含任何ODT。參閱圖4，電阻性結(jié)構(gòu)R1-D...RN-D分別在數(shù)據(jù)節(jié)點(diǎn)50和開關(guān)Sw1-D...SwN-D之間，這些開關(guān)又連接到電源電壓節(jié)點(diǎn)VDDQ。電阻性結(jié)構(gòu)R1-S...RM-S分別在數(shù)據(jù)節(jié)點(diǎn)50和開關(guān)Sw1-S...SwM-S之間，這些開關(guān)又連接到地電壓節(jié)點(diǎn)VSSQ。數(shù)字“N”和“M”可以相同或不同，且在不同的實(shí)現(xiàn)方案中可具有不同的值?？刂齐娐?2控制這些開關(guān)，從而控制ODT 38是否“接通”。閉合的開關(guān)數(shù)可以決定終結(jié)器中的電阻量。例如，命令A(yù)1可在ODT中引起一個(gè)等級(jí)的電阻，且命令A(yù)2可引起另一等級(jí)的電阻。在圖4中，數(shù)據(jù)節(jié)點(diǎn)50在管腳(焊盤)和輸入緩沖器52之間。有些芯片不包含傳統(tǒng)管腳，但可包含焊盤。
在目前的典型實(shí)現(xiàn)方案中，模塊中包含多于一個(gè)存儲(chǔ)芯片。芯片通常分組為級(jí)。例如，圖5示出存儲(chǔ)控制器12，它連接到存儲(chǔ)模塊64中的存儲(chǔ)芯片，該存儲(chǔ)模塊具有兩級(jí)芯片，由支座62支撐。第一級(jí)(級(jí)0)包含存儲(chǔ)芯片MC0-0...MC0-N(其中N不必和圖4中的相同)。第二級(jí)(級(jí)1)包含存儲(chǔ)芯片MC1-0...MC1-N。這兩級(jí)可具有相同數(shù)量或不同數(shù)量的芯片。圖5示出一級(jí)中的每個(gè)芯片由同一芯片選擇信號(hào)(對(duì)于級(jí)0芯片為CS0，對(duì)于級(jí)1芯片為CS1)選擇。芯片選擇信號(hào)可以提供在其自己的多點(diǎn)總線上，如圖5所示，或通過其它方式如復(fù)用或分包信號(hào)來提供。
在圖6中，存儲(chǔ)控制器12連接到第一存儲(chǔ)模塊68和第二存儲(chǔ)模塊74，第一存儲(chǔ)模塊68具有由支座66支撐的第一級(jí)芯片(MC0-0...MC0-N)和第二級(jí)芯片(MC1-0...MC1-N)，且第二存儲(chǔ)模塊74具有由支座72支撐的第三級(jí)芯片(MC2-0...MC2-N)和第四級(jí)芯片(MC3-0...MC3-N)。芯片選擇信號(hào)CS0、CS1、CS2和CS3用來選擇相應(yīng)級(jí)中的芯片。因此，芯片選擇信號(hào)CS0用于第一級(jí)(級(jí)0)的所有芯片，CS1用于第二級(jí)(級(jí)1)的所有芯片，依此類推。圖6中的芯片選擇信號(hào)可包含“#”符號(hào)。
可以使用各種備選方案。例如，在一些實(shí)施例中，每個(gè)模塊僅有一級(jí)。在此實(shí)例中，圖6可修改為模塊68中的所有芯片都在一級(jí)中，而模塊74中的所有芯片都在另一級(jí)中。作為另一備選方案，每個(gè)模塊可以有兩級(jí)，但系統(tǒng)僅包含兩級(jí)。在此實(shí)例中，圖6可修改為芯片MC0-0...MC0-N和MC2-0...MC2-N在一級(jí)中，而芯片MC1-0...MC1-N和MC3-0...MC3-N在另一級(jí)中。每個(gè)模塊可以有多于兩級(jí)，且每個(gè)系統(tǒng)可以有多于四級(jí)。
如圖5和6所示，每個(gè)存儲(chǔ)芯片都在支座62、66和72的同一側(cè)。實(shí)際上，一級(jí)的芯片可在支座的一側(cè)，而另一級(jí)的芯片可在支座的另一側(cè)，或可使用某種其它布置。在一些實(shí)施例中，同一級(jí)中的芯片在支座的不同側(cè)上。
圖7提供了圖5中系統(tǒng)操作的說明性定時(shí)圖，雖然本發(fā)明不限于這些細(xì)節(jié)。
在時(shí)鐘周期0期間，用斷言的CS0#和CS1#發(fā)布命令A(yù)。
在時(shí)鐘周期3期間，在時(shí)延tAOND后，每個(gè)芯片MC1-0...MC1-N(級(jí)1)中的ODT被接通。
在時(shí)鐘周期4-7期間，在時(shí)延tWL后，數(shù)據(jù)在總線上被寫入芯片MC0-0...MC0-N(級(jí)0)。舉例來說，DDR3存儲(chǔ)芯片可用于脈沖串長度(BL)8和兩倍泵激的數(shù)據(jù)(也稱為雙數(shù)據(jù)速率或兩倍數(shù)據(jù)速率)，就是說，數(shù)據(jù)每半個(gè)時(shí)鐘周期被發(fā)送或接收一次。請(qǐng)注意，在級(jí)1芯片中ODT被接通的時(shí)間和對(duì)于級(jí)0芯片數(shù)據(jù)在總線上的時(shí)間之間有一些時(shí)間。
在時(shí)鐘周期5期間，用斷言的CS0#和CS1#發(fā)布命令B。
在時(shí)鐘周期8期間，芯片MC1-0...MC1-N(級(jí)1)中的ODT在基于脈沖串長度8的固定時(shí)延后自動(dòng)斷開(沒有單獨(dú)的命令)。(在一些其它實(shí)施例中，ODT不是自動(dòng)斷開)。在時(shí)鐘周期8期間，芯片MC0-0...MC0-N(級(jí)0)中的ODT響應(yīng)于命令B在時(shí)延tAOND后接通。
在時(shí)鐘周期9-12期間，在時(shí)延tWL后，數(shù)據(jù)在總線上被寫入芯片MC1-0...MC1-N(級(jí)1)。
在時(shí)鐘周期13期間，芯片MC0-0...MC0-N(級(jí)0)中的ODT在基于脈沖串長度8的固定時(shí)延后自動(dòng)斷開。
在一些實(shí)施例中，如果僅斷言一個(gè)CS#，則第二級(jí)可忽略此命令。
雖然存儲(chǔ)控制器12示于不同的附圖中，但并不需要按照本發(fā)明不同實(shí)施例的存儲(chǔ)控制器都有在每個(gè)不同系統(tǒng)中操作的能力。
圖8示出的存儲(chǔ)控制器12在處理器84例如微處理器中。圖9示出的存儲(chǔ)控制器12在芯片集中的存儲(chǔ)控制器中心86中。
雖然圖2、5和6示為有多點(diǎn)總線配置，但也可使用點(diǎn)對(duì)點(diǎn)互連。例如，圖1中的互連14可以是多點(diǎn)、點(diǎn)對(duì)點(diǎn)、或它們的組合。由不同芯片作不同響應(yīng)的命令可同時(shí)由芯片接收，或它可在不同時(shí)間由芯片接收。
雖然示出存儲(chǔ)芯片MC0和MC1，但本發(fā)明可以和其主要目的不是存儲(chǔ)器存儲(chǔ)的芯片一起使用。
命令可包含并行、串行或并行和串行組合的多個(gè)位。命令也可與其它信號(hào)一起分包。
寄存器30和40中的位狀態(tài)可在啟動(dòng)(接通包含芯片MC0和MC1的系統(tǒng))時(shí)或啟動(dòng)后設(shè)置。例如，該狀態(tài)可以根據(jù)在啟動(dòng)后發(fā)生的各種事情而改變。在一些實(shí)施例中(不同于實(shí)例1的實(shí)施例)，寄存器30和40中的位狀態(tài)改變?yōu)槭剐酒琈C0和MC1對(duì)同一命令有時(shí)作為寫入命令而其它時(shí)候作為接通ODT命令來響應(yīng)。在這種情況下，只用命令A(yù)就足夠了，命令B則不使用，這和實(shí)例1相同。
圖10和圖2相同，只是系統(tǒng)電路90對(duì)接在存儲(chǔ)器94的程序92之間。在一些實(shí)施例中。程序92可以是BIOS、操作系統(tǒng)或其它軟件。其中，程序92可控制寄存器30和40的至少部分內(nèi)容，包括芯片MC0和MC1如何對(duì)命令作出響應(yīng)，例如在實(shí)例1和2中。在其它實(shí)施例中，程序92不控制寄存器30和40中例如在實(shí)例1和2中控制芯片MC0和MC1如何對(duì)命令作出響應(yīng)的那些部分的內(nèi)容。例如，存儲(chǔ)控制器12可基于控制器12的內(nèi)部邏輯來決定寄存器30和40的那些內(nèi)容是什么，而與程序92的控制無關(guān)。
通過使用命令來控制ODT，就不需要有管腳(焊盤)來控制ODT，雖然在一些實(shí)施例中可以有管腳來控制ODT。在一些實(shí)施例中，ODT僅由命令而不是管腳來控制。與用管腳來控制ODT的系統(tǒng)相比，這就減少了管腳。在其它實(shí)施例中，ODT僅由管腳控制。在還有其它的實(shí)施例中，ODT有時(shí)由命令控制，其它時(shí)候由管腳控制。
通過使用命令來控制ODT，是否使用1N或2N定時(shí)就沒有關(guān)系。如所述，2N定時(shí)涉及一個(gè)額外的時(shí)鐘周期來采樣信號(hào)。
術(shù)語“控制”指至少部分控制。術(shù)語“使得”指至少部分“使得”。
在本公開和權(quán)利要求書中，使用詞語“第一”只是為了便于區(qū)別。它并不含有時(shí)間上、空間上、或重要性順序。例如，提到第一操作類型信號(hào)并不是指相對(duì)于第二操作類型信號(hào)，第一操作類型信號(hào)在時(shí)間上、空間上、或重要性順序上是第一的。同樣，提到第一命令并不是指相對(duì)于其它命令，第一命令在時(shí)間上、空間上、或重要性順序上是第一的。同樣，詞語“第二”、“第三”和“第四”只是一些標(biāo)記，并不指時(shí)間上、空間上、或重要性順序。
實(shí)施例是本發(fā)明的實(shí)現(xiàn)方案或?qū)嵗?。在說明書中提到“實(shí)施例”、“一個(gè)實(shí)施例”、“一些實(shí)施例”或“其它實(shí)施例”是指結(jié)合實(shí)施例所述的特定特征、結(jié)構(gòu)、或特性包含在本發(fā)明的至少一些實(shí)施例中，但不一定是全部實(shí)施例中。各處出現(xiàn)的“實(shí)施例”、“一個(gè)實(shí)施例”或“一些實(shí)施例”不一定全部指相同的實(shí)施例。
如果說明書中闡述到組件、特征、結(jié)構(gòu)或特性“可”、“可以”或“能”包含在內(nèi)，則該特定組件、特征、結(jié)構(gòu)或特性并不要求包含在內(nèi)。如果說明書或權(quán)利要求書提到“一個(gè)”元件，并不是指只有一個(gè)這種元件。如果說明書或權(quán)利要求書提到“一個(gè)附加”元件，這并不排除有多于一個(gè)該附加元件。
本發(fā)明不受限于本文所述的特定細(xì)節(jié)。事實(shí)上，在本發(fā)明的范圍之內(nèi)，對(duì)于上述說明和附圖，可以作出許多其它改變。因此，以下權(quán)利要求書，包含對(duì)其的任何修改，定義了本發(fā)明的范圍。
權(quán)利要求
1.一種芯片，包括寄存器，包含操作類型信號(hào)；控制電路，接收第一命令并對(duì)第一命令作出響應(yīng)，如果所述操作類型信號(hào)具有第一值，就使所述芯片執(zhí)行第一操作，且如果所述操作類型信號(hào)具有第二值，就使所述芯片執(zhí)行第二操作。
2.如權(quán)利要求1所述的芯片，還包括存儲(chǔ)核心；以及片上終結(jié)器，其中第一操作是接通所述片上終結(jié)器，且第二操作是使數(shù)據(jù)寫入所述存儲(chǔ)核心。
3.如權(quán)利要求1所述的芯片，其中所述控制電路接收第二命令，且如果所述操作類型信號(hào)具有第一值，就使所述芯片執(zhí)行第二操作，且如果所述操作類型信號(hào)具有第二值，就使所述芯片執(zhí)行第一操作。
4.如權(quán)利要求1所述的芯片，其中所述操作類型信號(hào)是第一操作類型信號(hào)，所述寄存器還包含第二操作類型信號(hào)，且所述控制電路接收第三命令，如果第二操作類型信號(hào)具有第一值，就使所述芯片執(zhí)行第三操作，且如果第二操作類型信號(hào)具有第二值，就使所述芯片執(zhí)行第四操作。
5.一種系統(tǒng)，包括第一芯片，提供第一命令；以及第二芯片和第三芯片，接收第一命令，其中第一芯片對(duì)第一命令作出響應(yīng)執(zhí)行第一操作，且其中第二芯片對(duì)第一命令作出響應(yīng)執(zhí)行第二操作。
6.如權(quán)利要求5所述的系統(tǒng)，其中第一芯片是存儲(chǔ)控制器，第二芯片在第一級(jí)存儲(chǔ)芯片中，且第二芯片在第二級(jí)存儲(chǔ)芯片中。
7.如權(quán)利要求5所述的系統(tǒng)，其中第一和第二芯片還包括存儲(chǔ)核心；以及片上終結(jié)器，其中第一操作是接通所述片上終結(jié)器，且第二操作是使數(shù)據(jù)寫入所述存儲(chǔ)核心中。
8.一種系統(tǒng)，包括第一芯片，提供第一命令；以及第二芯片，包含寄存器，所述寄存器包含具有第一值的操作類型信號(hào)；以及第三芯片，包含寄存器，所述寄存器包含具有第二值的操作類型信號(hào)，其中響應(yīng)于第一命令和所述操作類型信號(hào)，第二芯片執(zhí)行第一操作且第三芯片執(zhí)行第二操作。
9.如權(quán)利要求8所述的系統(tǒng)，其中第一芯片是存儲(chǔ)控制器，第二芯片在第一級(jí)存儲(chǔ)芯片中，且第二芯片在第二級(jí)存儲(chǔ)芯片中。
10.如權(quán)利要求8所述的系統(tǒng)，其中對(duì)接收第二命令作出響應(yīng)，第二芯片執(zhí)行第二操作且第三芯片執(zhí)行第一操作。
11.如權(quán)利要求8所述的系統(tǒng)，其中對(duì)接收第三命令作出響應(yīng)，第二芯片執(zhí)行第三操作且第三芯片執(zhí)行第四操作。
12.如權(quán)利要求8所述的系統(tǒng)，其中所述命令由第二和第三芯片同時(shí)接收。
13.如權(quán)利要求8所述的系統(tǒng)，所述命令由第二和第三芯片在不同時(shí)間接收。
14.一種系統(tǒng)，包括存儲(chǔ)控制器，提供第一命令；第一組存儲(chǔ)芯片，每個(gè)存儲(chǔ)芯片包含寄存器，所述寄存器包含具有第一值的操作類型信號(hào)；以及第二組存儲(chǔ)芯片，每個(gè)存儲(chǔ)芯片包含寄存器，所述寄存器包含具有第二值的操作類型信號(hào)，其中響應(yīng)于第一命令和所述操作類型信號(hào)的值，第一組的每個(gè)芯片執(zhí)行第一操作，且第二組的每個(gè)芯片執(zhí)行第二操作。
15.如權(quán)利要求14所述的系統(tǒng)，其中第一組中的每個(gè)芯片對(duì)第二命令作出響應(yīng)執(zhí)行第二操作，且其中第二組中的每個(gè)芯片對(duì)第二命令作出響應(yīng)執(zhí)行第一操作。
16.如權(quán)利要求14所述的系統(tǒng)，其中所述操作類型信號(hào)是第一操作類型信號(hào)，且所述寄存器還包含第二操作類型信號(hào)，其中響應(yīng)于第三命令和第二操作類型信號(hào)的值，第一組的每個(gè)芯片執(zhí)行第三操作，且第二組的每個(gè)芯片執(zhí)行第四操作。
17.如權(quán)利要求14所述的系統(tǒng)，其中第一操作是寫入操作，且第二操作是接通執(zhí)行所述操作的芯片中的片上終結(jié)器。
18.如權(quán)利要求14所述的系統(tǒng)，其中第一操作是接通執(zhí)行第一操作的芯片中的片上終結(jié)器，且第二操作是寫入操作。
19.如權(quán)利要求14所述的系統(tǒng)，其中第一操作是讀出操作，且第二操作是刷新操作。
20.如權(quán)利要求14所述的系統(tǒng)，其中第一操作是刷新操作，且第二操作是讀出操作。
21.如權(quán)利要求14所述的系統(tǒng)，其中第一組存儲(chǔ)芯片在第一級(jí)中，且第二組存儲(chǔ)芯片在第二級(jí)中。
22.如權(quán)利要求14所述的系統(tǒng)，還包含系統(tǒng)電路，所述系統(tǒng)電路對(duì)接在程序和所述存儲(chǔ)控制器之間，以控制所述芯片中至少一位的狀態(tài)。
23.如權(quán)利要求14所述的系統(tǒng)，其中所述程序包含BIOS。
24.如權(quán)利要求14所述的系統(tǒng)，其中所述程序包含操作系統(tǒng)。
25.如權(quán)利要求14所述的系統(tǒng)，其中所述存儲(chǔ)控制器向所述存儲(chǔ)芯片提供信號(hào)，以設(shè)置所述寄存器中的所述操作類型信號(hào)。
26.如權(quán)利要求25所述的系統(tǒng)，其中所述操作類型信號(hào)的值在所述芯片變?yōu)榭刹僮鲿r(shí)設(shè)置。
27.如權(quán)利要求25所述的系統(tǒng)，其中所述操作類型信號(hào)的值可在所述芯片變?yōu)榭刹僮髦蟾淖儭?br> 全文摘要
在一些實(shí)施例中，本發(fā)明包含芯片，它具有寄存器以包含操作類型信號(hào)。芯片還包含控制電路，以接收第一命令并對(duì)第一命令作出響應(yīng)，如果操作類型信號(hào)具有第一值，就使芯片執(zhí)行第一操作，而如果操作類型信號(hào)具有第二值，就使芯片執(zhí)行第二操作。芯片可以是存儲(chǔ)系統(tǒng)中的存儲(chǔ)芯片。還描述和要求了其它實(shí)施例。
文檔編號(hào)G11C5/06GK101040274SQ200580035392
公開日2007年9月19日 申請(qǐng)日期2005年11月10日 優(yōu)先權(quán)日2004年11月18日
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