專利名稱：浮動柵極之間的耦合效應減小的nand電可擦除可編程只讀存儲器的制作方法
技術領域：
本發(fā)明涉及針對非易失性存儲器的技術。
背景技術：
半導體存儲器裝置已變得更普遍地用于各種電子裝置中。舉例來說，非易失性半導體存儲器用于蜂窩式電話、數(shù)碼相機、個人數(shù)字助理、移動計算裝置、非移動計算裝置和其它裝置中。電可擦除可編程只讀存儲器(EEPROM)和快閃存儲器是最普遍的非易失性半導體存儲器之一。
EEPROM和快閃存儲器兩者均利用浮動柵極，浮動柵極定位在半導體襯底中的溝道區(qū)域上方并與所述溝道區(qū)域絕緣。浮動柵極定位在源極區(qū)域與漏極區(qū)域之間?？刂茤艠O提供在浮動柵極上方并與浮動柵極絕緣。晶體管的閾值電壓由保留在浮動柵極上的電荷的量控制。也就是說，在接通晶體管以允許其源極與漏極之間的傳導之前必須施加到控制柵極的電壓的最小量由浮動柵極上的電荷的電平控制。
當對EEPROM或快閃存儲器裝置(例如，NAND快閃存儲器裝置)進行編程時，通常將編程電壓施加到控制柵極，且將位線接地。將來自溝道的電子注入到浮動柵極中。當電子聚積在浮動柵極中時，浮動柵極變得帶負電，且存儲器單元的閾值電壓升高，使得存儲器單元處于編程狀態(tài)。關于編程的更多信息可參閱2003年3月5日申請的題為“Self Boosting Technique”的美國專利申請案10/379,608；2003年7月29日申請的題為“Detecting Over Programmed Memory”的美國專利申請案10/629,068；第6,522,580號美國專利；以及第6,643,188號美國專利，所有四者的全文均以引用的方式并入本文中。
一些EEPROM和快閃存儲器裝置具有用于存儲兩個范圍的電荷的浮動柵極，且因此，可在兩個狀態(tài)(擦除狀態(tài)與編程狀態(tài))之間編程/擦除存儲器單元。這種快閃存儲器裝置有時稱為二進制快閃存儲器裝置(binary flash memory device)。
通過識別由禁止范圍分離的多個不同的容許/有效編程的閾值電壓范圍來實施多狀態(tài)快閃存儲器裝置。每一不同的閾值電壓范圍對應于存儲器裝置中編碼的數(shù)據(jù)位組的預定值。
存儲在浮動柵極上的表觀電荷(apparent charge)可能由于基于存儲在鄰近浮動柵極中的電荷的電場的耦合而發(fā)生移位。美國專利5,867,429中描述了此現(xiàn)象，所述專利全文以引用的方式并入本文中。所述問題最顯著地發(fā)生在已在不同時間經過編程的數(shù)組鄰近的存儲器單元之間。舉例來說，第一存儲器單元經編程以將一電荷電平添加到其對應于一個數(shù)據(jù)集的浮動柵極。隨后，一個或一個以上鄰近的存儲器單元經編程以將一電荷電平添加到其對應于第二數(shù)據(jù)集的浮動柵極。鄰近的存儲器單元中的所述一個或一個以上存儲器單元經編程之后，由于電荷對耦合到第一存儲器單元的鄰近的存儲器單元的影響，從第一存儲器單元讀取的電荷電平看上去不同于經編程的。從鄰近的存儲器單元的耦合可使所讀取的表觀電荷電平移位足夠的量，從而導致所存儲數(shù)據(jù)的錯誤讀取。
對于多狀態(tài)裝置來說，浮動柵極之間的耦合效應受到較大關注，因為除了存儲較大量的電荷外，多狀態(tài)裝置在各狀態(tài)之間通常還具有比二進制裝置的閾值電壓裕度(threshold voltage margin)小的閾值電壓裕度。另外，多狀態(tài)裝置的最低狀態(tài)與最高狀態(tài)之間存儲的電荷的差異很可能大于二進制存儲器裝置的擦除狀態(tài)與編程狀態(tài)之間存儲的電荷的差異。鄰近的浮動柵極之間耦合的電壓的量值基于存儲在鄰近的浮動柵極上的電荷的量值。
隨著存儲器單元尺寸繼續(xù)縮減，字線之間以及位線之間的空間的相關聯(lián)的減小也將增加鄰近的浮動柵極之間的耦合。此外，由于短溝道效應、較大的氧化物厚度/耦合比率變化和較多的溝道摻雜波動的緣故，預期閾值電壓的自然編程和擦除分布會增加。這將指示多狀態(tài)存儲器裝置的最低狀態(tài)與最高狀態(tài)之間的分離增加。并且，隨著在多狀態(tài)存儲器裝置中編碼更多數(shù)據(jù)位，需要更多狀態(tài)；因此，最低狀態(tài)與最高狀態(tài)之間將存在更大分離。增加多狀態(tài)存儲器裝置的最低狀態(tài)與最高狀態(tài)之間的分離可能增加鄰近的浮動柵極之間的耦合電壓。
因此，需要減小浮動柵極之間的耦合效應。

發(fā)明內容
將擦除閾值電壓分布壓縮為最低(或另一)有效數(shù)據(jù)閾值電壓狀態(tài)將減小有效數(shù)據(jù)閾值電壓窗口。減小所述有效數(shù)據(jù)閾值電壓窗口會減小浮動柵極之間耦合的電壓的量值。
舉例來說，通過將非易失性存儲元件的閾值電壓有意地移動到有效數(shù)據(jù)范圍以外的范圍來擦除一組非易失性存儲元件。隨后，將非易失性存儲元件的那些閾值電壓壓縮并移動到有效數(shù)據(jù)范圍。
在一個實施例中，通過將非易失性存儲元件的閾值電壓移動到第一范圍來擦除一組非易失性存儲元件。第一范圍在零伏以下。將閾值電壓壓縮并移動到第二范圍，其中第二范圍在零伏以上。將非易失性存儲元件的至少一子集從第二范圍編程到零伏以上的額外范圍中的一者或一者以上。
本發(fā)明的各種實施例包含對一個或一個以上非易失性存儲元件進行操作。舉例來說，本文描述的技術可用于擦除快閃存儲器裝置(或其它類型的非易失性存儲元件)陣列。一個實施例利用多狀態(tài)NAND快閃存儲器。在一些示范性實施方案中，一個或一個以上非易失性存儲元件的擦除和編程由與快閃存儲器裝置(或其它類型的非易失性存儲元件)陣列通信的一個或一個以上控制電路執(zhí)行，或在其指導下執(zhí)行。控制電路的組件可能基于特定實施方案而不同。舉例來說，一個或一個以上控制電路可包含以下組件中的任一者或以下組件中的兩者或兩者以上的任何組合控制器、命令電路、狀態(tài)機、行控制電路、列控制電路、源極控制電路、p阱或n阱控制電路，或執(zhí)行類似功能的其它電路。


圖1是NAND串的俯視圖。
圖2是NAND串的等效電路圖。
圖3是NAND串的橫截面圖。
圖4是實施本發(fā)明的各方面的非易失性存儲器系統(tǒng)的一個實施例的方框圖。
圖5說明存儲器陣列的組織的實例。
圖6A是描繪各種閾值電壓分布的曲線圖。
圖6B是描繪各種閾值電壓分布的曲線圖。
圖7是描述用于擦除和編程非易失性存儲器的過程的一個實施例的流程圖。
圖8是描繪閾值電壓分布的曲線圖。
圖9是描繪閾值電壓分布的曲線圖。
圖10是描繪各種閾值電壓分布的曲線圖。
圖11是描述用于壓縮和移動擦除分布的過程的一個實施例的流程圖。
圖12是描述用于擦除和編程非易失性存儲器的過程的一個實施例的流程圖。
圖13是描繪三個NAND串的電路圖。
圖14-19是描繪各種閾值電壓分布的曲線圖。
具體實施例方式
適于實施本發(fā)明的存儲器系統(tǒng)的一個實例使用NAND快閃存儲器結構，其包含將多個晶體管串聯(lián)布置在兩個選擇柵極之間。所述串聯(lián)的晶體管和所述選擇柵極稱為NAND串。圖1是展示一個NAND串的俯視圖。圖2是所述NAND串的等效電路。圖1和2中所描繪的NAND串包含串聯(lián)并夾在第一選擇柵極120與第二選擇柵極122之間的四個晶體管100、102、104和106。選擇柵極120將NAND串連接到位線126。選擇柵極122將NAND串連接到源極線128。通過將適當電壓施加到控制柵極120CG來控制選擇柵極120。通過將適當電壓施加到控制柵極122CG來控制選擇柵極122。晶體管100、102、104和106中的每一者均具有控制柵極和浮動柵極。晶體管100具有控制柵極100CG和浮動柵極100FG。晶體管102包含控制柵極102CG和浮動柵極102FG。晶體管104包含控制柵極104CG和浮動柵極104FG。晶體管106包含控制柵極106CG和浮動柵極106FG?？刂茤艠O100CG連接到字線WL3，控制柵極102CG連接到字線WL2，控制柵極104CG連接到字線WL1，且控制柵極106CG連接到字線WL0。在一個實施例中，晶體管100、102、104和106每一者均為存儲器單元。在其它實施例中，存儲器單元可包含多個晶體管，或可不同于圖1和2中所描繪的存儲器單元。選擇柵極120連接到選擇線SGD。選擇柵極122連接到選擇線SGS。
圖3提供上述NAND串的橫截面圖。如圖3中所描繪，NAND串的晶體管形成于p阱區(qū)域140中。每一晶體管均包含由對應于圖2描繪的晶體管100、102、104和106的控制柵極(100CG、102CG、104CG和106CG)和浮動柵極(100FG、102FG、104FG和106FG)組成的堆疊柵極結構。浮動柵極形成于氧化物或其它介電膜的頂部上的p阱的表面上?？刂茤艠O在浮動柵極上方，其中中間多晶硅介電層使控制柵極與浮動柵極分離。存儲器單元(圖2的100、102、104、106)的控制柵極形成字線。N+摻雜層130、132、134、136和138在相鄰單元之間共享，藉此所述單元彼此串聯(lián)連接以形成NAND串。這些N+摻雜層形成所述單元中的每一者的源極和漏極。舉例來說，N+摻雜層130充當晶體管122的漏極(如圖2所示，且連接到122CG)和晶體管106的源極，N+摻雜層132充當晶體管106的漏極和晶體管104的源極，N+摻雜區(qū)域134充當晶體管104的漏極和晶體管102的源極，N+摻雜區(qū)域136充當晶體管102的漏極和晶體管100的源極，且N+摻雜層138充當晶體管100的漏極和晶體管120的源極(如圖2所示，且連接到120CG)。N+摻雜層126連接到NAND串的位線，而N+摻雜層128連接到多個NAND串的共用源極線。
請注意，盡管圖1-3展示NAND串中的四個存儲器單元，但使用四個晶體管僅作為實例而提供。NAND串可具有四個以下存儲器單元或四個以上存儲器單元。舉例來說，一些NAND串將包含8個存儲器單元，16個存儲器單元、32個存儲器單元等等。此處的論述不限于NAND串中的任何特定數(shù)目的存儲器單元。
每一存儲器單元均可存儲以模擬或數(shù)字形式表示的數(shù)據(jù)。當存儲一個數(shù)字數(shù)據(jù)位時，存儲器單元的可能閾值電壓的范圍劃分為被分配有邏輯數(shù)據(jù)“1”和“0”的兩個范圍。在NAND型快閃存儲器的一個實例中，在存儲器單元被擦除之后，電壓閾值為負，并定義為邏輯“1”。在編程操作之后，閾值電壓為正，并定義為邏輯“0”。當閾值電壓為負且通過將0伏施加到控制柵極來試圖進行讀取時，存儲器單元將接通以指示邏輯1正被存儲。當閾值電壓為正且通過將0伏施加到控制柵極來試圖進行讀取操作時，存儲器單元將不接通，這指示邏輯0被存儲。
存儲器單元還可存儲多個狀態(tài)，從而存儲多個數(shù)字數(shù)據(jù)位。在存儲多個數(shù)據(jù)狀態(tài)的情況下，閾值電壓窗口被劃分為所述數(shù)目的狀態(tài)。舉例來說，如果使用四個狀態(tài)，那么將存在分配到數(shù)據(jù)值“11”、“10”、“01”和“00”的四個閾值電壓范圍。在NAND型存儲器的一個實例中，擦除操作之后的閾值電壓為負并定義為“11”。正閾值電壓用于狀態(tài)“10”、“01”和“00”。在一些實施方案中，使用格雷碼(gray code)分配將這些數(shù)據(jù)值(例如，邏輯狀態(tài))分配到閾值范圍，使得在浮動柵極的閾值電壓錯誤地轉變到其相鄰物理狀態(tài)時，僅一個位將受到影響。編程到存儲器單元中的數(shù)據(jù)與單元的閾值電壓范圍之間的特定關系取決于針對存儲器單元所采用的數(shù)據(jù)編碼方案。舉例來說，第6,222,762號美國專利和2003年6月13日申請的題為“Tracking Cells For A MemorySystem”的第10/461,244號美國專利申請案(兩者全文均以引用的方式并入本文中)描述多狀態(tài)快閃存儲器單元的各種數(shù)據(jù)編碼方案。
以下美國專利/專利申請案中提供NAND型快閃存儲器及其操作的有關實例第5,570,315號美國專利；第5,774,397號美國專利；第6,046,935號美國專利；第5,386,422號美國專利；第6,456,528號美國專利和第09/893,277號(公開號US2003/0002348)美國專利申請案，所有這些專利/專利申請案的全文均以引用的方式并入本文中。其它類型的非易失性存儲器也可與本發(fā)明一起使用。
圖4是可用于實施本發(fā)明的快閃存儲器系統(tǒng)的一個實施例的方框圖。存儲器單元陣列302由列控制電路304、行控制電路306、c源極控制電路310和p阱控制電路308來控制。列控制電路304連接到存儲器單元陣列302的位線，以用于讀取存儲在存儲器單元中的數(shù)據(jù)，用于判定編程操作期間存儲器單元的狀態(tài)，并用于控制位線的電位電平以促進編程或抑制編程。行控制電路306連接到字線以選擇所述字線中的一者，施加讀取電壓，施加編程電壓并施加擦除電壓。C源極控制電路310控制連接到存儲器單元的共用源極線(圖5中標記為“C源極”)。P阱控制電路308控制p阱電壓。
存儲在存儲器單元中的數(shù)據(jù)由列控制電路304讀出并經由數(shù)據(jù)輸入/輸出緩沖器312輸出到外部I/O線。待存儲在存儲器單元中的編程數(shù)據(jù)經由外部I/O線輸入到數(shù)據(jù)輸入/輸出緩沖器3 12，并傳遞到列控制電路304。外部I/O線連接到控制器318。
將用于控制快閃存儲器裝置的命令數(shù)據(jù)輸入到控制器318。命令數(shù)據(jù)通知快閃存儲器什么操作被請求。將輸入的命令傳遞到狀態(tài)機316，狀態(tài)機316控制列控制電路304、行控制電路306、c源極控制310、p阱控制電路308和數(shù)據(jù)輸入/輸出緩沖器312。狀態(tài)機316還可輸出快閃存儲器的狀態(tài)數(shù)據(jù)，例如就緒/忙(READY/BUSY)或通過/失敗(PASS/FAIL)。
控制器318與例如個人計算機、數(shù)碼相機、個人數(shù)字助理等的主機系統(tǒng)連接或可與所述主機系統(tǒng)連接?？刂破?18與主機通信以便從主機接收命令，從主機接收數(shù)據(jù)，向主機提供數(shù)據(jù)，且向主機提供狀態(tài)信息?？刂破?18將來自主機的命令轉換成可由命令電路314解譯并執(zhí)行的命令信號，所述命令電路314與狀態(tài)機316進行通信?？刂破?18通常包含用于將用戶數(shù)據(jù)寫入到存儲器陣列或從存儲器陣列讀取用戶數(shù)據(jù)的緩沖存儲器。
一個示范性存儲器系統(tǒng)包括一個包含控制器318的集成電路，和各包含存儲器陣列和相關的控制、輸入/輸出及狀態(tài)機電路的一個或一個以上集成電路芯片。趨勢是將系統(tǒng)的存儲器陣列和控制器電路一起集成在一個或一個以上集成電路芯片上。存儲器系統(tǒng)可嵌入作為主機系統(tǒng)的一部分，或可包含在可移除地插入主機系統(tǒng)中的存儲卡(或其它封裝)中。這種可移除式卡可包含整個存儲器系統(tǒng)(例如，包含控制器)或僅僅包含存儲器陣列和相關的外圍電路(其中控制器或控制功能嵌入在主機中)。因此，控制器可嵌入在主機中或包含在可移除式存儲器系統(tǒng)內。
在一些實施方案中，可將圖4的組件中的一些組件進行組合。在各種設計中，可將圖4的組件中的一個或一個以上組件(除存儲器單元陣列302之外)視為一個或一個以上控制電路。
參看圖5，描述存儲器單元陣列302的示范性結構。作為一個實例，描述NAND快閃EEPROM，其分為1,024個區(qū)塊。同時擦除存儲在每一區(qū)塊中的數(shù)據(jù)。在一個實施例中，區(qū)塊是同時擦除的單元的最小單位。在此實例中，每一區(qū)塊中均存在8,512個列，其被劃分為偶數(shù)列和奇數(shù)列。同樣地，位線被劃分為偶數(shù)位線(BLe)和奇數(shù)位線(BLo)。圖5展示串聯(lián)連接以形成NAND串的四個存儲器單元。盡管展示每一NAND串中包含四個單元，但可使用四個以上或四個以下存儲器單元。NAND串的一個端子經由第一選擇晶體管SGD連接到對應的位線，且另一端子經由第二選擇晶體管SGS連接到c源極。
在讀取和編程操作的一個實施例期間，同時選擇4,256個存儲器單元。所選擇的存儲器單元具有相同字線和相同種類的位線(例如，偶數(shù)位線或奇數(shù)位線)。因此，可同時讀取或編程532個字節(jié)的數(shù)據(jù)。同時讀取或編程的這532個字節(jié)的數(shù)據(jù)形成邏輯頁。因此，一個區(qū)塊可存儲至少八個邏輯頁(四個字線，每一字線具有奇數(shù)和偶數(shù)頁)。當每一存儲器單元存儲兩個數(shù)據(jù)位(例如，多電平單元)時，一個區(qū)塊存儲16個邏輯頁。當每一存儲器單元存儲三個數(shù)據(jù)位(例如，多電平單元)時，一個區(qū)塊存儲24個邏輯頁。其它大小的區(qū)塊和頁也可與本發(fā)明一起使用。另外，還可使用除圖4和5的結構之外的結構來實施本發(fā)明。
在一個實施例中，在源極和位線浮動時，通過將p阱升高到擦除電壓(例如，20伏)持續(xù)足夠的時間周期，并使待擦除的所選擇的區(qū)塊的字線接地來擦除存儲器單元。由于電容耦合的緣故，未選擇的字線、位線、選擇線和未選擇用于進行擦除的區(qū)塊的c源極也升高到高電壓(例如，近似20V)，藉此抑制其擦除。因此，將強電場施加到所選擇的存儲器單元的隧穿氧化層，且當浮動柵極的電子發(fā)射到襯底側時，擦除所選擇的存儲器單元的數(shù)據(jù)。當電子從浮動柵極傳遞到p阱區(qū)域時，所選擇的單元的閾值電壓降低?？蓪φ麄€存儲器陣列、單獨區(qū)塊或另一單位的單元執(zhí)行擦除。
在讀取和檢驗操作中，所選擇的區(qū)塊的選擇柵極(SGD和SGS)升高到一個或一個以上選擇電壓，且所選擇的區(qū)塊的未選擇的字線(例如，WL0、WL1和WL3)升高到讀取通過電壓(read pass voltage)(例如，4.5伏)以使晶體管作為通過柵極(pass gate)而操作。所選擇的區(qū)塊的所選擇的字線(例如，WL2)連接到參考電壓，所述參考電壓的電平針對每一讀取和檢驗操作而指定，以便判定所關注的存儲器單元的閾值電壓是否已達到此電平。舉例來說，在針對兩電平存儲器單元的讀取操作中，所選擇的字線WL2可接地，使得檢測到閾值電壓是否高于0v。在針對兩電平存儲器單元的檢驗操作中，所選擇的字線WL2連接到(例如)2.4v，使得隨著編程的進行，檢驗出閾值電壓是否已達到至少2.4v。在檢驗期間，源極和p阱處于零伏。在一個實施例中，將所選擇的位線(BLe)預充電達到(例如)0.7v的電平。如果閾值電壓高于字線上的讀取或檢驗電平，那么所關注的位線(BLe)的電位電平由于非導電存儲器單元的緣故而維持高電平。另一方面，如果閾值電壓低于讀取或檢驗電平，那么所關注的位線(BLe)的電位電平由于導電存儲器單元的緣故而降低到低電平(例如，小于0.5V)。從而通過連接到位線的讀出放大器來檢測存儲器單元的狀態(tài)。
當編程NAND快閃存儲器裝置時，通常將編程電壓施加到控制柵極，且將位線接地。將來自溝道的電子注入到浮動柵極中。當電子聚積在浮動柵極中時，浮動柵極變得帶負電，且存儲器單元的閾值電壓升高，使得存儲器單元處于編程狀態(tài)。通常，將施加到控制柵極的編程電壓施加為一系列脈沖。脈沖的量值隨著每一連續(xù)脈沖而增加預定步長(例如，0.1v、0.2v、0.4v或其它)。在脈沖之間的周期中實行檢驗操作。隨著可編程狀態(tài)的數(shù)目增加，檢驗操作的數(shù)目增加且需要更多時間。一種用于減少檢驗的時間負擔的方法是使用更有效的檢驗過程，例如2002年12月5日申請的第10/314,055號美國專利申請案“Smart Verify For Multi-State Memories”中所揭示的過程，所述專利申請案全文以引用的方式并入本文中。
上述擦除、讀取、檢驗和編程操作是根據(jù)所屬領域中已知的技術執(zhí)行的。因此，所屬領域的技術人員可改變所闡釋的細節(jié)中的許多細節(jié)。還可使用所屬領域中已知的其它讀取和檢驗技術。
圖6A是描繪多狀態(tài)快閃存儲器單元全體的閾值電壓分布的曲線圖。在圖6A的實例中，每一存儲器單元存儲三個數(shù)據(jù)位；因此，存在八個有效數(shù)據(jù)狀態(tài)S0-S7。數(shù)據(jù)狀態(tài)S0描繪為完全在0伏以下。數(shù)據(jù)狀態(tài)S1-S7描繪為在0伏以上。每一數(shù)據(jù)狀態(tài)對應于存儲在存儲器單元中的三個位的唯一值。在一些現(xiàn)有技術裝置中，存儲器單元將被擦除為狀態(tài)S0。存儲器單元可從狀態(tài)S0編程到狀態(tài)S1-S7中的任一者?？梢钥吹?，閾值電壓分布S0寬于分布S1-S7。許多現(xiàn)有技術裝置將執(zhí)行軟編程過程以增加過擦除(overerased)存儲器單元的閾值電壓。
如上所述，可通過來自鄰近的浮動柵極的電場的耦合來改變浮動柵極的表觀閾值電壓Vt。對于鄰近于在編程第一存儲器單元之后從最低狀態(tài)S0編程到最高狀態(tài)S7的另一存儲器單元(或被編程的多個存儲器單元)的所述第一存儲器單元來說，將察覺到最差情況的浮動柵極之間的耦合。因此，為了減小浮動柵極之間的耦合，可能需要減小最低狀態(tài)與最高狀態(tài)之間的閾值電壓Δ。減小浮動柵極之間的耦合電壓的一種方法是，將最低狀態(tài)壓縮為最低正閾值電壓狀態(tài)。舉例來說，狀態(tài)S0將被壓縮且移動到圖6A中描繪的針對狀態(tài)S1的位置。狀態(tài)S1將被移動到圖6A中描繪的針對狀態(tài)S2的位置。狀態(tài)S2將被移動到圖6A中描繪的針對狀態(tài)S3的位置，等等。
圖6B說明一種壓縮并移動擦除閾值電壓分布的建議，如上文所指示。圖6B描繪與有效數(shù)據(jù)關聯(lián)的八個狀態(tài)S0-S7，全部均在0伏以上。狀態(tài)S0與有效數(shù)據(jù)111關聯(lián)，S1與有效數(shù)據(jù)110關聯(lián)，S2與有效數(shù)據(jù)101關聯(lián)，S3與有效數(shù)據(jù)100關聯(lián)，S4與有效數(shù)據(jù)011關聯(lián)，S5與有效數(shù)據(jù)010關聯(lián)，S6與有效數(shù)據(jù)001關聯(lián)，且S7與有效數(shù)據(jù)000關聯(lián)。也可使用相對于各種狀態(tài)的其它用于對數(shù)據(jù)進行編碼的方案。
圖6B還展示經擦除閾值電壓分布ED。擦除閾值電壓分布ED不與有效數(shù)據(jù)關聯(lián)。存儲器單元將首先被擦除為擦除閾值電壓分布ED。所述擦除閾值電壓分布ED將被壓縮并移動到最低正S0狀態(tài)。在替代實施例中，所述狀態(tài)可顛倒。也就是說，經擦除閾值電壓分布可能是最高閾值電壓，且有效數(shù)據(jù)狀態(tài)將較低。在其它實施例中，經擦除閾值電壓分布ED可壓縮為一些或所有存儲器單元具有小于零伏的閾值電壓的閾值電壓分布。
通過壓縮并移動經擦除分布，總有效數(shù)據(jù)閾值電壓窗口將減小，藉此減小浮動柵極之間的耦合效應。在耦合效應減小的情況下，因而可能減小每一特定閾值電壓分布的寬度。然而，缺點是，進行壓縮的時間可能使存儲器裝置的操作減慢。在一個替代方案中，并非減小閾值電壓分布的寬度，而是可增加施加到控制柵極的編程電壓的步長以加速編程，以便補償壓縮。在另一實施例中，可利用部分減小閾值電壓分布的寬度與部分增加步長的組合。
可用實例來闡釋對經擦除閾值電壓分布進行壓縮和移動的益處?？紤]圖6A中描繪的原始閾值電壓分布S0-S7。八個狀態(tài)的平均閾值電壓的實例可如下S0＝-3.0V，S1＝0.4V，S2＝1.4V，S3＝2.4V，S4＝3.4V，S5＝4.4V，S6＝5.4V，和S7＝6.4V。所述實例的總閾值電壓窗口至少為9.4 V。閾值電壓分布的寬度(例如，對于1E9單元)由許多因素決定，所述因素包括編程電壓等效步長、電路/單元變化(噪音、單元編程特性、感應等)和浮動柵極之間的耦合效應的量值。各種數(shù)據(jù)狀態(tài)之間的閾值電壓分離由感應裕度(sensing margin)、干擾條件和數(shù)據(jù)保存要求決定。在上文參看圖6A描繪的實例中，等效步長近似為0.1V。近似1E9單元的電路/單元變化為0.1V。浮動柵極之間的耦合效應(對于9.4V總閾值電壓窗口時的最差情況轉變)近似為0.5V。數(shù)據(jù)保存要求在狀態(tài)邊緣之間近似為0.3V。因此，每一狀態(tài)的中部之間的分離近似為1.0V(.1+.1+.5+.3)。
如果擦除分布被壓縮為最低正閾值電壓狀態(tài)(例如，ED壓縮為S0)，那么各種狀態(tài)的平均閾值電壓的初始目標將為S0＝0.4V、S1＝1.4V、S2＝2.4V、S3＝3.4V、S4＝4.4V、S5＝5.4V、S6＝6.4V，和S7＝7.4V?？傞撝惦妷捍翱趶慕?.4V減小為近似7.0V，藉此將浮動柵極之間的耦合效應從近似0.5V減小為近似0.37V。反饋到分離要求中并重新計算浮動柵極之間的耦合(.3v)導致最終目標平均閾值電壓為S0＝0.4V、S1＝1.2V、S2＝2.0V、S3＝2.8V、S4＝3.6V、S5＝4.4V、S6＝5.2V和S7＝6.0V。在此分離的情況下，閾值電壓窗口減小為近似5.6V。因此，浮動柵極之間的耦合效應存在40％(.2V)的減小。
上述實例涉及三位多狀態(tài)存儲器單元。壓縮并移動擦除分布的閾值電壓的想法可應用于存儲少于3位或大于3位的存儲器單元。舉例來說，考慮存儲2個數(shù)據(jù)位的存儲器單元。例如，不同狀態(tài)的平均閾值電壓近似如下對于S0為-2.0V，對于S1為0.6，對于S2為1.9V，且對于S3為3.2V。閾值電壓分布的寬度是由于步長為0.2V，電路/單元變化為0.2V，且浮動柵極之間的耦合為0.2V的緣故。感應裕度、干擾和數(shù)據(jù)保存要求使得各種狀態(tài)的邊緣之間有必要為.7V。總閾值電壓窗口近似為5.2V。如果擦除分布壓縮為最低正閾值電壓狀態(tài)，那么不同狀態(tài)的平均閾值電壓的初始目標將為S0＝0.6V、S1＝1.9V、S2＝3.2V和S3＝4.5V?？傞撝惦妷捍翱趯慕?.2V減小為近似3.9V，從而使浮動柵極之間的效應從近似0.2V減小為近似0.15V。反饋到分離要求中，最終目標平均閾值電壓將為S0＝0.6V、S1＝1.85V、S2＝3.1V和S3＝4.35V。這將導致浮動柵極之間的耦合由于總閾值電壓窗口從近似5.2V減小為近似3.75V而改進25％或0.05V。
圖7是描述用于擦除和編程(包含執(zhí)行擦除閾值電壓分布的壓縮和移動)的過程的一個實施例的流程圖。圖7的過程由上述一個或一個以上控制電路執(zhí)行。在步驟402中，系統(tǒng)將接收擦除數(shù)據(jù)的請求。在一個實施例中，可能不會存在專門的擦除命令。事實上，系統(tǒng)將響應于編程請求來進行擦除(在編程之前)。在步驟404中，選擇待擦除的區(qū)塊。在步驟406處，將預編程選定進行擦除的區(qū)塊。在一個實施例中，在擦除之前，將待擦除的區(qū)塊中的所有存儲器單元編程到最高閾值電壓狀態(tài)。執(zhí)行這一操作是為了確保均勻磨損并提供擦除過程中較大的可預測性。請注意，一些實施例不包含預編程步驟。在步驟408中，擦除存儲器單元?？墒褂么隧椉夹g中已知的用于擦除的各種過程。圖8展示閾值分布ED。這描繪圖7的步驟408之后存儲器單元的閾值電壓的狀態(tài)。
在步驟410中，將擦除閾值電壓分布壓縮并移動到最低有效數(shù)據(jù)狀態(tài)。在一個實施例中，將擦除閾值電壓分布(其為負)壓縮并移動到最低正閾值電壓分布。在擦除閾值分布不為負的實施例中，可將其移動到其它有效數(shù)據(jù)狀態(tài)或位置。在一些實施例中，擦除閾值電壓分布將移動到最低有效數(shù)據(jù)狀態(tài)。
圖9展示閾值分布S0，該圖描繪在步驟410之后閾值電壓的狀態(tài)。擦除閾值電壓分布ED已壓縮并移動到狀態(tài)S0。壓縮是指使閾值電壓分布的寬度變窄。
在圖7的步驟412中，系統(tǒng)將接收編程數(shù)據(jù)的請求。描繪一條虛線將步驟410連接到步驟412，因為這兩個步驟之間可能存在較長時延。在步驟414中，將從擦除分布被壓縮并移動進入的狀態(tài)開始編程存儲器單元。舉例來說，如果擦除閾值電壓分布ED移動到S0的位置中，那么所有存儲器單元將從狀態(tài)S0編程到其它狀態(tài)S1-S7。圖10中描繪了這一情況。想要存儲數(shù)據(jù)111的存儲器單元無需再進行編程，因為它們已處于狀態(tài)S0，狀態(tài)S0與有效數(shù)據(jù)111關聯(lián)。在步驟414中可根據(jù)此項技術中已知的各種編程方法中的許多方法來編程存儲器單元。
圖11是描述用于壓縮和移動擦除閾值電壓分布(圖7的步驟410)的過程的一個實例的流程圖。在一個實施方案中，所述壓縮和移動擦除閾值電壓分布的過程類似于編程過程。在步驟450中，將將要施加到存儲器單元的控制柵極的編程電壓Vpgm設定為初始值。如先前所指示，編程電壓通常為一系列脈沖，脈沖的量值在每一步均增加。并且，在步驟450中，將計數(shù)器PC重設為初始值0。在步驟452中，將第一編程脈沖施加到正被壓縮和移動的存儲器單元的控制柵極。在一個實例中，初始編程脈沖的量值在12-16伏之間。在步驟454中，檢驗存儲器單元。在一個實施例中，通過確定存儲器單元的閾值電壓是否至少與閾值電壓分布S1中的最低電壓一樣大來檢驗存儲器單元。舉例來說，使用檢驗電壓Vv(見圖9)來測試每一存儲器單元。如果閾值電壓大于Vv，那么檢驗出存儲器單元已達到其目標S0檢驗值。如果所有存儲器單元均被如此檢驗(步驟456)，那么壓縮和移動的過程結束且成功地完成。如果并非所有存儲器單元均經過檢驗，那么在步驟458中確定編程計數(shù)器PC是否小于20(或另一適當數(shù)目)。如果是，那么在步驟460中編程電壓步進到下一脈沖量值且編程計數(shù)器PC遞增。步驟460之后，所述過程繼續(xù)，循環(huán)回回步驟452，且施加下一編程電壓脈沖。如果在步驟458處編程計數(shù)器PC不小于20，那么所述過程失敗。圖11的過程結束時(狀態(tài)為“通過”)，擦除閾值電壓分布ED(見圖8)將壓縮并移動到狀態(tài)S0(見圖9)。
圖12是描述用于擦除和編程(包含壓縮和移動擦除閾值分布)的另一實施例的流程圖。圖12的過程非常類似于圖7的過程。舉例來說，步驟502-508類似于步驟402-408。然而，在圖12的實施例中，擦除閾值電壓分布的壓縮和移動并不作為擦除過程的一部分而進行。事實上，將壓縮和移動執(zhí)行為編程過程的開始的一部分。在步驟510中接收編程請求之后，在步驟512中，系統(tǒng)將壓縮并移動擦除閾值電壓分布，如上文所述。在步驟514中，對存儲器單元進行編程。
2003年12月2日頒予Shibata等人的第6,657,891號美國專利(“′891專利”)(揭示減少浮動柵極之間的耦合的用于編程非易失性存儲器的另一過程，所述專利全文以引用的方式并入本文中。891專利中揭示的過程包含在相對于先前頁對鄰近的存儲器單元進行寫入之后相對于特定頁來編程特定存儲器單元?！?91專利中描述的過程可與上述擦除閾值電壓分布的壓縮和移動組合，以減小浮動柵極之間的耦合效應的量值。
圖13展示具有多個NAND串的區(qū)塊內的三個NAND串的一部分。圖16中描繪的一個NAND串是奇數(shù)NAND串且所描繪的另外兩個NAND串是偶數(shù)NAND串。圖13僅描繪NAND串上五個存儲器單元；然而，所述NAND串的每一者包含五個以上存儲器單元。
區(qū)塊中的存儲器單元可具有多達四個鄰近的存儲器單元。所述鄰近的存儲器單元中的兩者可在同一NAND串上，且所述鄰近的存儲器單元中的兩者可在相鄰的NAND串上。舉例來說，關于存儲器單元600，其在奇數(shù)NAND串上且連接到字線WL2。存儲器單元600具有四個鄰近的存儲器單元兩個鄰近的存儲器單元在同一NAND串上。舉例來說，存儲器單元600鄰近于存儲器單元602和存儲器單元604。存儲器單元600還將具有處于鄰近的偶數(shù)NAND串的一者上的鄰近的存儲器單元606，和處于另一鄰近的偶數(shù)NAND串上的鄰近的存儲器單元608?！?91專利中揭示的過程包含(從存儲器單元600的觀點來看)對存儲器單元600的第一頁進行編程，接著對鄰近于存儲器單元600的存儲器單元的第一頁進行編程，且接著對存儲器單元600的第二頁進行編程，接著對鄰近于存儲器單元600的存儲器單元的第二頁進行編程，且接著對存儲器單元600的第三頁進行編程。因此，對于任何特定存儲器單元，在針對先前頁對鄰近的存儲器單元進行寫入之后執(zhí)行相對于特定頁的對所述特定存儲器單元的寫入。
在一個實施例中，存儲3個數(shù)據(jù)位的存儲器單元將所述數(shù)據(jù)存儲在三個邏輯頁中。以下表描述的次序對這些邏輯頁進行編程

舉例來說，第一，對處于偶數(shù)列上并連接到字線WL0的存儲器單元的第一頁進行編程(操作0)。第二，對處于奇數(shù)列上并連接到字線WL0的存儲器單元的第一頁進行編程(操作1)。第三，對處于偶數(shù)列上并連接到字線WL1的存儲器單元的第一頁進行編程(操作2)。第四，對處于奇數(shù)列上并連接到字線WL1的存儲器單元的第一頁進行編程(操作3)。此時，已針對鄰近于處于偶數(shù)列上并連接到字線WL0的存儲器單元的所有存儲器單元對第一頁進行了編程；因此，現(xiàn)可針對處于偶數(shù)列上并連接到字線WL0的存儲器單元對第二頁進行編程(操作4)。隨后，對處于奇數(shù)列上并連接到字線WL0的存儲器單元的第二頁進行編程(操作5)，等等。
在編程之前，將擦除存儲器單元，使得其處于擦除閾值分布ED中，如圖8所描繪。隨后，擦除閾值電壓分布ED中的存儲器單元將被壓縮并移動到狀態(tài)S0，如圖9所描繪?？筛鶕?jù)圖7或圖12的方法來執(zhí)行這些步驟。在壓縮和移動之后，將根據(jù)上表執(zhí)行對數(shù)據(jù)頁的編程，使得對于任何特定存儲器單元，在針對先前頁對鄰近的存儲器單元進行寫入之后執(zhí)行相對于特定頁的對所述特定存儲器單元的寫入。
當對數(shù)據(jù)頁的每一者進行編程時，執(zhí)行狀態(tài)之間的編程序列，使得第三頁的編程期間的轉變最小。如圖6B所描繪，狀態(tài)S0與數(shù)據(jù)111關聯(lián)。第一位(最左位)與第一頁關聯(lián)。中間位與第二頁關聯(lián)。最右位與第三頁關聯(lián)。在對第一頁進行編程時(如圖14所述)，如果位將為數(shù)據(jù)“1”，那么存儲器單元將保持在狀態(tài)S0。如果位將為數(shù)據(jù)“0”，那么存儲器單元被編程到狀態(tài)S4。
在對鄰近的存儲器單元進行編程之后，浮動柵極之間的耦合效應將促使狀態(tài)S0和S4加寬，如圖15的閾值電壓分布650和652所描繪。
當對第二頁進行編程時，如果存儲器單元處于狀態(tài)S0且第二頁位為數(shù)據(jù)“1”，那么存儲器單元應保持在狀態(tài)S0。然而，針對第二頁的編程過程將使閾值電壓650緊縮為新的S0。因此，圖16展示閾值電壓分布650緊縮為新狀態(tài)S0。狀態(tài)650的最低電壓(A**處)移動到新狀態(tài)S0的開始處(A*處)。如果存儲器單元處于狀態(tài)S0且待寫入到第二頁的數(shù)據(jù)為“0”，那么存儲器單元移動到狀態(tài)S2。狀態(tài)S2具有檢驗點(最低電壓)C*。如果存儲器單元處于狀態(tài)S4且待寫入到存儲器單元的數(shù)據(jù)為“1”，那么存儲器單元保持在S4。然而，通過將分布從分布652移動到圖16描繪的新狀態(tài)S4來緊縮狀態(tài)S4，所述新狀態(tài)S4具有檢驗點E*(與閾值電壓分布652的E**相比)。如果存儲器單元處于狀態(tài)S4且待寫入到第二頁的數(shù)據(jù)為“0”，那么存儲器單元使其閾值電壓移動到狀態(tài)S6，其中檢驗點為G*。在對鄰近的存儲器單元進行編程之后，狀態(tài)S0、S2、S4和S6由于浮動柵極之間的耦合的緣故而加寬，如圖17的閾值電壓分布670、672、674和676所描繪。
圖18A、B、C和D描繪第三頁的編程。雖然可使用一個曲線圖來展示所述編程，但為清楚起見，以四個曲線圖描繪所述過程。在已對第二頁進行編程之后，存儲器單元處于狀態(tài)S0、S2、S4或S6。圖18A展示針對第三頁對處于狀態(tài)S0的存儲器單元進行編程。圖18B展示針對第三頁對處于狀態(tài)S2的存儲器單元進行編程。圖18C展示針對第三頁對處于狀態(tài)S4的存儲器單元進行編程。圖18D展示針對第三頁對處于狀態(tài)S6的存儲器單元進行編程。
如果存儲器單元處于狀態(tài)S0且第三頁數(shù)據(jù)為“1”，那么存儲器單元保持在狀態(tài)S0。然而，第三頁的編程包含執(zhí)行一些編程以將分布從分布670緊縮到緊縮狀態(tài)S0(其中檢驗點為A)。如果第三頁的數(shù)據(jù)為“0”，那么存儲器單元的閾值電壓升高以處于狀態(tài)S1(其中檢驗點為B)。
如果存儲器單元處于狀態(tài)S2且待寫入于第三頁中的數(shù)據(jù)為“1”，那么存儲器單元將保持在狀態(tài)S2。然而，將執(zhí)行一些編程以將閾值分布672緊縮到新狀態(tài)S2(其中檢驗點為C)。如果待寫入到第三頁的數(shù)據(jù)為“0”，那么存儲器單元將被編程到狀態(tài)S3(其中檢驗點為D伏)。
如果存儲器單元處于狀態(tài)S4且待寫入到第三頁的數(shù)據(jù)為“1”，那么存儲器單元將保持在狀態(tài)S4。然而，將執(zhí)行一些編程，使得閾值電壓分布674將緊縮到新狀態(tài)S4(其中檢驗點為E)。如果存儲器單元處于狀態(tài)S4且待寫入到第三頁的數(shù)據(jù)為“0”，那么存儲器單元將使其閾值電壓升高以處于狀態(tài)S5(其中檢驗點為F)。
如果存儲器單元處于狀態(tài)S6且待寫入到第三頁的數(shù)據(jù)為“1”，那么存儲器單元將保持在狀態(tài)S6。然而，將執(zhí)行一些編程，使得閾值電壓分布676緊縮以處于新狀態(tài)S6(其中檢驗點在G處)。如果第三頁數(shù)據(jù)為“0”，那么存儲器單元將使其閾值電壓編程到狀態(tài)S7(其中檢驗點在H處)。在第三頁的編程結束時，存儲器單元將處于圖19描繪的八個狀態(tài)之一。
為了減小浮動柵極之間的耦合效應，一種系統(tǒng)可將上述技術進行組合。因此，在壓縮和移動擦除分布之后，對存儲器單元進行編程，使得可如圖14到19所描繪執(zhí)行不同頁的狀態(tài)之間的轉變，且單元之間的編程次序可如上表中所描繪。此組合將進一步減小浮動柵極之間的耦合效應。舉例來說，如果圖14-19和上表的編程過程與八個狀態(tài)(平均閾值電壓為S0＝-3.0V、S1＝0.4V、S2＝1.4V、S3＝2.4V、S4＝3.4V、S5＝5.4V、S6＝5.4V和S7＝6.4V)一起使用，且不如圖7和12所述壓縮并移動擦除閾值電壓分布，那么最差情況轉變從近似9.4V減小為近似3.4V。此3.4V轉變是從S0到S1。因此，浮動柵極之間的耦合可從近似0.5V減小為近似0.18V。將此新的耦合值反饋到上文論述的分離要求中，各種狀態(tài)的一組新的平均閾值電壓包含S0＝-3.0V、S1＝0.4V、S2＝1.08V、S3＝1.76V、S4＝2.4V、S5＝3.12V、S6＝3.8V和S7＝4.48V。增加對擦除閾值電壓分布的壓縮和移動會將最差情況轉變減小為1.0V(例如，S0＝.4到S1＝1.4，S2＝2.4到S3＝3.4等)，這將浮動柵極之間的耦合減小為近似0.053V(.5/9.4×1.0)。反饋到分離要求中并重新計算浮動柵極之間的耦合效應將導致各種狀態(tài)的平均閾值電壓為S0＝0.4V、S1＝0.94V、S2＝1.48V、S3＝2.02V、S4＝2.56V、S5＝3.1V、S6＝3.64V和S7＝4.18V。另外，浮動柵極之間的耦合減小為近似0.04V，這考慮了當對第三頁進行編程時近似0.8V的最差情況轉變(例如，從分布670到S1)。這也可用于當對第二頁進行編程時允許較大的步長，以縮短編程時間。因此，浮動柵極之間的耦合從0.5伏減小為近似0.04伏(大于10倍)。
已出于說明和描述的目的提供對本發(fā)明的以上詳細描述。不希望其為詳盡的或將本發(fā)明限于所揭示的精確形式。根據(jù)上述教示可能進行許多修改和變化。選擇所描述的實施例是為了最佳地解釋本發(fā)明的原理及其實際應用，以藉此使所屬領域的其他技術人員能夠在各種實施例中最佳地利用本發(fā)明，且作出適于所預期的特定用途的各種修改。希望本發(fā)明的范圍由所附的權利要求書界定。
權利要求
1.一種操作非易失性存儲器的方法，其包括通過將一組非易失性存儲元件的閾值電壓移動到第一范圍來擦除所述非易失性存儲元件，所述第一范圍在零伏以下；壓縮所述閾值電壓并將所述閾值電壓移動到第二范圍，所述第二范圍在零伏以上；和將所述非易失性存儲元件的至少一子集從所述第二范圍編程到零伏以上的額外范圍中的一者或一者以上。
2.根據(jù)權利要求1所述的方法，其中所述第一范圍不是有效數(shù)據(jù)范圍；且所述第二范圍和所述零伏以上的額外范圍是有效數(shù)據(jù)范圍。
3.根據(jù)權利要求1所述的方法，其進一步包括在所述壓縮之后接收對所述非易失性存儲元件的所述子集進行編程的請求，響應于所述編程請求來執(zhí)行對所述非易失性存儲元件的至少一子集的所述編程。
4.根據(jù)權利要求1所述的方法，其進一步包括在所述壓縮之前接收對所述非易失性存儲元件的所述子集進行編程的請求，響應于所述編程請求來執(zhí)行對所述非易失性存儲元件的至少一子集的所述編程和所述壓縮。
5.根據(jù)權利要求1所述的方法，其中所述移動包含將所述閾值電壓移動到八個有效數(shù)據(jù)狀態(tài)中的第一有效數(shù)據(jù)狀態(tài)；且所述編程包含將所述非易失性存儲元件的所述子集的閾值電壓移動到第二有效數(shù)據(jù)狀態(tài)、第三有效數(shù)據(jù)狀態(tài)、第四有效數(shù)據(jù)狀態(tài)、第五有效數(shù)據(jù)狀態(tài)、第六有效數(shù)據(jù)狀態(tài)、第七有效數(shù)據(jù)狀態(tài)或第八有效數(shù)據(jù)狀態(tài)中的任一者。
6 根據(jù)權利要求1所述的方法，其進一步包括在所述擦除之前對所述非易失性存儲元件進行預編程。
7.根據(jù)權利要求1所述的方法，其中所述擦除包含從所述非易失性存儲元件的浮動柵極移除電荷；且所述壓縮和移動包含將電荷添加到所述非易失性存儲元件的浮動柵極。
8.根據(jù)權利要求1所述的方法，其中所述非易失性存儲元件是多狀態(tài)NAND快閃存儲器元件。
9.根據(jù)權利要求1所述的方法，其中所述非易失性存儲元件是多狀態(tài)快閃存儲器元件。
10.根據(jù)權利要求9所述的方法，其中所述非易失性存儲元件的每一者均將數(shù)據(jù)存儲在多個頁中。
11.根據(jù)權利要求9所述的方法，其中所述非易失性存儲元件的每一者均將數(shù)據(jù)存儲在多個頁中；且所述編程包含在針對先前頁對鄰近的非易失性存儲元件進行寫入之后相對于特定頁對特定非易失性存儲元件進行寫入。
12.一種非易失性存儲器系統(tǒng)，其包括多個非易失性存儲元件；和一個或一個以上控制電路，其與所述非易失性存儲元件通信，所述一個或一個以上控制電路通過將所述非易失性存儲元件的閾值電壓降低到零伏以下的電平來擦除所述非易失性存儲元件，壓縮所述閾值電壓，并將所述閾值電壓升高到零伏以上的電平，且將所述非易失性存儲元件的至少一子集從所述零伏以上的電平編程到一個或一個以上有效數(shù)據(jù)狀態(tài)。
13.根據(jù)權利要求12所述的非易失性存儲器系統(tǒng)，其中所述零伏以下的電平不包含有效數(shù)據(jù)范圍；且所述零伏以上的電平包含有效數(shù)據(jù)范圍。
14.根據(jù)權利要求12所述的非易失性存儲器系統(tǒng)，其中響應于編程請求來執(zhí)行對所述非易失性存儲元件的至少一子集的所述編程和所述壓縮。
15.根據(jù)權利要求12所述的非易失性存儲器系統(tǒng)，其中所述非易失性存儲元件是多狀態(tài)NAND快閃存儲器元件。
16.根據(jù)權利要求15所述的非易失性存儲器系統(tǒng)，其中所述非易失性存儲元件的每一者均將數(shù)據(jù)存儲在多個頁中；且所述一個或一個以上控制電路通過在針對先前頁編程鄰近的非易失性存儲元件之后相對于特定頁編程特定非易失性存儲元件來對非易失性存儲元件的所述子集進行編程。
17.一種操作非易失性存儲器的方法，其包括通過將一組非易失性存儲元件的閾值電壓移動到第一范圍來擦除所述非易失性存儲元件，所述第一范圍與非有效數(shù)據(jù)相關聯(lián)；將所述非易失性存儲元件的所述閾值電壓移動到不同于所述第一范圍的第二范圍；和將所述非易失性存儲元件的至少一子集從所述第二范圍編程到與有效數(shù)據(jù)狀態(tài)相關聯(lián)的其它范圍中的一者或一者以上。
18.根據(jù)權利要求17所述的方法，其進一步包括在所述移動之后接收編程請求，響應于所述編程請求來執(zhí)行對所述非易失性存儲元件的至少一子集的所述編程。
19.根據(jù)權利要求17所述的方法，其進一步包括在所述移動之前接收編程請求，響應于所述編程請求來執(zhí)行對所述非易失性存儲元件的至少一子集的所述編程和所述移動。
20.根據(jù)權利要求17所述的方法，其進一步包括在所述擦除之前對所述非易失性存儲元件進行預編程。
21.根據(jù)權利要求17所述的方法，其中所述非易失性存儲元件是多狀態(tài)NAND快閃存儲器元件。
22.根據(jù)權利要求21所述的方法，其中所述非易失性存儲元件的每一者均將數(shù)據(jù)存儲在多個頁中；且所述編程包含在針對先前頁對鄰近的非易失性存儲元件進行寫入之后相對于特定頁對特定非易失性存儲元件進行寫入。
23.一種非易失性存儲器系統(tǒng)，其包括多個非易失性存儲元件；和一個或一個以上控制電路，其與所述非易失性存儲元件通信，所述一個或一個以上控制電路通過將一組非易失性存儲元件的閾值電壓從有效數(shù)據(jù)范圍移動到非有效數(shù)據(jù)范圍來擦除所述非易失性存儲元件，壓縮所述閾值電壓，并將所述閾值電壓移動到所述有效數(shù)據(jù)范圍中的第一范圍，且將所述非易失性存儲元件的至少一子集從所述有效范圍中的所述第一范圍編程到所述有效范圍的額外范圍中的一者或一者以上。
24.根據(jù)權利要求23所述的非易失性存儲器系統(tǒng)，其中所述非易失性存儲元件是多狀態(tài)NAND快閃存儲器元件。
25.一種用于擦除非易失性存儲器的方法，其包括通過將一組非易失性存儲元件的閾值電壓有意地移動到有效數(shù)據(jù)范圍以外的范圍來擦除所述非易失性存儲元件；和壓縮所述閾值電壓并將所述閾值電壓移動到有效數(shù)據(jù)范圍。
26.根據(jù)權利要求25所述的方法，其中所述擦除包含將擦除脈沖施加到所述非易失性存儲元件，使得所述非易失性存儲元件的閾值電壓降低以形成用于表示有效數(shù)據(jù)的范圍以下的閾值電壓分布；且所述壓縮包含將所述非易失性存儲元件的閾值電壓升高到表示有效數(shù)據(jù)狀態(tài)的范圍。
27.根據(jù)權利要求26所述的方法，其中所述閾值電壓分布在零伏以下；且所述有效數(shù)據(jù)狀態(tài)在零伏以上。
28.根據(jù)權利要求27所述的方法，其中所述非易失性存儲元件是多狀態(tài)NAND快閃存儲器元件。
全文摘要
對于非易失性存儲器系統(tǒng)來說，將擦除閾值電壓分布壓縮為最低閾值電壓狀態(tài)將減小有效數(shù)據(jù)閾值電壓窗口。減小所述有效數(shù)據(jù)閾值電壓窗口會減小浮動柵極之間的耦合效應。可將所述壓縮執(zhí)行為擦除過程的一部分或編程操作的一部分。
文檔編號G11C16/06GK101095197SQ200580043718
公開日2007年12月26日 申請日期2005年12月15日 優(yōu)先權日2004年12月23日
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