專利名稱：對非易失性電荷存儲存儲器單元編程的襯底電子注入技術(shù)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及可再編程的非易失性存儲器的結(jié)構(gòu)和操作，特別是涉及通過改良的襯底 熱電子注入技術(shù)來對快閃半導體存儲器單元編程。本文參考的所有專利、專利申請案、 文章和其它公開案、文獻和數(shù)據(jù)的全文針對所有目的而以引用的方式并入本文中。
技術(shù)背景如今有許多商業(yè)上成功的非易失性存儲器產(chǎn)品正在被使用，尤其是以小型記憶卡和 快閃存儲器驅(qū)動器的形式。 一陣列的個別存儲器單元形成在具有導電性浮動柵極的半導 體晶片上，大多數(shù)柵極一般由摻雜多晶硅材料制成，根據(jù)待存儲在單元中的數(shù)據(jù)而在其 上存儲某一水平的電子電荷。浮動柵極位于源極區(qū)與漏極區(qū)之間的至少一部分溝道上， 且柵極電介質(zhì)位于浮動柵極與襯底之間。存儲器單元的閾值電壓由浮動柵極上的電荷量 控制。目前最普遍的有兩類存儲器單元陣列，NOR和NAND，兩者主要的不同之處在于 存儲器單元連接在一起的方式。在NOR陣列中，個別單元的漏極連接與共同位線并聯(lián) 而連接在一起。在第5,070,032號、第5,095,344號、第5,315,541號、第5,343,063號、 第5,661,053號和第6，281，075號美國專利中給出NOR存儲器單元陣列的實例、其在存 儲器系統(tǒng)中的使用和制造其的方法。在NAND配置中，八個、十六個或更多的存儲器單元以彼此串聯(lián)的形式連接成串， 通過所述串的每一末端處的選擇晶體管，所述串選擇性地連接在個別位線與共同電位之 間。字線越過多串存儲器單元而延伸。通過參考第5,570,315號、第5，774，397號、第 6,046,935號、第6,373,746號、第6,456,528號、第6,522,580號、第6,771,536號和第 6,781,877號美國專利和第2003/0147278Al號美國專利申請案公開案可獲得NAND快閃 存儲器單元陣列的實例及其作為存儲器系統(tǒng)的一部分的操作。具有用以使電子從襯底通過柵極電介質(zhì)并移動到浮動柵極上的各種編程技術(shù)。在 Brown和Brewer所編輯的書"Nonvolatile Semiconductor Memory Technology", IEEE出 版社，1.2部分，第9-25頁(1998)中描述了最普通的編程機制。一種稱為"Fowler-Nordheim 穿隧(Fowler-Nordheim tunneling)" (1.2.1部分)的技術(shù)使電子在通過控制柵極與襯底 溝道之間的電壓差而建立的高場的影響下穿過浮動柵極電介質(zhì)。另一種通常稱為"熱電 子注入"(1.2.3部分)的漏極區(qū)中的溝道熱電子注入的技術(shù)將電子從單元的溝道注入鄰 近單元漏極的浮動柵極區(qū)中。另一種稱為"源極側(cè)注入"(1.2.4部分)的技術(shù)以在遠離 漏極的溝道區(qū)中創(chuàng)造用于電子注入的條件的方式沿著存儲器單元溝道的長度控制襯底 表面電位。在Kamiya等人的文章"EPROM Cell with High Gate Injection Efficiency", IEDM Technical Digest, 1982年，第741-744頁中和第4,622,656號和第5,313,421號美 國專利中也描述了源極側(cè)注入。如Ogura等人的"Low Voltage, Low Current, Highspeed Program Step Split Gate Cell with Ballistic Direct Injection for EEPROM/Flash"， IEDM， 1998年，第987-990頁所述，在另一種稱為"彈道注入"的編程技術(shù)中，在短溝道內(nèi)產(chǎn) 生高場以將電子直接加速到電荷存儲元件上。另一種稱為"襯底熱電子注入"的編程技術(shù)使得進入溝道下方的耗盡區(qū)的電子由電 場加速到襯底表面并接著穿過柵極電介質(zhì)而到達浮動柵極。在Eitan等人的文章"Substrate Hot-Electron Injection EPROM", IEEE Transactions on Electron Devices,第7 期，ED-31巻，第934-942頁(1984年7月)中有對所述編程機制的早期描述。己提出許 多不同技術(shù)以在襯底中產(chǎn)生足夠電子以用于有效編程。Eitan等人在鄰近待編程的可電編 程只讀存儲器(EPROM)單元的襯底的表面上添加雙極裝置。另一種方法為在存儲器 單元的溝道下方的襯底中形成內(nèi)埋式注入器，當其p-n接面經(jīng)受貫穿條件時其將電子發(fā) 射入耗盡層中。例如，參閱Wijburg等人的"VIPMOS-ANovel Buried Injector Structure for EPROM Applications", IEEE Transactions on Electron Devices，第1期,38巻，第111-120頁(1991年l月)，和第5,216,269號美國專利。具有兩種從快閃可電擦除且可編程只讀存儲器(EEPROM)單元的浮動柵極而移除 電荷的普通擦除技術(shù)。 一種技術(shù)是通過對源極、漏極、襯底和其它柵極施加適當電壓而 使電子穿過浮動柵極與襯底之間的介電層的一部分來擦除到襯底的浮動柵極。另一擦除 技術(shù)是使來自浮動柵極的電子穿過位于浮動柵極與另一柵極之間的薄穿隧介電層而轉(zhuǎn) 移到另一柵極。為了增大特定尺寸記憶卡和其它類型封裝的存儲容量，或為了既增大容量又減小尺 寸，始終需要增大可存儲在硅襯底的特定區(qū)域中的數(shù)字數(shù)據(jù)的量。 一種增大數(shù)據(jù)的存儲 密度的方式為每一存儲器單元浮動柵極存儲另一個以上位的數(shù)據(jù)。此可通過將電荷存 儲窗口劃分為兩個以上水平或范圍而實現(xiàn)。使用所述四種狀態(tài)使得每一單元可存儲兩個 位的數(shù)據(jù)，使得具有十六種狀態(tài)的單元可存儲四個位的數(shù)據(jù)，等等。第5,043,940號、 第5,172,338號和上文所提及的第6,522,580號美國專利中舉例描述了多狀態(tài)快閃 EEPROM結(jié)構(gòu)及其操作。 在快閃EEPROM系統(tǒng)中有用的另一類型存儲器單元利用非導電性介電材料替代導 電性浮動柵極而以非易失性方式存儲電荷。 一種介電存儲材料的形式為由氧化硅、氮化 硅和氧化硅(ONO)形成的三層電介質(zhì)。電介質(zhì)通常夾在導電性控制柵極與存儲器單元 溝道上方的半導體襯底之間。第2003/0109093A1號美國專利申請案公開案中描述了使 用介電電荷存儲的各種NOR和NAND陣列。通過將電子從單元溝道轉(zhuǎn)移入氮化物中(電 子在氮化物中被捕集并存儲在有限區(qū)域中)來對介電存儲單元編程。另一種替代浮動柵極存儲器和介電存儲存儲器的方法為在柵極氧化物內(nèi)嵌入極小 的導電區(qū)以存儲捕集的電子的技術(shù)，通常稱為納米晶體存儲器。如第6,656,792號和第 6，0卯,666號美國專利和第2004/0130941號美國專利申請案公開案中所述，這些納米結(jié) 晶位置經(jīng)沉積以替代導電性浮動柵極，這些納米結(jié)晶位置通過穿隧氧化物與襯底分離且 通過另一絕緣物與控制柵極分離。納米晶體可為包括硅、鍺或各種金屬的各種材料。其 通常為所述小尺寸且彼此在空間上隔離，使得具有覆蓋源極與漏極之間的整個導電性溝 道區(qū)的大量所述納米晶體區(qū)。上文提及的各種編程技術(shù)也可與使用非導電性介電電荷捕集裝置或納米晶體來替 代導電性浮動柵極的存儲器單元一同使用。也可使用普通擦除技術(shù)。 發(fā)明內(nèi)容為了避免干擾鄰近正編程的存儲器單元的存儲器單元中所存儲的電荷的電平，需要 通過使用盡可能低的電壓來用數(shù)據(jù)對存儲器單元編程。也需要使對個別存儲器單元編程 的電流量最小化，借此降低對電源電路的需求且/或增大可通過特定電流電平而并行編程 的存儲器單元的數(shù)目。進一步需要非常快速地對存儲器單元編程。通過減少將特定量的 數(shù)據(jù)編程入存儲器所需要的時間量，增加的編程速度和并行度會直接改良存儲器系統(tǒng)的 性能。通過本發(fā)明的襯底熱電子注入技術(shù)實現(xiàn)這些目標，其中， 一般而言，通過向其控制 柵極施加編程電壓而編程的存儲器單元的源極和漏極是龜浮動的，而對于其它也在其控 制柵極上接收編程電壓的存儲器單元，通過向其源極和漏極中的至少一者施加電壓而禁 止對其進行編程。對于對共享共同字線或其它控制柵極線的一行存儲器單元中的多個存 儲器單元中的某些單元編程并禁止編程其它單元，此技術(shù)尤其有用。被禁止編程的存儲 器單元也可具有以以下方式施加到其源極和/或漏極的隨時間而變化的電壓與編程電壓脈沖同步地提高存儲器單元襯底的電壓，使得越過位于襯底與電荷存儲元件之間的介電 層的電壓保持足夠低以用于進行編程。 本發(fā)明的其它方面、優(yōu)點、特征和實施細節(jié)包括在對其示范性實例的以下描述中， 所述描述應結(jié)合附圖而閱讀。


圖1為穿過形成在半導體襯底上的存儲器單元陣列的橫截面，其示意性說明當兩個 單元的控制柵極連接到共同控制柵極線電壓時，同時對一個單元編程而禁止對另一單元 編程；圖2為穿過圖1的存儲器單元A的截面A-A的能帶圖；圖3A和3B為不同操作條件下穿過圖1的存儲器單元B的截面B-B的能帶圖； 圖4為展示圖1的存儲器單元的實例操作的電壓時序圖，包括電壓曲線(A)和(B); 圖5為第一實例快閃存儲器系統(tǒng)的方塊圖；圖6說明具有NAND架構(gòu)的圖5的系統(tǒng)的存儲器單元陣列的代表性部分；圖7為沿著圖6的NAND存儲器單元列串的其半導體集成電路結(jié)構(gòu)的橫截面圖；圖8為在圖7的截面8-8處所截得的圖6的存儲器陣列的另一橫截面圖；圖9為在圖7的截面9-9處所截得的圖6的存儲器陣列的另一橫截面圖；圖10說明圖5-9的存儲器系統(tǒng)的用以對其選定的存儲器單元編程的操作；圖11為第二實例快閃存儲器系統(tǒng)的方塊圖；圖12為具有N0R架構(gòu)的圖11的系統(tǒng)的存儲器單元陣列的一部分的平面圖；和 圖13為圖12的存儲器單元陣列沿著其截面13-13所截得的橫截面圖。
具體實施方式
參看圖1-4 一般性地描述本發(fā)明的編程原理，參看圖5-10描述其在具有NAND存 儲器陣列的存儲器系統(tǒng)中的第一應用，且參看圖11-13描述其對NOR存儲器陣列的第二 應用。襯底熱電子注入編程技術(shù)在圖1中以橫截面形式以說明本發(fā)明的襯底熱電子注入編程技術(shù)的方式展示兩個存 儲器單元A和B。所述兩個單元形成在共同的硅襯底上。基層或內(nèi)層l具有n型導電摻 雜。鄰近襯底的表面3的阱2具有p型導電摻雜，且因此在襯底內(nèi)形成p-n接面4。存 儲器單元A和B均形成在阱2中，且每一單元具有相同結(jié)構(gòu)。具有n+摻雜的源極區(qū)5 和漏極區(qū)6通過其之間的溝道區(qū)7越過襯底表面3而隔開。在此實例中，導電性浮動柵 極8完全越過溝道7而延伸，但也可僅部分地越過所述溝道而延伸，且有另一柵極或若 干柵極位于溝道的剩余部分上。優(yōu)選地，如下文所述，在源極區(qū)和漏極區(qū)的周圍局部地 放置濃度高于p阱2的濃度的p型摻雜19。通常通過熱氧化在襯底的表面3上生長氧化物的薄層9以用作柵極電介質(zhì)。層9夾 在浮動柵極8與襯底表面3之間。形成在浮動柵極8上的電介質(zhì)10通常為三層的氧化 物-氮化物-氧化物(ONO)結(jié)構(gòu)或另一類型的電介質(zhì)，其優(yōu)選具有高介電常數(shù)。在越過 圖1的方向上伸長的導體11越過存儲器單元A和B 二者延伸。位于浮動柵極8上的導 體11的某些部分用作存儲器單元的控制柵極。施加到線11的電壓VcG因而經(jīng)由這些控 制柵極與這兩個單元的浮動柵極8耦合，且接著這個電壓的一部分根據(jù)存儲器單元的襯 底溝道7的個別耦合比而與其耦合。線11為典型的存儲器單元陣列的大量字線中的最 普通的一個字線，但也可為其它類型陣列中的其它某種類型的控制柵極。浮動柵極8和 導線11通常由導電性摻雜多晶硅材料制成。優(yōu)選通過將一連串的編程電壓Vccj脈沖施加到導體11而從與線11耦合的存儲器單 元的擦除狀態(tài)對所述存儲器單元進行編程，且在編程脈沖之間進行個別單元的狀態(tài)的讀 取驗證。通常使每一編程脈沖的電壓具有比最后的脈沖量值略大的量值。當一單元經(jīng)驗 證已達到其所要的編程狀態(tài)時，禁止對其進行進一步編程，同時繼續(xù)將編程脈沖施加到 線11以對其它存儲器單元編程。當沿著線11的所有單元經(jīng)驗證均已編程到其所需狀態(tài) 時，那么編程操作便結(jié)束。用于圖1的存儲器單元的這部分編程算法普遍用于市售快閃 存儲器中，且在上文背景技術(shù)部分中所引用的許多參考文獻中有更充分的描述。然而，本發(fā)明利用與那些現(xiàn)有技術(shù)不同的編程機制。實施方案中的主要差別是在施 加這些編程脈沖的過程期間對沿著線11的個別存儲器單元進行控制以進行編程或禁止 編程的方式。為了展示每一者的實例，已選擇圖1中所示的條件來說明在若干編程脈沖 中的一個脈沖期間對存儲器單元A進行編程且同時禁止編程存儲器單元B。因為存儲器 單元B已達到其編程狀態(tài)而存儲器單元A尚未達到，所以可禁止對存儲器單元B的編 程?；蛘撸绻鎯ζ飨到y(tǒng)將存儲器單元的擦除狀態(tài)認作若干編程狀態(tài)中的一個狀態(tài)， 那么因為將根本不對存儲器單元B進行編程，所以可禁止編程。編程是通過將具有足夠 高能量的電子從襯底2穿過介電層9注入到浮動柵極8上而實現(xiàn)的。這些電子需經(jīng)產(chǎn)生 并朝表面3加速。為了被編程，存儲器單元A使其源極區(qū)5和漏極區(qū)6保持浮動。也就是說，這兩個區(qū)保持不與存儲器單元外部的任何電源電壓或地電位連接。接著使得電子響應于編程VcG脈沖而注入到存儲器單元A的浮動柵極8上。另一方面，在一個特定實施例中，存儲器單元B的源極區(qū)6和漏極區(qū)7中的一者或兩者與地電位連接，這樣便會防止電子在相同的編程脈沖期間被注入到其浮動柵極8上。這種編程技術(shù)具有顯著優(yōu)點其容易在
各種架構(gòu)的存儲器單元陣列中實施，下文描述其兩個實例。高能電子的注入效率較高且 因此通過使用這種技術(shù)可減少編程所需的電流且提高編程的速度。用于對存儲器單元A編程的電子的來源為襯底內(nèi)的p-n接面4。經(jīng)由線11而施加到 存儲器單元A的控制柵極的編程脈沖Va3使單元在一部分脈沖期間在深耗盡模式下操 作。當在所述模式下且編程脈沖電壓VcG足夠高時，耗盡區(qū)12已經(jīng)穿透阱2而到達p-n 接面4。這導致p-n接面4被正向偏壓，且因此將電子供應到耗盡區(qū)12。通過從控制柵 極線11上的電壓而誘發(fā)的浮動柵極8上的電壓，在耗盡區(qū)12內(nèi)產(chǎn)生電場。這個電場使 所注入的電子加速到表面3且一、定比例的所注入的電子具有足夠能量以穿過電介質(zhì)9注 入并到達浮動柵極8上。在編程脈沖Vc(j結(jié)尾，耗盡區(qū)12在阱2內(nèi)收縮，導致p-n接 面4不再供應電子，至少不供應編程所需數(shù)目的電子。圖2展示編程期間穿過圖1的截面A-A的能帶圖。線111指示當Vsub接地，將VCG 施加到控制柵極11時控制柵極11的費米(Fermi)能階。為了簡明起見，ONO區(qū)110 展示為具有能帶圖中的單個能階，但實際上其具有多個有不同能帶的區(qū)，所述多個區(qū)對 應于構(gòu)成這個區(qū)的材料。線108表示浮動柵極電位，且線107表示在柵極-氧化物p阱表 面(表面7，圖1的存儲器單元A)附近的p阱中的表面電位。觀察到越過ONO(電介 質(zhì)10，圖1的存儲器單元A)和柵極氧化物(柵極電介質(zhì)9，圖1的存儲器單元A)存 在電壓降，且越過p阱也存在電壓降。圖2的線102/101表示p阱與n襯底的接面。n 襯底的準費米能階展示為高于p阱的準費米能階，但穿過p阱而耗盡的來自控制柵極的 電場使這個接面略微正向偏壓，從而提供電子的來源。從p-n接面4注入?yún)^(qū)2的電子具 有比氧化物障壁107a的勢能高的勢能，且有些電子能從這個障壁上通過且在浮動柵極 (浮動柵極8，圖1的存儲器單元A)的電位阱108中被捕集。分別施加到阱2和襯底區(qū)1的電壓Vw和Vsub優(yōu)選連接在一起且設(shè)定成足以避免 使p-n接面4正向偏壓的值，因為這樣做將為阱2中所形成的所有單元供應電子。所述 的編程技術(shù)的優(yōu)點為針對每一存儲器單元而選擇性地控制p-n接面4的正向偏壓，即 使所述存儲器單元形成在共同的阱2內(nèi)也是如此。通過允許個別存儲器單元的源極區(qū)和 漏極區(qū)在至少一部分編程脈沖VcG期間浮動，借此在所述單元處于所得的深耗盡模式下 的同時產(chǎn)生電子，由此將電子供應到所述個別存儲器單元以用于其編程。不必在每一單 元中形成單獨的內(nèi)埋式p-n接面。也不必為每一彼此隔離的單元供應單獨的p-n接面， 其中將從單元的外部單獨控制越過每一單元的接面的電壓。所述的編程技術(shù)與由典型的 雙阱或三阱CMOS工藝形成的存儲器單元的陣列高度相容。為了禁止對存儲器單元的編程，如針對圖1中的存儲器單元B說明的，其源極區(qū)5
和漏極區(qū)6中的至少一者與某一外部電壓(例如地電位)連接。電荷在這些條件下不被 注入到存儲器單元B的浮動柵極8上。這是因為源極區(qū)和漏極區(qū)中的至少一者上的電壓 使溝道7變成反向(如圖示)，且這進而防止阱2內(nèi)的耗盡區(qū)13到達p-n接面4。 p-n接 面4未經(jīng)正向偏壓而提供用以注入到浮動柵極8上的電子，便不會發(fā)生編程。為了避免 由其它某一機制(例如來自溝道7的溝道熱電子注入)無意地導致編程，將存儲器單元 B的源極區(qū)5和漏極區(qū)6上的電壓上的任何差別最小化。圖3A展示當禁止編程時穿過圖1的截面B-B的能帶圖。在這種情況下，因為源極 接面6連接到低于控制柵極電壓的電位且能響應于來自控制柵極的電場而供應電子，所 以浮動柵極8下方的存儲器單元B的溝道7經(jīng)反轉(zhuǎn)而變成n型。如果源極6的電壓Vs 選擇為等于襯底1的電壓Vsub，那么這個反轉(zhuǎn)區(qū)接著屏蔽p阱-n襯底接面，且這個接 面不會變成正向偏壓。觀察到整個控制柵極電壓接著越過ONO-FG-柵極氧化物區(qū)而降 低。浮動柵極的所得電位必須足夠低，使得所得的電場將不足以導致Fowler-Nordheim 穿隧越過氧化物9而進入浮動柵極中，所述穿隧會導致向本應被禁止的單元添加電荷。圖3B展示當禁止編程時穿過圖1的存儲器單元B的截面B-B的能帶圖，但在這個 情況下，源極電壓Vs大于O,通常大幾伏。這導致耗盡區(qū)穿過p阱而延伸，但不會到達 p阱-n襯底接面。耗盡區(qū)的深度視電壓Vs和區(qū)2中的摻雜而定。然而，相對于圖3A的 凈電壓，越過浮動柵極氧化物9的凈電壓被降低。圖2針對存儲器單元A說明的深耗盡偏壓條件僅可瞬間存在。某些到達表面的電子 將在表面下集聚并產(chǎn)生反轉(zhuǎn)區(qū)。所誘發(fā)的這個反轉(zhuǎn)區(qū)掩蔽襯底，終止來自浮動柵極的場 力線。耗盡區(qū)崩潰且能帶圖類似于圖3B中所示的能帶圖。當應禁止選定的單元時，引入源極和漏極下方的增強的p型摻雜19以防止源極區(qū) 或漏極區(qū)使p阱2耗盡并在這些區(qū)中導致電子注入。效應為局部地增加這些區(qū)中的阱摻 雜，使得最大耗盡深度將安全地遠離注入接面4。其展示為完全圍繞源極和漏極接面， 且可在形成這些接面的同時容易地引入。然而，僅需其位于源極或漏極與n型區(qū)1之間， 且可使用替代的制造技術(shù)(例如離子植入)來將增加的摻雜限定到這些較窄的區(qū)。盡管可與常規(guī)的CMOS工藝中一樣形成所述的p阱2，但如果將摻雜曲線設(shè)計成有 利于注入，那么編程注入效率可得以提高。這可通過使峰值摻雜濃度略低于硅表面3而 實現(xiàn)，結(jié)果為朝向表面的電場將較高且有利地將所注入的電子加速朝向浮動柵極，最小 化其散開和失去能量的機率并最大化其被注入到氧化硅介面3上的能力。所述的新編程技術(shù)的主要優(yōu)點為控制柵極編程電壓Vc(j無需與當使用其它技術(shù)時的電壓一般高。這是因為，在圖1的存儲器單元A的情形下當在深耗盡模式下操作時所產(chǎn) 生的耦合比增大。設(shè)想耦合比的這種增大的另一方式是根據(jù)控制柵極如何良好地控制浮 動柵極的電位而考慮。如果其緊密耦合，那么控制柵極上的電壓中有較高部分出現(xiàn)在浮 動柵極上；如果其寬松耦合，那么控制柵極上的電壓更接近地面。這種效應常表達為耦 合比，其定義為從浮動柵極到所有其它節(jié)點的總電容除控制柵極與浮動柵極之間的電 容。當?shù)降孛娴母訓艠O電容較低時，耦合比較高且浮動柵極電位相對較高。對于圖1 的存儲器單元A (正被編程)而言，因為柵極氧化物電容與表面與襯底之間的小得多的 深耗盡層電容串聯(lián)，所以到地面的電容非常低。對于圖1的存儲器單元B (正被禁止) 而言，因為溝道具有導電性且源極接地，所以到地面的電容較高，其為柵極氧化物電容。 浮動柵極具有控制柵極電壓的較低部分。然而，電壓VcG在某些情況下可足夠高以提高無意地對存儲器單元B編程的風險。 由于柵極氧化層9非常薄且在其導電之前可承受的電壓應力有限，上述情形便有可能發(fā) 生。如果襯底溝道7與浮動柵極8之間的電壓超過中間氧化層9可承受的電壓，那么便 會導致電子移動并穿過氧化物。因為溝道7的電壓由施加到存儲器單元B的源極區(qū)5和 /或漏極區(qū)6的外部電壓控制，所以將兩個區(qū)中的一個區(qū)或兩個區(qū)放置在地面電位可導致 越過柵極氧化層9的高場。這是否會提高無意的編程的風險要視Voi的最大電平、介電 層9的厚度及其介電常數(shù)而定。如果存在這種風險，那么存儲器單元B的溝道區(qū)7的電壓可在施加到控制柵極線11 的個別編程脈沖期間通過外部電源偏壓或以受控方式提高。通過外部電源將源極或漏極 偏壓是直接的，不過并非總是實用的，而為溝道區(qū)7提高電壓是優(yōu)選的實施例。參看圖 4，曲線(A)展示施加到圖1的導線11的編程脈沖的實例，為了清楚地展示其前緣14 而擴大了時間標度。圖4的曲線(B)說明同時施加到存儲器單元B的漏極5的電壓函 數(shù)，而非將漏極保持在接地或某一其它固定電位。在時間t2處，在編程脈沖(A)的前 緣已達到某一預定電壓15之后，在漏極5上起始電壓脈沖(B)。由于所驅(qū)動的電容量較低，所以VD的脈沖的上升時間可能比Voj的脈沖的上升時間短得多。結(jié)果為在時間tl與t2之間，越過存儲器單元B的介電層9的電壓增加，但所述 增加通過在時間t2處開始增加漏極上的電壓而達到上限。也就是說，越過介電層9的電壓不是在編程脈沖期間達到最大值V(Xi，而是其在最大電壓V(XJ與Vo之間的差值處達到上限，其中VcG為圖1的控制柵極11上的電壓且VD為漏極接面5上的電壓。在下文所述的對NAND陣列的存儲器單元編程的情形下，通過使溝道電壓提高，越過介電層的電壓可甚至進一步減小。由于介電層9的導電性，這會顯著減小存儲器單元B發(fā)生任何編程的可能性。使用非如圖4的曲線(B)所示的電壓函數(shù)的其它電壓函數(shù)(例如電壓
VD在時間tl與t2之間以小于編程脈沖的前緣14的上升速率的上升速率逐漸增大的電 壓函數(shù))可獲得相同的結(jié)果。所述的編程技術(shù)的另一優(yōu)點為可使單元A (圖1)的編程自我限制。當電荷在浮 動柵極8上累積時，所述負電荷會抵消與浮動柵極8耦合的控制線11上的正編程電壓 的作用。當所存儲的電荷足夠用于施加到控制線11的特定電壓時，耗盡區(qū)12從p-n接 面4縮回，這會因此停止供應用于編程的大量電子。也可注意到，對存儲器單元A和B的選擇性編程和禁止是同時發(fā)生的，而無需在施 加編程脈沖之前首先調(diào)節(jié)擬被禁止的存儲器單元。盡管圖1的實例存儲器單元利用浮動柵極8，但所述單元可改為使用介電電荷捕集 材料。介電電荷存儲元件的使用已在上文背景技術(shù)內(nèi)作過一般討論。將省略圖1的浮動 柵極8，且所述電介質(zhì)至少在溝道區(qū)7中夾在襯底表面3與導體11之間。電介質(zhì)可為三 層ONO,其中在中間氮化物層中捕集電荷。電荷可能大體上均勻地沿著電荷捕集電介質(zhì) (沿著溝道區(qū)7)而存儲，而非象其它編程技術(shù)中一樣僅存儲在其特定區(qū)域中?；蛘呖?使用納米晶體來取代介電電荷捕集材料。盡管在圖1中將用作對存儲器單元A進行編程的電子源的n區(qū)l展示和描述為襯底， 但其也可為包含在p襯底內(nèi)的n阱。這在下文所述的NAND系統(tǒng)實施方案中尤其有利， 在所述實施方案中在擦除周期期間將這一相同的n區(qū)與p襯底隔離。通常，向n區(qū)施加 高的正電壓，且通過Fowler-Nordheim穿隧而從浮動柵極或電介質(zhì)存儲區(qū)中移除電子。 使用與p襯底分離的經(jīng)隔離n阱有助于在芯片的周邊構(gòu)造CMOS解碼電路。此外，圖1的層1和2的一部分或整個厚度可替代地形成在外延層中，優(yōu)選地在所 述襯底的選定部分上形成的選擇性外延層中。此外，為了增強電子的注入，可在p-n接面4的鄰近處增加n摻雜層1內(nèi)的摻雜。 可通過離子穿過層2的植入來實現(xiàn)所述增加的摻雜，其中所述植入在結(jié)構(gòu)內(nèi)作為深度函 數(shù)是非均勻的。關(guān)于圖l所述的編程技術(shù)也可用于在每一電荷存儲元件上存儲多個狀態(tài)，且因而可 在每一電荷存儲元件上存儲多個位的數(shù)據(jù)，無論所述元件為浮動柵極或電荷捕集電介 質(zhì)。在所述情形下，電荷在兩個以上域內(nèi)存儲在電荷存儲元件上，每一域指示元件的一 個存儲狀態(tài)。通常使用四個所述域或三個域加上擦除狀態(tài)，導致每一電荷存儲元件中存 儲兩個位的數(shù)據(jù)。在NAND陣列中的利用參看圖5-9，為了提供特定實例，描述特定的實施本發(fā)明的各種方面的非易失性存
儲器系統(tǒng)。圖5為快閃存儲器系統(tǒng)的方塊圖。存儲器單元陣列21包括多個存儲器單元 M，所述多個存儲器單元M布置在由列控制電路22、行控制電路23、 c源極控制電路 24和c-p阱控制電路25控制的矩陣中。列控制電路22連接到存儲器單元陣列21的位 線(BL)以用于讀取存儲在存儲器單元(M)中的數(shù)據(jù)、用于在編程操作期間判定存儲 器單元(M)的狀態(tài)且用于控制位線(BL)的電位電平以促進編程或禁止編程。行控制 電路23連接到字線(WL)以選擇若干字線(WL)中的一個字線，施加讀取電壓，施 加與由列控制電路22控制的位線電位電平組合的編程電壓，并施加與其上形成有存儲 器單元(M)的p型區(qū)(圖7中標記為"c-p阱"31)的電壓耦合的擦除電壓。c源極控 制電路24控制連接到存儲器單元(M)的共同源極線(圖6中標記為"c源極")。c-p 阱控制電路25控制c-p阱電壓。由列控制電路22讀出存儲在存儲器單元(M)中的數(shù)據(jù)，并將所述數(shù)據(jù)經(jīng)由I/0線 和數(shù)據(jù)輸入/輸出緩沖器26而輸出到外部I/O線。將待存儲在存儲器單元中的編程數(shù)據(jù) 經(jīng)由外部I/O線而輸入到數(shù)據(jù)輸入/輸出緩沖器26，并轉(zhuǎn)移到列控制電路22。外部I/O 線連接到控制器40。將用以控制快閃存儲器裝置的命令數(shù)據(jù)輸入到命令介面，所述命令介面連接到與控 制器40連接的外部控制線。命令數(shù)據(jù)通知快閃存儲器請求何種操作。將輸入命令傳送 到狀態(tài)機28，所述狀態(tài)機28控制列控制電路22、行控制電路23、 c源極控制電路4 、 c-p阱控制電路25和數(shù)據(jù)輸入/輸出緩沖器26。狀態(tài)機28輸出快閃存儲器的狀態(tài)數(shù)據(jù)?？刂破?0與主機系統(tǒng)(例如個人計算機、數(shù)碼相機和個人數(shù)字助理)連接或可與 其連接。由主機起始命令，以(例如)將數(shù)據(jù)存儲到存儲器陣列21或從存儲器陣列21 讀取數(shù)據(jù)，并提供或接收所述數(shù)據(jù)?？刂破?0將所述命令轉(zhuǎn)換為可由命令電路27解譯 和執(zhí)行的命令信號?？刂破鬟€通常含有緩沖存儲器，其用于正寫入到存儲器陣列或從存 儲器陣列讀取的用戶數(shù)據(jù)。典型的存儲器系統(tǒng)包括一包括控制器40的集成電路芯片41， 和一個或一個以上集成電路芯片42，每一芯片42含有存儲器陣列和相關(guān)聯(lián)的控制、輸 入/輸出和狀態(tài)機電路。趨勢為將系統(tǒng)的存儲器陣列和控制器電路在一個或一個以上集成 電路芯片上集成在一起。存儲器系統(tǒng)可經(jīng)嵌入而作為主機系統(tǒng)的部分，或可包括在以可 移除方式插入主機系統(tǒng)的相配插口中的存儲卡中。所述卡通常含有整個存儲器系統(tǒng)?；?者，然而，可在以可移除方式彼此附接的分離的卡中提供控制器和存儲器陣列。在所述 情形下，存儲卡含有圖5中虛線右邊所說明的相關(guān)聯(lián)的周邊電路。參看圖6，其描述存儲器單元陣列21的實例結(jié)構(gòu)。圖中描述NAND類型的存儲器單元陣列。在特定實例中，存儲器單元(M)被劃分成1，024個區(qū)塊。同時擦除存儲在
每一區(qū)塊中的數(shù)據(jù)。因此，區(qū)塊為可同時擦除的諸多單元的最小單位。在這個實例中，在每一區(qū)塊中，存在被劃分成偶數(shù)列和奇數(shù)列的8，512列。位線也被劃分成偶數(shù)位線 (BLe)和奇數(shù)位線(BLo)。在自身的浮動柵極處與每一字線(WL0到WL3)耦合的 四個存儲器單元串聯(lián)連接以形成NAND單元單位串。NAND單元單位的一個端子經(jīng)由 第一選擇晶體管(S)(其柵電極耦合到第一選擇柵極線(SGD))連接到相應的位線(BL)， 且另一端子經(jīng)由第二選擇晶體管(S)(其柵電極耦合到第二選擇柵極線(SGS))連接到 c源極。盡管圖中為了簡明起見展示每一單元單位中包括四個浮動柵極晶體管，但更通 常使用更高數(shù)目的晶體管，例如8個、16個乃至32個。在這個特定實例中，在用戶數(shù)據(jù)讀取和編程操作期間，同時選擇4,256個單元(M)。 所選定的單元(M)具有相同字線(WL)(例如WL2)和相同類型的位線(BL)(例如 偶數(shù)位線BleO到Ble4255)。因此，可同時讀取或編程532個字節(jié)的數(shù)據(jù)。這532個字 節(jié)的同時讀取或編程的數(shù)據(jù)形成一邏輯頁。因此， 一個區(qū)塊可存儲至少八個邏輯頁。當 每一存儲器單元(M)存儲兩個字節(jié)的數(shù)據(jù)(即多電平單元)時， 一個區(qū)塊存儲16頁。 當存儲器單元的電荷存儲元件中的每一元件存儲一個位的數(shù)據(jù)和在多狀態(tài)操作中存儲一個以上位的數(shù)據(jù)時，為了存儲兩個或兩個以上邏輯頁的數(shù)據(jù)，可進一步增加沿著每一 字線的行中的存儲器單元的數(shù)目。在如第2004/0057283號美國專利申請案公開案中所述 的另一實施例中，對一組相鄰的位線一起編程而非如上所述每隔一位線編程。圖7沿著連接在位線BL與C源極線之間的存儲器單元的兩個串聯(lián)串，在位線(BL) 的方向上展示圖6中示意性展示的類型的NAND單元單位的橫截面圖。在p型半導體襯 底29的表面處形成p型區(qū)c-p阱31，由n型區(qū)30包圍c-p阱以將c-p阱與p型襯底29 電隔離。n型區(qū)30經(jīng)由第一接觸孔(CB)和n型擴散層介面而連接到由第一金屬M0 制成的c-p阱線。p型區(qū)c-p阱31也經(jīng)由第一接觸孔(CB)和p型擴散層介面而連接到 c-p阱線。c-p阱線連接到c-p阱控制電路25 (圖5)。每一存儲器單元具有浮動柵極(FG)，其存儲對應于單元中所存儲的數(shù)據(jù)的一定 量的電荷；字線(WL)，其形成柵電極；和n型導電性的漏極和源極區(qū)32。浮動柵極(FG) 經(jīng)由柵極氧化膜34而形成在c-p阱的表面上。字線(WL)經(jīng)由絕緣膜35 (34&35需添 加到圖7)而堆疊在浮動柵極(FG)上。源電極經(jīng)由第二選擇晶體管(S)和第一接觸 孔(CB)而連接到由第一金屬(M0)制成的共同源極線(c-源極)。共同源極線連接到 圖5的c源極控制電路24。漏電極經(jīng)由第一選擇晶體管(S)、第一接觸孔(CB)、第一 金屬(M0)的中間配線和第二接觸孔(V1)而連接到由第二金屬(M1)制成的位線(BL)。 位線連接到列控制電路22。 圖8和9在字線(WL2)的方向上分別展示存儲器單元(圖7的截面8-8)和選擇 晶體管(圖7的截面9-9)的橫截面圖。由形成在襯底中并由隔離材料填充的槽將每一 列與相鄰列隔離，其稱淺槽隔離(STI)。通過STI、字線(WL)和中間介電層35使浮 動柵極(FG)彼此隔離。因為選擇晶體管(S)的柵電極(SG)以與浮動柵極(FG)和 字線(WL)的形成工藝步驟相同的形成工藝步驟形成，所以其展示出堆疊柵極結(jié)構(gòu)。 這兩個選擇柵極線(SG)在其末端(未圖示)處連接在一起?；蛘?，可使用額外的遮罩 操作以選擇性地移除分離所述線的絕緣體而在陣列內(nèi)將其局部連接在一起。
參看圖10，其展示圖6的如上文關(guān)于圖1-4所述而操作的兩個串聯(lián)連接的NAND 存儲器單元串。在這個實例中，正對多串中的一串中的存儲器單元A編程，同時禁止所 述多串中的另一串中沿著相同字線WL2的存儲器單元B被編程。在特定NAND陣列中， 依次編程其存儲器單元，首先為沿著鄰近源極連接的字線WL0的行中的單元，且接著 順次地每次一行，沿著WL1的行、接著是沿著WL2的行、接著是沿著WL3的行等。 在這個實例中，存儲器單元A和B沿著字線WL2，這意味著沿著字線WL0和WL1的 存儲器單元已經(jīng)被編程，且沿著字線WL3的存儲器單元保持擦除狀態(tài)。當將編程電壓 施加到字線WL2時，將一電壓施加到位線BLO以允許存儲器單元A的編程。在使用編 程電壓驅(qū)動WL2的同時，將一電壓施加到位線BL1以禁止存儲器單元B的編程。C源 極線通常保持在地面電位或小的正電位以最小化溝道與C源極線之間發(fā)生泄漏或擊穿 的可能性。在其它實施例中，對字線編程的次序可能會不同。 一種方法為先對WL0編 程，接著對WL2編程，接著對WL1編程，且繼續(xù)以這種方式交替。
如上文關(guān)于圖l所述，圖IO的存儲器單元A的編程發(fā)生時，其源極區(qū)和漏極區(qū)處 于浮動狀態(tài)。因此在編程期間使得包括存儲器單元A的串的漏極側(cè)開關(guān)晶體管44和源 極側(cè)開關(guān)晶體管45不導電(斷開)。即使漏極側(cè)開關(guān)晶體管44的(例如)柵極上具有3 伏，但仍其使不導電，因為也向位線BL0施加3伏。使得源極側(cè)開關(guān)晶體管45不導電， 因為向其柵極施加0伏。因此開關(guān)晶體管44與45之間的整個串的存儲器單元的源極區(qū) 和漏極區(qū)處于浮動狀態(tài)。
為了禁止圖10的存儲器單元B的編程，通過將不同于施加到位線BLO的電壓的電壓施加到其位線BLl,同時使含有存儲器單元B的串的漏極側(cè)開關(guān)晶體管46導電(接通)。如果(例如)BL1保持在地面電位，且中間字線(在這種情況下僅為WL3)保持在地面，那么存儲器單元B的漏極將處于地面電位。即使鄰近存儲器單元B的沿著WL3的存儲器單元關(guān)閉，因為其尚未編程，所以其將零伏從開關(guān)晶體管47傳到存儲器單元B的漏極，在具有負閾值的擦除狀態(tài)下也是如此。 如上文主要關(guān)于圖4所述，不是在對存儲器單元A編程的整個周期期間將存儲器單 元B的漏極保持在地面電位，而是可能優(yōu)選僅在每一編程脈沖的上升時間的起始部分如 此操作，且接著將漏極電壓切換為某一正電壓。這可通過起初將BL1的電壓保持在地面 且接著將其升高到與BL0的電壓相同的電壓(但在圖4的時間t2處)而執(zhí)行。當VCG 的電壓繼續(xù)上升時，字線(和相關(guān)聯(lián)的源極區(qū)和漏極區(qū))下方的溝道電位也隨之升高， 借此減小越過柵極氧化物的凈場。在t2后不久，當漏極電壓達到選擇柵極上的電壓(小 于選擇柵極晶體管的閾值電壓)時，選擇柵極將切斷溝道，溝道將浮動，且溝道電位將 隨著控制柵極的繼續(xù)上升而上升。盡管這使得耗盡進入p阱，但剩余電壓上升不足以使 耗盡到達n襯底p阱接面(圖1的p-n接面4)和將電子注入到浮動柵極上。根據(jù)控制 柵極電壓中的剩余上升的量值，所得的越過浮動柵極氧化物的場可小于圖1 (其中VD 是直接施加到溝道的)的結(jié)構(gòu)中所獲得的場。NOR陣列中的利用圖11的方塊圖中一般性說明并入本發(fā)明的各種方面的實例存儲器系統(tǒng)。將大量可 個別定址的存儲器單元51布置在行和列的規(guī)則陣列中，不過單元的其它物理布置當然 也是可能的。位線(本文指定為沿著單元陣列51的列延伸)經(jīng)由線55與位線解碼器和 驅(qū)動器電路53電連接。字線(本說明書中指定為沿著單元陣列51的行延伸)經(jīng)由線57 而電連接到字線解碼器和驅(qū)動器電路59。選擇柵極(其連接線沿著陣列51中的存儲器 單元的列延伸)經(jīng)由線63而電連接到選擇柵極線解碼器和驅(qū)動器電路61。解碼器53、 59和61中的每一解碼器均通過總線65從存儲器控制器67接收存儲器單元地址。解碼 器和驅(qū)動電路也經(jīng)由各自的控制和狀態(tài)信號線69、 71和73而連接到控制器67?？刂破?7可經(jīng)由線75連接到主機裝置(未圖示)。主機可為個人計算機、筆記本 式計算機、數(shù)碼相機、音頻播放器、其它各種手持式電子裝置等。通常以根據(jù)若干現(xiàn)有 物理和電子標準中的一種標準(例如來自PCMCIA、 CompactFlasl^協(xié)會、MJVKT協(xié)會、 Secure Digital (SD)卡協(xié)會等的一種標準)的卡實施圖11的存儲器系統(tǒng)。當采用卡的 格式時，線75在與主機裝置的互補連接器介接的卡上的連接器中終止。許多卡的電接 口遵循ATA標準，其中存儲器系統(tǒng)對于主機而言仿佛是一臺磁盤驅(qū)動機。也存在其它存 儲卡接口標準?；蛘?，可將圖ll所示的類型的存儲器系統(tǒng)嵌入在主機裝置中。解碼器和驅(qū)動器電路53、 59和61根據(jù)各自的控制和狀態(tài)線69、 71和73中的控制信號而在陣列51的其各自的線(如通過總線65而定址的)中產(chǎn)生適當電壓，以執(zhí)行編程、讀取和擦除功能。任何狀態(tài)信號(包括電壓電平和其它陣列參數(shù))均由陣列51經(jīng)由相同的控制和狀態(tài)線69、 71和73而提供到控制器67。電路53內(nèi)的多個讀出放大器
接收指示陣列51內(nèi)的定址存儲器單元的狀態(tài)的電流或電壓電平，且在讀取操作期間通 過線81將關(guān)于那些狀態(tài)的信息提供給控制器67。為了能并行地讀取大量存儲器單元的 狀態(tài)，通常使用大量讀出放大器。在讀取和編程操作期間，通常經(jīng)由電路59每次對一 行單元定址而用以存取由電路53和61選擇的定址行中的許多單元。在擦除操作期間， 通常將許多行中的每一行中的所有單元作為用于同時擦除的區(qū)塊而一起定址。圖12和13中展示示范性陣列51的數(shù)個存儲器單元，包括以與圖1中所示的存儲 器單元A和B的方式相同的方式分別編程和禁止的兩個存儲器單元A和B。源極和漏 極擴散部分85-87形成在具有p型導電性的共同半導體阱89內(nèi)，且在列方向上伸長并在 行方向上隔開。以橫截面展示的浮動柵極部分地越過存儲器單元的源極區(qū)與漏極區(qū)之間 的存儲器單元的溝道而延伸。在溝道區(qū)的剩余部分上，導電選擇柵極線SG1、SG2和SG3也在列方向上伸長且在行方向上隔開。這在存儲器單元的相鄰源極區(qū)與漏極區(qū)之間形成 與浮動柵極晶體管串聯(lián)的選擇晶體管。介電層(未圖示)位于襯底與浮動和選擇柵極之 間。在行方向上伸長且在列方向上隔開的導電字線WL1、 WL2和WL3在浮動和選擇柵 極上延伸，且其間具有介電層。在編程期間，向陣列的選擇柵極線SG1、 SG2和SG3施加電壓以使處于其下方的存 儲器單元溝道區(qū)維持在非導電狀態(tài)。也就是說，個別存儲器單元的選擇晶體管是斷開的。 通常通過將選擇柵極線連接到地面電位來實現(xiàn)這種斷開。允許正被編程的存儲器單元A 的漏極區(qū)86浮動。將編程電壓施加到字線WL2，如已關(guān)于圖l所述，所述編程電壓通 常為以深耗盡形式操作存儲器單元A的一系列編程脈沖。對于通過字線WL2上的相對高的電壓而禁止編程的存儲器單元B而言，電壓同時 施加到其源極/漏極區(qū)87，這會允許在浮動柵極下方的溝道中形成反轉(zhuǎn)區(qū)。已關(guān)于圖1 描述了對其的操作。如上所述，施加到源極/漏極區(qū)87的電壓也可與圖4的曲線(B) 一致。當然，優(yōu)選同時對盡可能多的沿著整個行或字線的存儲器單元編程。這會導致以存 儲器單元A的方式同時對沿著一行的許多存儲器單元編程。如果系統(tǒng)將擦除狀態(tài)識別為 若干編程狀態(tài)中的一種狀態(tài)，那么所述行中的其它存儲器單元將根本不會被編程。與存 儲器單元B—樣，禁止對這些單元編程。然而，所述行中的其它單元將被編程，但在其 到達其編程狀態(tài)時會象存儲器單元B—樣被禁止編程，同時繼續(xù)對所述行中的其它單元 編程。當沿著所述行的所有單元因其均已達到其編程電荷電平而被禁止時，則完成對所 述行的編程操作。結(jié)語 盡管已就本發(fā)明的示范性實施例描述了本發(fā)明的各種方面，但應了解，本發(fā)明在附 加權(quán)利要求書的整個范圍內(nèi)受到保護。
權(quán)利要求
1.一種對與共同控制柵極線耦合的多個存儲器單元進行選擇性編程的方法，其中將所述存儲器單元形成在一種導電類型的半導體阱內(nèi)，所述存儲器單元各自具有具有相反導電類型的源極區(qū)和漏極區(qū)，所述區(qū)形成在所述阱的表面中且所述區(qū)之間具有溝道區(qū)；和電荷存儲元件，其位于所述溝道的至少一部分上，所述阱形成在具有所述相反導電類型的半導體區(qū)中，所述方法包含同時將編程電壓施加到所述共同控制柵極線，通過允許沿著所述控制柵極線的所述多個存儲器單元中的至少一些存儲器單元的源極區(qū)和漏極區(qū)電浮動而對所述至少一些存儲器單元進行編程，和通過將電壓施加到沿著所述控制柵極線的所述多個存儲器單元中的其它存儲器單元的源極區(qū)和漏極區(qū)中的至少一者而禁止對所述其它存儲器單元的編程。
2. 根據(jù)權(quán)利要求1所述的方法，其中禁止對所述多個存儲器單元中的其它存儲器單元 的編程包括將電位施加到所述其它存儲器單元的源極區(qū)和漏極區(qū)中的至少一者。
3. 根據(jù)權(quán)利要求1所述的方法，其中施加編程電壓包括將一系列電壓脈沖施加到所 述共同控制柵極線，且其中禁止對所述多個存儲器單元中的其它存儲器單元的編程 包括將電壓施加到所述其它存儲器單元的源極區(qū)和漏極區(qū)中的至少一者，所述電壓 在個別電壓脈沖的上升時間期間增加。
4. 根據(jù)權(quán)利要求3所述的方法，其中施加電壓包括在個別電壓脈沖的上升時間的一 部分期間將電位施加到其源極區(qū)和漏極區(qū)中的至少一者，隨后在所述上升時間的剩 余部分期間施加逐步增加的電壓。
5. 根據(jù)權(quán)利要求1所述的方法，其中所述共同控制柵極線為根據(jù)NAND架構(gòu)的存儲器單元陣列的多個字線中的一個字線。
6. 根據(jù)權(quán)利要求1所述的方法，其中所述共同控制柵極線為根據(jù)NOR架構(gòu)的存儲器 單元陣列的多個字線中的一個字線。
7. 根據(jù)權(quán)利要求l所述的方法，其中將編程電壓施加到所述共同控制柵極線包括用以 下方式進行此施加使沿著所述控制柵極的所述多個存儲器單元中的所述至少一些存儲器單元在深耗盡模式下在其溝道區(qū)下方以使所述阱與所述半導體襯底之間的 相反導電類型的介面正向偏壓從而產(chǎn)生用于所述深耗盡區(qū)的電子。
8. 根據(jù)權(quán)利要求1所述的方法，其中將電壓施加到所述多個存儲器單元中的其它存儲 器單元的源極區(qū)和漏極區(qū)中的至少一者包括以促使所述其它存儲器單元的溝道區(qū) 的導電類型發(fā)生反轉(zhuǎn)的方式進行此施加。
9. 一種在非易失性存儲器單元陣列中對沿著字線中的共同字線的不同串中的存儲器 單元進行選擇性編程的方法，其中所述非易失性存儲器單元陣列形成在具有第一導 電類型的半導體襯底阱中且電荷存儲元件跨越其中的具有第二導電類型的源極區(qū) 與漏極區(qū)之間的其表面而定位，所述襯底阱在具有所述第二導電類型的半導體材料 的襯底內(nèi)形成介面，其中所述存儲器單元排列在多個串聯(lián)連接的串中，且字線延伸 跨越所述多個串中的存儲器單元的電荷存儲元件，所述方法包含允許沿著所述字線中的共同字線的第一群組存儲器單元的源極區(qū)和漏極區(qū)電浮 動，將編程電壓施加到所述共同字線，所述編程電壓足以導致電荷從所述襯底注入所 述第一群組中的存儲器單元的電荷存儲元件中，和將電壓施加到沿著所述共同字線的第二群組存儲器單元的源極區(qū)和漏極區(qū)中的 至少一者，所述電壓足以在將所述編程電壓施加到所述共同字線期間禁止所述存儲 器單元的編程。
10. 根據(jù)權(quán)利要求9所述的方法，其中將電壓施加到沿著所述共同字線的所述第二群組 存儲器單元的源極區(qū)和漏極區(qū)中的至少一者包括經(jīng)由所述個別串中的其它存儲器單元對所述第二群組存儲器單元施加電位，其中所述第二群組存儲器單元為所述個 別串的一部分。
11. 根據(jù)權(quán)利要求9所述的方法，其中施加編程電壓包括將連續(xù)的電壓脈沖施加到所述 共同字線，且其中將電壓施加到所述第二群組存儲器單元的源極區(qū)和漏極區(qū)中的至 少一者包括在所述編程脈沖的上升時間期間，首先對所述第二群組存儲器單元施 加一個電位且接著施加在所述脈沖期間維持的增加的正電壓，其中經(jīng)由所述個別串 中的其它存儲器單元將所述電壓施加到所述第二群組存儲器單元，其中所述第二群 組存儲器單元為所述個別串的一部分。
12. —種可再編程非易失性存儲器系統(tǒng)，其包含多個存儲器單元，其各自具有定位于源極區(qū)與漏極區(qū)之間的溝道區(qū)上方的至少一 個電荷存儲元件，其中所述源極區(qū)和漏極區(qū)在具有第二導電類型的阱內(nèi)具有第一導 電類型，所述第二導電類型與所述第一導電類型相反，所述阱形成在具有所述第一 導電類型的主體內(nèi)且二者之間存在接面，多個控制柵極線，其延伸跨越所述多個存儲器單元的電荷存儲元件，第一地址解碼和電壓供應電路，其與所述多個控制柵極線連接并響應于地址，所 述電路在一定時間內(nèi)將編程電壓施加到所述控制柵極線中經(jīng)定址的控制柵極線，和 第二地址解碼和電壓供應電路，其與所述源極區(qū)和漏極區(qū)連接，所述電路(a)允許沿著所述經(jīng)定址的控制柵極線的存儲器單元中的被編程的存儲器單元的源極 區(qū)和漏極區(qū)在將所述編程電壓施加到所述經(jīng)定址的控制柵極線期間電浮動，且(b) 在將所述編程電壓施加到所述經(jīng)定址的控制柵極線的時間的至少一部分期間，將沿 著所述經(jīng)定址的控制柵極線的存儲器單元中正被禁止編程的存儲器單元的源極區(qū) 和漏極區(qū)中的至少一者連接到所述多個存儲器單元外部的電壓源。
13. 根據(jù)權(quán)利要求12所述的存儲器系統(tǒng)，其中所述第一電路將所述編程電壓施加為一 系列具有受控持續(xù)時間的編程電壓脈沖，且所述第二電路與所述編程電壓脈沖同時 地將所述被禁止編程的存儲器單元的源極區(qū)和漏極區(qū)中的至少一者連接到非零電 壓，但持續(xù)時間小于所述編程電壓脈沖的持續(xù)時間。
14. 根據(jù)權(quán)利要求12所述的存儲器系統(tǒng)，其中所述多個存儲器單元的電荷存儲元件包 括導電性浮動柵極。
15. 根據(jù)權(quán)利要求12所述的存儲器系統(tǒng)，其中所述多個存儲器單元的電荷存儲元件包 括非導電性介電電荷捕集材料。
16. 根據(jù)權(quán)利要求12所述的存儲器系統(tǒng)，其中所述多個存儲器單元在串聯(lián)連接的由至 少八個存儲器單元組成的多個串的陣列中連接在一起以形成所述陣列的列，且其中 所述控制柵極線延伸跨越多個串中的多行存儲器單元。
17. 根據(jù)權(quán)利要求16所述的存儲器系統(tǒng)，其中所述多串存儲器單元在其末端處額外含 有選擇晶體管，且其中所述第二電路額外地(a)將含有正被編程的存儲器單元的 第一組串的一端連接到使所述串的所述末端處的選擇晶體管不導電的電壓，且(b) 將含有正被禁止編程的存儲器單元的第二組串的一端連接到使所述串的所述末端 處的選擇晶體管導電的電壓。
全文摘要
本發(fā)明提供一種用于快閃存儲器的編程技術(shù)，所述編程技術(shù)使電子從襯底注入存儲器單元的電荷存儲元件中。使得沿著共同字線或其它共同控制柵極線的正通過施加到所述共同線的電壓而編程的存儲器單元的源極區(qū)和漏極區(qū)電浮動，而未被編程的存儲器單元的源極區(qū)和漏極區(qū)具有對其施加的電壓。這種編程技術(shù)應用于具有NOR或NAND架構(gòu)的大存儲器單元陣列。
文檔編號G11C16/10GK101120416SQ200580044069
公開日2008年2月6日 申請日期2005年8月5日 優(yōu)先權(quán)日2004年12月23日
發(fā)明者喬治·薩瑪奇薩 申請人:桑迪士克股份有限公司