專利名稱：Sram電路及使用sram電路的緩沖電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及由數(shù)據(jù)的傳送速度或輸入數(shù)據(jù)寬度和輸出數(shù)據(jù)寬度不同 的金屬氧化物半導(dǎo)體(Metal Oxide Semiconductor,以下稱MOS)構(gòu)成的 SRAM電路，以及使用SRAM電路的緩沖電路，特別涉及SRAM電路的 小型化和高速化。
背景技術(shù)：
通常的SRAM(Static Random Access Memory:靜態(tài)隨機存取存儲器) 電路是單讀/寫的，讀取端口和寫入端口相同。此處，端口是進(jìn)行讀取或 寫入的輸入輸出接口，是指指定存儲地址的寄存器和解碼地址的解碼器 以及地址的位置的位線以及字線。在單讀/寫的情況下，不能同時進(jìn)行寫 入及讀取。此外，讀取及寫入時，使用共同的地址解碼器確定寫入或讀 取的位置。因此，用于寫入和讀取的地址的位數(shù)相同。
與此相對，提出了具有多個端口的SRAM電路(例如，參照非專利 文獻(xiàn)l)。
作為具有多個端口的SRAM電路的一例的1讀取/2寫入的SRAM電 路，具有1個讀取端口和2個寫入端口。在該電路中，準(zhǔn)備1個用于讀 取的地址解碼器和2個用于寫入的地址解碼器。
圖7是現(xiàn)有的1讀取/2寫入的SRAM電路的結(jié)構(gòu)圖。
讀取時，首先，表示讀取位置的讀取地址存儲在讀取地址寄存器RAR 中。被存儲的讀取地址被提供給讀取列解碼器RCDC及讀取行解碼器 RRDC。讀取列解碼器RCDC及讀取行解碼器RRDC分別指定存儲器陣 列300中的讀取位置即行和列。被指定的位置的存儲單元的數(shù)據(jù)通過OR 電路400輸出。
此外，對1讀取/2寫入的SRAM電路寫入時，首先，分別表示2個
寫入位置的2個寫入地址被存儲到寫入地址寄存器WAR1及WAR2中。 寫入地址寄存器WAR1中存儲的寫入地址被提供給寫入列解碼器 WCDC1及寫入行解碼器WRDC1。寫入地址寄存器WAR2中存儲的寫入 地址被提供給寫入列解碼器WCDC2及寫入行解碼器WRDC2。 2個寫入 列解碼器及2個寫入行解碼器分別指定存儲器陣列300中的寫入位置即 行和列。被指定的位置的2個存儲單元中，被存儲在寫入數(shù)據(jù)寄存器 WDR1及WDR2中的寫入數(shù)據(jù)通過寫入列解碼器WCDC1及WCDC2寫 入。
圖8是用于現(xiàn)有的1讀取/2寫入的SRAM電路的SRAM單元的結(jié)構(gòu) 圖?，F(xiàn)有的1讀取/2寫入的SRAM單元由P溝道MOS晶體管和N溝道 MOS晶體管、位線以及字線構(gòu)成。
P溝道MOS晶體管101和N溝道MOS晶體管102并聯(lián)構(gòu)成反相電 路。此外同樣地，P溝道MOS晶體管103和N溝道MOS晶體管104并 聯(lián)構(gòu)成反相電路。通過由這4個晶體管構(gòu)成的2個反相電路的回路構(gòu)成 觸發(fā)器電路，保持1位信息。
將柵極連接在讀取字線+RWL上的N溝道MOS晶體管105連接讀 取位線+RBL和構(gòu)成反相電路的晶體管101和102的柵極側(cè)的結(jié)點。此外， 將柵極連接在寫入字線+WWL0上的N溝道MOS晶體管106連接寫入位 線+WBL0和構(gòu)成反相電路的晶體管的101和102的柵極側(cè)的結(jié)點。而且， 將柵極連接在寫入字線+WWLl上的N溝道MOS晶體管107連接寫入位 線+WBLl和構(gòu)成反相電路的晶體管101和102的柵極側(cè)的結(jié)點。
將柵極連接在讀取字線+RWL上的N溝道MOS晶體管108連接讀 取位線-RBL和構(gòu)成反相電路的晶體管103和104的柵極側(cè)的結(jié)點。此外， 將柵極連接在寫入字線-WWL0上的N溝道MOS晶體管109連接寫入位 線-WBL0和構(gòu)成反相電路的晶體管的103和104的柵極側(cè)的結(jié)點。而且， 將柵極連接在寫入字線+WWLl上的N溝道MOS晶體管110連接寫入位 線-WBLl和構(gòu)成反相電路的晶體管103和104的柵極側(cè)的結(jié)點。
對該SRAM單元進(jìn)行寫入時，首先，通過寫入行解碼器WRDC1指 定的寫入字線+WWL0變?yōu)镠igh狀態(tài)(以下為H)。由此，N溝道MOS
晶體管106和109導(dǎo)通。接著，存儲在寫入數(shù)據(jù)寄存器WDR1中的想存 儲的數(shù)據(jù)從通過寫入列解碼器WCDC1指定的寫入位線+WBLO輸入。同 時，從寫入位線-WBLO輸入與寫入位線+WBLO相反的狀態(tài)。
想存儲的數(shù)據(jù)為H時，N溝道MOS晶體管102和P溝道MOS晶體 管103導(dǎo)通，構(gòu)成反相電路的晶體管101和102的柵極側(cè)的結(jié)點固定為H， 同樣構(gòu)成反相電路的晶體管103和104的柵極側(cè)的結(jié)點固定為Low狀態(tài) (以下為L)。
而且，可以對該SRAM單元使用其他系統(tǒng)的端口同時進(jìn)行寫入。此 時，首先，將通過寫入行解碼器WRDC2指定的字線+WWL1設(shè)為H。由 此，N溝道MOS晶體管107和110導(dǎo)通。接著，存儲在寫入數(shù)據(jù)寄存器 WDR2中的想存儲的數(shù)據(jù)從通過寫入列解碼器WCDC2指定的位線 +\\^1^1輸入。同時，從位線-WBLl輸入與位線+WBLl相反的狀態(tài)。
想存儲的數(shù)據(jù)為L時，N溝道MOS晶體管104和P溝道MOS晶體 管101導(dǎo)通，構(gòu)成反相電路的晶體管101和102的柵極側(cè)的結(jié)點固定為L， 同樣構(gòu)成反相電路的晶體管103和104的柵極側(cè)的結(jié)點固定為H。通過 使用2個系統(tǒng)對各個單元同時進(jìn)行寫入，可以提高寫入速度。此外，用 于禁止2個系統(tǒng)同時在同一位置進(jìn)行寫入的硬件是必需的。
從該SRAM單元進(jìn)行數(shù)據(jù)的讀取時，首先，根據(jù)讀取行解碼器RRDC 解碼的結(jié)果所選擇的讀取字線+RWL變?yōu)镠。由此，N溝道MOS晶體管 105和108導(dǎo)通。此外，在構(gòu)成成為觸發(fā)器(Flip-Flop)電路的回路的一 部分的反相電路的晶體管101和102的柵極側(cè)存儲的數(shù)據(jù)，從通過讀取 列解碼器RCDC指定的讀取位線+RBL輸出。同時，通過該反相電路使 讀取位線+RBL的狀態(tài)反相，由此從讀取位線-RBL輸出與讀取位線+RBL 相反的狀態(tài)。
這種1讀取/2寫入的SRAM電路可以用作如下的緩沖電路因為寫 入端口的數(shù)量是讀取端口數(shù)量的2倍，所以輸入數(shù)據(jù)和輸出數(shù)據(jù)的數(shù)據(jù) 寬度不同的緩沖電路；或者，通過使用2個系統(tǒng)對各個單元同時進(jìn)行寫 入，可以直觀上將數(shù)據(jù)寫入速度提高到2倍，數(shù)據(jù)的寫入和讀取速度不 同的緩沖電路。
圖9是示出1讀取/2寫入的SRAM電路的使用例的圖。中央運算裝置(以下為CPU) 100對1讀取/2寫入的SRAM電路101a輸出通過運算而得的數(shù)據(jù)D1。CPU100進(jìn)行高速運算，所以馬上輸出所得到的數(shù)據(jù)，要求開始別的運算。
因此，1讀取/2寫入的SRAM電路101a使用2個寫入端口接收數(shù)據(jù)，在1個讀取端口輸出數(shù)據(jù)D2。由此，因為讀取端口數(shù)是寫入端口數(shù)的1/2，所以直觀上數(shù)據(jù)D2的讀取相關(guān)的傳送速度成為數(shù)據(jù)D1的寫入相關(guān)的傳送速度的1/2。
此外，1讀取/2寫入的SRAM電路101b接收來自1讀取/2寫入的SRAM電路101a的輸出即數(shù)據(jù)D2，通過2個寫入端口進(jìn)行寫入。所寫入的數(shù)據(jù)D2通過1個讀取端口讀取，作為數(shù)據(jù)D3輸出。由此，因為讀取端口數(shù)是寫入端口數(shù)的1/2，所以直觀上數(shù)據(jù)D3的讀取相關(guān)的傳送速度成為數(shù)據(jù)D2的寫入相關(guān)的傳送速度的1/2。由此，數(shù)據(jù)D3的讀取相 關(guān)的傳送速度成為數(shù)據(jù)D1的寫入相關(guān)的傳送數(shù)據(jù)的1/4。
這樣，逐漸減低從CPU輸出的數(shù)據(jù)的傳送速度。由于從CPU輸出的數(shù)據(jù)D1并不會頻繁輸出，所以在盡可能高速地執(zhí)行接收數(shù)據(jù)D1的處理后，可以降低速度。這樣，CPU可以進(jìn)行以下的一種不恢復(fù)(突色放 L )處理，即不等待連接到數(shù)據(jù)D3的后級的速度慢的存儲電路的處理結(jié)束就輸出數(shù)據(jù)。
非專利文獻(xiàn)l: 「CMOS VLSI設(shè)計O原理 、乂7亍厶(D視點力、b」 Niel H.E.Weste， Kamaran Eshraghi著、丸善株式會卒土発行、310頁、1988 年
但是，在現(xiàn)有的l讀取/2寫入的SRAM電路中，準(zhǔn)備了2個寫入端口以2倍的速度進(jìn)行寫入，所以需要1個讀取地址寄存器和2個寫入地址寄存器。此外，同樣需要1個讀取地址解碼器和2個寫入地址解碼器。因為重復(fù)設(shè)置這些電路，所以現(xiàn)有的1讀取/2寫入的SRAM電路的尺寸難以減小。
此外，在1讀取/2寫入的SRAM電路中，使用多個字線和晶體管，存儲單元尺寸變大。因此，位線和字線變長，電阻和布線電容增大。如
果電阻和布線電容增大，則驅(qū)動晶體管的驅(qū)動電路減小(如果布線電容增大，則必須用晶體管驅(qū)動的負(fù)載增加)，所以難以在1讀取/2寫入的 SRAM電路中進(jìn)行高速化。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種存儲單元尺寸小的1讀取/2寫入 的SRAM電路。
此外，本發(fā)明的目的在于提供一種存儲單元尺寸小，可高速動作的 1讀取/2寫入的SRAM電路。
而且，本發(fā)明的其他目的在于提供一種使用了存儲單元尺寸小的 SRAM電路的緩沖電路。
此外，本發(fā)明的其他目的在于提供一種使用了存儲單元尺寸小，可 高速動作的SRAM電路的緩沖電路。
為了解決所述課題，本發(fā)明的第一方面的SRAM電路的特征在于， 該SRAM電路具有分別由一對存儲部構(gòu)成的多個存儲單元；指定所述 多個存儲單元的行的多個寫入字線；指定所述多個存儲單元的行的多個 讀取字線對；在寫入到所述一對存儲部時，驅(qū)動所述一對存儲部中共同 的所述寫入字線的寫入行解碼器；從所述存儲部讀取時，驅(qū)動與所述存 儲部連接的所述讀取字線的讀取行解碼器；多個寫入位線對，在寫入到 所述一對存儲部時，其指定所述一對存儲部，并對通過與所述寫入字線 共同指定的所述一對存儲部的雙方，分別寫入分別被輸入的數(shù)據(jù)；以及 讀取位線，在從所述存儲部讀取時，其指定所述存儲部，并從通過與所 述讀取字線共同指定的所述存儲部讀取數(shù)據(jù)(也可以是1根。以下相同。)。
在上述發(fā)明的第一方面中，優(yōu)選的實施例的特征在于，所述SRAM 電路還具有寫入列解碼器，所述寫入列解碼器基于輸入的寫入地址的末 位，從所述寫入位線對選擇進(jìn)行寫入的寫入位線。
在上述發(fā)明的第一方面中，優(yōu)選的實施例的特征在于，所述讀取行 解碼器基于輸入的讀取地址的末位，從所述讀取字線對選擇進(jìn)行讀取的 讀取字線。
在上述發(fā)明的第一方面中，優(yōu)選的實施例的特征還在于，所述寫入 列解碼器同時驅(qū)動所述一對寫入位線，同時對所述一對存儲部進(jìn)行數(shù)據(jù)
的寫入。
在上述發(fā)明的第一方面中，優(yōu)選的實施例的特征還在于，還具有第 一及第二寫入晶體管，所述第一寫入晶體管的柵極側(cè)連接有所述寫入字 線，基于向柵極提供的信號，連接所述寫入位線對的一方和所述一對存
儲部的一方；所述第二寫入晶體管的柵極側(cè)連接有所述寫入字線，基于 向柵極提供的信號，連接所述寫入位線對的另一方和所述一對存儲部的
另一方。
在上述發(fā)明的第一方面中，優(yōu)選的實施例的特征還在于，還具有第 一及第二讀取晶體管，所述第一讀取晶體管的柵極側(cè)連接有所述讀取字 線對的一方，基于向柵極提供的信號，連接所述讀取位線和所述一對的 存儲部的一方；所述第二讀取晶體管的柵極側(cè)連接有所述讀取字線對的 另一方，基于向柵極提供的信號，連接所述讀取位線和所述一對存儲部 的另一方。
在上述發(fā)明的第一方面中，優(yōu)選的實施例的特征還在于，寫入到所 述一對存儲部時，被所述寫入字線指定的所有所述存儲單元被所述寫入 位線對指定，對指定的所有所述一對存儲部同時進(jìn)行寫入。
在上述發(fā)明的第一方面中，優(yōu)選的實施例的特征還在于，從所述存 儲部讀取時，被所述讀取字線指定的所有所述存儲單元被所述讀取位線 指定，從指定的所有所述存儲部同時進(jìn)行讀取。
此外，所述發(fā)明的第二方面的緩沖電路的特征在于，其具有多個 SRAM電路，該SRAM電路具有分別由一對存儲部構(gòu)成的多個存儲單 元；指定所述多個存儲單元的行的多個寫入字線；指定所述多個存儲單 元的行的多個讀取字線對；在寫入到所述一對存儲部時，驅(qū)動所述一對 存儲部共同的所述寫入字線的寫入行解碼器；從所述存儲部讀取時，驅(qū) 動與所述存儲部連接的所述讀取字線的讀取行解碼器；多個寫入位線對， 在寫入到所述一對存儲部時，其指定所述一對存儲部，并對通過與所述 寫入字線共同指定的所述一對存儲部的雙方，分別寫入分別被輸入的數(shù)
據(jù)；以及多個讀取位線，在從所述存儲部讀取時，其指定所述存儲部， 并從通過與所述讀取字線共同指定的所述存儲部讀取數(shù)據(jù)，所述SRAM 電路的所述讀取位線和其他的所述SRAM電路的所述寫入位線對的一方 互相連接。
本發(fā)明的SRAM電路通過使用共同的寫入字線對2位信息進(jìn)行存 取，可以實現(xiàn)處理高速化和存儲器尺寸的小型化。


圖1是使用了本發(fā)明的SRAM單元的結(jié)構(gòu)圖。
圖2是本發(fā)明第一實施方式中的SRAM電路的結(jié)構(gòu)圖。
圖3是將本發(fā)明的SRAM使用于緩沖電路的例子。
圖4是保持CPU 100的運算結(jié)果的寄存器102的結(jié)構(gòu)圖。
圖5是使用于緩沖電路的本發(fā)明的SRAM電路。
圖6是使用于緩沖電路的本發(fā)明的SRAM電路101b。
圖7是現(xiàn)有的1讀取/2寫入的SRAM電路的結(jié)構(gòu)圖。
圖8是使用于現(xiàn)有的1讀取/2寫入的SRAM電路的SRAM單元的結(jié) 構(gòu)圖。
圖9是示出1讀取/2寫入的SRAM電路的使用例的圖。
具體實施例方式
以下，參照

本發(fā)明的實施方式。但本發(fā)明的技術(shù)范圍并不 限于此類實施方式，也可以是涉及記載在專利請求的范圍內(nèi)的事項和其 等同事項的技術(shù)。
圖1是使用了本發(fā)明的一個實施方式的SRAM單元的結(jié)構(gòu)圖。本實 施方式的SRAM單元含有一對存儲1位的存儲部219和220，由4個P 溝道MOS晶體管，12個N溝道MOS晶體管構(gòu)成。此外，包含在SRAM 單元中的一對存儲部通過6根位線及3根字線存取。此外，進(jìn)行讀取的 端口為1個，相對于此，使用2個端口進(jìn)行寫入。
P溝道MOS晶體管201和N溝道MOS晶體管202并聯(lián)。此外同樣
地，晶體管203和204、 211和212以及213和214并聯(lián)。由這8個晶體 管構(gòu)成一對存儲部219和220，因此在圖1的SRAM單元中保持2位的息。
將柵極連接在讀取字線+RWLl上的N溝道MOS晶體管205連接讀 取位線+RBL和構(gòu)成反相電路的晶體管201和202的柵極側(cè)的結(jié)點。此外， 同樣地，將柵極連接在讀取字線+RWLl上的N溝道MOS晶體管207連 接讀取位線-RBL和同樣構(gòu)成反相電路的晶體管的203和204的柵極側(cè)的 結(jié)點。而且，將柵極連接在讀取字線+RWLO上的N溝道MOS晶體管216 連接讀取位線+RBL和構(gòu)成反相電路的晶體管211和212的柵極側(cè)的結(jié) 點。此外，同樣地，將柵極連接在讀取字線+RWL0上的N溝道MOS晶 體管218連接讀取位線-RBL和同樣構(gòu)成反相電路的晶體管213和214的 柵極側(cè)的結(jié)點。將柵極連接在寫入字線+WWL上的N溝道MOS晶體管 206、 208、 216及218分別與寫入位線+WBLl 、 -WBL1 、 +WBL0及-WBLO 連接。
對該SRAM單元進(jìn)行寫入時，首先，將寫入字線+WWL設(shè)定為H。 由此，N溝道MOS晶體管206、 208、 215及217導(dǎo)通。接著，想存儲的 數(shù)據(jù)從寫入位線+WBLO及+WBLl輸入。同時，從寫入位線-WBLO輸入 與寫入位線+WBLO相反的狀態(tài)，從寫入位線-WBLl輸入與寫入位線 +WBL1相反的狀態(tài)。
從寫入位線+WBLl通過N溝道MOS晶體管206輸入的數(shù)據(jù)保持在 構(gòu)成反相電路的晶體管201和202的柵極側(cè)。此外，從寫入位線+WBLO 通過N溝道MOS晶體管215輸入的數(shù)據(jù)保持在構(gòu)成反相電路的晶體管 211和212的柵極側(cè)。
想存儲到構(gòu)成反相電路的晶體管201和202的柵極側(cè)的結(jié)點的數(shù)據(jù) 為H時，N溝道MOS晶體管202和P溝道MOS晶體管203導(dǎo)通，構(gòu)成 反相電路的晶體管201和202的柵極側(cè)的結(jié)點固定為H，同樣構(gòu)成反相 電路的晶體管203和204的柵極側(cè)的結(jié)點固定為L。
在構(gòu)成反相電路的晶體管201和202的柵極側(cè)的結(jié)點存儲數(shù)據(jù)的同 時，還可以利用其他系統(tǒng)的端口在同樣構(gòu)成反相電路的晶體管211和212的柵極側(cè)的結(jié)點進(jìn)行寫入。此時，在寫入字線+WWL變?yōu)镠的定時，從 寫入位線+WBL0輸入想存儲的數(shù)據(jù)。想存儲到構(gòu)成反相電路的晶體管 211和212的柵極側(cè)的結(jié)點的數(shù)據(jù)為L時，N溝道MOS晶體管214和P 溝道MOS晶體管211導(dǎo)通，構(gòu)成該反相電路的晶體管211和212的柵極 側(cè)的結(jié)點固定為L，同樣構(gòu)成反相電路的晶體管213和214的柵極側(cè)的結(jié) 點固定為H。
從該SRAM單元進(jìn)行數(shù)據(jù)的讀取時，首先將讀取字線+RWLl設(shè)為 H。由此，N溝道MOS晶體管205和207導(dǎo)通。此外，在構(gòu)成反相電路 的晶體管201和202的柵極側(cè)的結(jié)點存儲的數(shù)據(jù)，從讀取位線+RBL輸出。 同時，從讀取位線-RBL輸出與讀取位線+RBL相反的狀態(tài)。
然后，將讀取字線+RWLO設(shè)為H。由此，N溝道MOS晶體管216 和218導(dǎo)通。此外，在構(gòu)成反相電路的晶體管211和212的柵極側(cè)的結(jié) 點存儲的數(shù)據(jù)，從讀取位線+RBL輸出。同時，從讀取位線-RBL輸出與 讀取位線+RBL相反的狀態(tài)。
圖1所示的本實施方式的SRAM單元保持圖8所示的現(xiàn)有的SRAM 單元的2倍的信息。但圖8所示的現(xiàn)有的SRAM單元由IO個晶體管、3 根字線及6根位線構(gòu)成，相對于此，本實施方式的SRAM單元由16個晶 體管、3根字線及6根位線構(gòu)成。本實施方式的SRAM單元因為保持現(xiàn) 有電路的2倍的信息，所以以2位單位的容量相比較時，與由20個晶體 管、6根字線及12根位線構(gòu)成的現(xiàn)有的SRAM單元相比，可以節(jié)約4個 晶體管、3根字線及6根位線。由此，通過使用本發(fā)明，與現(xiàn)有例比較， 可以削減每單位存儲容量的晶體管和字線等物理量。
通過削減此類晶體管和字線及位線，可以進(jìn)行SRAM電路的小型化。 此外，通過伴隨每單位存儲容量的物理量的削減的SRAM電路的小型化， 字線和位線的線長縮短，字線和位線的電阻值也降低，所以可以增大驅(qū) 動晶體管的驅(qū)動電流。并且，增大驅(qū)動電流時，可以實現(xiàn)晶體管的動作 高速化和SRAM電路自身的高速化。
圖2是本發(fā)明第一實施方式中的SRAM電路的結(jié)構(gòu)圖。
從由本發(fā)明的SRAM單元構(gòu)成的存儲器陣列200進(jìn)行讀取時，首先，
存儲表示向讀取地址寄存器RAR進(jìn)行讀取的地址的位串?；诔淮鎯Φ奈淮淖畹臀恢獾牡臀?列地址)，讀取列解碼器RCDC驅(qū)動對應(yīng)的讀取位線。同時，基于被存儲的位串的高位(行地址)，以及最低位(選擇位)221，讀取行解碼器RRDC驅(qū)動對應(yīng)的讀取字線。最低位221是用于確定驅(qū)動圖1中讀取字線+RWLl以及+RWLO中的哪一個的選擇位。最低位為0時(偶數(shù)地址時)，驅(qū)動讀取字線+RWLO，最低位為1時(奇數(shù)地址時)，驅(qū)動讀取字線+RWLl。
通過該位線及字線的驅(qū)動，圖1中的晶體管205、 207、 216或218 導(dǎo)通，可以向所期望的存儲單元中存儲的數(shù)據(jù)進(jìn)行讀訪問。基于存儲在讀取地址存儲器RAR中的位串而被存取的存儲器陣列200內(nèi)的數(shù)據(jù)，通過取連接到存儲器陣列200上的所有位線的邏輯和(OR邏輯運算)而輸出。
此外，對由本發(fā)明的SRAM單元構(gòu)成的存儲器陣列200進(jìn)行寫入時， 首先存儲表示向?qū)懭氲刂芳拇嫫鱓AR進(jìn)行寫入的地址的位串。此時，若用于讀取的地址的位數(shù)設(shè)為N，則用于寫入的地址的位數(shù)成為N-1。這是因為，用于讀取的地址的最低位的選擇位為1時(奇數(shù)地址時)和為0時(偶數(shù)地址時)，數(shù)據(jù)可存儲在同一單元中，對于同一單元，對應(yīng)奇數(shù)地址的數(shù)據(jù)和對應(yīng)偶數(shù)地址的數(shù)據(jù)可以同時進(jìn)行寫入。
表示向除相當(dāng)于最低位的選擇位之外的寫入地址寄存器WAR進(jìn)行寫入的地址的N-l位的位串被存儲時，寫入列解碼器WCDC基于所存儲 的位串的低位(列地址)，進(jìn)行該列地址的解碼并驅(qū)動寫入位線。寫入行解碼器WRDC基于所存儲的位串的高位(行地址)，進(jìn)行該行地址的解碼并驅(qū)動寫入字線+WWL。此外，位線驅(qū)動時，寫入位置的地址的最低位為0(偶數(shù)地址)的數(shù)據(jù)WDO和寫入位置的地址的最低位為1 (奇數(shù)地址)的數(shù)據(jù)WD1，與驅(qū)動圖1中的寫入位線+WBLO及+WBLl的信號取邏輯積(AND邏輯運算)，并寫入到單元內(nèi)。例如，以同時向本實施方式中的圖1的SRAM單元中的偶數(shù)地址和奇數(shù)地址寫入數(shù)據(jù)WDO和 數(shù)據(jù)WD1的情況為例進(jìn)行說明。對該SRAM單元進(jìn)行寫入時，首先， 將寫入字線+WWL設(shè)為H。由此，N溝道MOS晶體管206、 208、 215及217導(dǎo)通。接著，數(shù)據(jù)WD0從對應(yīng)于偶數(shù)地址的寫入位線+WBLO輸 入，數(shù)據(jù)WD1從對應(yīng)于奇數(shù)地址的寫入位線+WBLl輸入。此處，數(shù)據(jù) WDO為0時，與驅(qū)動寫入位線+WBLO的信號的值1的邏輯積(AND邏 輯運算)的結(jié)果即0從+WBLO輸入，數(shù)據(jù)WDO為1時，與驅(qū)動寫入位 線+WBLO的信號的值1的邏輯積(AND邏輯運算)的結(jié)果即1從+WBLO 輸入。同樣地，數(shù)據(jù)WD1為0時，與驅(qū)動寫入位線+WBLl的信號的值 l的邏輯積(AND邏輯運算)的結(jié)果即0從+WBLl輸入，數(shù)據(jù)WD1為 1時，與驅(qū)動寫入位線+WBLl的信號的值1的邏輯積(AND邏輯運算) 的結(jié)果即1從+WBLl輸入。同時，從寫入位線-WBLO輸入與寫入位線 +\￥60)相反的狀態(tài)，從寫入位線-WBLl輸入與寫入位線+WBLl相反的 狀態(tài)。
從寫入位線+WBLl通過N溝道MOS晶體管206輸入的數(shù)據(jù)保持在 構(gòu)成反相電路的晶體管201和202的柵極側(cè)。此外，從寫入位線+WBLO 通過N溝道MOS晶體管215輸入的數(shù)據(jù)保持在構(gòu)成反相電路的晶體管 211和212的柵極側(cè)。
通過這樣的結(jié)構(gòu)，在以往的1讀取/2寫入的SRAM電路中，需要寫 入地址寄存器WAR、寫入列解碼器WCDC、寫入行解碼器WRDC以及 寫入數(shù)據(jù)寄存器WDR各2個，與此相對，在本實施方式的SRAM電路 中可以通過各一個上述元件發(fā)揮功能。并且由于不需要與進(jìn)行偶數(shù)地址 或奇數(shù)地址的選擇位相當(dāng)?shù)淖畹臀?，寫入列解碼器WCDC變得小型且高 速。由此，通過簡化存儲器陣列的周邊電路，可以實現(xiàn)SRAM電路的小 型化。
此外，以往的l讀取/2寫入的SRAM電路中，寫入系統(tǒng)存在2個系 統(tǒng)，所以需要用于禁止2個系統(tǒng)在同一位置進(jìn)行寫入的排他控制的硬件。 但是，在本實施方式的SRAM電路中，因為不在同一位置同時進(jìn)行寫入， 所以還可以省略用于這種排他控制的硬件，實現(xiàn)小型化。
接下來，說明本發(fā)明的第二實施方式。
圖3是將SRAM電路使用于緩沖電路的例子。CPU 100的運算結(jié)果 存儲到寄存器102中。此處，寄存器102設(shè)為64位的數(shù)據(jù)長度，虛擬地包含存儲高位的32位數(shù)據(jù)的高位部102x與存儲低位的32位數(shù)據(jù)的低位 部102y。
此外，為了開始CPU100下面的運算，臨時保持在寄存器102中的 數(shù)據(jù)必須馬上存儲到緩沖電路101a中。
作為緩沖電路使用的本實施方式的SRAM電路101a的數(shù)據(jù)寬度為 32位長，但通過對于1個單元可存儲2位信息的本實施方式的電路結(jié)構(gòu)， 可以從寄存器102的高位部102x及低位部102y的2個系統(tǒng)同時進(jìn)行寫 入。
首先，寫入行解碼器WRDCa為了同時指定與SRAM電路101a的奇 數(shù)地址對應(yīng)的地址1部101a—lx和與偶數(shù)地址對應(yīng)的地址O部101a—ly， 驅(qū)動兩者之間的寫入字線WLa—1。寄存器102的高位部102x的32位長 度數(shù)據(jù)寫入SRAM電路101a的地址1部101a—lx。此外，寄存器102的 低位部102y的32位長度數(shù)據(jù)寫入SRAM電路101a的地址0部lOla一ly。
此處，說明寄存器102與SRAM電路101a如何連接，以便同時向 上述說明的與SRAM電路的奇數(shù)地址對應(yīng)的地址1部和與偶數(shù)地址對應(yīng) 的地址O部進(jìn)行寫入的動作。
圖4是保持CPU 100的運算結(jié)果的寄存器102的內(nèi)部結(jié)構(gòu)圖。此外， 圖5是使用于緩沖電路的本實施方式的SRAM電路lOla。寄存器102分 別通過由圖1所示的P溝道MOS晶體管(圖1中202、 204、 212及214) 和N溝道MOS晶體管(圖1中201、 203、 211及213)并聯(lián)的反相電路 的回路構(gòu)成的64個觸發(fā)器FOO到F63構(gòu)成。此外，64個觸發(fā)器F00到 F63中，觸發(fā)器F00到F31分配到寄存器102的高位部102x，觸發(fā)器F32 到F63分配到寄存器102的低位部102y。向64個觸發(fā)器，分別輸入重置 觸發(fā)器保持的內(nèi)容的清除信號CR和驅(qū)動觸發(fā)器的時鐘信號CLK。此外， CPU100的運算結(jié)果即位D0到D63作為數(shù)據(jù)輸入連接到64個觸發(fā)器F00 至IJF63。
觸發(fā)器F00到F63到輸入清除信號CR為止，作為輸出信號OUT0 到OUT63，輸出從位D0到D63輸入的數(shù)據(jù)。即，CPU 100的運算結(jié)果 到清除信號CR的輸入為止保持在寄存器102中。
來自寄存器102的輸出信號OUTO到OUT63輸入到圖5中構(gòu)成各個 觸發(fā)器CL00到CL31的本實施方式的SRAM電路101a的寫入位線 +WBL0及+WBLl。此外，來自寄存器102的輸出信號OUTO到OUT63 的反相信號輸入到圖5中構(gòu)成各個觸發(fā)器CL00到CL31的本實施方式的 SRAM電路101a的寫入位線-WBL0及-WBLl。
進(jìn)一步詳細(xì)說明的話，對應(yīng)于寄存器102的高位部102x的觸發(fā)器 F00到F31的輸出信號OUTO到OUT31分別輸入到圖5中的寫入位線 +WBL1—00至IJ+WBL1—31。此外，觸發(fā)器FOO到F31的輸出信號OUTO 到OUT31的反相信號同樣輸入到圖5中的寫入位線-WBLl一00到 -WBL1—31。
此外，對應(yīng)于寄存器102的低位部102y的觸發(fā)器F32到F63的輸出 信號OUT32至U OUT63同樣輸入到圖5中的寫入位線+WBLO—00到 +WBL0—31。另外，觸發(fā)器F32到F63的輸出信號OUT32到OUT63的 反相信號同樣輸入到圖5中的寫入位線-WBLO—00至lj-WBL0—31。
向上述說明的寫入位線輸入數(shù)據(jù)的同時，圖3中的寫入行解碼器 WRDCa基于行地址的解碼結(jié)果驅(qū)動圖5中的字線+WWL。對于由字線 +WWL指定的存儲單元CLOO到CL31，從寫入位線+WBLlJ)0到 +WBL1—31輸入的信號存儲在與寫入地址為奇數(shù)地址的情況相對應(yīng)的地 址1部101a一lx，輸入到寫入位線+WBLOJ)0至IJ+WBL0一31的信號存儲在 與寫入地址為偶數(shù)地址的情況相對應(yīng)的地址0部101a—ly。
接下來，從圖3中的SRAM電路101a讀取數(shù)據(jù)，并且說明對SRAM 電路101b進(jìn)行寫入的情況。
首先，圖3中的讀取行解碼器RRDCa基于行地址的解碼結(jié)果指定從 SRAM電路101a進(jìn)行讀取的行。在圖3的情況下，從4個行101a—lx、 101a—ly、 101a—2x及101a—2y中進(jìn)行選擇。此處，驅(qū)動圖5中與奇數(shù)地 址對應(yīng)的地址1部101a—lx所對應(yīng)的讀取字線+RWL。此外，寫入行解碼 器WRDCb選擇應(yīng)進(jìn)行寫入的SRAM電路101b內(nèi)的行。此處，為了同時 指定SRAM電路101b的地址1部101b—lx和地址0部101b—ly，驅(qū)動處 于圖5中的兩者之間的寫入字線+WWL。
與SRAM電路101a內(nèi)的奇數(shù)地址對應(yīng)的地址1部101a—lx的16位 長度的高位數(shù)據(jù)寫入到與SRAM電路101b的奇數(shù)地址對應(yīng)的地址1部 101b—lx。此外，與SRAM電路101a內(nèi)的奇數(shù)地址對應(yīng)的地址1部101a—lx 的16位長度的低位數(shù)據(jù)寫入到與SRAM電路101b內(nèi)的偶數(shù)地址對應(yīng)的 地址O部101b—ly。
此處，為了進(jìn)行上述說明的動作，說明SRAM電路101a和101b如 何連接。
圖6是使用于緩沖電路的本發(fā)明的SRAM電路101b。從圖5中的 SRAM電路101a進(jìn)行輸出的讀取位線+RBL一00到+RBL一31分別輸入到 圖6中的寫入位線+WBLl—00到+WBLl—15以及+WBLO—00到 +WBU)—15。
進(jìn)一步詳細(xì)說明的話，輸出來自圖3中的SRAM電路101a的輸出 即16位長度的高位數(shù)據(jù)的讀取位線+RBLJ)0至U+RBL一15輸入到圖6中 的寫入位線+WBLl—00至IJ+WBL1—15。此外，輸出來自圖3中的SRAM 電路101a的輸出即16位長度的低位數(shù)據(jù)的讀取位線+RBL—16到 +RBL—31輸入到圖6中的寫入位線+WBLO—00至U+WBLO—15。
此外，輸出來自圖3中的SRAM電路101a的輸出即16位長度的高 位數(shù)據(jù)的反相信號的讀取位線-RBLJ)0到-RBL一15輸入到圖6中的寫入 位線-WBL1—00至U-WBL1—15。此夕卜，輸出來自圖3中的SRAM電路101a 的輸出即16位長度的低位數(shù)據(jù)的反相信號的讀取位線-RBL—16到 -RBL—31輸入到圖6中的寫入位線-WBLO一OO至lJ-WBLO—15。
向?qū)懭胛痪€輸入數(shù)據(jù)的同時，圖3中的寫入行解碼器WRDCb基于 行地址的解碼結(jié)果驅(qū)動圖6中的字線+WWL。對于由字線+WWL指定的 存儲單元CLOO到CL15，從寫入位線+WBL1—00至J+WBL1—15輸入的信 號存儲在與寫入地址為奇數(shù)地址的情況相對應(yīng)的地址1部101b—lx，輸入 到寫入位線+WBLO一00至U+WBL0J5的信號存儲在與寫入地址為偶數(shù)地 址的情況相對應(yīng)的地址0部101b_ly。
這樣，上述說明的緩沖電路由使用了本實施方式的SRAM電路的存 儲單元構(gòu)成，所以通過削減晶體管和字線等，可以進(jìn)行電路的小型化。此外，由于小型化，字線和位線縮短，字線和位線的電阻值也降低，所 以可以增大驅(qū)動晶體管的驅(qū)動電流。驅(qū)動電流變大時，可以實現(xiàn)晶體管
的動作高速化和SRAM電路自身的高速化。
此外，通過省略2個必要的寫入行解碼器中的1個，可以實現(xiàn)SRAM
電路的小型化。
權(quán)利要求
1.一種存儲電路，其特征在于，該存儲電路具有第1及第2觸發(fā)器電路，其并聯(lián)連接到共同的寫入字線上；第1寫入控制電路，其連接到所述第1觸發(fā)器電路上，通過提供給所述寫入字線的寫入控制信號而導(dǎo)通，將第1寫入信號提供給所述第1觸發(fā)器電路；以及第2寫入控制電路，其連接到所述第2觸發(fā)器電路上，通過提供給所述寫入字線的寫入控制信號而導(dǎo)通，將第2寫入信號提供給所述第2觸發(fā)器電路。
2. 根據(jù)權(quán)利要求l所述的存儲電路，其特征在于，所述存儲電路還具有第1讀取控制電路，其連接到所述第1觸發(fā)器電路上，通過提供給 第1讀取字線的第1讀取控制信號而導(dǎo)通，進(jìn)行來自所述第1觸發(fā)器電 路的讀取信號的讀取控制；以及第2讀取控制電路，其連接到所述第2觸發(fā)器電路上，通過提供給 第2讀取字線的第2讀取控制信號而導(dǎo)通，進(jìn)行來自所述第2觸發(fā)器電 路的讀取信號的讀取控制。
3. 根據(jù)權(quán)利要求2所述的存儲電路，其特征在于，所述寫入控制電路分別包括第1寫入控制開關(guān)元件，其連接到所述觸發(fā)器電路上，通過提供給 所述寫入字線的寫入控制信號而導(dǎo)通，將第1寫入信號提供給所述觸發(fā) 器電路；以及第2寫入控制開關(guān)元件，其連接到所述觸發(fā)器電路上，通過提供給 所述寫入字線的寫入控制信號而導(dǎo)通，將所述寫入信號的反相信號提供 給所述觸發(fā)器電路，所述讀取控制電路分別包括第1讀取控制開關(guān)元件，其連接到所述第1觸發(fā)器電路上，通過提 供給第1讀取字線的第1讀取控制信號而導(dǎo)通，進(jìn)行來自所述第1觸發(fā)器電路的讀取信號的讀取控制；以及第2讀取控制開關(guān)元件，其連接到所述第2觸發(fā)器電路上，通過提 供給第2讀取字線的第2讀取控制信號而導(dǎo)通，進(jìn)行來自所述第2觸發(fā) 器電路的所述讀取信號的反相信號的讀取控制。
4. 根據(jù)權(quán)利要求2所述的存儲電路，其特征在于，所述存儲電路還 具有高位地址用寫入解碼器和低位地址用寫入解碼器以及高位地址用讀 取解碼器和低位地址用讀取解碼器，所述第1及所述第2的寫入控制信號被所述高位地址用寫入解碼器 控制；所述第1及所述第2的寫入信號被所述低位地址用寫入解碼器控制；所述讀取控制信號被所述高位地址用讀取解碼器控制；所述讀取信號被所述低位地址用讀取解碼器控制。
5. —種信息處理裝置，其特征在于，該信息處理裝置具有緩沖單元 以及運算處理單元，該緩沖單元具有高位地址用寫入解碼器，其連接有寫入控制信號； 低位地址用寫入解碼器，其連接有寫入信號； 高位地址用讀取解碼器，其連接有讀取控制信號； 低位地址用讀取解碼器，其連接有讀取信號；第1寫入控制電路，其通過第1所述寫入控制信號對第1觸發(fā)器電 路及第1所述寫入信號之間的導(dǎo)通進(jìn)行控制；第2寫入控制電路，其通過第2所述寫入控制信號對第2觸發(fā)器電 路及第2所述寫入信號之間的導(dǎo)通進(jìn)行控制；第1讀取控制電路，其通過所述讀取控制信號對所述第1觸發(fā)器電 路及所述讀取信號之間的導(dǎo)通進(jìn)行控制；以及第2讀取控制電路，其通過所述讀取控制信號對所述第2觸發(fā)器電 路及所述讀取信號之間的導(dǎo)通進(jìn)行控制。
6. —種存儲電路的控制方法，其特征在于，該控制方法具有以下步 驟進(jìn)行第1寫入的步驟，在該步驟中，連接到第1觸發(fā)器電路上，通 過提供給寫入字線的寫入控制信號而導(dǎo)通，將第1寫入信號提供給所述 第1觸發(fā)器電路；進(jìn)行第2寫入的步驟，在該步驟中，連接到第2觸發(fā)器電路上，通 過提供給所述寫入字線的寫入控制信號而導(dǎo)通，將第2寫入信號提供給 所述第2觸發(fā)器電路；進(jìn)行第1讀取的步驟，在該步驟中，連接到所述第1觸發(fā)器電路上， 通過提供給第1讀取字線的第1讀取控制信號而導(dǎo)通，進(jìn)行來自所述第1 觸發(fā)器電路的讀取信號的讀取控制；以及進(jìn)行第2讀取的步驟，在該步驟中，連接到所述第2觸發(fā)器電路上， 通過提供給第2讀取字線的第2讀取控制信號而導(dǎo)通，進(jìn)行來自所述第2 觸發(fā)器電路的讀取信號的讀取控制。
全文摘要
本發(fā)明提供一種SRAM電路，其具有分別由一對存儲部構(gòu)成的多個存儲單元；指定所述多個存儲單元的行的多個寫入字線；指定所述多個存儲單元的行的多個讀取字線對；在寫入到所述一對存儲部時，在所述一對存儲部中驅(qū)動共同的所述寫入字線的寫入行解碼器；從所述存儲部讀取時，驅(qū)動與所述存儲部連接的所述讀取字線的讀取行解碼器；多個寫入位線對，在寫入到所述一對存儲部時，其指定所述一對存儲部，并將各個輸入數(shù)據(jù)寫入通過與所述寫入字線共同指定的所述一對存儲部的雙方；以及讀取位線，在從所述存儲部讀取時，其指定所述存儲部，并從通過與所述讀取字線共同指定的所述存儲部中讀取數(shù)據(jù)(也可以是1根)。
文檔編號G11C11/41GK101346772SQ20058005243
公開日2009年1月14日 申請日期2005年12月27日 優(yōu)先權(quán)日2005年12月27日
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