專利名稱：Dram疊層封裝、dimm以及半導(dǎo)體制造方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于DRAM疊層封裝、DIMM及其試驗(yàn)方法和半導(dǎo)體制造方法。
背景技術(shù)：
作為現(xiàn)有的半導(dǎo)體裝置的試驗(yàn)方法，公知特開2001-35188號(hào)公報(bào)(專利文獻(xiàn)1)。在該專利文獻(xiàn)1中，記載了以下的內(nèi)容在芯片上至少安裝3個(gè)或多于3個(gè)可以分別獨(dú)立訪問的DRAM，并且該3個(gè)或多于3個(gè)DRAM中的至少一個(gè)與其它DRAM存儲(chǔ)容量不同的半導(dǎo)體裝置的試驗(yàn)方法中，在對(duì)各DRAM輸入各自獨(dú)立的試驗(yàn)用地址信號(hào)來進(jìn)行各DRAM的試驗(yàn)時(shí)，將試驗(yàn)時(shí)間最長(zhǎng)的DRAM排除在外，對(duì)其它DRAM中的至少2個(gè)DRAM進(jìn)行串行試驗(yàn)，同時(shí)與該串行試驗(yàn)平行地對(duì)上述試驗(yàn)時(shí)間最長(zhǎng)的DRAM并行地進(jìn)行試驗(yàn)。
隨著存儲(chǔ)器I/O的高速化，可以與數(shù)據(jù)傳輸線路連接的存儲(chǔ)器的個(gè)數(shù)在減少。在關(guān)注1 Gbps速度的存儲(chǔ)器I/O中，為了降低因串?dāng)_和反射等對(duì)信號(hào)品質(zhì)造成的影響，點(diǎn)對(duì)點(diǎn)連接是基本的，PC主板的存儲(chǔ)器槽只為一個(gè)槽。因此，存儲(chǔ)器制造廠必須通過層疊DRAM芯片等高密度組裝，在存儲(chǔ)容量方面謀求與其他公司不同。
可是，在1Gbps以下的高速DRAM疊層中，通過接口芯片連接外部端子和DRAM，由一個(gè)芯片構(gòu)成與地址和指令的外部端子以及數(shù)據(jù)輸入輸出用外部端子連接的芯片。由此，為了把地址、指令以及數(shù)據(jù)輸入輸出的頻率提高到與一個(gè)芯片制品相同的水平，經(jīng)由接口芯片就不可或缺，但在上述現(xiàn)有技術(shù)中卻沒有考慮到這一點(diǎn)。
專利文獻(xiàn)特開2001-35188號(hào)公報(bào)發(fā)明內(nèi)容本發(fā)明的目的在于提供為解決上述課題，由半導(dǎo)體試驗(yàn)裝置可以對(duì)高速DRAM疊層封裝進(jìn)行試驗(yàn)和/或挽救的DRAM疊層封裝、其試驗(yàn)方法和挽救方法以及半導(dǎo)體制造方法。
并且，本發(fā)明的其他目的在于提供一種可以對(duì)基板上裝有多個(gè)DRAM疊層封裝的DIMM進(jìn)行試驗(yàn)和/或挽救的DIMM、其試驗(yàn)方法和挽救方法以及半導(dǎo)體制造方法。
為達(dá)到上述目的，本發(fā)明提供一種DRAM疊層封裝試驗(yàn)方法，其特征為在層疊的多個(gè)DRAM與連接試驗(yàn)裝置的、用于至少輸入輸出地址、指令和數(shù)據(jù)的外部端子之間設(shè)置接口芯片；將上述多個(gè)DRAM和上述接口芯片安裝到封裝內(nèi)；把試驗(yàn)裝置連接到上述封裝的上述地址、指令和數(shù)據(jù)輸入輸出用上述外部端子上；由上述試驗(yàn)裝置對(duì)上述封裝的上述外部端子施加用于試驗(yàn)上述DRAM的試驗(yàn)格式(pattern)；通過比較判斷來自上述封裝內(nèi)的上述DRAM的響應(yīng)信號(hào)和期望值，對(duì)上述封裝內(nèi)的上述接口芯片與上述DRAM之間的上述地址信號(hào)線、上述指令信號(hào)線、以及上述數(shù)據(jù)信號(hào)線的連接進(jìn)行試驗(yàn)。
并且，本發(fā)明是DRAM疊層封裝，其具備疊層后的多個(gè)DRAM、與試驗(yàn)裝置連接的至少把地址、指令和數(shù)據(jù)輸入輸出給該多個(gè)DRAM的外部端子、以及設(shè)于該多個(gè)DRAM與該外部端子之間的接口芯片，并且在封裝內(nèi)安裝上述多個(gè)DRAM和上述接口芯片，其特征為在上述接口芯片上具備測(cè)試電路，其具有根據(jù)從上述外部端子輸入的地址和指令檢測(cè)測(cè)試模式的測(cè)試模式檢測(cè)電路、生成用于試驗(yàn)上述多個(gè)DRAM的試驗(yàn)格式的算法格式生成部和獲得由該算法格式生成部所生成的試驗(yàn)格式來作為地址、指令和數(shù)據(jù)輸入輸出的施加電路；和切換部，其根據(jù)來自上述測(cè)試電路的上述測(cè)試模式檢測(cè)電路的控制，對(duì)從上述外部端子輸入的地址、指令和數(shù)據(jù)輸入輸出向上述多個(gè)DRAM的路徑和從上述測(cè)試電路的上述施加電路得到的地址、指令和數(shù)據(jù)輸入輸出向上述多個(gè)DRAM的路徑進(jìn)行切換。
此外，本發(fā)明的特征為在上述接口芯片上具備測(cè)試電路，其具有根據(jù)從上述外部端子輸入的地址和指令檢測(cè)測(cè)試模式的測(cè)試模式檢測(cè)電路，生成用于試驗(yàn)上述多個(gè)DRAM的試驗(yàn)格式的算法生成部，以及得到由該算法格式生成部生成的試驗(yàn)格式來作為地址、指令和數(shù)據(jù)輸入輸出的施加電路；以及切換部，根據(jù)來自上述測(cè)試電路的上述測(cè)試模式檢測(cè)電路的控制，對(duì)從上述外部端子輸入的地址、指令和數(shù)據(jù)輸入輸出向上述多個(gè)DRAM的路徑和從上述測(cè)試電路的上述施加電路得到的地址、指令和數(shù)據(jù)輸入輸出向上述多個(gè)DRAM的路徑進(jìn)行切換。
并且，本發(fā)明的特征為在上述接口芯片上具備測(cè)試電路，其具有生成用于試驗(yàn)上述多個(gè)DRAM的試驗(yàn)格式的算法格式生成部；對(duì)上述多個(gè)DRAM施加由該算法格式生成部生成的試驗(yàn)格式的施加電路；比較并判定來自上述多個(gè)DRAM的響應(yīng)信號(hào)與對(duì)應(yīng)上述試驗(yàn)格式的期望值的比較器；以及在該比較器的比較結(jié)果不一致時(shí)，存儲(chǔ)失效地址的失效地址存儲(chǔ)器。
并且，本發(fā)明的特征為在上述測(cè)試電路中還具有失效地址分析部，分析存入上述失效地址存儲(chǔ)器的失效地址并計(jì)算出應(yīng)挽救地址；挽救地址插入部，把由該失效地址分析部計(jì)算出的應(yīng)挽救的地址插入到作為由上述算法格式生成部生成的挽救格式的上述試驗(yàn)格式中；以及芯片選擇電路，對(duì)該DRAM施加指定上述多個(gè)DRAM內(nèi)的挽救對(duì)象DRAM的芯片選擇信號(hào)。
并且，本發(fā)明的特征為在上述接口芯片上具備生成用于試驗(yàn)上述多個(gè)DRAM的試驗(yàn)格式的算法格式生成部；對(duì)上述多個(gè)DRAM施加由該算法格式生成部生成的試驗(yàn)格式的施加電路；比較并判定來自上述多個(gè)DRAM的響應(yīng)信號(hào)和對(duì)應(yīng)上述試驗(yàn)格式的期望值的比較器；在該比較器的比較結(jié)果不一致時(shí)，存儲(chǔ)失效地址的失效地址存儲(chǔ)器；分析存入該失效地址存儲(chǔ)器的失效地址來計(jì)算挽救地址的失效地址分析部；把由該失效地址分析部計(jì)算出的應(yīng)挽救的地址插入到作為由上述算法格式生成部生成的挽救格式的上述試驗(yàn)格式的挽救地址插入部；以及對(duì)該DRAM施加在上述多個(gè)DRAM內(nèi)確定挽救對(duì)象DRAM的芯片選擇信號(hào)的芯片選擇電路。
并且，本發(fā)明的特征為上述施加電路由對(duì)來自上述挽救地址插入部的地址、指令輸出進(jìn)行控制的輸出使能電路和對(duì)來自上述算法格式生成部的數(shù)據(jù)輸出進(jìn)行控制的挽救使能電路構(gòu)成，在上述測(cè)試電路中具備根據(jù)從上述外部端子輸入的地址和指令檢測(cè)挽救測(cè)試模式的測(cè)試模式檢測(cè)電路；在使用該測(cè)試模式檢測(cè)電路檢測(cè)到挽救測(cè)試模式時(shí)，根據(jù)是否將作為上述挽救格式的試驗(yàn)格式施加給上述DRAM來控制上述芯片選擇電路、上述輸出使能電路以及上述挽救使能電路的挽救控制部。
并且，本發(fā)明的特征為上述失效地址分析部進(jìn)而比較存入上述失效地址存儲(chǔ)器的失效地址和從上述DRAM得到的挽救信息來進(jìn)行可否挽救的判定，上述算法格式生成部根據(jù)從上述失效地址分析部得到的可否挽救判定結(jié)果和由上述失效地址分析部計(jì)算出的應(yīng)挽救地址生成上述挽救格式。
本發(fā)明的特征為在上述測(cè)試電路中具備根據(jù)從上述外部端子輸入的地址和指令檢測(cè)測(cè)試模式的測(cè)試模式檢測(cè)電路，在上述接口芯片上具備根據(jù)來自上述測(cè)試模式檢測(cè)電路的控制，對(duì)從上述外部端子輸入的地址、指令和數(shù)據(jù)輸入輸出向上述多個(gè)DRAM的路徑和從上述測(cè)試電路的上述施加電路作為試驗(yàn)格式得到的地址、指令和數(shù)據(jù)輸入輸出向上述多個(gè)DRAM的路徑進(jìn)行切換的切換部。
本發(fā)明是DRAM疊層封裝，其特征為在層疊的多個(gè)DRAM和連接試驗(yàn)裝置的用于至少輸入輸出地址、指令和數(shù)據(jù)的外部端子之間設(shè)置接口芯片，并在封裝內(nèi)安裝上述多個(gè)DRAM和上述接口芯片，在上述接口芯片內(nèi)設(shè)置對(duì)上述多個(gè)DRAM施加從上述試驗(yàn)裝置輸入給上述外部端子的試驗(yàn)格式的施加單元，和比較判定來自上述多個(gè)DRAM的響應(yīng)信號(hào)和對(duì)應(yīng)上述試驗(yàn)格式的期望值的比較器。
本發(fā)明是DIMM，其特征為是在多個(gè)基板上裝有上述DRAM疊層封裝而構(gòu)成的。
本發(fā)明是在多個(gè)基板上裝有上述DRAM疊層封裝而構(gòu)成的DIMM，其特征為根據(jù)與試驗(yàn)裝置連接的DIMM的外部端子輸入的數(shù)據(jù)，確定上述DIMM中成為挽救對(duì)象的DRAM疊層封裝。
本發(fā)明是一種半導(dǎo)體制造方法，它具有在封裝內(nèi)安裝層疊的多個(gè)DRAM和接口芯片來制造DRAM疊層封裝的第1制造工序；在該第1制造工序中所制造的DRAM疊層封裝的狀態(tài)下，把封裝外部端子連接到試驗(yàn)裝置來進(jìn)行經(jīng)由了上述接口芯片的上述DRAM的動(dòng)作試驗(yàn)以及進(jìn)行經(jīng)由了上述接口芯片的上述DRAM的挽救試驗(yàn)的第1試驗(yàn)工序；在基板上安裝多個(gè)在上述第1制造工序中所制造的DRAM疊層封裝來制造DIMM的第2制造工序；以及在該第2制造工序中所制造的DIMM的狀態(tài)下把DIMM外部端子連接到試驗(yàn)裝置來對(duì)各DRAM疊層封裝進(jìn)行DRAM的動(dòng)作試驗(yàn)和挽救試驗(yàn)的第2試驗(yàn)工序。
根據(jù)本發(fā)明，可以獲得以下全部的效果。
(1)可以試驗(yàn)和/或挽救DRAM疊層封裝。
(2)可以試驗(yàn)和/或挽救在基板上裝有多個(gè)DRAM疊層封裝的DIMM。
(3)可以通過功能測(cè)試來確認(rèn)接口芯片和DRAM間的地址、指令和數(shù)據(jù)信號(hào)線的連接。
(4)即使在DRAM疊層封裝的試驗(yàn)中也可以使用同一裝置進(jìn)行篩選檢查和挽救處理。
(5)即使在基板上裝有DRAM疊層封裝的試驗(yàn)中也可以使用同一裝置進(jìn)行篩選檢查和挽救處理。
(6)通過封裝后進(jìn)行挽救處理，能夠防止DRAM疊層封裝中成品率的下降，可以降低DRAM疊層封裝的產(chǎn)品價(jià)格。
(7)通過在DIMM組裝后進(jìn)行挽救處理，即使在基板上裝有多個(gè)DRAM疊層封裝的DIMM中也可以防止成品率的下降，可以降低DIMM的產(chǎn)品價(jià)格。


圖1是表示本發(fā)明的DRAM疊層封裝例如為4層疊層封裝的測(cè)試結(jié)構(gòu)的概略結(jié)構(gòu)圖；圖2表示本發(fā)明的通過功能測(cè)試的連接試驗(yàn)方法的第1實(shí)施例，(a)表示數(shù)據(jù)比特的連接試驗(yàn)方法，(b)是表示地址比特的連接試驗(yàn)方法；圖3表示本發(fā)明的通過功能測(cè)試的連接試驗(yàn)方法的第2實(shí)施例，(a)表示指令比特(/RAS、/CAS、/WE)的連接試驗(yàn)方法，(b)是表示指令比特(/CS)和時(shí)鐘地址(CKE)的連接試驗(yàn)方法；圖4表示本發(fā)明的通過功能測(cè)試的連接試驗(yàn)方法的第3實(shí)施例，表示時(shí)鐘(/CLK)和控制(/DQS、RDQS、/RDQS)的連接試驗(yàn)方法；圖5表示本發(fā)明的DRAM疊層封裝中的接口芯片結(jié)構(gòu)的一個(gè)實(shí)施方式；圖6表示本發(fā)明的測(cè)試電路的控制方法的第1實(shí)施例，(a)表示測(cè)試電路啟動(dòng)的測(cè)試模式，(b)是表示測(cè)試電路結(jié)束的測(cè)試模式；
圖7是表示作為按照本發(fā)明測(cè)試電路控制方法的第2實(shí)施例的試驗(yàn)格式裝入測(cè)試模式圖；圖8是表示本發(fā)明的測(cè)試電路的控制方法的第3實(shí)施例，(a)表示測(cè)試啟動(dòng)的測(cè)試模式，(b)表示測(cè)試結(jié)束的測(cè)試模式；圖9表示本發(fā)明的作為測(cè)試電路控制方法的第4實(shí)施例的結(jié)果回收的測(cè)試模式；圖10表示本發(fā)明的挽救實(shí)施時(shí)的測(cè)試電路的控制方法的第1實(shí)施例，(a)表示挽救開始的測(cè)試模式，(b)是表示挽救處理的測(cè)試模式；圖11是表示作為按照本發(fā)明挽救實(shí)施時(shí)測(cè)試電路控制方法第2實(shí)施例的CS設(shè)定的測(cè)試模式圖；圖12表示本發(fā)明的DIMM的試驗(yàn)以及挽救的結(jié)構(gòu)的一個(gè)實(shí)施方式；圖13表示本發(fā)明的DRAM和DIMM的試驗(yàn)流程以及半導(dǎo)體制造方法的一個(gè)實(shí)施方式；圖14表示本發(fā)明用于控制測(cè)試電路的測(cè)試模式向數(shù)據(jù)表的記載例子。
具體實(shí)施例方式
使用附圖，對(duì)發(fā)明的DRAM疊層封裝、DRAM疊層封裝的試驗(yàn)方法、在基板上裝有多個(gè)DRAM疊層封裝的DIMM(Dual in-line Memory Module)、DIMM的試驗(yàn)方法以及半導(dǎo)體制造方法的實(shí)施方式進(jìn)行說明。
(第1實(shí)施方式)對(duì)作為本發(fā)明第1實(shí)施方式的DRAM疊層封裝的試驗(yàn)方法進(jìn)行說明。
首先，使用圖1～圖4對(duì)作為本發(fā)明第1實(shí)施方式的、對(duì)DRAM疊層封裝內(nèi)的接口芯片與DRAM間的地址、指令和數(shù)據(jù)信號(hào)線的連接(連接格式)進(jìn)行試驗(yàn)的功能測(cè)試的試驗(yàn)方法進(jìn)行說明。
圖1表示例如設(shè)DRAM疊層封裝3為4層疊層封裝的測(cè)試結(jié)構(gòu)的概略結(jié)構(gòu)。本發(fā)明的DRAM疊層封裝3是把層疊的多個(gè)DRAM4和用于使從連接試驗(yàn)裝置1的外部端子所連接的芯片成為一個(gè)芯片的接口芯片2安裝到一個(gè)封裝內(nèi)而構(gòu)成的。而且，把試驗(yàn)裝置1連接到DRAM疊層封裝(例如4層疊層封裝)3的地址、指令和數(shù)據(jù)輸入輸出用外部端子51～56上，并把用于對(duì)試驗(yàn)裝置1已施加給該封裝的外部端子51～56的DRAM進(jìn)行試驗(yàn)的試驗(yàn)格式從接口芯片2施加給封裝內(nèi)的DRAM4，通過在比較器57中對(duì)來自該DRAM4的響應(yīng)信號(hào)和上述試驗(yàn)格式的期望值進(jìn)行比較，對(duì)封裝內(nèi)的接口芯片2與DRAM4間的地址、指令和數(shù)據(jù)信號(hào)線的連接(連接格式)進(jìn)行試驗(yàn)。此時(shí)，因?yàn)閷?duì)接口芯片2與DRAM4之間的連接進(jìn)行試驗(yàn)，所以在低速動(dòng)作下只要能確認(rèn)就可以了。
下面，使用圖2～圖4對(duì)連接試驗(yàn)方法的第1～第3實(shí)施例進(jìn)行說明。
圖2是在本發(fā)明的半導(dǎo)體試驗(yàn)裝置中所使用的功能測(cè)試的連接試驗(yàn)方法的第1實(shí)施例，(a)表示數(shù)據(jù)比特的連接試驗(yàn)方法，(b)表示地址比特的連接試驗(yàn)方法。
數(shù)據(jù)比特連接試驗(yàn)在地址X0寫入數(shù)據(jù)H′00(16進(jìn)制)，并讀出地址X0。接著，在地址X0寫入數(shù)據(jù)H′01(16進(jìn)制)，并讀出地址X0。之后，在地址X0寫入按順序使數(shù)據(jù)比特進(jìn)行了移位的值，并讀出地址X0。如果數(shù)據(jù)到達(dá)了H′80(16進(jìn)制) (數(shù)據(jù)的比特寬度)，使數(shù)據(jù)反轉(zhuǎn)并重復(fù)與上述相同的順序。通過將這樣的試驗(yàn)格式從試驗(yàn)裝置1施加到封裝的外部端子51、53上，經(jīng)由接口芯片2施加給封裝內(nèi)的DRAM，在比較器57對(duì)來自該DRAM4的響應(yīng)信號(hào)(讀出地址X0)和期望值(H′00～H′80)進(jìn)行比較，已一致時(shí)判斷為連接OK，在不一致時(shí)判斷為連接NG。
地址比特的連接試驗(yàn)在地址X0寫入數(shù)據(jù)H′00(16進(jìn)制)，在除地址X0以外寫入數(shù)據(jù)H′FF(16進(jìn)制)，讀出地址X0。接著，在地址X1寫入數(shù)據(jù)H′00(16進(jìn)制)，在除地址X1以外寫入數(shù)據(jù)H′FF(16進(jìn)制)，讀出地址X1。以后，重復(fù)與上述相同的順序直到X2～Xn為止。通過將這樣的試驗(yàn)格式從試驗(yàn)裝置1施加到封裝的外部端子51、53上，經(jīng)過接口芯片2施加給封裝內(nèi)的DRAM，在比較器57對(duì)來自該封裝內(nèi)的DRAM4的響應(yīng)信號(hào)(讀出地址Xt＝X0～Xn)和期望值(H′00)進(jìn)行比較，在已一致時(shí)判斷為連接OK，在不一致時(shí)判斷為連接NG。
圖3是在本發(fā)明的半導(dǎo)體試驗(yàn)裝置中所使用的功能測(cè)試的連接試驗(yàn)方法的第2實(shí)施例，(a)表示指令比特(/RAS、/CAS、/WE)的連接試驗(yàn)方法，(b)表示指令比特(/CS)和時(shí)鐘地址(CKE)的連接試驗(yàn)方法。
指令比特(/RAS、/CAS、/WE)的連接試驗(yàn)在地址X0～Xmax寫入數(shù)據(jù)H′00(16進(jìn)制)，并讀出地址X0。接著，使數(shù)據(jù)反轉(zhuǎn)在地址X0～Xmax寫入反轉(zhuǎn)后的數(shù)據(jù)，讀出地址X0。通過將這樣的試驗(yàn)格式從試驗(yàn)裝置1施加到封裝的外部端子51～53上，經(jīng)由接口芯片2施加給封裝內(nèi)的DRAM，在比較器57對(duì)來自該封裝內(nèi)的DRAM4的響應(yīng)信號(hào)(讀出地址X0)和期望值(H′00)進(jìn)行比較，在已一致時(shí)判斷為連接OK，在不一致時(shí)判斷為連接NG，并將該判斷結(jié)果(判定結(jié)果)從接口芯片2輸出給試驗(yàn)裝置1。
指令比特(/CS)和時(shí)鐘地址(CKE)的連接試驗(yàn)在地址X0～Xmax寫入數(shù)據(jù)H′00(16進(jìn)制)，在地址X0～Xmax寫入數(shù)據(jù)H′FF(16進(jìn)制)。接著，讀出地址X0。然后，使數(shù)據(jù)反轉(zhuǎn)，并重復(fù)與上述相同的順序。通過將這樣的試驗(yàn)格式從試驗(yàn)裝置1施加給封裝的外部端子51～54，經(jīng)由接口芯片2施加給封裝內(nèi)的DRAM，在比較器57對(duì)來自該封裝內(nèi)的DRAM4的響應(yīng)信號(hào)(讀出地址X0)和期望值(H′00)進(jìn)行比較，在已一致時(shí)判斷為連接OK，在不一致時(shí)判斷為連接NG。指令比特連接試驗(yàn)基本上可以通過其他測(cè)試中的控制(ACTV、NOP、READ、WRITE等)發(fā)揮功能來進(jìn)行連接的確認(rèn)。
圖4是在本發(fā)明的半導(dǎo)體試驗(yàn)裝置中所使用的功能測(cè)試的連接試驗(yàn)方法的第3實(shí)施例，表示時(shí)鐘(/CLK)和DQ控制(/DQS、RDQS、/RDQS)的連接試驗(yàn)方法。
時(shí)鐘(/CLK)和DQ控制(/DQS、RDQS、/RDQS)的連接試驗(yàn)在地址X0對(duì)每個(gè)脈沖串，分別在脈沖串1寫入H′00(16進(jìn)制)、在脈沖串2寫入H′FF(16進(jìn)制)、在脈沖串3寫入H′00、在脈沖串4寫入H′FF(16進(jìn)制)的數(shù)據(jù)，并讀出地址X0。然后，使數(shù)據(jù)反轉(zhuǎn)，并重復(fù)與上述相同的順序。如此，通過把對(duì)數(shù)據(jù)進(jìn)行了高速切換的定時(shí)嚴(yán)格的格式從試驗(yàn)裝置1施加到外部端子51～54上，經(jīng)過接口芯片2施加給封裝內(nèi)的DRAM，在比較器57對(duì)來自該封裝內(nèi)的DRAM4的響應(yīng)信號(hào)(讀出地址X0)和期望值(H′00)進(jìn)行比較，在已一致時(shí)判斷為連接OK，在不一致時(shí)判斷為連接NG。
按照以上方法，可以進(jìn)行通過功能測(cè)試的接口芯片2與多個(gè)DRAM4之間的地址、指令和數(shù)據(jù)信號(hào)線的連接試驗(yàn)(試驗(yàn)連接格式)。
其次，使用圖5～圖9對(duì)經(jīng)由接口芯片2的DRAM疊層封裝(例如4層疊層封裝)的試驗(yàn)方法的一個(gè)實(shí)施例進(jìn)行具體地說明。
圖5是表示本發(fā)明的1Gbps以下的高速DRAM疊層封裝的試驗(yàn)和/或挽救中不可缺少的接口芯片2的結(jié)構(gòu)的一個(gè)實(shí)施方式。本發(fā)明的接口芯片2的結(jié)構(gòu)為，具有對(duì)來自封裝外部端子51的地址比特的一部分(A15、A14)進(jìn)行譯碼來生成芯片選擇信號(hào)的CS生成電路5；測(cè)試電路8；以及根據(jù)來自設(shè)置于該測(cè)試電路8內(nèi)的測(cè)試模式檢測(cè)電路22的測(cè)試電路啟動(dòng)命令23或測(cè)試電路結(jié)束命令24，切換來自封裝外部端子51～56的地址、指令以及數(shù)據(jù)輸入輸出和來自測(cè)試電路8的地址、指令以及數(shù)據(jù)輸入輸出的路徑的切換部6。上述測(cè)試電路8具有根據(jù)來自封裝外部端子51、52的地址(A13-A0)、指令(/CS、/RAS、/CAS、/WE)檢測(cè)測(cè)試模式的測(cè)試模式檢測(cè)電路22；根據(jù)來自CS生成電路5的芯片選擇信號(hào)和來自測(cè)試模式檢測(cè)電路22的CS設(shè)定命令31，控制DRAM的芯片選擇的芯片選擇電路19；根據(jù)來自上述測(cè)試模式檢測(cè)電路22的測(cè)試開始命令26，控制測(cè)試開始的測(cè)試開始控制部13；根據(jù)來自上述測(cè)試模式檢測(cè)電路22的測(cè)試結(jié)束命令25，控制測(cè)試結(jié)束的測(cè)試結(jié)束控制部12；根據(jù)來自上述測(cè)試模式檢測(cè)電路22的試驗(yàn)格式載入命令27，控制向指令存儲(chǔ)器11寫入與來自試驗(yàn)裝置1的地址、指令對(duì)應(yīng)的試驗(yàn)格式(數(shù)據(jù))的格式控制部14；生成用于試驗(yàn)DRAM4的試驗(yàn)格式，并施加給(給予)DRAM4的算法格式生成器10；比較來自DRAM4的響應(yīng)信號(hào)和與試驗(yàn)格式相對(duì)應(yīng)的期望值的比較器18；在比較結(jié)果不一致時(shí)，存儲(chǔ)失效地址的失效地址存儲(chǔ)器17；根據(jù)來自測(cè)試結(jié)束控制部12的測(cè)試結(jié)束命令24和來自測(cè)試模式檢測(cè)電路22的結(jié)果回收命令29，把來自失效地址分析部16的失效地址和判定結(jié)果通過數(shù)據(jù)信號(hào)經(jīng)由封裝外部端子53輸出給試驗(yàn)裝置1的結(jié)果輸出部9。
下面，對(duì)接口芯片2的結(jié)構(gòu)和作用進(jìn)行說明。即，在試驗(yàn)DRAM4時(shí)，首先以使用了地址、指令的測(cè)試模式進(jìn)行測(cè)試電路啟動(dòng)23，測(cè)試模式檢測(cè)電路22識(shí)別該測(cè)試模式，將切換部6切換到測(cè)試電路一側(cè)。之后，以使用了地址、指令的測(cè)試模式進(jìn)行試驗(yàn)格式載入27，測(cè)試模式檢測(cè)電路22識(shí)別該測(cè)試模式，通過格式控制部14的控制，把從試驗(yàn)裝置1輸入的試驗(yàn)格式寫入指令存儲(chǔ)器11。之后，以使用了地址、指令的測(cè)試模式進(jìn)行測(cè)試開始26，檢測(cè)電路22識(shí)別該測(cè)試模式，通過測(cè)試開始控制部13的控制開始測(cè)試。試驗(yàn)格式由用于寫入、讀出對(duì)應(yīng)試驗(yàn)順序的規(guī)則的地址和在DRAM4中寫入的試驗(yàn)數(shù)據(jù)的控制信號(hào)構(gòu)成，從算法格式生成器10施加給DRAM4。首先，對(duì)任意的一個(gè)地址一起施加‘1’或‘0’的數(shù)據(jù)和寫入控制信號(hào)來進(jìn)行向DRAM4的寫入，然后，當(dāng)從進(jìn)行了寫入的一個(gè)地址施加讀出控制信號(hào)(讀指令)時(shí)，從DRAM4輸出數(shù)據(jù)(響應(yīng)信號(hào))，因此讀出該數(shù)據(jù)(響應(yīng)信號(hào))由比較器18與先前進(jìn)行了寫入的數(shù)據(jù)(期望值)進(jìn)行比較，判定一致或者不一致。對(duì)DRAM4的全部地址進(jìn)行比較，判定DRAM4是不是良好(一致/不一致)。按照以上方法，就可以進(jìn)行經(jīng)由接口芯片2的4層疊層封裝的試驗(yàn)。
測(cè)試結(jié)束25以使用了地址、指令的測(cè)試模式來執(zhí)行，測(cè)試模式檢測(cè)電路22識(shí)別該測(cè)試模式，測(cè)試結(jié)束控制部12通過測(cè)試模式投入以某恒定的間隔監(jiān)控指令存儲(chǔ)器11，若檢測(cè)到測(cè)試結(jié)束擇將其傳送給結(jié)果輸出部9，結(jié)果輸出部9通過數(shù)據(jù)線輸輸出給封裝外部端子53。測(cè)試電路的結(jié)束24以使用了地址、指令的測(cè)試模式來執(zhí)行，測(cè)試模式檢測(cè)電路22識(shí)別該測(cè)試模式，并將切換部6切換到封裝外部端子一側(cè)。
結(jié)果回收29以使用了地址、指令的測(cè)試模式來執(zhí)行，測(cè)試模式檢測(cè)電路22識(shí)別該測(cè)試模式，把存入失效地址存儲(chǔ)器17內(nèi)的失效地址和判定結(jié)果傳送給結(jié)果輸出部9，結(jié)果輸出部9通過數(shù)據(jù)線輸出給封裝外部端子53。通過以上的結(jié)構(gòu)和作用，可以進(jìn)行經(jīng)由接口芯片2的DRAM疊層封裝3的試驗(yàn)。
然后，使用圖6～圖9對(duì)測(cè)試電路8的控制方法進(jìn)行說明。
圖6表示測(cè)試電路8的控制方法的第1實(shí)施例，(a)是表示測(cè)試電路的啟動(dòng)23的測(cè)試模式，(b)是表示測(cè)試電路的結(jié)束24的測(cè)試模式。
測(cè)試電路的啟動(dòng)23以使用了地址、指令的測(cè)試模式來執(zhí)行。設(shè)MRS(Mode Resister Set)指令時(shí)的地址為意味著測(cè)試電路的啟動(dòng)的例如(OFF)H。追加該地址作為新的測(cè)試模式碼(例如(OFF)H)。測(cè)試模式檢測(cè)電路22從地址和指令中識(shí)別是測(cè)試電路的啟動(dòng)，進(jìn)行測(cè)試電路8的控制。通過該測(cè)試模式投入，切換部6切換到測(cè)試電路一側(cè)。
測(cè)試電路的結(jié)束24以使用了地址、指令的測(cè)試模式來執(zhí)行。設(shè)MRS指令時(shí)的地址為意味著測(cè)試電路的結(jié)束的地址，例如設(shè)地址A7為‘0’。根據(jù)地址和指令，測(cè)試模式檢測(cè)電路22識(shí)別是測(cè)試電路的結(jié)束，進(jìn)行測(cè)試電路8的控制。由于該測(cè)試模式投入，切換部6切換到封裝外部端子一側(cè)。
圖7表示測(cè)試電路8控制方法的第2實(shí)施例，是表示向測(cè)試電路8的試驗(yàn)格式載入27的測(cè)試模式。向測(cè)試電路8的試驗(yàn)格式載入27以使用了地址、指令和數(shù)據(jù)的測(cè)試模式來執(zhí)行。設(shè)MRS指令時(shí)的地址為意味著測(cè)試電路8的指令存儲(chǔ)器地址設(shè)定的例如(0FE)H。將下一個(gè)MRS指令時(shí)的地址向測(cè)試電路8的指令存儲(chǔ)器11寫入數(shù)據(jù)(試驗(yàn)格式)，設(shè)為意味著增加地址的(0FD)H。向指令存儲(chǔ)器11寫入的數(shù)據(jù)使用此時(shí)來自試驗(yàn)裝置1的數(shù)據(jù)(DQ0～DQ7)來執(zhí)行。追加該地址作為新的測(cè)試模式碼(例如(0FE)H、(0FD)H)。測(cè)試模式檢測(cè)電路22從地址和指令中識(shí)別是向測(cè)試電路的試驗(yàn)格式的載入，進(jìn)行測(cè)試電路8的格式控制部14的控制。由于該測(cè)試模式投入，把試驗(yàn)格式寫入到指令存儲(chǔ)器內(nèi)。
圖8表示測(cè)試電路8的控制方法的第3實(shí)施例，(a)是表示測(cè)試開始26的測(cè)試模式，(b)是表示測(cè)試結(jié)束25的測(cè)試模式。
測(cè)試開始26以使用了地址、指令的測(cè)試模式來執(zhí)行。設(shè)MRS(ModeResister Set)指令時(shí)的地址為意味著測(cè)試開始的例如(0FC)H。追加該地址作為新的測(cè)試模式碼(例如(0FC)H)。測(cè)試模式檢測(cè)電路22從地址和指令中識(shí)別是測(cè)試開始，進(jìn)行測(cè)試電路8的測(cè)試開始控制部13的控制。由于該測(cè)試模式投入，測(cè)試開始控制部13使測(cè)試開始。
測(cè)試結(jié)束25以使用了地址、指令的測(cè)試模式來執(zhí)行。設(shè)MRS指令時(shí)的地址為意味著測(cè)試結(jié)束的例如(0FB)H。按某個(gè)恒定的間隔進(jìn)行該地址和指令。追加該地址作為新的測(cè)試模式碼(例如(0FB)H)。測(cè)試模式檢測(cè)電路22從地址和指令中識(shí)別是測(cè)試結(jié)束，進(jìn)行測(cè)試電路8的測(cè)試結(jié)束控制部12的控制。由于該測(cè)試模式投入，測(cè)試結(jié)束控制部12按測(cè)試模式所決定的間隔監(jiān)控指令存儲(chǔ)器11，檢測(cè)測(cè)試結(jié)束，并輸出給結(jié)果輸出部9。
圖9表示測(cè)試電路8的控制方法的第4實(shí)施例，是表示結(jié)果回收29的測(cè)試模式。結(jié)果回收29以使用了地址和指令的測(cè)試模式來進(jìn)行。設(shè)MRS指令時(shí)的地址為意味著結(jié)果回收的例如(0FA)H。追加該地址作為新的測(cè)試模式碼(例如(0FA)H)。測(cè)試模式檢測(cè)電路22從地址和指令中識(shí)別是結(jié)果回收，進(jìn)行測(cè)試電路8的失效地址分析部16的控制。由于該測(cè)試模式投入，失效地址分析部16把失效地址和判定結(jié)果輸出給結(jié)果輸出部9。
然后，使用圖5、圖10和圖11對(duì)作為本發(fā)明第1實(shí)施例的，經(jīng)由接口芯片2的DRAM疊層封裝的挽救方法進(jìn)行說明。
如圖5所示，在本發(fā)明的接口芯片2，作為與DRAM疊層封裝的挽救方法有關(guān)的結(jié)構(gòu)，進(jìn)一步具有在比較器18的比較結(jié)果為不一致時(shí)存儲(chǔ)失效地址的失效地址存儲(chǔ)器17；根據(jù)來自測(cè)試模式檢測(cè)電路22的挽救處理命令30分析存入失效地址存儲(chǔ)器的失效地址來計(jì)算挽救地址的失效地址分析部16；把應(yīng)挽救的地址插入試驗(yàn)格式(挽救格式)來施加給DRAM4的挽救地址插入部32；根據(jù)來自CS生成電路5的芯片選擇信號(hào)和來自測(cè)試模式檢測(cè)電路22的CS設(shè)定命令31，對(duì)施加挽救格式的芯片選擇進(jìn)行控制的芯片選擇電路19；對(duì)從算法格式生成器10的挽救地址插入部32得到的挽救格式的地址、指令的輸出進(jìn)行控制的輸出使能電路20；對(duì)由算法格式生成器10生成得到的挽救格式的數(shù)據(jù)輸出進(jìn)行控制的挽救使能電路21；以及根據(jù)來自測(cè)試模式檢測(cè)電路22的挽救開始命令28，為了能夠?qū)⒂伤惴ǜ袷缴善?0所生成的挽救格式施加到DRAM內(nèi)，對(duì)芯片選擇電路19、輸出使能電路20、和挽救使能電路21進(jìn)行控制的挽救控制部15。
下面，對(duì)這種構(gòu)成和作用進(jìn)行說明。
試驗(yàn)以及挽救DRAM4時(shí)，首先，以使用了地址、指令的測(cè)試模式進(jìn)行測(cè)試電路啟動(dòng)23，測(cè)試模式檢測(cè)電路22識(shí)別該測(cè)試模式，并將切換部6切換到測(cè)試電路一側(cè)。然后，以使用了地址、指令的測(cè)試模式進(jìn)行試驗(yàn)格式載入27，測(cè)試模式檢測(cè)電路22識(shí)別該測(cè)試模式，并通過格式控制部14的控制把試驗(yàn)格式寫入到指令存儲(chǔ)器11內(nèi)。而后，以使用了地址、指令的測(cè)試模式進(jìn)行測(cè)試開始26，測(cè)試模式檢測(cè)電路22識(shí)別該測(cè)試模式，通過測(cè)試開始控制部13的控制開始測(cè)試。然后，根據(jù)用于寫入·讀出與試驗(yàn)順序?qū)?yīng)的規(guī)則的地址和在DRAM4中寫入的試驗(yàn)數(shù)據(jù)的控制信號(hào)，從算法圖像生成器11對(duì)DRAM4施加試驗(yàn)格式。首先，對(duì)任意一個(gè)地址一起施加‘1’或‘0’和寫入控制信號(hào)(寫指令)來進(jìn)行向DRAM4的寫入，然后，當(dāng)從已進(jìn)行了寫入的一個(gè)地址施加讀出控制信號(hào)(讀指令)時(shí)，從DRAM4輸出數(shù)據(jù)(響應(yīng)信號(hào))，所以讀出該數(shù)據(jù)(響應(yīng)信號(hào))使用比較器18與之前已進(jìn)行了寫入的數(shù)據(jù)(期望值)進(jìn)行比較來判定一致或不一致。對(duì)DRAM4的全部地址進(jìn)行該判定，來判定DRAM4是否良好(一致/不一致)。
這里，在即使存在一個(gè)不一致的地址的情況下，通常，DRAM4被判定為不合格品，但在為了防止成品率降低而進(jìn)行挽救處理的情況下，把已失效的地址值存入失效地址存儲(chǔ)器17。在以該失效了的地址值為基礎(chǔ)進(jìn)行的挽救中，以使用了地址、指令的測(cè)試模式執(zhí)行挽救處理命令30，測(cè)試模式檢測(cè)電路22識(shí)別該測(cè)試模式，并把挽救處理命令30發(fā)送到失效地址分析部16，失效地址分析部16以已失效的地址值為基礎(chǔ)計(jì)算實(shí)際上應(yīng)該進(jìn)行挽救的地址以及與從DRAM4讀出的挽救信息(把缺陷單元切換成冗余單元而能夠挽救的信息)進(jìn)行比較來判定可否挽救。算法格式生成器10根據(jù)由失效地址分析部16輸出的可否挽救判定結(jié)果和挽救地址，生成施加給DRAM4的挽救格式，并通過挽救地址插入部32將應(yīng)挽救的地址插入試驗(yàn)格式(挽救格式)內(nèi)。挽救開始28以使用了地址、指令的測(cè)試模式來進(jìn)行，測(cè)試模式檢測(cè)電路22識(shí)別該測(cè)試模式，并把挽救開始命令28發(fā)送給挽救控制部15。挽救控制部15根據(jù)來自算法格式生成器10的挽救控制信號(hào)和來自測(cè)試模式檢測(cè)電路22的挽救開始命令28，判斷是否對(duì)DRAM4施加挽救格式。在施加該挽救格式的情況下，從芯片選擇電路19、輸出使能電路20、挽救使能電路21分別輸出芯片選擇信號(hào)、地址和指令、以及數(shù)據(jù)來施加給DRAM4。
然后，對(duì)挽救信息的讀出和挽救進(jìn)行說明。在挽救信息的讀出中，首先，根據(jù)由地址A15、A14得到的芯片選擇信號(hào)，選擇4層疊層封裝3內(nèi)的一個(gè)DRAM。其次，從試驗(yàn)裝置1經(jīng)由接口芯片2對(duì)DRAM4施加用于進(jìn)入測(cè)試模式的格式。DRAM4在被施加了測(cè)試模式進(jìn)入格式時(shí)使挽救電路(圖未示出)活化，切換部6切換為測(cè)試模式。然后，當(dāng)從輸出使能電路20施加用于讀出挽救信息的指令時(shí)，從DRAM4輸出挽救信息。對(duì)DRAM疊層封裝3內(nèi)的4個(gè)DRAM4全都進(jìn)行上述處理，失效地址分析部16進(jìn)行4個(gè)DRAM4可否挽救的判定處理。
挽救首先從DRAM疊層封裝(4層疊層封裝)3內(nèi)的DRAM根據(jù)由地址A15、A14得到的芯片選擇信號(hào)，選擇挽救對(duì)象的DRAM。然后，從試驗(yàn)裝置1經(jīng)由接口芯片2對(duì)DRAM4施加用于進(jìn)入測(cè)試模式的格式。DRAM4在被施加測(cè)試模式進(jìn)入格式時(shí)，就使挽救電路(圖未示出)活化，并由切換部6切換為測(cè)試模式。然后，當(dāng)從算法格式生成器10經(jīng)由輸出使能電路20把挽救的地址與進(jìn)行挽救的指令一起施加時(shí)，通過DRAM4內(nèi)置的挽救電路(圖未示出)把缺陷單元置換成冗余單元來進(jìn)行挽救。
測(cè)試結(jié)束25以使用了地址、指令的測(cè)試模式來進(jìn)行，測(cè)試模式檢測(cè)電路22識(shí)別該測(cè)試模式，測(cè)試結(jié)束控制部12通過測(cè)試模式投入以某個(gè)恒定的間隔監(jiān)控指令存儲(chǔ)器11，如果檢測(cè)到測(cè)試結(jié)束則將其傳送給結(jié)果輸出部9，結(jié)果輸出部9使用數(shù)據(jù)線輸出給封裝外部端子。測(cè)試電路結(jié)束24以使用了地址、指令的測(cè)試模式來進(jìn)行，測(cè)試模式檢測(cè)電路22識(shí)別該測(cè)試模式，并且將切換部6切換為封裝外部端子一側(cè)。
通過以上的結(jié)構(gòu)，可以經(jīng)由接口芯片2挽救DRAM疊層封裝3。
然后，使用圖10、圖11對(duì)進(jìn)行挽救時(shí)的測(cè)試電路的控制方法進(jìn)行說明。
圖10表示進(jìn)行挽救時(shí)的測(cè)試電路的控制方法的第1實(shí)施例，(a)是表示挽救開始28的測(cè)試模式，(b)是表示挽救處理30的測(cè)試模式。
挽救開始28以使用了地址、指令的測(cè)試模式來進(jìn)行。設(shè)MRS指令時(shí)的地址為意味著挽救開始的例如(0F9)H。追加該地址作為新的測(cè)試模式碼(例如(0F9)H)。測(cè)試模式檢測(cè)電路22從地址和指令中識(shí)別是挽救開始28，進(jìn)行測(cè)試電路8的控制。通過該測(cè)試模式投入，挽救控制部15對(duì)芯片選擇電路19、輸出使能電路20和挽救使能電路21進(jìn)行控制。
挽救處理30以使用了地址、指令的測(cè)試模式來進(jìn)行。設(shè)MRS指令時(shí)的地址為意味著挽救處理的例如(0F8)H。追加該地址作為新的測(cè)試模式碼(例如(0F8)H)。測(cè)試模式檢測(cè)電路22從地址和指令中識(shí)別是挽救處理，進(jìn)行測(cè)試電路8的控制。通過該測(cè)試模式投入，失效地址分析部16以已失效的地址值為基礎(chǔ)計(jì)算實(shí)際應(yīng)該進(jìn)行挽救的地址，并將該算出的實(shí)際應(yīng)該挽救的地址信息與從DRAM讀出的挽救信息進(jìn)行比較來判定可否進(jìn)行挽救。
圖11表示進(jìn)行挽救時(shí)的測(cè)試電路控制方法的第2實(shí)施例，是表示CS設(shè)定31的測(cè)試模式。CS設(shè)定31以使用了地址、指令的測(cè)試模式來進(jìn)行。設(shè)MRS指令時(shí)的地址為意味著CS設(shè)定的例如(0F7)H。追加該地址作為新的測(cè)試模式碼(例如(0F7)H)。測(cè)試模式檢測(cè)電路22從地址和指令中識(shí)別是CS設(shè)定31，進(jìn)行測(cè)試電路8的芯片選擇電路19的控制。通過該測(cè)試模式投入，可以選擇全部的CS0～CS3。
如此，通過有效利用CS設(shè)定測(cè)試模式，也可以一并挽救DRAM疊層封裝3內(nèi)的全部DRAM4。
(第2實(shí)施方式)然后，對(duì)本發(fā)明第2實(shí)施例的在基板上安裝了多個(gè)DRAM疊層封裝的DIMM(Dual in-line Memory Module)的試驗(yàn)方法進(jìn)行說明。
首先，使用圖5和圖2對(duì)本發(fā)明第2實(shí)施方式的DIMM的試驗(yàn)方法進(jìn)行說明。
圖12表示在基板上裝有多個(gè)DRAM疊層封裝的DIMM100的試驗(yàn)結(jié)構(gòu)一個(gè)實(shí)施方式。本發(fā)明第2實(shí)施方式的DIMM100的結(jié)構(gòu)為在多個(gè)基板101上裝有在圖5所示的第1實(shí)施方式中構(gòu)成的DRAM疊層封裝3。在試驗(yàn)DIMM100的第2實(shí)施方式中，與第1實(shí)施方式的不同點(diǎn)在于從試驗(yàn)裝置1看時(shí)的連接形態(tài)如圖12所示，地址、指令、存儲(chǔ)體、時(shí)鐘、DQ控制在全部的DRAM疊層封裝3中是共通的，數(shù)據(jù)對(duì)于每個(gè)DRAM疊層封裝通過每8比特來區(qū)別。結(jié)果，能夠與第1實(shí)施方式相同地對(duì)在基板101上裝有多個(gè)DRAM疊層封裝3的DIMM100進(jìn)行試驗(yàn)。
然后，使用圖5和圖12對(duì)作為本發(fā)明第2實(shí)施方式的，在基板上裝有多個(gè)DRAM疊層封裝的DIMM的挽救方法進(jìn)行說明。
圖12表示在基板上裝有多個(gè)DRAM疊層封裝的DIMM的挽救結(jié)構(gòu)的一實(shí)施方式。作為本發(fā)明第2實(shí)施方式的DIMM100的結(jié)構(gòu)為在多個(gè)基板101上裝有在圖5所示的第1實(shí)施方式中構(gòu)成的DRAM疊層封裝3。在試驗(yàn)以及挽救DIMM100的第2實(shí)施方式中，與第1實(shí)施方式的不同點(diǎn)在于從試驗(yàn)裝置1看時(shí)的連接形態(tài)如圖12所示，地址、指令、存儲(chǔ)體、時(shí)鐘、DQ控制在全部DRAM疊層封裝3中是共通的，數(shù)據(jù)對(duì)于每個(gè)DRAM疊層封裝通過每8比特來區(qū)別，而且，應(yīng)挽救的地址因?yàn)镈IMM上的例如32個(gè)DRAM每個(gè)都不同，所以例如為了從32個(gè)中判別一個(gè)DRAM，使用地址A15、A14進(jìn)行DRAM疊層封裝(例如4層疊層封裝)3內(nèi)的DRAM的判別，根據(jù)對(duì)每個(gè)封裝例如按8比特劃分而不同的數(shù)據(jù)比特(DQ56～DQ63)對(duì)DRAM疊層封裝(例如4層疊層封裝1～8) (3)進(jìn)行判別。
然后，對(duì)DIMM100中挽救信息的讀出和挽救進(jìn)行說明。在來自試驗(yàn)裝置1的挽救信息的讀出中，首先根據(jù)由地址A15、A14得到的芯片選擇信號(hào)選擇DRAM疊層封裝3內(nèi)的一個(gè)DRAM4。然后，從DRAM外部施加用于進(jìn)入測(cè)試模式的格式。一個(gè)DRAM4在施加了測(cè)試模式進(jìn)入格式時(shí)，使挽救電路(圖未示出)活化，并由切換部6切換為測(cè)試模式。然后，當(dāng)從算法格式生成器10經(jīng)由輸出使能電路20施加用于讀出挽救信息的指令時(shí)，從一個(gè)DRAM4輸出挽救信息。由此，對(duì)每個(gè)DRAM疊層封裝3，失效地址分析部16把根據(jù)已失效的地址值計(jì)算出的實(shí)際上應(yīng)挽救的地址信息與從DRAM讀出的挽救信息進(jìn)行比較來進(jìn)行可否挽救的判定。其結(jié)果，可以對(duì)DIMM100內(nèi)全部32個(gè)DRAM進(jìn)行可否挽救判定處理。
挽救首先根據(jù)由地址A15、A14得到的芯片選擇信號(hào)選擇來自試驗(yàn)裝置1的DRAM疊層封裝3內(nèi)的DRAM4。然后，從DRAM外部施加用于進(jìn)入測(cè)試模式的格式。DRAM在施加了測(cè)試模式進(jìn)入格式時(shí)，使挽救電路活化，并由切換部6切換為測(cè)試模式。然后，當(dāng)一同施加挽救的地址和進(jìn)行挽救的指令時(shí)，通過在DRAM中內(nèi)置的挽救電路把缺陷單元置換成冗余單元來進(jìn)行挽救，但因?yàn)榈刂肪€是共同的，所以對(duì)全部的4層疊層封裝施加相同的地址。因此，具有以下的功能使用挽救控制部15監(jiān)控?cái)?shù)據(jù)，根據(jù)其值控制輸出使能電路20的選擇信號(hào)，將NOP指令插入不是挽救對(duì)象的DRAM中。例如，在DRAM疊層封裝3裝有挽救對(duì)象DRAM時(shí)，對(duì)數(shù)據(jù)比特DQ56～DQ63輸入‘1’。在DRAM疊層封裝3不是挽救對(duì)象時(shí)，向數(shù)據(jù)比特DQ0～DQ7輸入‘0’。施加這樣的挽救格式。使用挽救控制部15監(jiān)控?cái)?shù)據(jù)比特，在為‘1’時(shí)，因?yàn)槭┘油炀雀袷剑酝ㄟ^挽救控制部15的控制，輸出使能電路20選擇并施加用于進(jìn)行挽救的指令。此外，在‘0’時(shí)，由于不施加挽救格式，所以通過挽救控制部15的控制，輸出使能電路20選擇并施加NOP指令。通過以上方法，對(duì)于DIMM上的32個(gè)DRAM可以施加單獨(dú)的挽救地址。
此外，通過有效利用上述圖11的測(cè)試模式和數(shù)據(jù)監(jiān)控功能，也能一并挽救DIMM上的全部DRAM。
測(cè)試結(jié)束25以使用了地址和指令的測(cè)試模式來進(jìn)行，測(cè)試模式檢測(cè)電路22識(shí)別該測(cè)試模式，測(cè)試結(jié)束控制部12通過測(cè)試模式投入以恒定間隔監(jiān)控指令存儲(chǔ)器11，如果檢測(cè)到測(cè)試結(jié)束25擇將其傳送給結(jié)果輸出部9，結(jié)果輸出部9通過數(shù)據(jù)線經(jīng)由封裝外部端子53輸出給DIMM外部端子113。測(cè)試電路結(jié)束24以使用了地址和指令的測(cè)試模式來進(jìn)行，測(cè)試模式檢測(cè)電路22識(shí)別該測(cè)試模式，并將切換部6切換到封裝外部端子即DIMM外部端子一側(cè)。
通過以上的結(jié)構(gòu)，可以挽救DIMM100。
(第三實(shí)施方式)使用圖13對(duì)作為本發(fā)明第3實(shí)施方式的應(yīng)用半導(dǎo)體試驗(yàn)裝置的DRAM和DIMM的試驗(yàn)流程以及半導(dǎo)體制造方法進(jìn)行說明。DRAM和DIMM的試驗(yàn)工序?yàn)槭紫?，在前步工?S131)結(jié)束后進(jìn)行晶片狀態(tài)下的探針檢查(S132)，這里對(duì)有缺陷的DRAM進(jìn)行挽救處理(1)(S133)。之后，進(jìn)行接口芯片2和DRAM4的層疊(S134)，并進(jìn)行封裝(S135)，并使用本發(fā)明的試驗(yàn)裝置進(jìn)行篩選檢查(1)和挽救處理(2)(S136、S137)。之后，進(jìn)行疊層封裝的DIMM組裝(S138)，使用本發(fā)明的試驗(yàn)裝置進(jìn)行篩選檢查(2)和挽救處理(3)(S139、S140)。DRAM容量小時(shí)，在封裝后的篩選檢查中不一致的DRAM少，即使把不一致的DRAM作為不合格品予以廢棄對(duì)成品率也沒有影響，可是隨著DRAM大容量化在每一個(gè)DRAM芯片上產(chǎn)生缺陷的比例增大，所以由于大容量化制品成品率降低，DRAM的低價(jià)格變得困難。因此，使用本發(fā)明的半導(dǎo)體試驗(yàn)裝置進(jìn)行封裝(S135)后的篩選檢查(1)以及挽救處理(2)和DIMM組裝(S138)后的篩選檢查(2)以及挽救處理(3)，由此從篩選檢查開始可用同一裝置進(jìn)行挽救處理、挽救處理后的再篩選檢查，可以省去DRAM疊層封裝以及DIMM拆卸中的作業(yè)，可以降低DRAM價(jià)格。另外，S141表示印標(biāo)記工序，S142表示發(fā)貨工序。
圖14表示用于控制測(cè)試電路8的啟動(dòng)以及結(jié)束的測(cè)試模式的數(shù)據(jù)表的記載例子。
權(quán)利要求
1.一種DRAM疊層封裝試驗(yàn)方法，其特征在于，在層疊的多個(gè)DRAM和連接試驗(yàn)裝置的、用于至少輸入輸出地址、指令以及數(shù)據(jù)的外部端子之間設(shè)置接口芯片；將上述多個(gè)DRAM和上述接口芯片安裝到封裝內(nèi)；把試驗(yàn)裝置連接到上述封裝的上述地址、指令和數(shù)據(jù)輸入輸出用上述外部端子上；由上述試驗(yàn)裝置對(duì)上述封裝的上述外部端子施加用于試驗(yàn)上述DRAM的試驗(yàn)格式；通過比較判斷來自上述封裝內(nèi)的上述DRAM的響應(yīng)信號(hào)和期望值，對(duì)上述封裝內(nèi)的上述接口芯片與上述DRAM之間的上述地址信號(hào)線、上述指令信號(hào)線、以及上述數(shù)據(jù)信號(hào)線的連接進(jìn)行試驗(yàn)。
2.一種DRAM疊層封裝，其具備疊層后的多個(gè)DRAM、與試驗(yàn)裝置連接的至少把地址、指令和數(shù)據(jù)輸入輸出給該多個(gè)DRAM的外部端子、以及設(shè)于該多個(gè)DRAM與該外部端子之間的接口芯片，并且在封裝內(nèi)安裝上述多個(gè)DRAM和上述接口芯片，其特征在于，在上述接口芯片上具備測(cè)試電路，其具有根據(jù)從上述外部端子輸入的地址和指令檢測(cè)測(cè)試模式的測(cè)試模式檢測(cè)電路、生成用于試驗(yàn)上述多個(gè)DRAM的試驗(yàn)格式的算法格式生成部和獲得由該算法格式生成部所生成的試驗(yàn)格式來作為地址、指令和數(shù)據(jù)的輸入輸出的施加電路；和切換部，其根據(jù)來自上述測(cè)試電路的上述測(cè)試模式檢測(cè)電路的控制，對(duì)從上述外部端子輸入的地址、指令和數(shù)據(jù)的輸入輸出向上述多個(gè)DRAM的路徑和從上述測(cè)試電路的上述施加電路得到的地址、指令和數(shù)據(jù)的輸入輸出向上述多個(gè)DRAM的路徑進(jìn)行切換。
3.一種DRAM疊層封裝，其具備疊層后的多個(gè)DRAM、與試驗(yàn)裝置連接的至少把地址、指令和數(shù)據(jù)輸入輸出給該多個(gè)DRAM的外部端子、以及設(shè)于該多個(gè)DRAM與該外部端子之間的接口芯片，并且在封裝內(nèi)安裝上述多個(gè)DRAM和上述接口芯片，其特征在于，在上述接口芯片上具備生成用于試驗(yàn)上述多個(gè)DRAM的試驗(yàn)格式的算法格式生成部；對(duì)上述多個(gè)DRAM施加由該算法格式生成部生成的試驗(yàn)格式的施加電路；比較并判定來自上述多個(gè)DRAM的響應(yīng)信號(hào)與對(duì)應(yīng)上述試驗(yàn)格式的期望值的比較器；以及在該比較器的比較結(jié)果不一致時(shí)，存儲(chǔ)失效地址的失效地址存儲(chǔ)器。
4.根據(jù)權(quán)利要求3所述的DRAM疊層封裝，其特征在于，在上述測(cè)試電路中還具有失效地址分析部，分析存入上述失效地址存儲(chǔ)器的失效地址并計(jì)算出應(yīng)挽救地址；挽救地址插入部，把由該失效地址分析部計(jì)算出的應(yīng)挽救的地址插入到作為由上述算法格式生成部生成的挽救格式的上述試驗(yàn)格式中；以及芯片選擇電路，對(duì)該DRAM施加指定上述多個(gè)DRAM內(nèi)的挽救對(duì)象DRAM的芯片選擇信號(hào)。
5.一種DRAM疊層封裝，其具備疊層后的多個(gè)DRAM、與試驗(yàn)裝置連接的至少把地址、指令和數(shù)據(jù)輸入輸出給該多個(gè)DRAM的外部端子、以及設(shè)于該多個(gè)DRAM與該外部端子之間的接口芯片，并且在封裝內(nèi)安裝上述多個(gè)DRAM和上述接口芯片，其特征在于，在上述接口芯片上具備測(cè)試電路，其具有生成用于試驗(yàn)上述多個(gè)DRAM的試驗(yàn)格式的算法格式生成部；對(duì)上述多個(gè)DRAM施加由該算法格式生成部生成的試驗(yàn)格式的施加電路；比較并判定來自上述多個(gè)DRAM的響應(yīng)信號(hào)與對(duì)應(yīng)上述試驗(yàn)格式的期望值的比較器；以及在該比較器的比較結(jié)果不一致時(shí)，存儲(chǔ)失效地址的失效地址存儲(chǔ)器；分析存入該失效地址存儲(chǔ)器的失效地址來計(jì)算挽救地址的失效地址分析部；把由該失效地址分析部計(jì)算出的應(yīng)挽救的地址插入到作為由上述算法格式生成部生成的挽救格式的上述試驗(yàn)格式的挽救地址插入部；以及對(duì)該DRAM施加在上述多個(gè)DRAM內(nèi)確定挽救對(duì)象DRAM的芯片選擇信號(hào)的芯片選擇電路。
6.根據(jù)權(quán)利要求5所述的DRAM疊層封裝，其特征在于，上述施加電路由對(duì)來自上述挽救地址插入部的地址、指令的輸出進(jìn)行控制的輸出使能電路和對(duì)來自上述算法格式生成部的數(shù)據(jù)的輸出進(jìn)行控制的挽救使能電路構(gòu)成，在上述測(cè)試電路中具備根據(jù)從上述外部端子輸入的地址和指令檢測(cè)挽救測(cè)試模式的測(cè)試模式檢測(cè)電路；在使用該測(cè)試模式檢測(cè)電路檢測(cè)到挽救測(cè)試模式時(shí)，根據(jù)是否將作為上述挽救格式的試驗(yàn)格式施加給上述DRAM來控制上述芯片選擇電路、上述輸出使能電路以及上述挽救使能電路的挽救控制部。
7.根據(jù)權(quán)利要求4或5所述的DRAM疊層封裝，其特征在于，上述失效地址分析部還比較存入上述失效地址存儲(chǔ)器的失效地址和從上述DRAM得到的挽救信息來進(jìn)行可否挽救的判定，上述算法格式生成部根據(jù)從上述失效地址分析部得到的可否挽救判定結(jié)果和由上述失效地址分析部計(jì)算出的應(yīng)挽救的地址生成上述挽救格式。
8.根據(jù)權(quán)利要求2或3或5所述的DRAM疊層封裝，其特征在，上述測(cè)試電路中具備根據(jù)從上述外部端子輸入的地址和指令檢測(cè)測(cè)試模式的測(cè)試模式檢測(cè)電路；在上述測(cè)試電路中具備根據(jù)從上述外部端子輸入的地址和指令檢測(cè)測(cè)試模式的測(cè)試模式檢測(cè)電路，在上述接口芯片上具備根據(jù)來自上述測(cè)試模式檢測(cè)電路的控制，對(duì)從上述外部端子輸入的地址、指令和數(shù)據(jù)的輸入輸出向上述多個(gè)DRAM的路徑和從上述測(cè)試電路的上述施加電路作為試驗(yàn)格式而得到的地址、指令和數(shù)據(jù)的輸入輸出向上述多個(gè)DRAM的路徑進(jìn)行切換的切換部。
9.一種DRAM疊層封裝，其特征在于，在層疊的多個(gè)DRAM和連接試驗(yàn)裝置的用于至少輸入輸出地址、指令和數(shù)據(jù)的外部端子之間設(shè)置接口芯片，并在封裝內(nèi)安裝上述多個(gè)DRAM和上述接口芯片，在上述接口芯片內(nèi)設(shè)置對(duì)上述多個(gè)DRAM施加從上述試驗(yàn)裝置輸入給上述外部端子的試驗(yàn)格式的施加單元，和比較判定來自上述多個(gè)DRAM的響應(yīng)信號(hào)和對(duì)應(yīng)上述試驗(yàn)格式的期望值的比較器，經(jīng)由上述接口芯片對(duì)上述DRAM進(jìn)行試驗(yàn)。
10.一種DIMM，其特征在于，在多個(gè)基板上裝有在權(quán)利要求2至6任意一項(xiàng)中記述的DRAM疊層封裝。
11.一種DIMM，在多個(gè)基板上裝有DRAM疊層封裝，其特征在于，根據(jù)與試驗(yàn)裝置連接的DIMM的外部端子輸入的數(shù)據(jù)，確定上述DIMM中成為挽救對(duì)象的DRAM疊層封裝。
12.一種DIMM，其特征在于，上述DRAM疊層封裝是在權(quán)利要求2至6的任意一項(xiàng)中記述的DRAM疊層封裝。
13.一種半導(dǎo)體制造方法，其特征在于，具有在封裝內(nèi)安裝層疊的多個(gè)DRAM和接口芯片來制造DRAM疊層封裝的第1制造工序；在該第1制造工序中所制造的DRAM疊層封裝的狀態(tài)下，把封裝外部端子連接到試驗(yàn)裝置來進(jìn)行經(jīng)由了上述接口芯片的上述DRAM的動(dòng)作試驗(yàn)以及進(jìn)行經(jīng)由了上述接口芯片的上述DRAM的挽救試驗(yàn)的第1試驗(yàn)工序；在基板上安裝多個(gè)在上述第1制造工序中所制造的DRAM疊層封裝來制造DIMM的第2制造工序；以及在該第2制造工序中所制造的DIMM的狀態(tài)下把DIMM外部端子連接到試驗(yàn)裝置來對(duì)各DRAM疊層封裝進(jìn)行DRAM的動(dòng)作試驗(yàn)和挽救試驗(yàn)的第2試驗(yàn)工序。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體制造方法，其特征在于，在上述第1和第2試驗(yàn)工序中，進(jìn)行了上述挽救試驗(yàn)之后，再次進(jìn)行上述DRAM的動(dòng)作試驗(yàn)。
全文摘要
目的在于提供一種由半導(dǎo)體試驗(yàn)裝置可對(duì)高速DRAM疊層封裝進(jìn)行試驗(yàn)和/或挽救的DRAM疊層封裝、DIMM和半導(dǎo)體制造方法。本發(fā)明DRAM疊層封裝的結(jié)構(gòu)為在層疊的多個(gè)DRAM4與連接試驗(yàn)裝置(1)的用于至少輸入輸出地址、指令和數(shù)據(jù)的外部端子之間設(shè)置接口芯片(2)，將上述多個(gè)DRAM和上述接口芯片安裝到封裝內(nèi)，在上述接口芯片(2)上具備測(cè)試電路(8)其具有生成用于試驗(yàn)上述多個(gè)DRAM的試驗(yàn)格式的算法格式生成器(10)、給上述多個(gè)DRAM施加該生成的試驗(yàn)格式的施加電路(20)與(21)、以及比較判定來自上述多個(gè)DRAM的響應(yīng)信號(hào)與期望值的比較器的。
文檔編號(hào)G11C29/56GK1845250SQ20061005697
公開日2006年10月11日 申請(qǐng)日期2006年3月7日 優(yōu)先權(quán)日2005年4月7日
發(fā)明者其田佑次, 菊池修司, 平野克典, 安生一郎, 片桐光昭 申請(qǐng)人:株式會(huì)社日立制作所, 爾必達(dá)存儲(chǔ)器股份有限公司