專利名稱：半導(dǎo)體存儲器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器裝置，例如動(dòng)態(tài)隨機(jī)存取存儲器(DRAM)或靜態(tài)隨機(jī)存取存儲器(SRAM)，具體涉及能夠?qū)崿F(xiàn)高速工作的半導(dǎo)體存儲器裝置。
背景技術(shù)：
在半導(dǎo)體存儲器裝置例如DRAM或SRAM中，信號在存儲器墊(mat)中在字線和位線的較長距離上傳輸。因此，必須使與字線和位線中的RC延遲相關(guān)的定時(shí)余量取較大值。當(dāng)線例如字線或位線作為傳輸線時(shí)，該線不受RC延遲的影響，并且獲得的信號延遲僅僅是由電磁波速引起的延遲。通常，可以確保與常規(guī)余量相等或比常規(guī)余量大10倍的定時(shí)余量。
多個(gè)晶體管的柵極電極連接到字線，并且多個(gè)晶體管的源極連接到位線。每次反轉(zhuǎn)字線和位線的信號狀態(tài)時(shí)，電荷通過晶體管的柵極電容或源極擴(kuò)散電容抽出。流過字線和位線損失的信號能量(總電荷量)導(dǎo)致RC延遲，并抑制了高速工作。日本專利申請公開No.2002-124635公開了通過提供一種電路用于強(qiáng)制抽送和抽走晶體管的狀態(tài)轉(zhuǎn)換所需的電荷，實(shí)現(xiàn)晶體管的高速切換。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體存儲器裝置，包括存儲器單元，具有連接到字線和位線的至少一對晶體管對，所述晶體管對在相同阱區(qū)域中形成以相互鄰近，并以差分方式工作；以及讀出放大器電路，具有連接到所述位線的至少一對晶體管對，所述晶體管對在相同阱區(qū)域中形成以相互鄰近，并以差分方式工作。


圖1是示出根據(jù)第一實(shí)施例的DRAM的電路圖；圖2是示出利用晶體管對的反相電路的圖形的平面圖；圖3是示出圖1中的差分信號線對的一個(gè)實(shí)例的透視截面；圖4是示出圖1中的差分信號線對的另一個(gè)實(shí)例的透視截面；圖5A是示出nMOS晶體管的元件結(jié)構(gòu)的截面圖；圖5B是示出nMOS晶體管的符號的圖；圖6是示出有效電容相對于MOS晶體管的柵極電壓的改變的特性圖；圖7是示出在MOS晶體管中在各種柵極電壓范圍內(nèi)的有效電容的特性圖；圖8A至8C是各示出用于說明晶體管對的工作的電路模型的圖；圖9是示出讀出放大器電路的元件結(jié)構(gòu)的截面圖，該讀出放大器電路是使用晶體管對的電路的實(shí)例；圖10是示出根據(jù)第一實(shí)施例的DRAM的存儲器單元的結(jié)構(gòu)的另一個(gè)實(shí)例的電路圖；圖11是示出圖1所示的電容器以及用于轉(zhuǎn)移(transfer)柵極的nMOS晶體管的平面圖；圖12是圖11所示的電容器的截面圖；圖13示出根據(jù)第二實(shí)施例的SRAM的電路圖；以及圖14是示出圖13所示的存儲器單元的圖形的平面圖。
具體實(shí)施例方式
(第一實(shí)施例)圖1是示出根據(jù)第一實(shí)施例的DRAM的電路圖。在該圖中，WL和/WL表示差分字線，以及BL和/BL表示差分位線。存儲器單元MC分別配置到差分字線WL和/WL與差分位線BL和/BL的交叉點(diǎn)。存儲器單元MC分別連接到對應(yīng)的字線WL和/WL與差分位線BL和/BL。
在該實(shí)施例中，每個(gè)存儲器單元MC包括構(gòu)成晶體管對的nMOS晶體管11a和11b，用于轉(zhuǎn)移柵極，以及連接到nMOS晶體管11a和11b中的一個(gè)nMOS晶體管11a的一個(gè)晶體管12，用于數(shù)據(jù)存儲。
存儲器單元MC中的nMOS晶體管11a的柵極電極連接到差分字線的一個(gè)字線WL，并且nMOS晶體管11a的漏極連接到差分位線的一個(gè)位線BL。晶體管12連接在nMOS晶體管11a的源極和地之間。另一個(gè)nMOS晶體管11b的柵極電極連接到差分字線的另一個(gè)字線/WL，并且nMOS晶體管11b的漏極和源極都連接到地。
Y選擇電路(列選擇電路)13連接在差分位線BL、/BL和差分?jǐn)?shù)據(jù)線DL、/DL之間。Y選擇電路13具有分別構(gòu)成晶體管對的兩對nMOS晶體管14a、14b和15a、15b。
在Y選擇電路13中用于Y選擇的nMOS晶體管14a的源極至漏極連接在一個(gè)位線BL和一個(gè)數(shù)據(jù)線DL之間，并將差分Y地址信號的一個(gè)Y地址信號供給到nMOS晶體管14a的柵極電極。配置為與nMOS晶體管14a成對的虛nMOS晶體管14b的源極和漏極連接到地，并將差分Y地址信號的另一個(gè)Y地址信號供給到nMOS晶體管14b的柵極電極。
在Y選擇電路13中用于Y選擇的nMOS晶體管15a的源極至漏極連接在另一個(gè)位線/BL和另一個(gè)數(shù)據(jù)線/DL之間，并將差分Y地址信號的一個(gè)Y地址信號供給到nMOS晶體管15a的柵極電極。配置為與nMOS晶體管15a成對的虛nMOS晶體管15b的源極和漏極連接到地，并將差分Y地址信號的另一個(gè)Y地址信號供給到nMOS晶體管15b的柵極電極。
讀出放大器電路16連接到差分位線BL和/BL。讀出放大器電路16包括這樣的兩個(gè)CMOS反相電路17a和17b，其分別由nMOS晶體管和pMOS晶體管構(gòu)成，并且其輸入和輸出節(jié)點(diǎn)相互交叉連接以構(gòu)成觸發(fā)(flipflop)電路。
一個(gè)CMOS反相電路17a由pMOS晶體管18a和nMOS晶體管19a構(gòu)成，其中pMOS晶體管18a的源極連接到電源線SNL，在高電勢側(cè)的電源電壓將被傳輸?shù)诫娫淳€SNL；其中nMOS晶體管19a的漏極連接到pMOS晶體管18a的漏極，并且nMOS晶體管19a的源極連接到電源線SPL，在低電勢側(cè)的電壓將被傳輸?shù)诫娫淳€SPL。晶體管18a和19a的柵極電極共用連接，并且其柵極共用連接節(jié)點(diǎn)連接到位線/BL。
另一個(gè)CMOS反相電路17b具有配置為分別與一個(gè)CMOS反相電路17a中的pMOS晶體管18a和nMOS晶體管19a成對的pMOS晶體管18b和nMOS晶體管19b。pMOS晶體管18b的源極連接到電源線SNL。nMOS晶體管19b的漏極連接到pMOS晶體管18b的漏極，并且nMOS晶體管19b的源極連接到電源線SPL。晶體管18b和19b的柵極電極共用連接，并且其柵極共用連接節(jié)點(diǎn)連接到位線BL。
在圖1中，形成在虛線中包圍的相互成對的兩對晶體管對，以在相同的阱區(qū)域中相互鄰近。也就是說，形成在每個(gè)存儲器單元MC中的nMOS晶體管11a和11b，以在p阱區(qū)域中相互鄰近。形成在Y選擇電路13中的nMOS晶體管14a和14b，以在相同p阱區(qū)域中相互鄰近。形成在Y選擇電路13中的nMOS晶體管15a和15b，以在相同p阱區(qū)域中相互鄰近。形成在讀出放大器電路16中的pMOS晶體管18a和18b，以在相同n阱區(qū)域中相互鄰近。類似地，形成在讀出放大器電路16中的nMOS晶體管19a和19b，以在相同p阱區(qū)域中相互鄰近。將地電壓供給到每個(gè)上述p阱區(qū)域，并將正極性的電源電壓供給到n阱區(qū)域。
上述差分字線WL和/WL、差分位線BL和/BL以及差分?jǐn)?shù)據(jù)線DL和/DL分別構(gòu)成差分信號線對，以及上述電源線SNL和電源線SPL構(gòu)成電源/地線對。在低電勢側(cè)將被傳輸?shù)诫娫淳€SPL的電壓可以是等于地電壓的電壓。
圖1僅示出了DRAM的部分結(jié)構(gòu)。該結(jié)構(gòu)僅僅提供作為實(shí)例。對于DRAM中的所有電路，例如包括圖1中用于控制存儲器單元MC和讀出放大器16的工作的控制電路20的電路，共同的是，以差分方式工作的晶體管對在相同阱區(qū)域中形成；所有信號線是差分信號線對；以及電源線由電源/地線對構(gòu)成。上述控制電路20包括例如行譯碼器、列譯碼器等。
如上所述，流過字線和位線的信號能量(總電荷量)在存儲器單元中損失，從而RC延遲發(fā)生，并抑制了高速工作。為了防止這種情況，可再利用存儲器單元中的晶體管的先前狀態(tài)中的電荷。當(dāng)形成以差分方式進(jìn)行切換操作的晶體管以在相同阱區(qū)域中相互鄰近配置時(shí)，在阱區(qū)域中的晶體管對可以相互進(jìn)行電荷交換。下文中，將這稱為電荷交換效應(yīng)。在此情況下，考慮到字線和位線，在最差情況下晶體管對的電容增加1/2，不管晶體管起作用或不起作用，并在最優(yōu)結(jié)構(gòu)中電容變?yōu)?，即進(jìn)入基本無負(fù)載狀態(tài)。
當(dāng)對傳輸線布線時(shí)，傳輸線能夠進(jìn)行高速信號傳輸，而只有光學(xué)傳輸延遲。此外，因?yàn)闆]有能量衰減發(fā)生，在存儲器單元中提供的用于數(shù)據(jù)存儲的電容器的積累電荷量足以通過讀出放大器電路讀出，即使積累電荷量是通常的1/n。因?yàn)椴荒茏R別轉(zhuǎn)換時(shí)的電容，讀出放大器電路也是具有高靈敏度的高速讀出放大器電路。
圖2的圖形平面圖示出了一個(gè)實(shí)例，其中用簡單反相電路表示共同利用阱區(qū)域的晶體管對的實(shí)例，以獲得上述電荷交換效應(yīng)。在圖1所示的DRAM中，不進(jìn)行切換操作而以直流方式工作的恒流晶體管沒有例外地成對。然而，如Y選擇電路13所示，相對于在數(shù)據(jù)線和位線之間連接的Y選擇晶體管14a和15a，提供其源極和漏極不連接到數(shù)據(jù)線或位線的虛晶體管14b和15b，從而可構(gòu)成以差分方式工作的晶體管對。
在圖2中，在n阱區(qū)域21中形成用作pMOS晶體管的源極和漏極區(qū)域的多個(gè)p型擴(kuò)散層22。在一對p型擴(kuò)散層22之間的線區(qū)域上形成柵極電極。構(gòu)成晶體管對的一對pMOS晶體管23a和23b以平面距離“d”形成，從而在將要供給到晶體管對的柵極控制信號轉(zhuǎn)換時(shí)，進(jìn)行電荷交換并加速高速狀態(tài)轉(zhuǎn)換。通過以下公式給出平面距離“d”的最大值dmaxdmax＝trμE＝0.35fμE，其中在n阱區(qū)域21中的電荷的遷移率為μ(cm2/Sv)，晶體管對(pMOS晶體管23a和23b)的線區(qū)域之間的電場強(qiáng)度為E(V/cm)，柵極控制信號的轉(zhuǎn)換時(shí)間(上升時(shí)間或下降時(shí)間)為tr(s)，以及柵極控制信號的頻率為f(1/s)。
除了上述pMOS晶體管23a和23b外，在n阱區(qū)域21中形成構(gòu)成晶體管對的一對pMOS晶體管24a和24b。由晶體管24a和24b構(gòu)成的晶體管對，類似于由晶體管23a和23b構(gòu)成的晶體管對，以平面距離“d”形成，從而在將要供給到晶體管對的柵極控制信號轉(zhuǎn)換時(shí)，互相進(jìn)行電荷交換并加速高速狀態(tài)轉(zhuǎn)換。此外，晶體管對23a、23b和24a、24b之間的平面距離“l(fā)”設(shè)定為等于或大于例如5d(l＞5d)，5d是在兩個(gè)晶體管對之間基本上沒有進(jìn)行電荷交換的距離。
在p阱區(qū)域25中形成用作nMOS晶體管的源極和漏極區(qū)域的多個(gè)n型擴(kuò)散層26。在一對n型擴(kuò)散層26之間的線區(qū)域上形成柵極電極。構(gòu)成晶體管對的一對nMOS晶體管27a和27b以平面距離“d”形成，從而在將要供給到晶體管對的柵極控制信號轉(zhuǎn)換時(shí)，互相進(jìn)行電荷交換并加速高速狀態(tài)轉(zhuǎn)換。通過上述公式給出平面距離“d”的最大值dmaxdmax＝trμE＝0.35fμE。
除了上述nMOS晶體管27a和27b外，在p阱區(qū)域25中形成構(gòu)成晶體管對的一對nMOS晶體管28a和28b。由晶體管28a和28b構(gòu)成的晶體管對，類似于由晶體管27a和27b構(gòu)成的晶體管對，以平面距離“d”形成，從而在將要供給到晶體管對的柵極控制信號轉(zhuǎn)換時(shí)，互相進(jìn)行電荷交換并加速高速狀態(tài)轉(zhuǎn)換。此外，晶體管對27a、27b和28a、28b之間的平面距離“l(fā)”設(shè)定為等于或大于例如5d(l＞5d)，5d是在兩個(gè)晶體管對之間基本上沒有進(jìn)行電荷交換的距離。
pMOS晶體管23a和nMOS晶體管27a的柵極電極通過線29a相互連接，以及用作漏極區(qū)域的p型擴(kuò)散層22和n型擴(kuò)散層26通過輸出線30a相互連接。晶體管23a和27a各構(gòu)成反相電路。分別與pMOS晶體管23a和nMOS晶體管27a配置成對的pMOS晶體管23b和nMOS晶體管27b的柵極電極通過線29b相互連接，以及用作漏極區(qū)域的p型擴(kuò)散層22和n型擴(kuò)散層26通過輸出線30b相互連接。晶體管23b和27b各構(gòu)成反相電路。
柵極線29a和29b構(gòu)成差分信號線對。用于以差分形式操作晶體管23a和27a的輸入信號Vin和/Vin傳輸?shù)讲罘中盘柧€對。類似地，輸出線30a和30b構(gòu)成差分信號線對。從該兩個(gè)反相電路輸出的差分信號Vout和/Vout傳輸?shù)讲罘中盘柧€對。
為了供給電源電壓和接地電壓(地電壓)至該兩個(gè)CMOS反相電路，穿過上述n阱區(qū)域21和p阱區(qū)域25形成各通過電源線31和地線32構(gòu)成的電源/地線對。用作pMOS晶體管23a和23b的源極區(qū)域的兩個(gè)p型擴(kuò)散層22通過兩個(gè)電源接觸33連接到電源線31，以及用作nMOS晶體管27a和27b的源極區(qū)域的兩個(gè)n型擴(kuò)散層26通過兩個(gè)地接觸34連接到地線32。
如上所述，電源和地線構(gòu)成線對，并且其特征阻抗設(shè)定為等于或小于與這些線對懸掛(dangling)并聯(lián)的晶體管的負(fù)載阻抗的并聯(lián)總值。更具體地說，電源/地線對的特征阻抗Z設(shè)定為例如5Ω。
此外，對于構(gòu)成控制電路20的多個(gè)晶體管，其中該控制電路20用于控制存儲器單元MC和讀出放大器電路16的工作，相同線類型的兩個(gè)晶體管在相同阱區(qū)域中形成以相互鄰近，并形成為以差分方式工作的晶體管對。
圖3和圖4各示出了由圖1所示的差分字線WL和/WL、差分位線BL和/BL以及差分?jǐn)?shù)據(jù)線DL和/DL構(gòu)成的差分信號線對的截面結(jié)構(gòu)的實(shí)例。圖3所示的差分信號線對稱為層疊線對。層疊線對由在同質(zhì)絕緣層40中在垂直方向相互重疊并還延伸以相互平行的一對線41構(gòu)成。
圖4所示的差分信號線對稱為共面線對。共面線對由在同質(zhì)絕緣層40中在水平方向相互重疊并還延伸以相互平行的一對線41構(gòu)成。
在圖3和4中，假定一對線41之間的間隔是s1，以及鄰近的線對之間的間隔是s2，配置多個(gè)差分信號線對以使2s1≤s2。
這里，由差分字線WL和/WL、差分位線BL和/BL以及差分?jǐn)?shù)據(jù)線DL和/DL構(gòu)成的差分信號線對以線尺寸設(shè)定，從而它們的特征阻抗Z保持在從50Ω至200Ω范圍的值，優(yōu)選100Ω。
同時(shí)，晶體管不能高速工作的最大原因是，晶體管釋放在即將在狀態(tài)轉(zhuǎn)換之前存在的積累電荷，并然后在新狀態(tài)之后納入積累電荷分布的積累電荷需要很長時(shí)間。相對于電源地，旁路電容器實(shí)際上是被動(dòng)的，即使在芯片中支持旁路電容器，也沒有主動(dòng)幫助進(jìn)行主動(dòng)改變的晶體管的電荷供應(yīng)和放電。瞬時(shí)電流增加，從而發(fā)生電源電壓降低和地電平升高，并限制瞬時(shí)電流。該問題將參考nMOS晶體管的模型進(jìn)行說明。
圖5A示出了nMOS晶體管的截面結(jié)構(gòu)，圖5B示出了相同晶體管的符號。在nMOS晶體管中，在襯底的表面區(qū)域上形成源極S和漏極D，并在源極和漏極之間在襯底上通過柵極絕緣膜形成柵極G。
現(xiàn)在，當(dāng)將其中柵極、源極和漏極的所有電壓相互相等的情況定義為基準(zhǔn)時(shí)，當(dāng)將正電勢施加到柵極時(shí)，反轉(zhuǎn)在柵極絕緣膜正下方的線，并形成反型層。電荷在柵極電勢和反型層電勢之間相互排斥，并在柵極和反型層之間產(chǎn)生寄生電容Cox。在此情況下，反型層的電荷是電子。在反型層的下部產(chǎn)生耗盡層，并且電荷在該耗盡層中也相互排斥。這樣，在反型層和耗盡層之間產(chǎn)生寄生電容CGsub′。在柵極和襯底之間最初存在寄生電容CGsub。
此外，分別在柵極和源極之間存在寄生電容CGS，在柵極和漏極之間存在寄生電容CGD。分別在源極和襯底之間存在寄生電容(源極耗盡層電容)CJS，在漏極和襯底之間存在寄生電容(漏極耗盡層電容)CJD。此外，圖5B所示的CD是漏極和地之間的寄生電容，以及CG是柵極和地之間的寄生電容。
應(yīng)該特別注意，當(dāng)將脈沖形電壓VG施加到柵極電極并然后夾斷發(fā)生時(shí)，即當(dāng)漏極電流達(dá)到穩(wěn)定狀態(tài)時(shí)，漏極電壓VD降低到接近基本電勢，從而漏極耗盡層變窄，以及寄生電容CJD的值增加。寄生電容CD和CG可以取響應(yīng)于如圖6所示的柵極電壓VG的值的范圍的各種值。
柵極電壓VG低于nMOS晶體管的閾值電壓VTH的情況稱為耗盡層狀態(tài)。當(dāng)建立該耗盡層狀態(tài)時(shí)，獲得CG＝CGS+CGsub+CGD以及CD＝CDsub+CJD，并且CGsub的值隨著VG的增加而降低。此外，因?yàn)槠珘捍蟛⑶液谋M層的厚度大，所以CD的值小。
柵極電壓VG超過VTH并低于VDsat的情況稱為飽和狀態(tài)。VDsat是當(dāng)飽和電流流動(dòng)時(shí)的VD的值。當(dāng)建立該飽和狀態(tài)時(shí)，CG＝CGS+CGsub+CGS′+CGD以及CD＝CDsub+CJD，并且隨著VG的增加，CGsub的值降低，而CGS′的值增加。
柵極電壓VG超過VDsat的狀態(tài)稱為非飽和狀態(tài)。當(dāng)建立該非飽和狀態(tài)時(shí)，獲得CG＝CGS+CGS′+CGD＝COX以及CD＝CJD，并且CJD的值隨著VG的增加而降低。這樣，MOS晶體管的有效電容的值隨著柵極電壓VG的改變而改變。于是，所有的有效電容稱為Cmos。
圖7示出了MOS晶體管的有效電容Cmos的電壓特性。在該圖中，縱軸表示有效電容Cmos的相對值(相對電容)，橫軸表示柵極至源極電壓VGS。可以通過將其分成強(qiáng)反型層范圍、中反型層范圍、弱反型層范圍、耗盡層范圍以及積累層范圍，考慮MOS晶體管的有效電容Cmos的改變。如圖7中的特性A所示，有效電容Cmos的值具有最低點(diǎn)。在該最低點(diǎn)，柵極電容CG比漏極電容CD更占優(yōu)勢的情況是反型層消失并只產(chǎn)生耗盡層的情況。然而，漏極電容CD占優(yōu)勢的情況也可以是改變發(fā)生的情況，如圖7中的特性B所示。
以此方式，MOS晶體管可以視為依賴于電壓的可變電容元件。其中，電容Cox的主要值通過Cox＝εoxS/tox給出。在公式中，εox是柵極絕緣膜的介電常數(shù)，S是線面積，以及tox是柵極絕緣膜的膜厚。漏極耗盡電容CJD通過如下公式給出CJD=qκsiϵ0NAND2(NA+ND)(φ-V)---(1)]]>其中κsi是Si的比介電常數(shù)，NA和ND是受主和施主的濃度，以及φ是擴(kuò)散電壓。
當(dāng)圖7中的Cmos的最小值定義為Cmin時(shí)，必須通過反轉(zhuǎn)(Vswing)柵極電壓CG從電源注入Qtran＝2Vswing(Cmin)的電荷量。為了反轉(zhuǎn)電荷，賦予為×2的系數(shù)。該系數(shù)可以是用于操作自己的能量，不管MOS晶體管的輸出電荷。
現(xiàn)在，假定信號電壓是Vswing＝1V，Cmin＝5fF，獲得Qtran＝5fC。假定輸入柵極的控制信號的轉(zhuǎn)換時(shí)間(上升時(shí)間或下降時(shí)間)是25ps，冗余地需要Itran＝0.2mA用于驅(qū)動(dòng)晶體管。每次信號轉(zhuǎn)換時(shí)，該能量必須被瞬時(shí)吸收或釋放。這也適用于pMOS晶體管。也就是說，在集成多個(gè)MOS晶體管的電路中，如果電源/地的狀態(tài)稍差，則晶體管不能正常工作。
電源/地電壓是靜態(tài)，以及當(dāng)0.2mA的電流瞬時(shí)流動(dòng)時(shí)，由于在該線中存在的寄生電感的影響，發(fā)生電源電壓的下降和地電平的上升。假定寄生電感的值是1nH，獲得如下的電壓波動(dòng)ΔVΔV＝(di/dt)L＝(0.2mA/25ps)1nH＝8mV…(2)也就是說，當(dāng)10個(gè)MOS晶體管同時(shí)進(jìn)行切換操作時(shí)，在電源線或地線中發(fā)生80mV的電壓波動(dòng)。
同時(shí)，在圖1所示的DRAM中，在相同阱區(qū)域中形成進(jìn)行切換操作的晶體管，作為與另一個(gè)以差分方式工作的晶體管一起成對的晶體管中的一個(gè)。當(dāng)在相同阱區(qū)域中形成的晶體管對以差分方式工作時(shí)，晶體管對中的一個(gè)晶體管的有效電容中積累的電荷移動(dòng)到晶體管對中的另一個(gè)晶體管的有效電容，而沒有進(jìn)入電源和地線，并有助于對另一個(gè)晶體管的有效電容充電。
現(xiàn)在，將參考如圖8所示的電路模型說明上述晶體管對的工作。在圖8A、8B和8C中，晶體管對表示為開關(guān)SW1和SW2，以及在晶體管中存在的前述有效電容(Cmos)表示為C1和C2。
圖8A示出了在晶體管對進(jìn)行切換操作之前的初始狀態(tài)。在該初始狀態(tài)下，開關(guān)SW1關(guān)閉(在接通狀態(tài))，而開關(guān)SW2打開(在斷開狀態(tài))。此時(shí)，在有效電容C1中積累電荷。
圖8B示出了在晶體管對進(jìn)行切換操作時(shí)的轉(zhuǎn)換狀態(tài)。在該轉(zhuǎn)換狀態(tài)下，如在圖7中的弱反型層范圍和中反型層范圍之間的邊界處所示，獲得的有效電容C1和C2的值是Cmos的最小值Cmin(基本為Cmos的一半)。通過將該有效電容降低到一半(1/2)，電荷強(qiáng)制從有效電容C1放電。放電電荷移動(dòng)到另一個(gè)有效電容C2，并在其中積累。在此情況下，供給到另一個(gè)有效電容C2的電荷假定是例如所示出的負(fù)電荷(電子)。如上所述，假定Cmin＝2.5fF，2.5fC的電荷量強(qiáng)制從有效電容C1放電。從有效電容C1放電的負(fù)電荷優(yōu)選被在相同空間即相同阱區(qū)域中存在的有效電容C2接收。
圖8C示出了在反轉(zhuǎn)之后，即在晶體管對進(jìn)行切換操作之后建立的狀態(tài)。在該狀態(tài)下，開關(guān)SW1打開(在斷開狀態(tài))，而開關(guān)SW2關(guān)閉(在接通狀態(tài))。此時(shí)，在有效電容C1中，消除電場時(shí)釋放的正電荷(空穴)也可以比通過電感存在的在電源Vdd中包括的電荷更優(yōu)先地移動(dòng)到有效電容C2。當(dāng)通過使用電荷的遷移率計(jì)算時(shí)間間隔時(shí)，移動(dòng)正電荷和負(fù)電荷所需的時(shí)間間隔等于或小于1ps。該轉(zhuǎn)換時(shí)間間隔足夠用于該移動(dòng)。
可以如下計(jì)算上述等于或小于1ps的時(shí)間間隔。這里，空穴的移動(dòng)速度小于電子，因此使用空穴計(jì)算時(shí)間間隔?？昭ㄟw移率是4×102(cm2/vs)。假定溫度是300k，以及載流子濃度范圍從1014至1015(cm-3)?，F(xiàn)在，假定Vdd＝1.8V，獲得漂移擴(kuò)散速度為D＝7.2×102(cm2/s)。假定在相同阱區(qū)域中載流子移動(dòng)的最大尺寸是10μm，建立0.001cm=Dt=7.2×102·t,]]>獲得t＝1.4×10-9(s)＝1.4ns。對于電子，獲得該時(shí)間間隔為約140ps。假定電荷的最大移動(dòng)距離是1μm，上述時(shí)間間隔增加了一個(gè)數(shù)字位，并獲得GHz帶寬的時(shí)間間隔。也就是說，可以通過減小在阱區(qū)域中的電荷的移動(dòng)距離獲得更有利的效果。
這里，在相同阱區(qū)域中形成的晶體管對以這樣的平面距離形成，以使在切換時(shí)有效地進(jìn)行上述電荷交換，并加速高速狀態(tài)轉(zhuǎn)換(圖2中的“d”)。該平面距離“d”的最大值dmax通過dmax＝trμE＝0.35fμE給出，其中阱區(qū)域中的電荷的遷移率是μ(cm2/Sv)，晶體管對的線區(qū)域之間的電場強(qiáng)度是E(V/cm)，將要輸入晶體管的柵極的控制信號的轉(zhuǎn)換時(shí)間(上升時(shí)間或下降時(shí)間)是tr(s)，以及控制信號的頻率是f(1/s)。
現(xiàn)在，將參考實(shí)際電路的截面說明在晶體管對中的上述電荷移動(dòng)。
圖9示出了圖1所示的讀出放大器電路的截面結(jié)構(gòu)作為使用晶體管對的電路的實(shí)例。在p型襯底50上形成n阱區(qū)域51和p阱區(qū)域52。在n阱區(qū)域51中形成圖1所示的讀出放大器16中的兩個(gè)pMOS晶體管18a和18b，并在p阱區(qū)域52中形成讀出放大器16中的兩個(gè)nMOS晶體管19a和19b。
將電源線SNL將要傳輸?shù)降母唠妱輦?cè)的電源電壓Vdd供給到每個(gè)pMOS晶體管18a和18b的源極。將電源線SPL將要傳輸?shù)降牡碗妱輦?cè)的電源電壓即地電壓供給到每個(gè)nMOS晶體管19a和19b的源極。pMOS晶體管18a和nMOS晶體管19a的柵極共同連接到一個(gè)位線/BL。將一個(gè)差分信號的輸入信號/Din供給到位線/BL。pMOS晶體管18b和nMOS晶體管19b的柵極共同連接到另一個(gè)位線BL。將另一個(gè)差分信號的輸入信號Din供給到位線BL。
這里，在相同n阱區(qū)域51中形成的兩個(gè)pMOS晶體管18a和18b具有相同的尺寸和結(jié)構(gòu)，并以平面距離“d”形成，以在供給到兩個(gè)晶體管的信號Din和/Din轉(zhuǎn)換時(shí)，互相進(jìn)行電荷交換并加速高速狀態(tài)轉(zhuǎn)換。類似地，在相同p阱區(qū)域52中形成的兩個(gè)nMOS晶體管19a和19b也具有相同的尺寸和結(jié)構(gòu)，并以平面距離“d”形成，以在供給到兩個(gè)晶體管的信號Din和/Din轉(zhuǎn)換時(shí)，互相進(jìn)行電荷交換并加速高速狀態(tài)轉(zhuǎn)換。
以此方式，圖9所示的讀出放大器中的每個(gè)晶體管對如圖8A、8B和8C所述進(jìn)行工作。即，將構(gòu)成晶體管對的一個(gè)晶體管的有效電容減小到一半，從而通過抽送/抽走(pump-up/pump-down)操作由另一個(gè)晶體管的有效電容對冗余電荷充電，并且也通過距離上比電源近的自由載流子由另一個(gè)晶體管的有效電容對剩余的一半電荷充電。也就是說，該讀出放大器電路具有實(shí)際上很小的電容并可以高速工作。類似地，在具有晶體管對的存儲器單元中的轉(zhuǎn)移柵極具有實(shí)際上很小的電容并可以高速工作。
圖9示出了在將差分信號Din和/Din的一個(gè)信號Din從低電平(-)切換(改變)到高電平(+)，同時(shí)將另一個(gè)信號/Din從高電平(+)切換(改變)到低電平(-)的情況下，當(dāng)電荷移動(dòng)時(shí)的現(xiàn)象。參考在n阱區(qū)域51中的兩個(gè)pMOS晶體管，p型漏極擴(kuò)散層周圍的耗盡層在一個(gè)pMOS晶體管18a中縮減，而相反地，p型漏極擴(kuò)散層周圍的耗盡層在另一個(gè)pMOS晶體管18b中展寬，于是載流子在這兩個(gè)pMOS晶體管18a和18b之間移動(dòng)。這也適用于在p阱區(qū)域52中的兩個(gè)nMOS晶體管。
同時(shí)，在圖1的DRAM中，已經(jīng)關(guān)于存儲器單元MC由作為一對晶體管對的nMOS晶體管11a、11b和數(shù)據(jù)存儲電容器12構(gòu)成的情況進(jìn)行了說明。然而，本發(fā)明并不限于此。如圖10所示，存儲器單元MC可以由作為用于轉(zhuǎn)移柵極的兩對晶體管對的四個(gè)nMOS晶體管11a、11b、11c、11d和一個(gè)電容器12構(gòu)成。
也就是說，構(gòu)成一個(gè)晶體管對的兩個(gè)nMOS晶體管11a和11b的柵極電極共同連接到差分字線的一個(gè)字線WL，漏極連接到差分位線和另一個(gè)位線BL、/BL中的一個(gè)，以及電容器12連接在兩個(gè)nMOS晶體管11a和11b的源極之間。
構(gòu)成另一個(gè)晶體管對的兩個(gè)nMOS晶體管11c和11d的柵極電極共同連接到差分字線的另一個(gè)字線/WL，以及漏極和源極一起連接到地。
圖11是示出圖1所示的電容器12以及用于轉(zhuǎn)移(transfer)柵極的nMOS晶體管11a和11b的平面圖。圖12是沿圖11所示的線XII-XII截取的截面圖。如圖12所示，電容器12具有相對的同時(shí)將絕緣體53夾在中間的一對金屬電極54，該絕緣體53由高k(高介電常數(shù))材料例如HfO2、Ta2O5、La2O3、Pt2O3、CeO2等構(gòu)成。如圖11所示，連接一對金屬電極54、nMOS晶體管11a和地的一對接觸部分與一對金屬電極54一起從相同位置引出。也就是說，電容器本身具有傳輸線結(jié)構(gòu)，從而在電容器中的電荷可以高速充電和放電，使得可以實(shí)現(xiàn)存儲器單元的高速工作。
在圖12中，參考標(biāo)號55表示用作nMOS晶體管的源極或漏極的p型擴(kuò)散層；參考標(biāo)號56表示柵極電極；參考標(biāo)號57表示位線；以及參考標(biāo)號58表示用于使電容器和漏極相互連接的插塞。
現(xiàn)在，這里計(jì)算電容器12的電容。假定電容器面積是S，絕緣體53的介電常數(shù)是“k”，以及絕緣體53的厚度是“t”，電容Cs通過Cs＝kS/t給出。在利用0.18μm工藝的情況下電容器面積是約0.2μm2，從而例如限定S＝0.18μm2。當(dāng)使用t＝10和k＝30的HfO2作為絕緣體53時(shí)，如下獲得電容Cs。當(dāng)然，另一金屬可以用作電極材料。
Cs＝30×8.84×10-12×0.18×10-12/10×10-9(F)≈5(fF)…(3)在公式中，假定讀出放大器16的工作開始電壓是ΔV，各位線的電容是Cb＝150fF，以及電源電壓是Vdd＝2.5V，則獲得ΔV＝(Vdd/2)(Cs/Cs+Cb)＝41mV。
通常，在0.18μm工藝中讀出放大器電路的讀出能力為約200mV。上述工作開始電壓ΔV(41mV)等于或小于讀出能力，因此不能設(shè)計(jì)可操作的讀出放大器電路。然而，將位線構(gòu)成為傳輸線型的差分位線，并獲得線電容作為特征阻抗，而其實(shí)質(zhì)上不能識別。此外，因?yàn)檫B到許多其它轉(zhuǎn)移柵極的漏極電容通過電荷交換效應(yīng)實(shí)質(zhì)上也為1/2，Cb為約30fF，并可確定150mV作為ΔV。此外，獲得的讀出放大器電路16本身是利用晶體管對的電荷交換電路，并提高了靈敏度，從而即使當(dāng)ΔV是150mV時(shí)也能夠進(jìn)行充分的讀出操作。
當(dāng)然，當(dāng)通過進(jìn)一步尺寸縮小減小單元面積時(shí)，在電容器的厚度方向可考慮層疊，并可以保持結(jié)構(gòu)的自由度。
總之，上述DRAM具有下列五個(gè)特征(1)進(jìn)行切換操作的晶體管構(gòu)成以差分方式工作的晶體管對；(2)形成(1)的晶體管對，以在相同阱區(qū)域中相互鄰近，并相互交換通過操作積累的電荷；(3)用于傳輸差分信號的線(例如字線、位線和數(shù)據(jù)線)形成為具有特定阻抗(z＝100Ω)的線對；(4)電源和地線是線對，并且其特征阻抗設(shè)定為等于或小于并聯(lián)懸掛的晶體管的負(fù)載阻抗的并聯(lián)總值；以及(5)在存儲器單元中的電容器本身提供為傳輸線結(jié)構(gòu)，并可以使電容器中的電荷高速充電和放電。
圖1的DRAM具有上述五個(gè)特征，從而可以實(shí)現(xiàn)高速工作。即使通過利用常規(guī)MOS電路工藝，即元件的最小尺寸的范圍從0.35μm至0.18μm的工藝，制造圖1的元件時(shí)，也可以確保在幾個(gè)GHz帶寬的頻率下進(jìn)行切換操作。即使通過利用與該工藝等效的鋁線，也可以幾乎避免通常遇到的RF延遲問題。
當(dāng)將晶體管提供為差分晶體管對時(shí)，晶體管的數(shù)量增加，同時(shí)，線例如字線的數(shù)量也增加。然而，可以獲得更多有利的效應(yīng)，例如實(shí)現(xiàn)高速工作和低功耗。此外，通常需要以附帶的方式另外提供各種輔助電路以改善特性。然而，在圖1的DRAM中，幾乎不需要提供這樣的輔助電路，并且該DRAM可以由基于如常規(guī)教科書中所示的工作原理的電路構(gòu)成。因此，可以幾乎消除由晶體管對結(jié)構(gòu)引起的晶體管數(shù)量的增加。
(第二實(shí)施例)現(xiàn)在，這里將說明將本發(fā)明應(yīng)用到SRAM的情況。
圖13示出了根據(jù)第二實(shí)施例的SRAM的電路結(jié)構(gòu)。在該圖中，WL和/WL表示差分字線，以及BL和/BL表示差分位線。存儲器單元MC配置在差分字線WL、/WL和差分位線BL、/BL的交叉點(diǎn)。存儲器單元MC連接到差分字線WL、/WL和差分位線BL、/BL。
根據(jù)本實(shí)施例在SRAM中提供多個(gè)差分字線和多個(gè)差分位線。存儲器單元MC分別配置在多個(gè)差分字線WL、/WL和多個(gè)差分位線BL、/BL的交叉點(diǎn)。圖13僅示出了其中的一個(gè)存儲器單元。
除了存儲器單元MC之外，如在圖1所示的DRAM的情況，提供了包括讀出放大器16的控制電路20，例如行譯碼器和列譯碼器。
在第二實(shí)施例中，存儲器單元MC各包括用于轉(zhuǎn)移柵極的nMOS晶體管61a；配置為與nMOS晶體管61a成對的虛nMOS晶體管61b；用于轉(zhuǎn)移柵極的nMOS晶體管62a；配置為與nMOS晶體管62a成對的虛nMOS晶體管62b；以及觸發(fā)電路63。觸發(fā)電路63連接到用于轉(zhuǎn)移柵極的nMOS晶體管61a和62a，并存儲1位數(shù)據(jù)。
用于轉(zhuǎn)移柵極的nMOS晶體管61a的源極和漏極中的一個(gè)連接到差分位線BL和/BL中的一個(gè)位線BL，源極和漏極中的另一個(gè)連接到觸發(fā)電路63，此外，柵極電極連接到差分字線WL和/WL中的一個(gè)字線WL。配置為與上述nMOS晶體管61a成對的虛nMOS晶體管61b的源極和漏極一起連接到地，并且柵極電極連接到差分字線WL、/WL中的另一個(gè)字線/WL。類似地，用于轉(zhuǎn)移柵極的nMOS晶體管62a的源極和漏極中的一個(gè)連接到差分位線BL和/BL中的另一個(gè)位線/BL，源極和漏極中的另一個(gè)連接到觸發(fā)電路63，此外，柵極電極連接到差分字線WL和/WL中的一個(gè)字線WL。配置為與上述nMOS晶體管62a成對的虛nMOS晶體管62b的源極和漏極一起連接到地，并且柵極電極連接到差分字線WL和/WL中的另一個(gè)字線/WL。
觸發(fā)電路63包括分別由nMOS晶體管和pMOS晶體管構(gòu)成、并且其輸入和輸出節(jié)點(diǎn)相互交叉連接的兩個(gè)CMOS反相電路64a和64b。
一個(gè)CMOS反相電路64a由以下構(gòu)成pMOS晶體管65a，其源極連接到將電源電壓Vdd將要傳輸?shù)降碾娫淳€；以及nMOS晶體管66a，其漏極連接到pMOS晶體管65a的漏極，并且其源極連接到將低電勢側(cè)的電源電壓(地電壓GND)將要傳輸?shù)降碾娫淳€。兩個(gè)晶體管65a和66a的柵極電極共用連接，并且該柵極共用連接節(jié)點(diǎn)連接到用于轉(zhuǎn)移柵極的nMOS晶體管62a的源極和漏極中的另一個(gè)。
另一個(gè)CMOS反相電路64b具有分別與該一個(gè)CMOS反相電路64a中的pMOS晶體管65a和nMOS晶體管66a成對的pMOS晶體管65b和nMOS晶體管66b。pMOS晶體管65b的源極連接到上述電源線。nMOS晶體管66b的漏極連接到pMOS晶體管65b的漏極，并且nMOS晶體管66b的源極連接到地側(cè)上的電源線。兩個(gè)晶體管65b和66b的柵極電極共用連接，并且該柵極共用連接節(jié)點(diǎn)連接到用于轉(zhuǎn)移柵極的nMOS晶體管62a的源極和漏極的另一個(gè)。
在圖13中，形成在虛線中包圍的相互成對的兩對晶體管對，以在相同阱區(qū)域中相互鄰近。也就是說，形成nMOS晶體管61a和61b，以在相同p阱區(qū)域中相互鄰近。形成nMOS晶體管62a和62b，以在相同p阱區(qū)域中相互鄰近。形成pMOS晶體管65a和65b，以在相同n阱區(qū)域中相互鄰近。形成nMOS晶體管66a和66b，以在相同p阱區(qū)域中相互鄰近。將地電壓供給到每個(gè)p阱區(qū)域，并將具有正極性的電源電壓供給到n阱區(qū)域。
與根據(jù)第一實(shí)施例的DRAM的情況一樣，差分字線WL和/WL、差分位線BL和/BL以及差分?jǐn)?shù)據(jù)線(未示出)分別構(gòu)成差分信號線對，如圖3或4所示。設(shè)定各線的尺寸，以使獲得的其特征阻抗Z為從50Ω至200Ω范圍的值，優(yōu)選100Ω。一對上述電源線構(gòu)成電源/地線對。電源/地線對的特征阻抗設(shè)定為等于或小于并聯(lián)懸掛的晶體管的負(fù)載阻抗的并聯(lián)總值。例如，電源/地線對的特征阻抗Z設(shè)定為5Ω。
圖13僅示出了SRAM的部分結(jié)構(gòu)。然而，該結(jié)構(gòu)僅僅提供作為實(shí)例。對于SRAM中的所有電路，包括存儲器單元MC、讀出放大器16和控制電路20共同的是，在相同阱區(qū)域中形成以差分方式工作的晶體管對；所有信號線是差分信號線對；以及電源線由電源線對構(gòu)成。
在根據(jù)第二實(shí)施例的SRAM中，由于與根據(jù)第一實(shí)施例的DRAM的情況相同的原因，可以在相同阱區(qū)域中的晶體管對之間進(jìn)行電荷交換，可以實(shí)現(xiàn)通常已經(jīng)浪費(fèi)消耗的積累電荷的再利用，并可以實(shí)現(xiàn)高速工作和低功耗。
與根據(jù)第一實(shí)施例的DRAM的情況一樣，采用傳輸線作為線。當(dāng)使用傳輸線時(shí)，獲得的信號延遲僅僅是光學(xué)傳輸延遲，并可以進(jìn)行高速信號傳輸。
圖14是示出了圖13所示的存儲器單元的圖形的平面圖。在圖14中，用類似的參考標(biāo)號表示與圖13對應(yīng)的類似構(gòu)成元件，并且這里省略了重復(fù)的說明。形成構(gòu)成晶體管對的nMOS晶體管61a和61b，以在相同p阱區(qū)域71中相互鄰近。然后，以平面距離“d”形成晶體管61a和61b，從而在將要供給到晶體管對的柵極控制信號(差分字線WL、/WL的信號)轉(zhuǎn)換時(shí)，互相進(jìn)行電荷交換并加速高速狀態(tài)轉(zhuǎn)換。形成構(gòu)成晶體管對的nMOS晶體管62a和62b，以在p阱區(qū)域72中相互鄰近。于是，以平面距離“d”形成晶體管62a和62b，從而在將要供給到晶體管對的柵極控制信號(差分字線WL和/WL的信號)轉(zhuǎn)換時(shí)，互相進(jìn)行電荷交換并加速高速狀態(tài)轉(zhuǎn)換。形成構(gòu)成晶體管對的pMOS晶體管65a和65b，以在相同n阱區(qū)域73中相互鄰近。于是，以平面距離“d”形成晶體管65a和65b，從而在將要供給到晶體管對的柵極控制信號(nMOS晶體管61a、62a的信號)轉(zhuǎn)換時(shí)，互相進(jìn)行電荷交換并加速高速狀態(tài)轉(zhuǎn)換。形成構(gòu)成晶體管對的pMOS晶體管64a和64b，以在相同n阱區(qū)域74中相互鄰近。于是，以平面距離“d”形成晶體管64a和64b，從而在將要供給到晶體管對的柵極控制信號(nMOS晶體管61a、62a的信號)轉(zhuǎn)換時(shí)，互相進(jìn)行電荷交換并加速高速狀態(tài)轉(zhuǎn)換。
平面距離“d”的最大值dmax通過dmax＝trμE＝0.35fμE給出，其中在n阱區(qū)域或p阱區(qū)域中的電荷的遷移率為μ(cm2/Sv)，晶體管對的線區(qū)域之間的電場強(qiáng)度為E(V/cm)，柵極控制信號的轉(zhuǎn)換時(shí)間(上升時(shí)間或下降時(shí)間)為tr(s)，以及柵極控制信號的頻率為f(1/s)。
形成由電源線75和地線76構(gòu)成的電源/地線對，以將電源電壓和地電壓供給到上述CMOS反相電路。用作pMOS晶體管65a和65b的源極區(qū)域的兩個(gè)p型擴(kuò)散層通過兩個(gè)電源接觸連接到電源線75，以及用作nMOS晶體管64a和64b的源極區(qū)域的兩個(gè)n型擴(kuò)散層通過兩個(gè)地接觸連接到地線76。
對于本領(lǐng)域的技術(shù)人員，其它優(yōu)點(diǎn)和修改將是顯而易見的。因此，本發(fā)明在其更寬的方面不限于這里示出和說明的具體細(xì)節(jié)和代表性實(shí)施例。由此，只要不脫離由所附權(quán)利要求和其等同物限定的總發(fā)明構(gòu)思的精神和范圍，可以進(jìn)行各種修改。
權(quán)利要求
1.一種半導(dǎo)體存儲器裝置，其特征在于包括存儲器單元(MC)，具有連接到字線和位線的至少一對晶體管對，所述晶體管對在相同阱區(qū)域中形成以相互鄰近，并以差分方式工作；以及讀出放大器電路(16)，具有連接到所述位線的至少一對晶體管對，所述晶體管對在相同阱區(qū)域中形成以相互鄰近，并以差分方式工作。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器裝置，其特征在于，還包括控制電路(20)，所述控制電路控制所述存儲器單元和讀出放大器電路的工作，其中所述控制電路具有在相同阱區(qū)域中形成以相互形成并以差分方式工作的晶體管對。
3.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器裝置，其特征在于，所述字線和位線分別由差分信號線對構(gòu)成。
4.根據(jù)權(quán)利要求3的半導(dǎo)體存儲器裝置，其特征在于，所述差分信號線對的特征阻抗為從50Ω至200Ω范圍的值。
5.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器裝置，其特征在于，所述存儲器單元各包括用于轉(zhuǎn)移柵極的晶體管對和連接到所述晶體管對中的任何一方的電容器，所述電容器存儲數(shù)據(jù)。
6.根據(jù)權(quán)利要求5的半導(dǎo)體存儲器裝置，其特征在于，所述電容器連接在用于轉(zhuǎn)移柵極的所述晶體管對中的任何一方和參考電勢的供給節(jié)點(diǎn)之間。
7.根據(jù)權(quán)利要求5的半導(dǎo)體存儲器裝置，其特征在于，所述電容器具有這樣的結(jié)構(gòu)，其中由高k材料構(gòu)成的絕緣體夾在一對金屬電極之間。
8.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器裝置，其特征在于，所述存儲器單元各包括用于轉(zhuǎn)移柵極的第一晶體管，配置為與所述第一晶體管成對的第二晶體管，以及連接到所述第一晶體管的觸發(fā)電路，所述觸發(fā)電路存儲數(shù)據(jù)。
9.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器裝置，其特征在于，所述晶體管對以一平面距離形成，從而在將要供給到所述晶體管對的控制信號轉(zhuǎn)換時(shí)，互相進(jìn)行電荷交換并加速高速狀態(tài)轉(zhuǎn)換。
10.根據(jù)權(quán)利要求9的半導(dǎo)體存儲器裝置，其特征在于，所述平面距離“d”的最大值dmax通過下式給出dmax＝trμE＝0.35fμE其中在所述阱區(qū)域中的電荷的遷移率為μ(cm2/Sv)；所述晶體管對的線區(qū)域之間的電場強(qiáng)度為E(V/cm)；所述控制信號的轉(zhuǎn)換時(shí)間為tr(s)；以及所述控制信號的頻率為f(1/s)。
11.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器裝置，其特征在于，還包括線對，所述線對的特征阻抗等于或小于通過使所有晶體管的接通電阻相互并聯(lián)獲得的阻抗，所述所有晶體管包括所述讀出放大器電路中的晶體管，所述線對將高電勢側(cè)和低電勢側(cè)的電源電壓供給到所述讀出放大器電路。
全文摘要
存儲器單元(MC)包括配置為相互成對的用于轉(zhuǎn)移柵極的nMOS晶體管(11a、11b)，以及連接到所述nMOS晶體管(11a)的用于數(shù)據(jù)存儲的一個(gè)電容器(12)。所述nMOS晶體管(11a)的柵極電極連接到字線WL，并且漏極連接到位線BL。所述nMOS晶體管(11b)的柵極電極連接到字線/WL，并且漏極和源極連接到地。所述電容器(12)連接在所述nMOS晶體管(11a)的源極和地之間。Y選擇電路(13)連接在差分位線BL、/BL和差分?jǐn)?shù)據(jù)線DL、/DL之間。所述Y選擇電路(13)具有分別構(gòu)成晶體管對的兩對nMOS晶體管(14a、14b和15a、15b)。
文檔編號G11C7/00GK1825476SQ200610058210
公開日2006年8月30日 申請日期2006年2月24日 優(yōu)先權(quán)日2005年2月25日
發(fā)明者大冢寬治, 宇佐美保 申請人:株式會社東芝, 大冢寬治, 宇佐美保, 沖電氣工業(yè)株式會社, 三洋電機(jī)株式會社, 夏普株式會社, 索尼株式會社, 日本電氣株式會社, 富士通株式會社, 松下電器產(chǎn)業(yè)株式會社, 株式會社瑞薩科技, 羅姆股份有限公司