專利名稱：用于點對點數據交換的半導體存儲器模塊單元的制作方法
技術領域：
本發(fā)明涉及用于與存儲器控制器進行點對點(P2P)數據交換的半導體存儲器模塊單元。
背景技術：
DDR-1、DDR-2和DDR-3代的存儲系統(tǒng)使用hybridT或flyby連接來給DRAM提供命令和地址數據(CA)。在這種情況下，經由CA總線給不同的DRAM提供CA信號，這樣就限制了CA總線的速度。DDR-4或后一代的DRAM存儲器的高速需求需要快的總線系統(tǒng)來支持。因此適合的總線系統(tǒng)是在半導體存儲器模塊和存儲器控制器之間建立P2P連接。
DDR-2和DDR-3兩代存儲器的半導體存儲器模塊例如DIMM(雙列直插式存儲器模塊)，舉例來說，可以采用×4DRAM存儲器芯片(×4每次存儲訪問4比特的數據帶寬)而非采用半導體存儲器模塊上的雙倍DRAM數量的×8DRAM。與配置了×8DRAM時的數量相比，×4DRAM的雙倍數量可以保證半導體存儲器模塊和存儲器控制器之間的數據帶寬。如果×4DRAM和×8DRAM的存儲容量相同，那么用4DRAM替代×8DRAM來保證數據帶寬將使半導體存儲器模塊上的總存儲容量得到相當可觀的提升。在半導體存儲器模塊和存儲器控制器之間使用P2P連接時，如從×8DRAM到×4DRAM轉變中所述的存儲器芯片的加倍就更困難。其原因是從一個×8DRAM轉換成兩個×4DRAM時需要雙股傳輸CA信號，這是因為在P2P連接的情況下，一個專用的CA信號會在半導體存儲器模塊輸入中傳遞給每個DRAM。由于需要增加額外的插頭連接/引腳并且還要對存儲器控制器方面進行管理，所以這種方式并不是很有前景。

發(fā)明內容
本發(fā)明旨在提供一種存儲器芯片具有不同數據帶寬的半導體存儲器模塊單元，例如×4DRAM和×8DRAM，適合與存儲器控制器進行P2P數據交換，同時避免上述問題。
通過采用權利要求1中所定義的半導體存儲器模塊的發(fā)明方法就可以達到這些目的。其優(yōu)點在從屬權利要求中體現(xiàn)。
依據本發(fā)明，一種與存儲器控制器進行P2P數據交換的半導體存儲器模塊具有用于至少從存儲器控制器接收信號數據的模塊輸入信號數據引腳、用于至少給存儲器控制器傳送信號數據的模塊輸出信號數據引腳、具有芯片輸入信號數據引腳和芯片輸出信號數據引腳并適用于存儲和讀出存儲器數據位(DQ)的存儲器芯片，這就可以從模塊輸入信號數據引腳經由信號線和存儲器芯片來傳輸信號數據，存儲器芯片在模塊輸出信號數據引腳的方向上對信號數據進行單向處理。另外，存儲器芯片以樹形方式互相連接，即從一個存儲器芯片連接模塊輸入信號數據引腳直到多個存儲器芯片連接模塊輸出信號數據引腳，并且從模塊輸入信號數據引腳到模塊輸出信號數據引腳的每個連接都包含數量匹配的存儲器芯片。從節(jié)點狀存儲器芯片開始，該樹形結構在信號數據傳輸時被分成多個下游的存儲器芯片，并且每個節(jié)點狀存儲器芯片每次進行存儲訪問，都會寫入或讀出大量的存儲器數據位(DQ)(即具有數據帶寬)，其數值與由多個下游存儲器芯片每次存儲訪問時寫入或讀出的存儲器數據位(DQ)的總和一致(也就是與多個下游存儲器芯片的數據帶寬的總和一致)。
因此可以考慮對采用樹形方式相互連接的存儲器芯片的樹形結構進行改進，即從存儲器芯片連接到模塊輸入信號數據引腳，如果傳輸信號數據被傳輸到多個下游存儲器芯片，則樹形結構的一個分支就進入到樹的更下一層。如果上級存儲器芯片僅傳輸信號數據給一個下游存儲器芯片，則樹形結構不會有分支進入更下層。如果再考慮所有的連接，即由存儲器芯片連接模塊輸入信號數據引腳直到多個存儲器芯片連接模塊輸出信號數據引腳，這就得到了樹形結構。例如在一個節(jié)點狀×8存儲器芯片可以為兩個下游×4存儲器芯片傳輸信號數據的情況中，提供樹形結構的一個分支。在這種情況下，借助于不論是×8存儲器芯片還是兩個×4存儲器芯片中的一個存儲器地址，大量的存儲器數據位(DQ)都能得到存儲。每次存儲訪問時可存儲或讀出的存儲器數據位(DQ)的數量也稱為數據帶寬。由于從模塊輸入信號數據引腳到模塊輸出信號數據引腳的每個連接都包含數量匹配的存儲器芯片，所以連接模塊輸出信號數據引腳的存儲器芯片位于樹形結構的公用最低層。
更優(yōu)的情形是，與芯片輸入信號數據引腳或芯片輸出信號數據引腳連接的信號線至少是以命令和地址數據(CA)、寫入數據(wD)、讀出數據(rD)以及時鐘信號(CLK)的形式來傳輸信號數據。更好的情形是，地址數據被用來決定樹形結構的層，即決定在哪一層對存儲數據進行處理，也就是讀出或寫入。CA數據、寫入數據和讀出數據可在不同的信號線上傳輸。
在一有優(yōu)勢的實施例中，命令和地址數據、寫入數據及讀出數據都至少部分地在公用的信號線上傳輸。相比之下，DDR-1、DDR-2和DDR-3三代存儲器的半導體存儲器模塊，其命令和地址數據以及存儲數據，即讀出數據和寫入數據是在單獨的線上進行傳輸的，而本實施例依靠在公用信號線上的傳輸，使得在半導體存儲器模塊上節(jié)省了引腳。假設在半導體存儲器模塊上數量有限的引腳，比如一塊EDO-DRAM存儲器模塊(JEDEC 21-C)的168針接口，可能在半導體存儲器模塊上實現(xiàn)相對更大的數據帶寬。更好的情形是，命令和地址數據以及存儲器數據在公用的信號線上完全傳輸，只有當數據帶寬不同時才采用額外的信號線。
寫入數據經由數量更少的信號線傳輸，與讀出數據相比更為有利。由于讀數據比寫入數據需要的速度更高，為了避免在存儲器控制器部分上的不必要的等待周期，與從半導體存儲器模塊單元到存儲器控制器傳輸讀出數據操作相比，通過采用更少的信號線來傳輸從存儲器控制器到半導體存儲器模塊單元的寫入數據，從而節(jié)省模塊輸入信號數據引腳，上述引腳還可用于其他目的。盡管如此，在這種情況下，還必須考慮很可能在這些信號線上也傳輸命令和地址數據。
在一有優(yōu)勢的實施例中，一個點對n點的(P2nP)連接方式可以用于傳輸從每個節(jié)點狀存儲器芯片到多組的n個下游存儲器芯片的信號數據。在節(jié)點狀存儲器芯片和下游存儲器芯片之間的這種相互連接方式沿襲了這樣一種優(yōu)勢，即節(jié)點狀存儲器芯片可以獨立地輸出信號數據，無論該信號數據是傳輸到一個存儲器芯片上還是多個下游存儲器芯片上。因此，在節(jié)點狀存儲器芯片上不必采取什么預防措施，比如在多個下游存儲器芯片的情形中分流信號數據，以使得現(xiàn)今各代存儲器中的通常一種存儲器芯片可以作為節(jié)點狀存儲器芯片來使用。因此，舉例來講，一個×8DRAM可以傳輸信號數據到多個下游存儲器芯片，就好像單個×8DRAM被安排到下游一樣。
更好的情形是，在P2nP連接的情況下，n個下游存儲器芯片中的每一個芯片都具有過濾器件，該過濾器件的每個都從需存儲的寫入數據的比特數據數量中選擇第n部分，n個下游存儲器芯片每個都選擇需存儲的比特數據數量的不同部分，以致可在n個下游存儲器芯片中存儲所有的比特數據數量。為了該目的，例如在P22P連接的情況下，即節(jié)點狀芯片傳輸信號數據到兩個下游存儲器芯片上，比較合適的方法是，兩個下游存儲器芯片中的一個進行選擇和存儲一串寫入數據的前半部分，而另一個下游存儲器芯片選擇和存儲該串寫入數據的后半部分。過濾數據的進一步的可能性是，兩個存儲器芯片對于節(jié)點狀存儲器芯片的各自不同的芯片輸出信號數據引腳選擇存儲數據，也就是在P22P連接的情況下，兩個存儲器之一選擇由節(jié)點狀存儲芯片的一半輸出信號數據引腳來傳輸存儲器數據，而另一個存儲器選擇經由節(jié)點狀存儲芯片的另一半輸出信號數據引腳來傳輸信號數據。盡管如此，與介紹所述的數據串的分流相比較，關于DRAM存儲器芯片上的數據分配是很難實現(xiàn)分流存儲器數據的可能性。
在更好的實施例中，在P2nP連接的情況下，每個節(jié)點狀存儲器芯片具有分成n組的芯片輸出信號數據引腳，并且從n組的芯片輸出信號數據引腳中的每一組，可傳輸至少一部分信號數據到n個下游存儲器芯片中的相應一個。這就可能比如從n個組的每一組中對寫入數據和讀出數據的不同部分進行傳輸。另外，也可能經由多個組中的每一組來傳輸命令和地址數據和/或時鐘信號。同樣可以經由P2nP的連接方式來獨立傳輸時鐘信號。
在一個有優(yōu)勢的方式下，每個節(jié)點狀存儲器芯片具有選擇器件，該選擇器件將讀出數據或寫入數據的比特數據數量分成n部分，并且經由n組芯片輸出數據信號引腳之一將n部分中的相應其中之一傳輸給n個下游存儲器芯片中的相應一個芯片。這就確保了在下游存儲器芯片之間的全部比特數據數量被劃分。盡管如此，每個下游存儲器芯片都會接收到命令和地址數據以及時鐘信號。
更好的情形是，選擇器件通過劃分讀出或寫入數據串的比特數據數量來確定n部分。在P22P連接的情況下，例如節(jié)點狀×8DRAM存儲器芯片和兩個下游×4DRAM存儲器芯片，選擇器件會將該串的一半分配給兩個×4DRAM存儲器芯片中的第一個芯片，并且將該串的另一半分配給兩個4DRAM存儲器芯片中的第二個芯片。
優(yōu)選實施例具有×8型的節(jié)點狀存儲器芯片和六個×4型的存儲器芯片，×8型的節(jié)點狀存儲器芯片與模塊輸入信號數據引腳連接，并且將信號數據傳輸給×4型的兩個下游存儲器芯片，從那里，無需進一步地分流，信號數據就可以經由兩個串聯(lián)的×4型的存儲器芯片傳輸到模塊輸出信號數據引腳。如果假設×8型的存儲器芯片的存儲容量與×4型的存儲器芯片的存儲容量相匹配，例如，×8型和×4型的存儲器芯片都具有1GB的存儲容量，那么在半導體模塊單元上的這種存儲器芯片的布置就會使上述半導體模塊單元的存儲容量有相當可觀的增加。作為例子，如果在半導體存儲器模塊單元上僅使用×8型的存儲器芯片，那么假設每個具有1GB存儲容量的四個級聯(lián)的×8型存儲器芯片，這將產生4GB的總存儲容量。然而，如果×8型的節(jié)點狀存儲器芯片的下游直接和模塊輸入信號數據引腳相連，那就會分流給兩個×4型的下游存儲器芯片，再假設四個級聯(lián)的存儲器芯片相同地互相連接，并且假設×4型和×8型的存儲容量在每種情況下都是1GB，則可以由于分流而得到7GB的模塊單元總存儲容量。
需特別地指出，在這個接合點處，該樹形結構并不限于只帶有兩個下游存儲器芯片的分支，而是可有包含多個的分支并且分支也可有兩個以上的下游存儲器芯片。舉例來說，如果有相同芯片存儲容量的×16型的存儲器芯片和×4型的存儲器芯片可用，則對于一個半導體存儲器模塊的最大存儲容量假定為16位的數據帶寬，×16型的存儲器芯片將適合用作節(jié)點狀存儲器芯片，其和模塊輸入信號數據引腳相連，并且將信號數據傳輸給四個下游的×4型存儲器芯片。對于×16型的存儲器芯片將信號數據傳輸給兩個下游的×8型存儲器芯片同樣是可能的，就它們而言，可在進一步分流的幫助下，在所有情況下將信號數據傳輸給下游的×4型存儲器芯片。本領域技術人員將決定哪種樹形結構最有利于實現(xiàn)通過估量多種因素而得到該半導體存儲器模塊，比如具有不同數據帶寬的存儲器芯片的可用性，或者每個存儲器芯片的最大存儲容量，等等。
尤其適合的是，在帶有一個×8型的節(jié)點狀存儲器芯片和六個×4型的存儲器芯片的實施例中，在模塊載體的前側上布置×8型的存儲器芯片和兩個下游的×4型的存儲器芯片，并且在模塊載體的后側再布置四個×4型的存儲器芯片。在這種情況下，最好是提供模塊輸入信號數據引腳中的六個引腳用于接收命令和地址數據以及寫入數據，再使模塊輸入信號數據引腳中的一個引腳用于接收時鐘信號，以及提供模塊輸出信號數據引腳中的八個引腳用于至少傳輸讀出數據，而來自模塊輸出信號數據引腳的另兩個引腳則用于傳輸時鐘信號。相比于傳輸寫入數據，傳輸讀出數據需要有更多的引腳支持，使得在讀操作時能夠得到高帶寬。因此，縮短了讀操作的持續(xù)時間，由此可減少在存儲器控制器中直到來自半導體存儲器模塊單元的讀出數據到達時的不必要的等待周期。
存儲器芯片最好具有匹配的存儲容量。例如，在×4和×8的DRAM存儲器芯片具有1GB的存儲容量。因此，從連接模塊輸入信號數據引腳的×8存儲器芯片分流到兩個下游的×4存儲器芯片時，無需增加數據帶寬，就可以提高半導體模塊單元上的存儲容量。
模塊載體最好對應于DIMM的模塊載體。在模塊載體上最好能容納多個半導體存儲器模塊單元，通過DIMM的數據帶寬以及連接模塊輸入信號數據引腳的存儲器芯片的數據帶寬基本上就確定了上述模塊單元的數量。


下面結合附圖來詳細描述本發(fā)明及其特點和優(yōu)勢。
圖1顯示了依據本發(fā)明半導體存儲器模塊單元的第一實施例。
圖2顯示了依據本發(fā)明半導體存儲器模塊單元的另一實施例。
具體實施例方式
圖1顯示了在模塊載體前側2和模塊載體后側3上布置了存儲器芯片4的半導體存儲器模塊1。該模塊芯片優(yōu)選是DRAM。半導體存儲器模塊單元1具有模塊輸入信號數據引腳5和模塊輸出信號數據引腳6。存儲器芯片4同樣具有芯片輸入信號數據引腳7和芯片輸出信號數據引腳8。多個存儲器芯片4相互連接，同時經由信號線9與模塊輸入信號數據引腳5和模塊輸出信號數據引腳6相連。為了使圖1看起來更清楚，以單線來代表多條信號線。信號線9同樣可以用于將模塊載體前側2上的存儲器芯片4與模塊載體后側3上的存儲器芯片4之間連接。模塊輸入信號數據引腳5從存儲器控制器經由六個模塊輸入信號數據引腳來接收命令和地址數據CA以及寫入數據wD(也就是存儲器數據DQ)。時鐘信號CLK要通過另一個模塊輸入信號數據引腳被接收。這些信號數據再經由信號線9轉發(fā)給×8型的節(jié)點狀存儲器芯片4’的芯片輸入信號數據引腳7。
雖然×8型的存儲器芯片4’具有8位的數據帶寬，也就是說每次存儲器訪問允許寫入或讀出八個數據位，但僅經由六個芯片輸入信號數據引腳5供給寫入數據wD。因此，整個帶寬不是全用來寫入寫入數據wD的，因為寫操作比讀操作需要相對更低的速度，并且節(jié)省了半導體存儲器模塊單元1上的引腳，這樣做比較有利。
×8型的存儲器芯片代表節(jié)點狀存儲器芯片4’，這是因為它給×4型的兩個下游存儲器芯片4”傳輸信號數據。節(jié)點狀主干的設計是從×8型的存儲器芯片到兩個下游的×4型的存儲器芯片4”進行分流。在從節(jié)點狀存儲器芯片4’發(fā)生分流的情況下，在半導體存儲器模塊單元1上布置存儲器芯片4，因此就得到一個樹形結構。借助于點對兩點(P22P)連接，×8型的節(jié)點狀存儲器芯片4’傳輸信號數據給兩個下游的×4型的存儲器芯片4”，也就是說從×8型的節(jié)點狀存儲器芯片4’經由其芯片輸出信號數據引腳8來傳輸信號數據，而與下游的存儲器芯片4”的數量無關。因此，關于兩個下游的存儲器芯片4”，不必將×8型的存儲器芯片上的信號數據分開。這沿襲了×8型的存儲器芯片作為當前幾代存儲器的常規(guī)存儲器芯片的優(yōu)點。
兩個下游的×4型的存儲器芯片4”可以用來接收CA數據、rD和wD數據(可以合稱為存儲器數據DQ)以及時鐘信號CLK。在×8型的節(jié)點狀存儲器芯片4’中讀到的數據rD從下游的×4型的存儲器芯片4”經由八條信號線(未示出)傳遞到模塊輸出信號數據引腳6。兩個下游的×4型的存儲器芯片4”都具有過濾器件，在所有情況下過濾出寫入數據wD中的一半數據。優(yōu)選的，兩個下游的×4型的存儲器芯片4”中的第一個存儲器芯片的過濾器件過濾掉寫入數據wD串中的第一半以便存儲或傳送，和兩個下游的×4型的存儲器芯片4”中的另一個存儲器芯片的過濾器件過濾掉寫入數據wD串中的另一半以便存儲或傳送。
如果試圖從兩個下游的×4型的存儲器芯片4”讀出數據，那么可以經由四個信號線將這些數據傳送給在模塊載體的后側3上的更下游的×4型的存儲器芯片。從那里起，信號數據經由相應的更下游的×4型的存儲器芯片傳遞到模塊輸出信號數據引腳6。與模塊輸出信號數據引腳6連接的兩個×4型的存儲器芯片之一的芯片將讀出數據rD經由四個信號線傳輸到四個模塊輸出信號數據引腳。在半導體存儲器模塊單元1的輸出的8位數據帶寬因此對應于跟模塊輸入信號數據引腳5相連接的×8型的節(jié)點狀存儲器芯片4’的數據帶寬。除了讀出數據rD外，時鐘信號CLK也可經由另外的引腳被傳輸給模塊輸出信號數據引腳6。獨立于從模塊輸入信號數據引腳5將信號數據傳輸到模塊輸出信號數據引腳6所經由的樹形結構的分支，包含了相同數量的四個插入的存儲器芯片4。因此，從模塊輸入信號數據引腳5到模塊輸出信號數據引腳6的信號傳播次數與半導體存儲器模塊單元1上采取的分支無關。
在半導體存儲器模塊上，尤其是在DIMM中，優(yōu)選以多種方式容置半導體存儲器模塊單元1。如圖1中所示，假設×4型和×8型存儲器芯片4的最大存儲容量為1GB，則存儲器芯片4的互相連接就可以得到7GB的總存儲容量。相比于其中僅級聯(lián)×8型的存儲器芯片的半導體存儲器模塊單元，這可以使存儲容量明顯增加。而在僅級聯(lián)×8型的存儲器芯片的情況下，半導體存儲器模塊單元僅有4GB的總存儲容量。
圖2顯示了依據本發(fā)明半導體存儲器模塊單元的另一實施例。相比于圖1中所說明的第一實施例，該模塊單元展現(xiàn)了一個相似的結構。然而，與之不同的是，信號數據并非通過P22P連接方式從節(jié)點狀×8型的存儲器芯片4’傳輸到兩個下游的×4型的存儲器芯片4”。然而，節(jié)點狀存儲器芯片4’的芯片輸出信號數據引腳被細分成兩組(未示出)，再經由這兩組引腳將信號數據的各自部分傳輸給兩個下游的×4型的存儲器芯片4”中的相應芯片。借助于節(jié)點狀存儲器芯片4’上的選擇器件，信號數據被分流。上述選擇器件優(yōu)選是將存儲數據串的第一半分配給第一組的芯片輸出信號數據引腳，并且將存儲器數據串的另一半分配給第二組的芯片輸出信號數據引腳。時鐘信號CLK及命令和地址數據CA都可以從節(jié)點狀存儲器芯片4’到兩個下游的×4型的存儲器芯片4”進行傳輸。在節(jié)點狀存儲器芯片4”中讀取的數據rD，同樣可以分別將一半數據轉送給兩個下游的存儲器芯片4’中的一個芯片，并且將另一半數據轉送給兩個下游的存儲器芯片4”中的另一個芯片。模塊載體的前側2上的兩個下游的×4型的存儲器芯片4”與模塊載體的后側3上的另一個存儲器芯片4相連接，以及將進一步的信號傳輸到模塊輸出信號數據引腳6，這在該圖和附圖1中都有說明，此處不再贅述。
參考符號列表1半導體存儲器模塊單元2模塊載體的前側3模塊載體的后側4存儲器芯片4’ 節(jié)點狀存儲器芯片4” 在節(jié)點狀存儲器芯片的下游布置的存儲器芯片5模塊輸入信號數據引腳6模塊輸出信號數據引腳7芯片輸入信號數據引腳8芯片輸出信號數據引腳9信號線CA 命令和地址信號CLK 時鐘信號DQ 存儲器數據位P2P 點對點連接P22P 點對2點連接RD 讀出數據WD 寫入數據x4 在每存儲器訪問時4或4可寫入或可讀取的數據位的比特數據寬帶x8 在每存儲器訪問時8或8可寫入或可讀取的數據位的比特數據寬帶
權利要求
1.一種用于與存儲器控制器進行點對點(P2P)數據交換的半導體存儲器模塊單元，其中包括用于至少從存儲器控制器接收信號數據的模塊輸入信號數據引腳(5)；用于至少給存儲器控制器傳送信號數據的模塊輸出信號數據引腳(6)；具有芯片輸入信號數據引腳(7)、芯片輸出信號數據引腳(8)以及適用于存儲和讀取存儲器數據位(DQ)的存儲器芯片(4，4’，4”)，這使得對于從模塊輸入信號數據引腳(5)經由信號線(9)和存儲器芯片(4，4’，4”)傳輸的信號數據，在模塊輸出信號數據引腳(6)的方向上對該信號數據進行單向處理，其中存儲器芯片(4)以樹形方式互相連接，即從連接模塊輸入信號數據引腳(5)的一個存儲器芯片(4’)直到連接模塊輸出信號數據引腳(6)的存儲器芯片(4)，從模塊輸入信號數據引腳(5)到模塊輸出信號數據引腳(6)的每個連接包括相匹配數量的存儲器芯片(4)；在該情況下通過節(jié)點狀存儲器芯片(4’)，樹形結構被信號數據的傳輸分流成多個下游的存儲器芯片(4”)；和每個節(jié)點狀存儲器芯片(4‘)在每次存儲器訪問時寫入或讀取與由多個下游的存儲器芯片(4”)在每次存儲器訪問時寫入或讀出的存儲器數據位(DQ)的總和相一致的存儲器數據位(DQ)的數量。
2.如權利要求1的半導體存儲器模塊單元，其中對于傳輸以命令和地址數據(CA)、寫入數據(wD)、讀出數據(rD)和時鐘信號(CLK)的形式的信號數據，至少提供與芯片輸入信號數據引腳(5)或芯片輸出信號數據引腳(6)相連接的信號線(9)。
3.如權利要求2的半導體存儲器模塊單元，其中命令和地址數據(CA)、寫入數據(wD)和讀出數據(rD)至少部分地通過共用的信號線(9)被傳輸。
4.如權利要求2或3的半導體存儲器模塊單元，其中與讀出數據(rD)相比通過更少的信號線(9)來傳輸寫入數據(wD)。
5.如前述權利要求中的任一項的半導體存儲器模塊單元，其中點對n點(P2nP)的連接方式用于傳輸從每個節(jié)點狀存儲器芯片(4’)到多組n個下游的存儲器芯片(4”)的信號數據。
6.如權利要求5的半導體存儲器模塊單元，其中n個下游的存儲器芯片(4”)中的每一個存儲器芯片都具有過濾器件，該過濾器件從要存儲的寫數據(wD)的比特數據數量中選擇第n部分，n個下游的存儲器芯片(4”)每個都選擇要存儲的比特數據數量的不同部分，這樣要存儲的比特數據數量的所有比特都被存儲在n個下游的存儲器芯片(4”)中。
7.如權利要求6的半導體存儲器模塊單元，其中過濾器件從寫入數據比特串中選擇要存儲的寫入數據(wD)的比特數據數量中的第n部分。
8.如權利要求1-4中的任一項的半導體存儲器模塊單元，其中每個節(jié)點狀存儲器芯片(4’)具有被細分成n組的芯片輸出信號數據引腳(8)；并且從n組芯片輸出信號數據引腳(8)中的每一組引腳，至少一部分信號數據被傳輸給n個下游的存儲器芯片(4”)中的相應一個。
9.如權利要求8的半導體存儲器模塊單元，其中每個節(jié)點狀存儲器芯片(4’)具有選擇器件，該選擇器件將讀出數據(rD)或寫入數據(wD)的比特數據數量分成n部分，并且經由n組的芯片輸出數據引腳(8)之一將n部分中的相應之一傳輸給n個下游的存儲器芯片(4”)中的相應一個。
10.如權利要求9的半導體存儲器模塊單元，其中選擇器件通過將存儲數據串的比特數據數量分開來確定n個部分。
11.如前述權利要求中的任一項的半導體存儲器模塊單元，其中×8型的節(jié)點狀存儲器芯片(4’)和六個×4型的存儲器芯片，×8型的節(jié)點狀存儲器芯片(4’)與模塊輸入信號數據引腳(5)連接并且將信號數據傳輸給×4型的兩個下游的存儲器芯片(4”)，從這里不再進一步分流，信號數據經由兩個串聯(lián)的×4型的存儲器芯片被傳輸到模塊輸出信號數據引腳(6)。
12.如權利要求11的半導體存儲器模塊單元，其中在模塊載體(2)的前側上布置×8型的節(jié)點狀存儲器芯片(4’)和兩個下游的×4型的存儲器芯片(4”)，并且在模塊載體(3)的后側上布置其它四個×4型的存儲器芯片(4)。
13.如權利要求12的半導體存儲器模塊單元，其中提供六個模塊輸入信號數據引腳(5)用于接收命令和地址數據(CA)以及寫入數據(wD)，和提供另一個模塊輸入信號數據引腳(5)用于接收時鐘信號(CLK)，和提供八個模塊輸出信號數據引腳(6)用于至少傳輸讀出數據(rD)，和提供另外兩個模塊輸出信號數據引腳(6)用于傳輸時鐘信號(CLK)。
14.如前述權利要求的半導體存儲器模塊單元，其中存儲器芯片(4)具有相匹配的存儲容量。
15.如權利要求12的半導體存儲器模塊單元，其中模塊載體與雙列直插式存儲器模塊(DIMM)的載體相一致。
全文摘要
本發(fā)明描述了用于與存儲器控制器進行點對點數據交換的半導體存儲器模塊單元(1)。可在半導體存儲器模塊單元(1)上以這樣一種方式布置具有不同數據帶寬的存儲器芯片(4，4’，4”)，即通過從節(jié)點狀存儲器芯片(4’)到多個下游的存儲器芯片(4”)的信號數據傳輸得到樹狀分流，同時保持數據帶寬。
文檔編號G11C5/06GK1917078SQ20061007115
公開日2007年2月21日 申請日期2006年3月16日 優(yōu)先權日2005年3月16日
發(fā)明者H·魯克鮑爾 申請人:英飛凌科技股份公司