專利名稱：非易失性半導體存儲器件和信號處理系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及非易失性半導體存儲器件和安裝有非易失性半導體存儲器件的信號處理系統(tǒng)，尤其涉及應用在將控制程序等代碼和圖像等數據這兩者存儲于非易失性半導體存儲器件的系統(tǒng)使用的非易失性半導體存儲器件中有效的技術。
背景技術：
非易失性半導體存儲器件，由于切斷電源后也能保持存儲信息，因此廣泛應用于信息系統(tǒng)和通信系統(tǒng)。其中，閃速EEPROM(閃速存儲器)，通過進行芯片整體或以塊為單位的刪除，從而使存儲單元尺寸變小，實現了低成本，其需求迅速擴大。
在使用閃速存儲器的系統(tǒng)中，作為存儲于閃速存儲器的信息，大致可分為代碼(指令)和數據。這里，代碼是系統(tǒng)LSI中的運算處理部執(zhí)行的指令，存儲該代碼的閃速存儲器，需要高速地讀出高速動作的運算處理部所需要的代碼。另外，在系統(tǒng)LSI中執(zhí)行的應用程序軟件所處理的圖像等數據，是成塊(lump)的大量數據，存儲該數據的閃速存儲器，需要能夠在所需時間內執(zhí)行成塊的大量數據的寫入和讀出。
將主要用于存儲指令等代碼的閃速存儲器定義為代碼閃速存儲器，將主要用于存儲圖像等數據的閃速存儲器定義為數據閃速存儲器，總結對各存儲器的性能要求，則如圖12所示。由圖12可知，對代碼閃速存儲器和數據閃速存儲器而言，在讀出、寫入、刪除及改寫次數等特性方面，存在不同的性能要求。
代碼閃速存儲器中的存儲信息，以運算處理部的指令為主，因此要求高速隨機存取，在確定了指令后，幾乎不需要改寫，因此對改寫次數、寫入及刪除性能的要求并不高。而數據閃速存儲器中的存儲信息，以圖像等大容量數據為主，因此在對于讀出和寫入的隨機性能上沒有要求，但要求高速的吞吐量。由于要求高速改寫，所以對刪除也要求高速性，對改寫次數也要求為多次。
另外，存儲在代碼閃速存儲器中的運算處理部的指令，當有來自運算處理部的請求時，則需要即使在對數據閃速存儲器的訪問期間、尤其是在執(zhí)行需要長時間的寫入或刪除的期間，也能夠進行讀出。
NOR型閃速存儲器具有適于對代碼閃速存儲器的要求的性能，NAND型閃速存儲器具有適于對數據閃速存儲器的要求的性能，因此，在將代碼和數據存儲于非易失性存儲器的系統(tǒng)中，采用了NOR型閃速存儲器和NAND型閃速存儲器這兩者。
例如，便攜式電話系統(tǒng)中的信號處理部，由進行基帶處理的第1系統(tǒng)LSI和進行應用程序處理的第2系統(tǒng)LSI構成。在第1系統(tǒng)LSI中連接NOR型閃速存儲器和DRAM，在第2系統(tǒng)LSI中連接NAND型閃速存儲器和DRAM。在各NOR型閃速存儲器中，存儲有在各系統(tǒng)LSI的運算處理部中所使用的代碼(指令)。在NAND型閃速存儲器中，存儲由在第2系統(tǒng)LSI中執(zhí)行的應用程序軟件進行處理的圖像數據等。
隨著半導體制造技術的發(fā)展，系統(tǒng)LSI逐漸向大規(guī)模發(fā)展，存儲器逐漸向大容量發(fā)展，在上述便攜式電話系統(tǒng)中，如果采用更微細化的工藝技術將兩系統(tǒng)LSI集成在1個芯片上，則能實現進一步的成本降低。同樣地，在閃速存儲器中，如果將2個DRAM集成在1塊芯片也能實現進一步的成本降低，但為了集成閃速存儲器，需要將具有不同性能要求的代碼閃速存儲器和數據閃速存儲器實現在1塊芯片上的技術。
在專利文獻1、專利文獻2中公開了將用于存儲代碼和用于存儲數據的閃速存儲器實現在1塊芯片上的復合閃速存儲器。在這些文獻中，記載了關于代碼存儲用存儲部和數據存儲用存儲部的區(qū)域劃分的技術，并記載了關于在數據存儲用存儲部的寫入或刪除動作期間進行從代碼存儲用存儲部讀出的技術，根據公開的技術，并不能實現圖12所示的代碼閃速存儲器和數據閃速存儲器中分別要求的、不同的讀出性能和寫入性能。
在專利文獻3中也公開了這樣的技術將非易失性存儲陣列內的存儲單元分為多個塊，在對任意塊進行寫入動作或刪除動作的期間，能進行從其他塊的讀出。在專利文獻3中，劃分成的各塊中具備地址鎖存器，并且備有進行包括各塊的存儲芯片整體的控制的指令分析和狀態(tài)數據生成部，分析對存儲芯片的指令，任意塊在寫入或刪除動作期間能夠進行從其他塊的讀出。該專利文獻3所公開的技術，也不能夠實現圖12所示的代碼閃速存儲器和數據閃速存儲器分別要求的不同的讀出性能和寫入性能。
專利文獻1、專利文獻2所公開的、可以在對數據存儲用存儲部進行寫入或刪除動作期間進行從代碼存儲用存儲部的讀出的技術，與專利文獻3所公開的技術同樣，通過具備多個可獨立動作的存儲塊來得以實現。
在專利文獻4中公開了在1塊芯片上實現不同的多種存儲特性的技術的一例。在專利文獻4中，在NAND型存儲器的一部分區(qū)域中，設置用1個存儲單元置換NAND型存儲單元的串聯連接的存儲單元后的NOR型存儲區(qū)域，從而能夠在同一芯片上實現可通過高度集成實現低成本的NAND型存儲器、和具有良好的隨機存取性能的NOR型存儲器。但是，以共用位線和讀出電路的結構實現了NAND型存儲器和NOR型存儲器，這里所公開的NOR型存儲器，不能夠應用于要求隨機讀出速度遠遠高于數據閃速存儲器的代碼閃速存儲器。另外，在寫入特性方面，NAND型存儲器和NOR型存儲器具有相同特性，與NOR存儲器相比，NAND型存儲器并未實現高速寫入。另外，不能在對NAND型存儲器的寫入或刪除動作正在執(zhí)行時，進行從NOR型存儲器讀出的動作。
在專利文獻5中公開了這樣的技術在1塊芯片上實現程序數據(代碼)存儲區(qū)域、和與程序數據存儲區(qū)域相比由改寫引起的劣化少且壽命長的表數據(數據)存儲區(qū)域。通過將施加到數據表存儲區(qū)域的寫入電壓設定為低于施加到程序數據區(qū)域的電壓的值，從而使表數據存儲區(qū)域的寫入閾值電壓取為低于程序數據的寫入閾值電壓的值，減輕改寫時的負荷來謀求壽命的延長。此時，利用所輸入的地址判斷是程序數據存儲區(qū)域還是表數據存儲區(qū)域。在該專利文獻5中，通過變更寫入電壓的裝置實現了不同的寫入閾值電壓，不能使表數據的寫入比程序數據的寫入速度更快。另外，沒有說明被設定成不同的寫入閾值電壓的存儲單元的讀出方式和電路，專利文獻5所公開的技術，不能夠實現圖12所示的代碼閃速存儲器和數據閃速存儲器分別要求的讀出性能和寫入性能。
在專利文獻6中，公開了通過按區(qū)域切換多值存儲和2值存儲的技術。對要求高速動作且高可靠性的數據進行2值存儲，對要求大容量存儲的數據進行多值存儲。在寫入時與寫入數據一起存儲多值標志，在讀出時根據標志的值切換讀出順序，從而能任意地設定2值或多值存儲的區(qū)域。但是，專利文獻6所公開的技術，是關于多值存儲和2值存儲之間的切換的技術，不能夠實現作為代碼閃速存儲器和數據閃速存儲器所要求的、以不同的存儲塊進行的高速隨機讀出和高吞吐量讀出。
日本特開平10-326493號公報[專利文獻2]日本特開2004-273117號公報[專利文獻3]日本特開平7-281952號公報[專利文獻4]日本特開平10-27484號公報[專利文獻5]日本特開平11-283382號公報[專利文獻6]日本特開2001-210082號公報發(fā)明內容對于集成了代碼閃速存儲器和數據閃速存儲器的閃速存儲器，如果不以低成本實現滿足2種不同類型的所有性能要求的閃速存儲器，就不能作為安裝于系統(tǒng)的產品來使用。
正如作為背景技術所說明的那樣，在一些現有技術中，公開了解決在用1塊芯片實現代碼存儲器和數據存儲器時必須要解決的眾多問題中的若干個問題的技術，但即使將這些現有技術組合，也不能用1個芯片實現圖12所示的代碼閃速存儲器和數據閃速存儲器要求的性能。
為了解決上述問題，本發(fā)明的第1非易失性半導體存儲器件，包括第1存儲塊，具有第1寫入電平和第1讀出裝置；第2存儲塊，具有與上述第1寫入電平不同的第2寫入電平、與上述第1讀出裝置不同方式的第2讀出裝置，且與上述第1存儲塊形成在同一基板上；以及數據輸出裝置，選擇上述第1讀出裝置或上述第2讀出裝置中的任意一者，將讀出數據輸出到外部。
另外，本發(fā)明的第2非易失性半導體存儲器件，包括第1存儲塊，具有將大于等于2位的信息寫入1個存儲單元的第1寫入裝置和第1讀出裝置；第2存儲塊，具有與上述第1寫入裝置不同的第2寫入裝置、與上述第1讀出裝置不同方式的第2讀出裝置，且與上述第1存儲塊形成在同一基板上；以及數據輸出裝置，選擇上述第1讀出裝置或上述第2讀出裝置中的任意一者，將讀出數據輸出到外部。
另外，本發(fā)明的第3非易失性半導體存儲器件，包括第1存儲塊，具有選擇特定的存儲單元所連接的字線的第1字線裝置和第1讀出裝置；第2存儲塊，具有同時選擇特定的存儲單元所連接的多個字線的第2字線裝置、和與上述第1讀出裝置不同方式的第2讀出裝置，且與上述第1存儲塊形成在同一基板上；以及數據輸出裝置，選擇上述第1讀出裝置或上述第2讀出裝置中的任意一者，將讀出數據輸出到外部。
根據本發(fā)明，能夠將在讀出、寫入、改寫次數等特性方面要求不同性能的代碼存儲用非易失性半導體存儲器件和數據存儲用非易失性半導體存儲器件，在滿足了所有性能要求的基礎上集成在1個芯片上，能實行低價化。
在使用了本發(fā)明的非易失性半導體存儲器件的系統(tǒng)中，能夠在1個芯片上構成由多個芯片構成的非易失性半導體存儲器件，因此能夠縮小安裝面積，并且，能夠減少地址總線和數據總線的寄生電容，因此能夠實現高速動作或低功耗動作。
另外，能夠以簡單的電路規(guī)模實現對數據存儲區(qū)域的寫入或刪除期間的從代碼存儲區(qū)域的讀出，能夠實現原樣維持系統(tǒng)性能下的低成本化。


圖1是本發(fā)明的一個實施例的閃速存儲器的結構圖。
圖2是表示圖1中公共塊的結構例的電路圖。
圖3是圖1中的存儲單元閾值電壓分布圖。
圖4是圖1中的存儲單元的寫入特性圖。
圖5是圖1的代碼存儲陣列中的寫入和寫入檢驗的時序說明圖。
圖6是圖1的數據存儲陣列中的寫入和寫入檢驗的時序說明圖。
圖7是說明圖1中的讀出時序的圖。
圖8是在對圖1的數據存儲陣列進行寫入的期間從代碼存儲陣列讀出的時序說明圖。
圖9是表示本發(fā)明的另一實施例中公共塊的結構例的電路圖。
圖10是表示本發(fā)明的另一實施例中存儲單元結構例的電路圖。
圖11是表示采用了圖1所示的閃速存儲器的信號處理系統(tǒng)的結構例的圖。
圖12是表示代碼閃速存儲器和數據閃速存儲器各自的性能要求的圖。
具體實施例方式
圖1表示本發(fā)明的一個實施例的閃速存儲器100的結構例。在圖1中，102是用于存儲代碼的代碼存儲陣列，104是用于存儲數據的數據存儲陣列。代碼存儲陣列102和數據存儲陣列104，為了使制造工藝成本最小，將相同構造的存儲單元構成為相同的配置。代碼存儲陣列102和數據存儲陣列104分別與根據輸入的地址選擇陣列內特定的字線的行解碼器106、110連接，代碼存儲陣列102通過Y門112與讀出放大器114連接，另外，代碼存儲陣列102、數據存儲陣列104通過選擇門111、119與頁鎖存器(page latch)116、讀出/寫入電路118相連接。
將來自地址輸入端子A0～A25的行地址輸入信號直接輸入連接在代碼存儲陣列102上的行解碼器106，并選擇代碼存儲陣列102內的特定字線。輸入以地址鎖存器122鎖存了來自地址輸入端子A0～A25的行地址輸入信號的信號，并選擇數據存儲陣列104內的特定字線。由選擇電路(MUX)120選擇來自地址輸入端子A0～A25的列地址輸入信號或來自計數器134的信號中的任意一者，輸入到列解碼器108，該列解碼器108輸出選擇Y門112和頁鎖存器116的選擇信號。
配置圖1中的選擇門111和選擇門119、Y門112、讀出放大器114、頁鎖存器116、以及讀出/寫入電路118的公共塊132內的具體電路的例子，在圖2進行表示。
這里，將對數據存儲陣列104內的存儲單元進行寫入的寫入閾值電壓設定為高于對代碼存儲陣列102內的存儲單元進行寫入的寫入閾值電壓的值。即，如圖3所示，在代碼存儲陣列102內，將存儲陣列內的存儲單元的閾值電壓分布設定為遠低于刪除后的閾值電壓分布300的值302，在數據存儲陣列104內，將存儲陣列內的存儲單元的閾值電壓分布設定為高于代碼存儲單元的值304。
圖4表示存儲單元的寫入特性。如圖4所示，存儲單元的閾值電壓具有與寫入時間的對數軸成比例的特性，通過如圖3所示那樣設定代碼存儲陣列102內的存儲單元和數據存儲陣列104內的存儲單元的寫入后的閾值電壓，由此，數據存儲陣列104與代碼存儲陣列102相比，將在短時間內達到目標閾值電壓，該時間是與該閾值電壓電位差的指數函數成反比例的。但是，如圖3所示，數據存儲陣列104中的刪除后的閾值電壓分布的下限與寫入后的閾值電壓分布的上限間的閾值電壓寬度(讀出窗口)IRWD，比代碼存儲陣列102中的IRWC的值小，將用于從代碼存儲陣列102讀出的讀出標準電流，設定為與閾值電壓VtREFC相當的電流，將用于從數據存儲陣列104讀出的讀出標準電流，設定為與閾值電壓VtREFD相當的電流。因此，存儲單元電流與讀出標準電流之差的電流，在從數據存儲陣列104讀出時要比在從代碼存儲陣列102讀出時小。
如圖3所示那樣設定代碼存儲陣列102內的存儲單元和數據存儲陣列104內的存儲單元的寫入閾值電壓，用圖2說明用于滿足圖12所示的對代碼閃速存儲器和數據閃速存儲器這二者的性能要求的電路結構例。公共塊132內的構成Y門112的晶體管218、和構成讀出放大器114的1位的讀出放大器220，是用于進行從代碼存儲陣列102隨機讀出的電路。公共塊132內的除晶體管218和讀出放大器220之外的電路，是進行從數據存儲陣列104讀出和對數據存儲陣列104、代碼存儲陣列102進行寫入的電路，在圖2中，示出2條位線(BLi、BLi+1)的電路結構，但對所有位線連接有相同的電路。
首先，說明寫入動作，寫入電路在代碼存儲陣列102、數據存儲陣列104中共用，對于寫入到代碼存儲陣列102、數據存儲陣列104中的哪一者，通過這樣的動作來進行在使選擇門214或選擇216中的一個導通另一個截止時，對導通了一側的存儲陣列進行寫入。如果對寫入到數據存儲陣列104的情況進行說明，則通過控制信號TGD使選擇門214導通、通過控制信號TGC使選擇門216截止。
由交叉連接的2個反相器構成的頁鎖存器200，通過晶體管204與位線BLi連接。寫入數據從數據輸入輸出端子D0～D15經由輸入輸出緩存器128輸入內部數據總線DBD。通過由列選擇信號YSEL所驅動的晶體管206，將作為由列解碼器108對來自計數器134的信號進行了解碼的結果輸出的、內部數據總線DBD的數據有選擇地取入到頁鎖存器200中。同步于計數器134進行的計數，依次輸入寫入數據，將與位線的數量相當的1頁的寫入數據取入到頁鎖存器200中。
取入到頁鎖存器200中的寫入數據，經由電平移位電路202輸入到位線BLi。取入到頁鎖存器200中的數據為“1”的位是寫入位，為“0”的位是禁止寫入位，取入到頁鎖存器200中的數據只是為“1”的位，將對存儲單元的漏極寫入的寫入電壓施加給位線BLi。此時，晶體管204被控制信號RED控制為截止，并對連接了要寫入的存儲單元的字線施加對存儲單元的控制門的寫入電壓，該寫入電壓是由鎖存來自地址輸入端子A0～A25的行地址信號的地址鎖存器122和行解碼器110施加的。
在對存儲單元進行了一次寫入后，需要檢驗存儲單元是否達到了目標閾值電壓。在該檢驗動作時，由控制信號TGD導通選擇門214，通過控制信號PREC的控制，經由晶體管212將位線BLi預充電到特定電位。在預充電結束的定時，在連接了為了檢驗進行讀出的存儲單元的字線上，由鎖存來自地址輸入端子A0～A25的行地址信號的地址鎖存器122和行解碼器110，對存儲單元的控制門施加讀出電壓，由流入存儲單元的電流對位線中預充的電平進行放電。通過預先確定的時序下的控制信號RED的控制，使晶體管204導通，對頁鎖存器200施加位線的電位。在頁鎖存器200的另一端子上，串聯連接有柵極被施加了參考電壓REF的晶體管208、和被輸入了鎖存時序控制信號LTC的晶體管210，在鎖存時序控制信號LTC的控制時序下，對位線電位與參考電壓REF加以比較，判斷存儲單元是否達到了目標閾值電壓。連接在被判斷為達到了目標閾值電壓的存儲單元上的頁鎖存器200，根據比較結果，使鎖存數據反轉，將存儲數據取為表示寫入禁止的“0”。
若基于位線電位與參考電壓REF的比較的檢驗動作的結果是判斷為沒有達到目標閾值電壓，則原樣維持頁鎖存器200內的寫入數據。在檢驗動作的結果是判斷為沒有達到目標閾值電壓時，則在這樣的位的期間，重復進行下一個寫入和寫入檢驗。
當寫入檢驗后判斷為所有的位都達到了目標閾值電壓時，由寫入結束檢測裝置(圖中未示出)生成寫入結束信號，結束寫入。
在對代碼存儲陣列102進行寫入時，由控制信號TGD使選擇門214成為截止狀態(tài)，由控制信號TGC使選擇門216導通，進行與對數據存儲陣列104的寫入相同的動作，但在寫入檢驗時，將施加于晶體管208的參考電壓REF取為不同于對數據存儲陣列104的寫入動作中的檢驗時的電壓，從而能夠將判斷寫入結束的存儲單元的閾值電壓設定為與對數據存儲陣列104寫入時不同的值。
這樣，將數據存儲陣列104的寫入閾值電壓設定為高于代碼存儲陣列102的電壓，從而能夠使數據存儲陣列104的寫入速度遠大于代碼存儲陣列102的寫入速度。
接著，以下將說明使數據存儲陣列104的寫入速度更快的方法。如上所述，在寫入動作中，反復執(zhí)行對存儲單元的寫入動作，用于寫入檢驗的讀出動作。因為將代碼存儲陣列102的寫入閾值電壓的值設定得低，所以需要進行嚴格的寫入閾值電壓的控制。寫入閾值電壓過低，將生成0V或0V以下的存儲單元，則在非選擇時漏極-源極間有漏電流流過，產生所選擇的存儲單元的誤讀出。因此，如圖5所示，需要將寫入時的脈沖寬度設定得小，使在1次寫入動作中變化的閾值電壓的寬度減小來進行寫入控制。在圖5中，P表示寫入期間，PV表示寫入檢驗期間。
另一方面，將數據存儲陣列104的寫入閾值電壓設定為較高的值，因此，即使寫入閾值電壓的分布寬度比代碼存儲陣列寬，存儲單元也不會發(fā)生成為如上所述的誤讀出的原因的漏電流，與代碼存儲陣列相比能夠減緩寫入閾值電壓控制。因此，在數據存儲陣列104的寫入中，如圖6所示，將寫入脈沖寬度設定得比代碼存儲陣列102寬，能夠減少寫入和寫入檢驗的重復次數，因此，能夠實現數據存儲陣列104的寫入速度的進一步提高。
接下來，用圖7所示的時序圖(前半部分)說明讀出動作。在從數據存儲陣列104的讀出中，進行與寫入檢驗相同的動作。利用允許寫入信號/WE將來自地址輸入端子A0～A25的行地址A_1取入地址鎖存器122，施加給行解碼器110。行解碼器110根據所輸入的地址A_1選擇特定的字線。讀出開始后，將就緒/忙(ready/busy)信號RY/BY設定為表示忙狀態(tài)的“0”值。
在選擇特定的字線的同時，通過控制信號TGC的控制將選擇門216保持為截止狀態(tài)，進行與寫入檢驗相同的動作。此時，通過將要施加給晶體管208的參考電壓REF設定為用于讀出的電位，能夠將由行解碼器110所選擇的字線所連接的存儲單元中的存儲數據，以頁為單位讀出到頁鎖存器200中。存儲單元中的存儲數據讀出到頁鎖存器200后，使就緒/忙(ready/busy)信號RY/BY成為表示就緒狀態(tài)的“1”值。響應這一變化對/RE信號施加脈沖時，計數器134開始計數，利用作為列解碼器108將來自計數器134的信號解碼后的結果輸出的列選擇信號YSEL，有選擇地將數據經由晶體管206輸出到內部數據總線DBD。通過計數器134依次計數，讀出到頁鎖存器200的存儲單元數據依次輸出到內部總線DBD，如D_1、D_2、D_3、D_4那樣依次經由輸入輸出緩存器128輸入到輸入輸出端子D0～D15。
如用圖3說明的那樣，對數據存儲陣列104內的存儲單元進行寫入的寫入閾值電壓，被設定為高于對代碼存儲陣列102內的存儲單元進行寫入的寫入閾值電壓的值，因此，讀出時的存儲單元電流與讀出標準電流之間的電流差小，因此，難以實現高的讀出速度。因此，直到取入頁鎖存器200為止要花很長時間，但通過將1頁的數據一次取入頁鎖存器200，能夠在短時間內實現將列地址依次變更來將頁鎖存器200的數據依次輸出到數據輸入輸出端子D0～D15這樣的動作，能夠實現高速的讀出吞吐量。
接著，用圖7的時序圖(后半部分)說明從要求高速的隨機性的代碼存儲陣列102的讀出。接收來自地址輸入端子A0～A25的地址信號A_5和芯片啟動信號/CE后，行解碼器106根據所接收的行地址，選擇連接有要訪問的存儲單元的字線，列解碼器108通過選擇電路120的選擇動作，接收列信號，輸出依照列地址的列選擇信號YSEL，控制構成Y門112的晶體管218。通過該動作，將16條位線BLi(i＝0～15)有選擇地連接至讀出放大器220，將經由連接有讀出放大器220的位線而輸入的存儲單元電流轉換成電壓，輸出到內部總線DBC。內部總線DBC的數據經由輸入輸出緩存器128，作為D_5輸出到數據輸入輸出端子D0～D15。在選擇不同的存儲單元進行讀出時，繼續(xù)對地址輸入端子A0～A25施加不同的地址信號A_6和芯片啟動信號/CE。由輸入的地址信號A_6所選擇的存儲單元中的存儲數據，通過與前面說明的相同的動作，作為D_6輸出到數據輸入輸出端子D0～D15。
對代碼存儲陣列102內的存儲單元的寫入閾值電壓，被設定為與數據存儲陣列104相比足夠低的值，因此，存儲單元電流與讀出標準電流的電流差將得到較大的值。因此，能夠高速地進行位線的寄生電容的充放電。另外，設置了具有輸入輸出數據寬度的數量(本實施方式中為16個)的讀出放大器220，由于個數可以減少，所以能夠采用可高速讀出的電路結構，能夠實現高速隨機訪問。
關于刪除動作，用同樣的方法對代碼存儲陣列102和數據存儲陣列104施加刪除電壓，但由于數據存儲陣列104與代碼存儲陣列102相比寫入閾值電壓高、與刪除后的閾值電壓的電位差小，因此即便是與寫入速度相同的刪除速度，也能比代碼存儲陣列102高速地執(zhí)行數據存儲陣列104。
另外，由于數據存儲陣列104的寫入閾值電壓與刪除閾值電壓之間的電位差小，因此改寫時施加給存儲單元的壓力變小，能夠使對數據存儲陣列104的改寫次數多于對代碼存儲陣列102的改寫次數。
接著，用圖8說明在對數據存儲陣列104進行寫入期間，從代碼存儲陣列102進行讀出的情況。為了對數據存儲陣列104進行寫入，首先將數據取入頁鎖存器200。在對地址輸入端子A0～A25施加表示是指令輸入期間的信號A_C的同時，對數據輸入端子D0～D15輸入表示是寫入數據取入模式的指令C_1。接著，與施加給/WE信號的脈沖同步地依次施加寫入數據D_1、D_2、D_3、...、D_n，從而列解碼器108解碼對/WE的脈沖進行計數的計數器134的輸出，依次控制晶體管602，將1頁的寫入數據取入頁鎖存器200。
在對頁鎖存器200的寫入數據取入完成后，執(zhí)行對數據存儲陣列104的寫入動作。在對地址輸入端子A0～A25施加表示是指令輸入期間的信號A_C的同時，對數據輸入輸出端子D0～D15輸入表示是寫入模式的指令C_2。接著，為了選擇數據存儲陣列104內的要寫入的存儲單元，通過施加地址A_4，將/WE置為“0”，開始寫入動作。此時，就緒/忙信號RY/B成為表示忙狀態(tài)的“0”值。在對數據存儲陣列104進行寫入的期間內，對地址輸入端子A0～A25輸入指示代碼存儲陣列102的區(qū)域的地址A_5后，存儲器內部一邊執(zhí)行對數據存儲陣列104的寫入和寫入檢驗動作，一邊開始從代碼存儲陣列102讀出的讀出動作。在對數據存儲陣列104的寫入和寫入檢驗期間，選擇門216保持為截止狀態(tài)，因此，能夠執(zhí)行從采用Y門晶體管218和讀出放大器220的代碼存儲陣列102讀出的讀出動作，而不影響數據存儲陣列104的寫入和寫入檢驗動作。因此，接收來自地址輸入端子A0～A25的地址信號A_5和/CE信號后，選擇代碼存儲陣列102內的存儲單元，將從所選擇的存儲單元讀出的數據作為D_5輸出到數據輸入輸出端子D0～D15。直到對數據存儲陣列104的寫入完成為止，就緒/忙信號RY/B仍然為表示忙狀態(tài)的“0”值。
如上所述，通過做成圖1和圖2所示的電路結構，并如圖3所示那樣將數據存儲陣列104的寫入閾值電壓設定得比代碼存儲陣列102的寫入閾值電壓高，能夠在1個芯片上實現同時滿足圖12所示的對代碼存儲陣列和數據存儲陣列的要求的閃速存儲器。
數據存儲陣列104用于存儲圖像等大量數據，因此容量大于代碼存儲陣列102。因此，如果與代碼存儲陣列102相比能夠以更低的成本實現數據存儲陣列104，這將是非常有效的。
以下，說明與代碼存儲陣列102相比以更低的成本實現數據存儲陣列104的方法。圖9表示這樣的電路結構對數據存儲陣列104用4值電平將2位的信息寫入到1個存儲單元，對代碼存儲陣列102用2值電平將1位的信息寫入到1個存儲單元。對與圖2相同的電路結構元件賦予與圖2相同的標號，作為進行從代碼存儲陣列102讀出用的電路處的Y門晶體管218、讀出放大器220以及內部總線DBC，由于與圖2是相同結構并執(zhí)行相同的動作，因此在圖9中省略了圖示。與圖2不同的有以下幾點在位線BLi與BLi+1之間添加了選擇晶體管702；將控制選擇門214的信號TGD分為TGD_E和TGD_O；將輸入到晶體管210的柵極的信號LTC分為LTC_E和LTC_O，其中，所述晶體管210在讀出和寫入檢驗時控制將存儲單元的數據取入到頁鎖存器200的時序；將讀出和寫入檢驗時施加給晶體管208的參考電壓分為REF_1和REF_2。
在用2值電平將1位的信息寫入代碼存儲陣列102內的1個存儲單元時，通過來自MLC信號的控制將選擇晶體管702保持為截止狀態(tài)，將時序控制信號LTC_E和LTC_O、控制信號TGD_E和TGD_O、參考電壓REF_1和REF_2分別作為同一信號來控制，進行與用圖2說明的同樣的動作，從而能夠進行與用圖2說明的同樣的寫入。關于來自代碼存儲陣列102的2值信息讀出，如上所述，使用圖中未示出的Y門晶體管218、讀出放大器220以及內部總線DBC，進行與用圖2說明的同樣的動作。
接著，說明用4值電平將2位的信息寫入數據存儲陣列104內的1個存儲單元的情況。與圖中示出的位線BLi和BLi+1相連接的頁鎖存器200_E和200_O，分別取入用于寫入1個存儲單元的第1位和第2位的信息。取入順序與用圖2說明的相同，將從數據輸入輸出端子D0～D15輸入的寫入數據輸出到內部總線DBD，利用來自列解碼器108的列選擇信號YSEL，經由晶體管206取入。將取入到2個頁鎖存器200_E和200_O中的2位的寫入數據，按以下順序用4值電平寫入到連接在位線BLi上的存儲單元。
首先，通過控制信號TGD_O的控制使選擇門214_O保持為截止狀態(tài)，并通過控制信號TGD_E的控制使選擇門214_E導通，將與位線BLi連接的存儲單元的寫入設定為可寫入的狀態(tài)。對取入到頁鎖存器200_E和200_O中的2位的寫入數據的每一個，進行寫入動作。在對存儲單元進行第1位的寫入時，在取入到頁鎖存器200_E的寫入數據是表示是寫入位的“1”數據的情況下，將寫入電壓從電平移位電路202_E經由位線BLi施加給存儲單元的漏極。在對存儲單元進行第2位的寫入時，在取入到頁鎖存器200_O的寫入數據是表示是寫入位的“1”數據的情況下，將寫入電壓從電平移位電路202_O經由晶體管702施加給位線BLi。在第1位和第2位的寫入中，利用鎖存來自地址輸入端子A0～A25的行地址的地址鎖存器122和行解碼器110，將對存儲單元的控制門的寫入電壓施加給連接有進行寫入的存儲器的字線。
在實施了第1位和第2位的寫入后，執(zhí)行寫入檢驗。利用控制信號MLC和控制信號TGD_E，使選擇晶體管702及與位線BLi連接的選擇門214_E成為導通狀態(tài)，利用控制信號TGD_O，使選擇門214_O成為導通狀態(tài)。通過控制信號PREC的控制經由晶體管212將位線BLi預充電到特定電位。在預充電結束的時刻，利用鎖存來自地址輸入端子A0～A25的行地址的地址鎖存器122和行解碼器110，將用于對存儲單元的控制門進行檢驗動作的讀出電壓，施加給進行讀出的存儲器所連接的字線，并利用流入所選擇的存儲單元的電流，使位線BLi的預充電平放電。此時，與位線BLi和位線BLi+1連接的選擇門214_O保持為截止狀態(tài)，因此，不能進行與位線BLi+1連接的存儲單元的讀出。
通過以預先確定的時序下的控制信號RED的控制，使晶體管204_E和204_O導通，將位線BLi的電位施加給頁鎖存器200_E和200_O。在頁鎖存器200_E的另一個端子上串聯連接有柵極被施加了參考電壓REF_1的晶體管208_E，和柵極被輸入了鎖存時序控制信號LTC_E的晶體管210_E；在頁鎖存器200_O的另一個端子上串聯連接有柵極被施加了參考電壓REF_2的晶體管208_O，和柵極被輸入了鎖存時序控制信號LTC_O的晶體管210_O。以利用鎖存時序控制信號LTC_E和LTC_O的控制時序，在頁鎖存器200_E和200_O中，對位線BLi的電位、與對應于第1位的參考電壓REF_1和對應于第2位的參考電壓REF_2加以比較，分別判斷在頁鎖存器200_E中存儲單元是否達到了對應于第1位的閾值電壓，在頁鎖存器200_O中存儲單元是否達到了對應于第2位的閾值電壓。在分別進行的判斷中，當判斷為達到了對應的閾值電壓時，將表示是頁鎖存器200_E和頁鎖存器200_O的寫入位的“1”數據反轉為“0”數據，當判斷為沒有達到對應的閾值電壓時，保持表示頁鎖存器200_E和頁鎖存器200_O的寫入的“1”數據。當頁鎖存器200_E和頁鎖存器200_O中保持有“1”數據時，反復進行寫入和檢驗動作，當寫入檢驗后判斷為所有的位都達到了目標的閾值電壓時，由寫入結束檢測裝置(圖中未示出)生成寫入結束信號，結束寫入動作。
這樣，在寫入檢驗動作中，通過使參考電壓REF_1和參考電壓REF_2成為與2位的寫入數據的值對應的電位，能夠用4值電平將取入到頁鎖存器200_E和頁鎖存器200_O中的2位的寫入數據寫入到數據存儲陣列104的1個存儲單元中。
在從數據存儲陣列104讀出用4值電平寫入的存儲數據時，與在寫入檢驗中的讀出同樣地進行讀出，將2位的數據從1個存儲單元讀出到頁鎖存器200_E和頁鎖存器200_O，與2值存儲時相同，根據來自列解碼器108的選擇信號YSEL，經由內部總線DBD和輸入輸出緩存器128，輸出到數據輸入輸出端子D0～D15。
當將取入到頁鎖存器200_E和頁鎖存器200_O中的2位的寫入數據寫入到與位線BLi+1相連接的存儲單元時，通過控制信號TGD_E的控制使選擇門214E成為截止狀態(tài)，通過控制信號TGD_O的控制使選擇門214_O成為導通狀態(tài)，進行與對連接在上述位線BLi上的存儲單元的寫入同樣的動作即可。
這樣，即使在以相同結構的存儲單元構成代碼存儲陣列102和數據存儲陣列104的存儲單元時，通過對數據存儲陣列104內的存儲單元進行2位的數據存儲，也能夠與在代碼存儲陣列102中的1位存儲相比，以低成本實現數據存儲陣列104。
在圖10中示出用于與代碼存儲陣列102相比以低成本實現數據存儲陣列104的其他實施例。在圖10中，代碼存儲陣列102和數據存儲陣列104以相同結構的存儲單元構成，但使該存儲單元成為可用半導體制造工藝技術形成的最小的存儲單元。數據存儲陣列104成為將存儲單元配置在字線和位線的各交點上的結構。另一方面，代碼存儲陣列102，為了得到要達到所要求的讀出速度所需要的存儲單元電流，設置多條由1個地址選擇的字線，并用多個存儲單元構成1位。通過做成這樣的存儲單元結構，能夠以低成本的存儲陣列實現代碼閃速存儲器所要求的高速隨機讀出、和數據閃速存儲器所要求的高寫入吞吐量和高讀出吞吐量。
在上述便攜式電話系統(tǒng)中，隨著半導體制造技術的進步，2個系統(tǒng)的LSI被集成在1塊芯片上，2個DRAM被集成在1塊芯片上，當用圖1所示的閃速存儲器100實現系統(tǒng)時，能夠如圖11所示那樣用非常簡化的結構實現系統(tǒng)。在圖11中，150是集成后的系統(tǒng)LSI，160是集成后的DRAM。
如上所述，本發(fā)明的非易失性半導體存儲器件和信號處理系統(tǒng)價格便宜，并且，具有能實現安裝面積少的技術，不僅能應用于存儲代碼和數據這二者的系統(tǒng)，還適用于將要求多種不同性能的非易失性半導體存儲器件集成的情況。
權利要求
1.一種非易失性半導體存儲器件，其特征在于，包括第1存儲塊，具有第1寫入電平和第1讀出裝置；第2存儲塊，具有與上述第1寫入電平不同的第2寫入電平、與上述第1讀出裝置不同方式的第2讀出裝置，且與上述第1存儲塊形成在同一基板上；以及數據輸出裝置，選擇上述第1讀出裝置或上述第2讀出裝置中的任意一者，將讀出數據輸出到外部。
2.根據權利要求1所述的非易失性半導體存儲器件，其特征在于將與用于進行上述第1存儲塊的寫入和讀出的內部總線不同的內部總線，用于從上述第2存儲塊的讀出。
3.根據權利要求1所述的非易失性半導體存儲器件，其特征在于還包括塊解碼裝置，用輸入地址的一部分判別是對上述第1存儲塊或上述第2存儲塊中的哪一個塊進行訪問；以及控制信號生成裝置，根據上述塊解碼裝置的輸出，切換讀出、寫入的時序。
4.根據權利要求1所述的非易失性半導體存儲器件，其特征在于上述第2存儲塊這樣構成，即配置與在上述第1存儲塊內配置的存儲單元結構相同的存儲單元。
5.根據權利要求1所述的非易失性半導體存儲器件，其特征在于上述第2存儲塊，具有與上述第1存儲塊中的第1寫入檢驗用基準電位不同的第2寫入檢驗用基準電位。
6.根據權利要求1所述的非易失性半導體存儲器件，其特征在于上述第2存儲塊，具有與上述第1存儲塊中的第1寫入檢驗時序生成裝置不同的第2寫入檢驗時序生成裝置。
7.一種信號處理系統(tǒng)，其特征在于，包括權利要求1所述的非易失性半導體存儲器件；和運算LSI，經由地址總線和數據總線與上述非易失性半導體存儲器件相連接。
8.一種非易失性半導體存儲器件，其特征在于，包括第1存儲塊，具有將大于等于2位的信息寫入1個存儲單元的第1寫入裝置和第1讀出裝置；第2存儲塊，具有與上述第1寫入裝置不同的第2寫入裝置、與上述第1讀出裝置不同方式的第2讀出裝置，且與上述第1存儲塊形成在同一基板上；以及數據輸出裝置，選擇上述第1讀出裝置或上述第2讀出裝置中的任意一者，將讀出數據輸出到外部。
9.根據權利要求8所述的非易失性半導體存儲器件，其特征在于將與用于進行上述第1存儲塊的寫入和讀出的內部總線不同的內部總線，用于從上述第2存儲塊的讀出。
10.根據權利要求8所述的非易失性半導體存儲器件，其特征在于還包括塊解碼裝置，用輸入地址的一部分判別是對上述第1存儲塊或上述第2存儲塊中的哪一個塊進行訪問；和控制信號生成裝置，根據上述塊解碼裝置的輸出，切換寫入的順序和時序、讀出的時序。
11.根據權利要求8所述的非易失性半導體存儲器件，其特征在于上述第2存儲塊這樣構成，即配置與上述第1存儲塊內配置的存儲單元結構相同的存儲單元。
12.一種信號處理系統(tǒng)，其特征在于，包括權利要求8所述的非易失性半導體存儲器件；以及運算LSI，經由地址總線和數據總線與上述非易失性半導體存儲器件相連接。
13.一種非易失性半導體存儲器件，其特征在于，包括第1存儲塊，具有選擇特定的存儲單元所連接的字線的第1字線裝置和第1讀出裝置；第2存儲塊，具有同時選擇特定的存儲單元所連接的多個字線的第2字線裝置、和與上述第1讀出裝置不同方式的第2讀出裝置，且與上述第1存儲塊形成在同一基板上；以及數據輸出裝置，選擇上述第1讀出裝置或上述第2讀出裝置中的任意一者，將讀出數據輸出到外部。
14.根據權利要求13所述的非易失性半導體存儲器件，其特征在于將與用于進行上述第1存儲塊的寫入和讀出的內部總線不同的內部總線，用于從上述第2存儲塊的讀出。
15.根據權利要求13所述的非易失性半導體存儲器件，其特征在于上述第2存儲塊這樣構成，即配置與上述第1存儲塊內配置的存儲單元結構相同的存儲單元。
16.一種信號處理系統(tǒng)，其特征在于，包括權利要求13所述的非易失性半導體存儲器件；和運算LSI，經由地址總線和數據總線與上述非易失性半導體存儲器件相連接。
17.一種非易失性半導體存儲器件，其特征在于，包括第1存儲塊；第2存儲塊，與上述第1存儲塊形成在同一基板上；寫入裝置，由上述第1存儲塊和上述第2存儲塊所共用；第1讀出裝置，由上述第1存儲塊和上述第2存儲塊所共用，進行寫入檢驗；數據輸入裝置，用于將寫入數據輸入到上述寫入裝置；第2讀出裝置，通過與上述第1讀出裝置不同的路徑，從上述第2存儲塊進行讀出；以及數據輸出裝置，選擇上述第1讀出裝置或上述第2讀出裝置中的任意一者，將讀出數據輸出到外部。
18.根據權利要求17所述的非易失性半導體存儲器件，其特征在于從上述第2存儲塊進行讀出的上述第2讀出裝置，采用與從上述第1存儲塊進行讀出的上述第1讀出裝置不同的方式。
19.根據權利要求17所述的非易失性半導體存儲器件，其特征在于經由同一數據輸入輸出裝置，從同一端子進行用于將寫入數據輸入到上述寫入裝置的上述數據輸入裝置的數據輸入、和從第2存儲塊進行讀出的上述第2讀出裝置的數據輸出。
20.一種信號處理系統(tǒng)，其特征在于，包括權利要求17所述的非易失性半導體存儲器件；和運算LSI，經由地址總線和數據總線與上述非易失性半導體存儲器件相連接。
21.一種非易失性半導體存儲器件，其特征在于，包括第1存儲塊；第2存儲塊，與上述第1存儲塊形成在同一基板上；第1選擇門，與上述第1存儲塊的位線相連接；第2選擇門，與上述第2存儲塊的位線相連接；寫入裝置，對在上述第1選擇門與上述第2選擇門之間所連接的上述第1存儲塊和上述第2存儲塊進行寫入；第1讀出裝置，從在上述第1選擇門與上述第2選擇門之間所連接的上述第1存儲塊和上述第2存儲塊進行讀出；數據輸入裝置，用于將寫入數據輸入到上述寫入裝置；第2選擇門，與上述第2存儲塊的位線相連接；第2讀出裝置，通過上述第3選擇門，有選擇地與上述第2存儲塊的位線連接；以及數據輸出裝置，選擇上述第1讀出裝置從上述第1存儲塊讀出的數據、或上述第2讀出裝置從上述第2存儲塊讀出的數據中的任意一者，將其輸出到外部。
22.根據權利要求21所述的非易失性半導體存儲器件，其特征在于從上述第2存儲塊進行讀出的上述第2讀出裝置，采用與從上述第1存儲塊進行讀出的上述第1讀出裝置不同的方式。
23.根據權利要求21所述的非易失性半導體存儲器件，其特征在于經由同一數據輸入輸出裝置從同一端子進行用于將寫入數據輸入到上述寫入裝置的上述數據輸入裝置的數據輸入、和從第2存儲塊進行讀出的上述第2讀出裝置的數據輸出。
24.一種信號處理系統(tǒng)，其特征在于，包括權利要求21所述的非易失性半導體存儲器件；和運算LSI，經由地址總線和數據總線與上述非易失性半導體存儲器件相連接。
全文摘要
本發(fā)明提供一種非易失性半導體存儲器件和信號處理系統(tǒng)。存儲程序等的代碼閃速存儲器和存儲圖像數據等的數據閃速存儲器，對于讀出和寫入等分別具有不同的性能要求，所以以往由不同的芯片構成。這妨礙了需要兩種閃速存儲器的系統(tǒng)的低成本化和減小便攜式系統(tǒng)的安裝面積。本發(fā)明的非易失性存儲器設置有第1存儲塊(104)，具有第1寫入電平和第1讀出裝置；第2存儲塊(102)，具有與上述第1寫入電平不同的第2寫入電平、與上述第1讀出裝置不同方式的第2讀出裝置，且與上述第1存儲塊形成在同一基板上；以及數據輸出裝置(128)，選擇上述第1讀出裝置或上述第2讀出裝置中的任意一者，將讀出數據輸出到外部。
文檔編號G11C16/06GK1905067SQ20061007690
公開日2007年1月31日 申請日期2006年4月25日 優(yōu)先權日2005年7月27日
發(fā)明者森俊樹, 山平征二 申請人:松下電器產業(yè)株式會社