專利名稱：高效能存儲(chǔ)器及相關(guān)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高效能存儲(chǔ)器及其相關(guān)方法，特別是涉及一種在各行連線上具有獨(dú)立放電模塊與輔助模塊而得以降低功率消耗、增進(jìn)存取效能的只讀存儲(chǔ)器及其相關(guān)方法。
背景技術(shù)：
在現(xiàn)代信息社會(huì)中，各種文件、資料、數(shù)據(jù)都能以電子訊號(hào)的方式來(lái)傳輸、管理與儲(chǔ)存，而各種各樣可進(jìn)行數(shù)據(jù)存取的存儲(chǔ)器/存儲(chǔ)電路，也就成為各種電子裝置/信息裝置的必備硬件電路。其中，只讀性的只讀存儲(chǔ)器能以非易失性的方式來(lái)儲(chǔ)存數(shù)據(jù)，其應(yīng)用范圍更為廣泛。譬如說(shuō)，在數(shù)字訊號(hào)處理的電路/芯片中，或是在手機(jī)內(nèi)用來(lái)進(jìn)行訊號(hào)編碼/調(diào)制的通訊芯片中，都會(huì)設(shè)置只讀存儲(chǔ)器來(lái)儲(chǔ)存訊號(hào)處理的程序代碼(code)或其它必需的參數(shù)及向量(vector)。由于只讀存儲(chǔ)電路的用途廣泛，其發(fā)展也就成為現(xiàn)代信息廠商的研發(fā)重點(diǎn)之一。
如本領(lǐng)域的技術(shù)人員所知，存儲(chǔ)器中會(huì)設(shè)有多個(gè)分別用來(lái)儲(chǔ)存一位數(shù)據(jù)的存儲(chǔ)單元，這些存儲(chǔ)單元可經(jīng)由列連線-行連線(也就是字符線-位線)的行列連接而排列為矩陣形式的存儲(chǔ)陣列。在各個(gè)存儲(chǔ)單元中，則可利用電路結(jié)構(gòu)的差異來(lái)使各存儲(chǔ)單元能分別記錄數(shù)字「0」或「1」的數(shù)據(jù)。譬如說(shuō)，記錄數(shù)字「1」的存儲(chǔ)單元中不設(shè)置晶體管，記錄數(shù)字「0」的存儲(chǔ)單元中則可以設(shè)置一個(gè)金屬氧化物半導(dǎo)體晶體管；在現(xiàn)有技術(shù)的存儲(chǔ)器中，此一晶體管的漏極/源極中有一端連接于行連線，另一端則偏壓于低電平的地端電壓；柵極則連接于列連線。
為了配合存儲(chǔ)單元中的地端偏壓配置，現(xiàn)有技術(shù)的存儲(chǔ)器會(huì)設(shè)有預(yù)充電電路及用來(lái)維持電平的維持電路，以便在存取存儲(chǔ)單元時(shí)對(duì)行連線進(jìn)行預(yù)充電，并適當(dāng)?shù)鼐S持行連線上的電壓電平。要在現(xiàn)有技術(shù)的存儲(chǔ)器中存取一給定行連線上的一個(gè)給定存儲(chǔ)單元時(shí)，現(xiàn)有技術(shù)會(huì)先以預(yù)充電電路對(duì)存儲(chǔ)陣列的每一個(gè)行連線進(jìn)行預(yù)充電，將各個(gè)行連線上的電壓充電為高電平的電壓(譬如說(shuō)是正偏壓電壓Vdd)；當(dāng)行連線電壓升高為高電平時(shí)，維持電路也會(huì)啟動(dòng)而維持行連線上的高電平電壓。接下來(lái)，就要停止對(duì)該給定行連線進(jìn)行預(yù)充電，然后致能該給定存儲(chǔ)單元，使該給定存儲(chǔ)單元能開始依據(jù)其內(nèi)所記錄的數(shù)據(jù)而影響給定行連線上的電壓。若給定存儲(chǔ)單元中記錄的是數(shù)字「1」而未設(shè)有晶體管，此給定存儲(chǔ)單元就不會(huì)改變給定位線上的高電壓電平，而是由維持電路將給定位線上的電壓維持于高電平。若給定存儲(chǔ)單元中記錄的是數(shù)字「0」而設(shè)有一晶體管，此晶體管就會(huì)導(dǎo)通而將行連線上的電壓放電為地端電壓的低電平。根據(jù)給定行連線上的電壓是高電平或低電平，感測(cè)放大器就能判讀出該給定存儲(chǔ)單元中記錄的數(shù)字?jǐn)?shù)據(jù)內(nèi)容。從預(yù)充電開始進(jìn)行到感測(cè)放大器的電壓感測(cè)/數(shù)據(jù)判讀，就可完成一個(gè)存取周期(accessingcycle，亦可稱為reading cycle)。
不過(guò)，由上述對(duì)現(xiàn)有存儲(chǔ)器的描述可知，現(xiàn)有存儲(chǔ)器尚有一些技術(shù)缺點(diǎn)有待改進(jìn)。其中之一，是預(yù)充電所導(dǎo)致的大量功率消耗。在讀取一存儲(chǔ)單元而開始一存取周期時(shí)，現(xiàn)有存儲(chǔ)器都要對(duì)所有行連線進(jìn)行全面性的預(yù)充電，這樣將會(huì)耗費(fèi)許多功率。另一缺點(diǎn)是，存儲(chǔ)單元中的晶體管會(huì)和維持電路互相對(duì)抗(fighting)，使得存取數(shù)據(jù)所需的時(shí)間會(huì)增長(zhǎng)。就如上一段所述，對(duì)記錄有數(shù)字「0」的存儲(chǔ)單元來(lái)說(shuō)，這些存儲(chǔ)單元要以導(dǎo)通的晶體管來(lái)使行連線放電至低電平，才能使感測(cè)放大器能正確地判斷其記錄的數(shù)值。不過(guò)，由于行連線在存取周期開始時(shí)已經(jīng)先被預(yù)充電至高電平，存儲(chǔ)單元中的晶體管要經(jīng)由一段時(shí)間的導(dǎo)通才能將行連線電壓由高電平拉低至低電平。然而，在存儲(chǔ)單元開始對(duì)行連線放電時(shí)，維持電路會(huì)因?yàn)橐S持行連線的高電平而抵抗存儲(chǔ)單元的放電；這樣一來(lái)，存儲(chǔ)單元就要花費(fèi)更多時(shí)間才能將行連線的電壓拉低至低電平。換句話說(shuō)，現(xiàn)有存儲(chǔ)器需要較長(zhǎng)時(shí)間才能完成一個(gè)存取周期，這也降低了現(xiàn)有存儲(chǔ)器的存取效能。

發(fā)明內(nèi)容
因此，本發(fā)明提供一種功率消耗低、存取效能高的高效能存儲(chǔ)器及相關(guān)方法，以克服現(xiàn)有技術(shù)的缺點(diǎn)。
如前面討論的，在存儲(chǔ)器中，可用晶體管的有無(wú)來(lái)規(guī)劃一存儲(chǔ)單元所記錄的數(shù)據(jù)是數(shù)字「0」或「1」。在現(xiàn)有存儲(chǔ)器中，存儲(chǔ)單元中的晶體管偏壓于低電平的地端電壓；為了在存取存儲(chǔ)單元時(shí)分辨晶體管的有無(wú)，必需先將行連線預(yù)充電至高電平，并設(shè)置維持電路來(lái)適當(dāng)?shù)鼐S持該高電平。相較之下，本發(fā)明存儲(chǔ)器是將存儲(chǔ)單元中的晶體管偏壓于高電平(像是正偏壓電壓Vdd)；當(dāng)在存取一行連線上的一個(gè)存儲(chǔ)單元時(shí)，本發(fā)明先將該行連線放電至地端電壓(其它行連線則不用放電)，然后致能欲存取的存儲(chǔ)單元，使該存儲(chǔ)單元能依據(jù)其所記錄的數(shù)據(jù)(也就是晶體管的有無(wú))來(lái)影響行連線上的供電電平(像是電壓)。若存儲(chǔ)單元中沒(méi)有設(shè)置晶體管，行連線上的電壓不會(huì)改變；若存儲(chǔ)單元中設(shè)置有晶體管，這個(gè)偏壓于高電平的導(dǎo)通晶體管就會(huì)將行連線的電壓拉高。根據(jù)行連線上供電電平的高低，感測(cè)放大器就能感測(cè)/判讀出欲存取存儲(chǔ)單元中所記錄的數(shù)據(jù)，完成一個(gè)存取周期。
由上述描述可知，本發(fā)明是以選擇性的行連線放電來(lái)克服現(xiàn)有存儲(chǔ)器的高耗能預(yù)充電程序。在每個(gè)存取周期開始時(shí)，本發(fā)明僅需對(duì)欲存取的行連線先進(jìn)行放電，其它行連線則不需放電，故本發(fā)明可減少預(yù)先充放電所需消耗的功率。在本發(fā)明中，可為每一行連線設(shè)置一對(duì)應(yīng)的放電模塊，不同行連線的放電模塊可獨(dú)立運(yùn)作，只有待存取存儲(chǔ)單元所在的行連線才需進(jìn)行放電。在實(shí)際實(shí)現(xiàn)時(shí)，此放電模塊可根據(jù)行連線地址解碼的結(jié)果來(lái)決定是否要進(jìn)行放電。要在存儲(chǔ)器中存取某一存儲(chǔ)單元時(shí)，會(huì)先解碼出該存儲(chǔ)單元所在的行連線與列連線。而本發(fā)明就可利用行連線的解碼結(jié)果來(lái)操控各行連線上的放電模塊，只對(duì)欲存取存儲(chǔ)單元所在的行連線進(jìn)行預(yù)先放電，以克服現(xiàn)有技術(shù)中全面對(duì)所有行連線進(jìn)預(yù)充電的高功率消耗。
另一方面，由于本發(fā)明存儲(chǔ)器在進(jìn)行存取周期時(shí)是先將欲存取行連線放電至地端電壓，故在本發(fā)明存儲(chǔ)器中，不需以維持電路來(lái)將行連線的供電電平維持于高電平。一般來(lái)說(shuō)，存儲(chǔ)器形成于半導(dǎo)體基底上，而此基底會(huì)偏壓于地端的低電壓，故行連線上的供電電平本來(lái)就比較傾向于地端電壓。因此，本發(fā)明就不用像現(xiàn)有技術(shù)一樣在預(yù)充電后還要以維持電路來(lái)將行連線的電壓維持于預(yù)充電時(shí)的電壓。另外，在現(xiàn)有存儲(chǔ)器中，若欲存取存儲(chǔ)單元中設(shè)置有晶體管，此晶體管在存取時(shí)會(huì)將行連線電壓拉低為地端電壓，其功能會(huì)和維持電路的功能互相對(duì)抗，反而使存取時(shí)間增長(zhǎng)。相較之下，本發(fā)明就可將此維持電路轉(zhuǎn)化為一個(gè)可增加存取效能的輔助模塊；若欲存取存儲(chǔ)單元中設(shè)置有晶體管，此晶體管會(huì)將預(yù)先放電至地端電壓的行連線充電至高電平，而此輔助模塊就會(huì)和晶體管一起向行連線充電，使行連線上的電壓能加速升高至高電平，減少存取時(shí)間，增強(qiáng)存取效能。


圖1為一傳統(tǒng)唯獨(dú)存儲(chǔ)器的電路示意圖。
圖2為圖1中存儲(chǔ)器運(yùn)作時(shí)相關(guān)訊號(hào)的波形時(shí)序示意圖。
圖3為另一傳統(tǒng)存儲(chǔ)器的電路示意圖。
圖4為本發(fā)明存儲(chǔ)器的電路示意圖。
圖5為圖4中存儲(chǔ)器運(yùn)作時(shí)相關(guān)訊號(hào)的波形時(shí)序示意圖。
圖6為本發(fā)明另一實(shí)施例的電路示意圖。
附圖符號(hào)說(shuō)明10、20、30、40存儲(chǔ)器12、22、32、42主控電路14A、24A、34A、46A列解碼器14B、24B、34B、46B行解碼器16A-16B、26A-26B、36A-36B終端電路18、28、38、48感測(cè)放大器Ld放電模塊Le輔助模塊Ka-Kb、Ks晶體管D 存儲(chǔ)單元Kc反相器Pre、C(1)-C(N)、Dis、CH(1)-CH(p)訊號(hào)W(1)-W(M)、WL(1)-WL(M)字符線B(1)-B(K)、BL(1)-BL(K)位線V偏壓電壓G地端電壓tp0-tp4、t0-t4時(shí)間點(diǎn)Vt閾值電平Qa判斷單元Qn拉引單元Qp驅(qū)動(dòng)單元
Qi控制單元Qs、QsH開關(guān)單元具體實(shí)施方式
請(qǐng)參考圖1；圖1為一傳統(tǒng)存儲(chǔ)器10的結(jié)構(gòu)示意圖。存儲(chǔ)器10為一只讀存儲(chǔ)電路，其具有多個(gè)存儲(chǔ)單元D，各存儲(chǔ)單元用來(lái)儲(chǔ)存一位的數(shù)據(jù)；藉由各列連線(也就是字符線)W(1)至W(M)、各個(gè)行連線(即位線)B(1)至B(K)的連接，各存儲(chǔ)單元D就可連接/排列為一矩陣。為了支持此一存儲(chǔ)單元矩陣的存取操控，存儲(chǔ)電路10中還設(shè)有一主控電路12、一行解碼器14B、一列解碼器14A、終端電路16A-16B與一感測(cè)放大器18；此外，各行連線B(1)至B(N)上還分別設(shè)有兩個(gè)p型金屬氧化物半導(dǎo)體晶體管Ka、Kb、一反相器Kc以及一個(gè)作為開關(guān)單元的n型金屬氧化物半導(dǎo)體晶體管。存儲(chǔ)器10偏壓于高電平的偏壓電壓V(譬如說(shuō)是正偏壓電壓Vdd)與低電平的地端電壓G之間；其中，主控模塊12用來(lái)主控存儲(chǔ)電路10的運(yùn)作，像是協(xié)調(diào)其它電路間的運(yùn)作，并提供一預(yù)充電訊號(hào)Pre來(lái)控制預(yù)充電進(jìn)行的時(shí)機(jī)；終端電路16A、16B則可包括有冗余存儲(chǔ)單元(dummy cell)、阻抗匹配電路或/及偏壓電路等用來(lái)支持存儲(chǔ)單元矩陣的相關(guān)電路。
如圖1所示，存儲(chǔ)器10中的各存儲(chǔ)單元D是以n型金屬氧化物半導(dǎo)體晶體管的有無(wú)來(lái)規(guī)劃(program)各存儲(chǔ)單元所記錄的數(shù)據(jù)；譬如說(shuō)，不具有晶體管的存儲(chǔ)單元用來(lái)記錄數(shù)字「1」，具有晶體管的存儲(chǔ)單元?jiǎng)t用來(lái)記錄數(shù)字「0」。值得注意的是，在傳統(tǒng)存儲(chǔ)器10的存儲(chǔ)單元中，各個(gè)金屬氧化物半導(dǎo)體晶體管的漏極/源極分別連接于對(duì)應(yīng)的行連線與低電平的地端電壓G之間，柵極則連接于對(duì)應(yīng)列連線以受列解碼器的選擇控制。在每一行連線B(1)至B(N)上，各行連線上的晶體管Ks作為一開關(guān)單元，其柵極則分別受控于行解碼器14B的訊號(hào)C(1)至C(K)。經(jīng)由訊號(hào)C(1)至C(K)來(lái)控制各開關(guān)單元的導(dǎo)通與否，就能控制各行連線B(1)至B(K)是否能將其電壓傳輸至感測(cè)放大器18。
另一方面，在每一行連線上，晶體管Ka即用來(lái)當(dāng)作一預(yù)充電電路，而各行連線上的晶體管Kb與反相器Kc則形成每一條行連線所對(duì)應(yīng)的電壓維持電路。配合各存儲(chǔ)單元中偏壓于低電平地端電壓G的晶體管，用來(lái)進(jìn)行預(yù)充電的晶體管Ka則在其源偏壓于高電平偏壓電壓V，各晶體管Ka的柵極則都統(tǒng)一受控于訊號(hào)Pre；當(dāng)訊號(hào)Pre使各個(gè)晶體管Ka致能導(dǎo)通時(shí)，各晶體管Ka就能經(jīng)由其漏極向各自對(duì)應(yīng)的行連線充電。配合晶體管Ka的漏極電壓，在各行連線上的反相器Kc則可根據(jù)該漏極電壓(即晶體管Ka的漏極電壓)的反相電壓來(lái)控制晶體管Kb的運(yùn)作。當(dāng)一行連線上的電壓(就是該行連線于晶體管Ka的漏極電壓，也就是該行連線與存儲(chǔ)單元連接處的電壓)維持為高電平時(shí)，該行連線上的反相器Kc就會(huì)以反相的低電平電壓來(lái)控制其對(duì)應(yīng)的晶體管Kb，使晶體管Kb導(dǎo)通而將該行連線上的電壓維持于高電平。只有當(dāng)行連線上的電壓下降至某一程度而觸發(fā)反相器Kb反相以高電平來(lái)控制晶體管Kb時(shí)，晶體管Kb才會(huì)失能關(guān)閉而停止影響行連線上的電壓。
關(guān)于傳統(tǒng)存儲(chǔ)器10的運(yùn)作情形，請(qǐng)參考圖2(并一并參考圖1)；圖2示意的即為存儲(chǔ)器10運(yùn)作時(shí)相關(guān)訊號(hào)的波形時(shí)序示意圖；圖2的橫軸為時(shí)間，各波形的縱軸代表各波形的供電電平(像是電壓)高低。當(dāng)要存取某一存儲(chǔ)單元而開始一存取周期時(shí)，預(yù)充電訊號(hào)Pre(圖1)就會(huì)先在時(shí)間點(diǎn)tp0至tp1間開始以高電平的訊號(hào)來(lái)使各行連線(即位線)上的預(yù)充電晶體管Ka導(dǎo)通，統(tǒng)一對(duì)所有位線進(jìn)行預(yù)充電。同時(shí)，列解碼器14A、行解碼器14B會(huì)分別解碼出欲存取存儲(chǔ)單元所連接的行連線與列連線(即字符線)。假設(shè)欲存取存儲(chǔ)單元所連接的位線在時(shí)間點(diǎn)tp0之前為低電平，當(dāng)預(yù)充電晶體管Ka開始預(yù)充電后，在欲存取存儲(chǔ)單元所連接的位線上，其位線電壓(也就是該位線上晶體管Ka的漏極電壓)就會(huì)開始上升，在時(shí)間點(diǎn)tp1時(shí)穩(wěn)定地達(dá)到高電平(也就是偏壓電壓V的電平)。
到了時(shí)間點(diǎn)tp1，預(yù)充電訊號(hào)Pre變?yōu)榈碗娖?，結(jié)束預(yù)充電程序。接下來(lái)，列解碼器14A就會(huì)經(jīng)由欲存取存儲(chǔ)單元所連接的字符線而以高電平來(lái)致能欲存取存儲(chǔ)單元；而在欲存取存儲(chǔ)單元所連接的位線上，作為開關(guān)單元的晶體管Ks也會(huì)經(jīng)由行解碼器14B的對(duì)應(yīng)訊號(hào)而受控導(dǎo)通。假設(shè)欲存取存儲(chǔ)單元中設(shè)有晶體管，此晶體管就會(huì)在存儲(chǔ)單元開始致能后，開始將其所連接的位線放電，使其電壓下降。經(jīng)過(guò)一段放電的瞬時(shí)，到了時(shí)間點(diǎn)tp3，該位線就會(huì)被穩(wěn)定地放電至低電平，然后感測(cè)放大器18(圖1)就可根據(jù)此位線電壓來(lái)判讀欲存取存儲(chǔ)單元中所記錄的數(shù)據(jù)。相反地，若欲存取存儲(chǔ)單元中沒(méi)有晶體管，即使該存儲(chǔ)單元在時(shí)間點(diǎn)tp1后被致能，該存儲(chǔ)單元也無(wú)法改變?cè)撐痪€上的電壓。由于此位線上的電壓為高電平，此位線上的反相器Kc會(huì)使對(duì)應(yīng)的晶體管Kb導(dǎo)通，由導(dǎo)通的晶體管Kb來(lái)維持位線上的高電平電壓，實(shí)現(xiàn)電壓維持電路的功能。
然而，當(dāng)欲存取存儲(chǔ)單元中具有晶體管時(shí)，電壓維持電路的功能其實(shí)會(huì)和該存儲(chǔ)單元中的晶體管對(duì)抗，反而使存取時(shí)間增長(zhǎng)。如圖2所示，若欲存取存儲(chǔ)單元中具有晶體管而從時(shí)間點(diǎn)tp1開始對(duì)其所連接的位線放電，此時(shí)，該位線電壓還維持于高電平，故晶體管Kb還是導(dǎo)通的，會(huì)嘗試將其漏極電壓維持于高電平，對(duì)抗該存儲(chǔ)單元的放電。故在時(shí)間點(diǎn)tp1一開始，在欲存取存儲(chǔ)單元所連接的位線上，其位線電壓的下降速度會(huì)較慢，這也使得位線電壓的瞬時(shí)時(shí)間變長(zhǎng)。等到該存儲(chǔ)單元使該位線電壓下降至電平Vt后(也就是能觸發(fā)反相器Kc開始反相的閾值電平)，反相器Kc才會(huì)反相以高電平電壓來(lái)控制晶體管Kb的柵極，以此來(lái)將晶體管Kb關(guān)閉。由于存儲(chǔ)單元中的晶體管會(huì)和電壓維持電路對(duì)抗，使得位線的電壓需經(jīng)過(guò)較長(zhǎng)的時(shí)間才能達(dá)到穩(wěn)態(tài)，換句話說(shuō)，傳統(tǒng)存儲(chǔ)器10要等較長(zhǎng)的時(shí)間才能結(jié)束一個(gè)存取周期，因此，也降低了存取的效能。此外，由圖1中的電路結(jié)構(gòu)可知，傳統(tǒng)存儲(chǔ)器10在進(jìn)行預(yù)充電時(shí)，所有位線(行連線)都會(huì)被預(yù)充電，這也造成了大量的無(wú)謂功率消耗。
請(qǐng)參考圖3。圖3為另一傳統(tǒng)存儲(chǔ)器20的電路示意圖。類似于圖1中的存儲(chǔ)器10，存儲(chǔ)器20亦以字符線W(1)至W(M)、位線B(1)至B(K)連接出矩陣形式的存儲(chǔ)單元陣列，各存儲(chǔ)單元D中以晶體管的有無(wú)來(lái)規(guī)劃各記錄的數(shù)據(jù)，亦具有一主控電路22、一列解碼器24A、一行解碼器24B、終端電路26A、26B以及感測(cè)放大器28。在各位線B(1)至B(K)上，存儲(chǔ)器20亦以晶體管Ka來(lái)進(jìn)行預(yù)充電，以反相器Kc與晶體管Kb來(lái)形成電壓維持電路，并以晶體管Ks作為開關(guān)單元以控制各行連線是否能將電壓傳輸至感測(cè)放大器28。與存儲(chǔ)器10不同的是，在存儲(chǔ)器20的每個(gè)位線上，各個(gè)預(yù)充電晶體管Ka是根據(jù)開關(guān)單元Ks是否導(dǎo)通來(lái)決定是否要進(jìn)行預(yù)充電。在存取一位線上的一個(gè)存儲(chǔ)單元時(shí)，當(dāng)該位線上的開關(guān)單元導(dǎo)通，其對(duì)應(yīng)的預(yù)充電晶體管才會(huì)停止預(yù)充電，由該存儲(chǔ)單元依據(jù)其所記錄的數(shù)據(jù)而改變或不改變?cè)撐痪€上的電壓。換句話說(shuō)，圖3中的傳統(tǒng)存儲(chǔ)器20亦是全面性地對(duì)所有位線進(jìn)行預(yù)充電。同樣地，存儲(chǔ)器20中的電壓維持電路也會(huì)對(duì)抗存儲(chǔ)單元的放電趨勢(shì)，使其存取時(shí)間較長(zhǎng)，不利于存取效能的提升。存儲(chǔ)器20的另一缺點(diǎn)是，未被存取的存儲(chǔ)單元會(huì)持續(xù)被致能而持續(xù)導(dǎo)通，耗費(fèi)功率。譬如說(shuō)，若要存取位線B(1)與字符線W(1)交集的存儲(chǔ)單元，當(dāng)位線B(1)的開關(guān)單元導(dǎo)通時(shí)，位線B(1)上的預(yù)充電晶體管Ka不會(huì)導(dǎo)通，但其它位線B(2)至B(K)上的預(yù)充電晶體管Ka都會(huì)導(dǎo)通，將這些位線的電壓維持于高電平。若這些位線與字符線W(1)交集的存儲(chǔ)單元中有晶體管，這些偏壓于低電平的晶體管就會(huì)在高電平與低電平間導(dǎo)通一直流電流，并持續(xù)地消耗功率。
為了克服傳統(tǒng)只讀存儲(chǔ)器的上述缺點(diǎn)，本發(fā)明存儲(chǔ)器采用較佳的偏壓結(jié)構(gòu)，并配合選擇性行連線放電與各行連線上的輔助模塊以減少功率消耗，增進(jìn)存取效能。請(qǐng)參考圖4；圖4即為本發(fā)明存儲(chǔ)器30的電路示意圖。存儲(chǔ)器30可為一只讀存儲(chǔ)器，偏壓于高電平的偏壓電壓V(譬如說(shuō)是正偏壓電壓Vdd)與低電平地端電壓G之間。存儲(chǔ)器30中具有多個(gè)存儲(chǔ)單元D，每一存儲(chǔ)單元用來(lái)記錄一筆數(shù)據(jù)(譬如說(shuō)是一位的數(shù)字?jǐn)?shù)據(jù))。經(jīng)由各行連線(可為位線)BL(1)至BL(K)以及各列連線(可為字符線)WL(1)至WL(M)的連接，各存儲(chǔ)單元D可連接排列為矩陣形式的存儲(chǔ)陣列。各存儲(chǔ)單元D可用n型金屬氧化物半導(dǎo)體晶體管的有無(wú)來(lái)規(guī)劃其所記錄的數(shù)據(jù)內(nèi)容。譬如說(shuō)，沒(méi)有晶體管的存儲(chǔ)單元可用來(lái)記錄內(nèi)容為數(shù)字「1」的數(shù)據(jù)，具有晶體管的存儲(chǔ)單元?jiǎng)t可用來(lái)記錄數(shù)字「0」的數(shù)據(jù)。為了實(shí)現(xiàn)本發(fā)明的技術(shù)，本發(fā)明使存儲(chǔ)單元中的晶體管偏壓于高電平的偏壓電壓V；如圖4所示，在存儲(chǔ)單元D中的晶體管，其柵極連接于對(duì)應(yīng)的字符線(列連線)，其漏極/源極則一端連接于對(duì)應(yīng)的位線(行連線)，一端偏壓于偏壓電壓V。
除了存儲(chǔ)陣列之外，存儲(chǔ)器30中亦設(shè)有一主控電路32、一列解碼器34A、一行解碼器34B、終端電路36A、36B及感測(cè)放大器38。為了實(shí)現(xiàn)本發(fā)明的技術(shù)，各行連線上還設(shè)有一對(duì)應(yīng)的輔助模塊Le、一放電模塊Ld及一開關(guān)單元Qs。其中，主控電路32用來(lái)主控存儲(chǔ)器30的運(yùn)作，協(xié)調(diào)其它各電路間的運(yùn)作時(shí)序；譬如說(shuō)，主控電路32可提供一放電訊號(hào)Dis來(lái)控制各行連線的運(yùn)作。終端電路36A、36B則可包括有冗余存儲(chǔ)單元(dummy cell)、阻抗匹配電路或/及偏壓電路等用來(lái)支持存儲(chǔ)單元矩陣的相關(guān)電路。當(dāng)要存取某一給定地址的存儲(chǔ)單元時(shí)，列解碼器34A、行解碼器34B可分別解碼出該存儲(chǔ)單元所在的列連線(字符線)與行連線(位線)。解碼之后，列解碼器34A可經(jīng)由該存儲(chǔ)單元所在的字符線致能該存儲(chǔ)單元，使該存儲(chǔ)單元可根據(jù)其所記錄的數(shù)據(jù)來(lái)改變或不改變其對(duì)應(yīng)位線上的供電電平(像是電壓)。其中，行連線(位線)上的供電電平(電壓)，是指各行連線與存儲(chǔ)單元相連處的供電電平；如圖4所示，第k條行連線(位線)的供電電平，也就是節(jié)點(diǎn)N(k)的供電電平。另一方面，在行解碼器34B解碼之后，則能以行選擇訊號(hào)C(1)至C(K)來(lái)分別控制各行連線BL(1)至BL(K)上的開關(guān)單元Qs。在各行連線BL(1)至BL(K)上，各行連線上的開關(guān)單元Qs可用一n型金屬氧化物半導(dǎo)體晶體管實(shí)現(xiàn)，其漏極/源極連接于行連線與感測(cè)放大器38之間，柵極則受控于對(duì)應(yīng)的行選擇訊號(hào)，以控制各行連線是否能將其供電電平傳輸至感測(cè)放大器38。譬如說(shuō)，在存取某一特定地址的存儲(chǔ)單元時(shí)，若該存儲(chǔ)單元連接于第k條行連線上，行解碼器34B就能經(jīng)由行選擇訊號(hào)C(k)來(lái)使行連線BL(k)上的開關(guān)單元Qs導(dǎo)通(其它行連線上的開關(guān)單元Qs則不導(dǎo)通)，使行連線BL(k)上的供電電平可經(jīng)由導(dǎo)通的開關(guān)單元Qs而傳輸至感測(cè)放大器38。感測(cè)放大器38則用來(lái)感測(cè)位線上的供電電平大小，并據(jù)此判讀出欲存取存儲(chǔ)單元所記錄的數(shù)據(jù)內(nèi)容。
在各行連線BL(1)至BL(K)上，各行連線上的輔助模塊Le可設(shè)有一控制單元Qi(可用一反相器來(lái)實(shí)現(xiàn))以及一驅(qū)動(dòng)單元Qp(可用一p型金屬氧化物半導(dǎo)體晶體管來(lái)實(shí)現(xiàn))。以第k條行連線上的輔助模塊Le為例來(lái)說(shuō)明，該輔助模塊中的控制單元Qi根據(jù)行連線BL(k)上的供電電平(即節(jié)點(diǎn)N(k)的電壓)來(lái)控制驅(qū)動(dòng)單元Qp的致能與否。當(dāng)行連線BL(k)的供電電平范圍高于控制單元Qi的閾值電平而被控制單元Qi判斷為一高電平邏輯「1」時(shí)，以反相器實(shí)現(xiàn)的控制單元Qi就會(huì)以反相的低電平邏輯「0」來(lái)使驅(qū)動(dòng)單元Qp致能。驅(qū)動(dòng)單元Qp致能之后會(huì)導(dǎo)通而驅(qū)動(dòng)拉高行連線BL(k)的供電電平，使其達(dá)到偏壓電壓V的電平。相反地，若行連線BL(k)的供電電平范圍低于控制單元Qi的閾值電平而被控制單元Qi判斷為一邏輯「0」時(shí)，控制單元Qi就會(huì)以反相的邏輯「1」來(lái)使驅(qū)動(dòng)單元Qp失能并停止導(dǎo)通，驅(qū)動(dòng)單元Qp也就會(huì)停止影響行連線BL(k)的供電電平。
另一方面，各行連線上的放電模塊Ld則可設(shè)有一拉引單元Qn(可用一n型金屬氧化物半導(dǎo)體晶體管來(lái)實(shí)現(xiàn))及一判斷單元Qa(可用一與門來(lái)實(shí)現(xiàn))。以第k條行連線BL(k)上的放電模塊Ld為例，此放電模塊Ld中的判斷單元Qa可綜合根據(jù)行選擇訊號(hào)C(k)及放電訊號(hào)Dis來(lái)判斷是否要致能拉引單元Qn。在圖4的實(shí)施例中，當(dāng)行選擇訊號(hào)C(k)及放電訊號(hào)Dis皆為邏輯「1」時(shí)，用與門實(shí)現(xiàn)的判斷單元Qa就會(huì)以高電平的邏輯「1」來(lái)使拉引單元Qn致能，而導(dǎo)通致能的拉引單元Qn就可將行連線BL(k)的供電電平拉低/維持于低電平的地端電壓。相對(duì)地，只要行選擇訊號(hào)C(k)與放電訊號(hào)Dis之中有一為邏輯「0」，判斷單元Qa都不會(huì)使拉引單元Qn致能，而拉引單元Qn就不會(huì)改變/影響行連線BL(k)上的供電電平了。
本發(fā)明存儲(chǔ)器30運(yùn)作的情形可描述如下。當(dāng)要存取行連線BL(k)上的一個(gè)給定存儲(chǔ)單元D時(shí)，行解碼器34B會(huì)以高電平邏輯「1」的行選擇訊號(hào)C(k)來(lái)使行連線BL(k)上的開關(guān)單元Qs導(dǎo)通(其它行連線的行選擇訊號(hào)則為邏輯「0」)，而主控電路32也會(huì)先發(fā)出邏輯「1」的放電訊號(hào)Dis。綜合邏輯「1」的放電訊號(hào)Dis與行選擇訊號(hào)C(k)，行連線BL(k)上的放電模塊Ld就會(huì)開始運(yùn)作，將行連線BL(k)上的供電電平(也就是節(jié)點(diǎn)N(k)的電壓)拉低/維持于地端電壓G的電平。在此同時(shí)，在其它行連線上的放電模塊則會(huì)因其對(duì)應(yīng)的行選擇訊號(hào)為邏輯「0」而未運(yùn)作。這樣，也就實(shí)現(xiàn)了本發(fā)明的選擇性行連線放電機(jī)制，僅對(duì)欲存取存儲(chǔ)單元所在的行連線放電，其它行連線則不需進(jìn)行放電，以此來(lái)節(jié)省傳統(tǒng)存儲(chǔ)器因全面對(duì)所有行連線進(jìn)行預(yù)充電所導(dǎo)致的高耗能。
接下來(lái)，在進(jìn)行完放電之后，主控電路32可使放電訊號(hào)Dis轉(zhuǎn)為低電平的邏輯「0」，使所有行連線上的放電模塊Ld都停止運(yùn)作。而列解碼器就能經(jīng)由欲存取存儲(chǔ)單元所連接的行連線(字符線)來(lái)致能該欲存取存儲(chǔ)單元，使該欲存取存儲(chǔ)單元能根據(jù)其記錄的數(shù)據(jù)內(nèi)容(也就是晶體管的有無(wú))來(lái)影響對(duì)應(yīng)行連線BL(k)的供電電平。若該存儲(chǔ)單元中設(shè)有晶體管，此一晶體管就會(huì)在致能后導(dǎo)通，對(duì)行連線BL(k)充電。當(dāng)存儲(chǔ)單元中的晶體管將行連線BL(k)的電壓電平充電至某一閾值電平(事實(shí)上就是控制單元Qi的閾值電平)以上，行連線BL(k)上的輔助模塊Le就會(huì)開始啟動(dòng)，其內(nèi)的控制單元Qi會(huì)使驅(qū)動(dòng)單元Qp開始導(dǎo)通，與存儲(chǔ)單元中的晶體管一起將行連線BL(k)的供電電平拉高至偏壓電壓V的高電平。由于輔助單元的增強(qiáng)驅(qū)動(dòng)輔助，行連線BL(k)的電平會(huì)更快地達(dá)到穩(wěn)態(tài)的高電平。另一方面，若存儲(chǔ)單元中沒(méi)有晶體管，行連線BL(k)的供電電平會(huì)維持于地端電壓的低電平。在行連線BL(k)的電壓達(dá)到穩(wěn)態(tài)后，感測(cè)放大器38就能依據(jù)行連線BL(k)的供電電平來(lái)判讀欲存取單元內(nèi)所記錄的數(shù)據(jù)內(nèi)容。
由上述討論可知，由于本發(fā)明存儲(chǔ)器30改變了偏壓組態(tài)，就可將傳統(tǒng)存儲(chǔ)器中的維持電路轉(zhuǎn)化為本發(fā)明存儲(chǔ)器中的輔助模塊。在傳統(tǒng)存儲(chǔ)器中，當(dāng)欲存取存儲(chǔ)單元中有晶體管時(shí)，傳統(tǒng)存儲(chǔ)器中的維持電路會(huì)抵抗存儲(chǔ)單元晶體管的充放電趨勢(shì)，反使存取訊換中的瞬時(shí)時(shí)間時(shí)間增加，降低了存取效能。相較之下，在本發(fā)明存儲(chǔ)器中，當(dāng)欲存取存儲(chǔ)單元具有晶體管時(shí)，輔助模塊會(huì)增強(qiáng)此晶體管的充放電趨勢(shì)，這樣就能有效縮短存取周期中的瞬時(shí)時(shí)間，增進(jìn)存取效能。
為進(jìn)一步說(shuō)明本發(fā)明存儲(chǔ)器的運(yùn)作情形，請(qǐng)參考圖5(并一并參考圖4)；圖5為本發(fā)明存儲(chǔ)器30運(yùn)作時(shí)相關(guān)訊號(hào)的波形時(shí)序示意圖，圖5的橫軸為時(shí)間，各波形的縱軸為供電電平的高低。在圖5中，假設(shè)欲存取的存儲(chǔ)單元為列連線WL(m)及行連線BL(k)交集的存儲(chǔ)單元。當(dāng)存取周期開始時(shí)，主控電路32(圖4)可先發(fā)出邏輯「1」的放電訊號(hào)Dis，配合行連線BL(k)上用來(lái)使開關(guān)電路Qs導(dǎo)通的邏輯「1」行選擇訊號(hào)C(k)，行連線BL(k)上的放電模塊Ld就會(huì)從時(shí)間點(diǎn)t0開始對(duì)行連線BL(k)放電，進(jìn)行一放電程序。假設(shè)在時(shí)間點(diǎn)t0之前，行連線BL(k)上為高電平，故在時(shí)間點(diǎn)t0之后，放電模塊Ld就會(huì)將行連線BL(k)上的電壓放電至低電平的地端電壓G。到了時(shí)間點(diǎn)t1，行連線BL(k)的供電電平已經(jīng)達(dá)到穩(wěn)態(tài)，主控電路32停止發(fā)出邏輯「1」的放電訊號(hào)Dis，使行連線BL(k)上的放電模塊Ld都停止作用。到了時(shí)間點(diǎn)t1，列解碼器34A(圖4)就可在列連線WL(m)上用高電平邏輯「1」來(lái)致能欲存取存儲(chǔ)單元。假設(shè)欲存取存儲(chǔ)單元中有晶體管，此一晶體管就會(huì)在時(shí)間點(diǎn)t1后開始致能導(dǎo)通，將行連線BL(k)的供電電平往上充；到了時(shí)間點(diǎn)t2，行連線BL(k)上的電壓超過(guò)控制單元Qi的反相閾值電平Vt，行連線BL(k)上的輔助模塊Le就會(huì)開啟動(dòng)運(yùn)作，協(xié)助存儲(chǔ)單元中的晶體管一起對(duì)行連線BL(k)充電，使行連線BL(k)上的供電電平能更快速地達(dá)到高電平。行連線BL(k)上的供電電平達(dá)到穩(wěn)態(tài)后，感測(cè)放大器38就能根據(jù)行連線BL(k)的供電電平高低來(lái)判斷欲存取存儲(chǔ)單元中的數(shù)據(jù)內(nèi)容，并結(jié)束此一存取周期。
綜合以上討論可知，本發(fā)明可用選擇性的行放電機(jī)制來(lái)克服現(xiàn)有技術(shù)中高耗能的全面性預(yù)充電，并能將傳統(tǒng)存儲(chǔ)器中會(huì)對(duì)抗存儲(chǔ)單元的維持電路轉(zhuǎn)化為可增強(qiáng)存儲(chǔ)單元的輔助模塊，使本發(fā)明存儲(chǔ)器的耗能更低，存取效能也更佳。另外，如先前討論過(guò)的，在圖3的傳統(tǒng)存儲(chǔ)器中，即使某一行連線上沒(méi)有欲存取的存儲(chǔ)單元，但該行連線上的存儲(chǔ)單元還是有可能因全面性的預(yù)充電而持續(xù)導(dǎo)通直流電流，并消耗能量。相較于圖3中的傳統(tǒng)存儲(chǔ)器，本發(fā)明存儲(chǔ)器則因?yàn)槭沁x擇性的行連線放電，若某一行連線上沒(méi)有欲存取的存儲(chǔ)單元，就不會(huì)有存儲(chǔ)單元在此行連線上持續(xù)導(dǎo)通直流電流，避免了無(wú)謂的功率消耗。
在圖5的例子中，行連線BL(k)在存取周期開始時(shí)其初始供電電平為高電平，故其對(duì)應(yīng)的放電模塊會(huì)實(shí)際地運(yùn)作而進(jìn)行放電。不過(guò)，行連線BL(k)在存取周期開始時(shí)的初始供電電平其實(shí)是取決于該行連線前一個(gè)被存取的存儲(chǔ)單元。若行連線BL(k)上前一個(gè)被存取的存儲(chǔ)單元中是不具有晶體管的存儲(chǔ)單元，行連線BL(k)的電平會(huì)維持于低電平。等下一次又要存取行連線BL(k)上的存儲(chǔ)單元時(shí)，行連線BL(k)的初始供電電平就會(huì)是低電平；在此情形下，即使行連線BL(k)上的放電模塊Ld會(huì)被致能，此放電模塊Ld也不需要實(shí)際消耗功率來(lái)進(jìn)行放電，因?yàn)樾羞B線BL(k)的供電電平本來(lái)就已經(jīng)是低電平了。
另外，本發(fā)明存儲(chǔ)器30可用p型金屬氧化物半導(dǎo)體晶體管來(lái)作為輔助模塊Le中的驅(qū)動(dòng)單元Qp，當(dāng)輔助模塊Le中的驅(qū)動(dòng)單元Qp配合存儲(chǔ)單元中的n型金屬氧化物半導(dǎo)體晶體管一起向?qū)?yīng)行連線充電時(shí)，即使n型金屬氧化物半導(dǎo)體晶體管可能因運(yùn)作上的限制而無(wú)法將行連線完全充電至偏壓電壓V，p型金屬氧化物半導(dǎo)體晶體管還是能將對(duì)應(yīng)行連線的供電電平完全充電至偏壓電壓V的高電平。這也是本發(fā)明輔助模塊的額外功能之一。
在某些存儲(chǔ)器結(jié)構(gòu)中，是以分層式(hierarchical)機(jī)制來(lái)解碼尋址欲存取存儲(chǔ)單元所在的行連線，而本發(fā)明亦可應(yīng)用于此種結(jié)構(gòu)的存儲(chǔ)器。請(qǐng)參考圖6；圖6為本發(fā)明存儲(chǔ)器另一實(shí)施例4 0的電路示意圖。類似于圖4中的存儲(chǔ)器30，存儲(chǔ)器40中亦設(shè)有各行連線BL、各列連線WL以將各存儲(chǔ)單元D連接排列為存儲(chǔ)陣列。同樣地，存儲(chǔ)器40中亦設(shè)有列解碼器46A、行解碼器46B及相關(guān)的終端電路，各行連線上亦設(shè)有對(duì)應(yīng)的放電模塊Ld及輔助模塊Le。較為不同的是，每條行連線上除了有對(duì)應(yīng)的開關(guān)單元Qs，每K條行連線還共享同一個(gè)由n型金屬氧化物半導(dǎo)體晶體管實(shí)現(xiàn)的開關(guān)單元QsH，以構(gòu)成兩層式的分層式行選擇機(jī)制。等效來(lái)說(shuō)，也就是將每K條行連線視為一組行連線；第1至第K條行連線為第0組中的K條行連線，第K+1至2*K條行連線則為第1組中的K條行連線，以此類推；第p組中的第k條行連線就是所有行連線中的第(p*K+k)條行連線。對(duì)應(yīng)分層式的開關(guān)單元配置，行解碼器46B則是以行選擇訊號(hào)C(1)至C(K)來(lái)分別控制同一組中的K條行連線，并以行選擇訊號(hào)CH(1)至CH(p)等等來(lái)分別控制/選擇不同組的行連線。等效來(lái)說(shuō)，此行解碼器其實(shí)是在進(jìn)行行預(yù)解碼；在尋址某一特定行連線時(shí)，此行解碼器可解碼出該行連線是屬于第幾組行中的第幾條行連線。譬如說(shuō)，要存取某一地址的存儲(chǔ)單元時(shí)，若行解碼器46B解碼出該存儲(chǔ)單元屬于第p組行連線中的第k條行連線，行解碼器46B就可發(fā)出邏輯「1」的訊號(hào)CH(p)及C(k)，使這條行連線上的供電電平可以經(jīng)由導(dǎo)通的開關(guān)單元Qs、QsH而傳輸至感測(cè)放大器48。
為配合分層式結(jié)構(gòu)的行解碼機(jī)制，本發(fā)明中用來(lái)實(shí)現(xiàn)選擇性行連線放電的放電模塊Ld也可對(duì)應(yīng)地修改其設(shè)計(jì)。以圖6中第p組第k條行連線為例(也就是所有行連線中的第(p*K+k)條行連線)，在此行連線上的放電模塊Ld中，判斷模塊Qa可由一三輸入與門來(lái)實(shí)現(xiàn)，以綜合訊號(hào)Dis、CH(p)及C(k)來(lái)判斷是否要使對(duì)應(yīng)的拉引單元Qn致能。這樣一來(lái)，就可以在分層式結(jié)構(gòu)的存儲(chǔ)器中實(shí)現(xiàn)本發(fā)明選擇性行連線放電的技術(shù)。
總的來(lái)說(shuō)，相較于現(xiàn)有/傳統(tǒng)的存儲(chǔ)器，本發(fā)明所提出的存儲(chǔ)器采用了選擇性行連線放電的機(jī)制來(lái)克服傳統(tǒng)存儲(chǔ)器的高耗能全面性預(yù)充電，并以改進(jìn)的偏壓結(jié)構(gòu)來(lái)將傳統(tǒng)存儲(chǔ)器中的電壓維持電路轉(zhuǎn)化為本發(fā)明存儲(chǔ)器中的輔助模塊，不僅能克服存儲(chǔ)單元與維持電路間因?qū)苟L(zhǎng)的存取時(shí)間，還能積極地縮短存取時(shí)間，故本發(fā)明存儲(chǔ)器能有效增進(jìn)存取效能。在本發(fā)明存儲(chǔ)器中，各判斷單元、拉引單元、驅(qū)動(dòng)單元、控制單元及開關(guān)單元可用各種不同電路來(lái)實(shí)現(xiàn)。譬如說(shuō)，在圖4的實(shí)施例中，開關(guān)單元Qs是以n型金屬氧化物半導(dǎo)體晶體管來(lái)實(shí)現(xiàn)，但本發(fā)明開關(guān)單元也能用傳輸柵(transmission gate)來(lái)實(shí)現(xiàn)。
以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明的權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種存儲(chǔ)器電路，包含有至少一存儲(chǔ)單元，以矩陣的形式排列，其中每個(gè)存儲(chǔ)器單元可對(duì)應(yīng)一行連線以及一列連線；至少一放電模塊，連結(jié)至對(duì)應(yīng)的該行連線上，用以放電欲存取該存儲(chǔ)單元所在的該行連線；至少一輔助模塊，連接至該放電模塊；以及一感測(cè)放大器，連結(jié)至該輔助模塊，用以根據(jù)該行連線的供電電平，存取出該存儲(chǔ)單元；其中該存儲(chǔ)器電路可根據(jù)一放電訊號(hào)以及一行選擇訊號(hào)用以選擇放電欲存取該存儲(chǔ)單元所在對(duì)應(yīng)的該行連線；其中當(dāng)欲存取的該存儲(chǔ)單元被致能時(shí)，該存儲(chǔ)單元所在的該行連線的供電電平改變，其中當(dāng)該行連線的供電電平超過(guò)一閾值電平時(shí)，該輔助模塊使得該行連線的供電電平更增加。
2.如權(quán)利要求1的存儲(chǔ)器電路，其中該存儲(chǔ)器電路還包含有一主控電路，用以發(fā)出該放電訊號(hào)；一行解碼器，連結(jié)至該主控電路，用以解碼出欲存取該存儲(chǔ)單元所在的該行連線上，并致能對(duì)應(yīng)的該行連線選擇訊號(hào)；以及一列解碼器，連結(jié)至該主控模塊，解碼欲存取該存儲(chǔ)單元所在的列連線，并經(jīng)由欲存取該存儲(chǔ)單元所在的該行連線，致能該存儲(chǔ)單元。
3.如權(quán)利要求2的存儲(chǔ)器電路，其中該存儲(chǔ)單元可設(shè)置有或不設(shè)置有一晶體管，其中當(dāng)該存儲(chǔ)單元有該晶體管時(shí)，記錄一位的數(shù)據(jù)，當(dāng)該存儲(chǔ)單元沒(méi)有該晶體管時(shí)，不記錄任何數(shù)據(jù)；其中當(dāng)該存儲(chǔ)單元為該晶體管且該存儲(chǔ)單元被致能時(shí)，則該晶體管對(duì)該行連線充電，使得該行連線的供電電平改變。
4.如權(quán)利要求1的存儲(chǔ)器電路，其中該放電模塊包含有一拉引單元以及一判斷單元；其中該判斷單元根據(jù)該放電訊號(hào)以及該行連線選擇訊號(hào)的電平，判斷是否利用該拉引單元放電該行連線。
5.如權(quán)利要求1的存儲(chǔ)器電路，其中每個(gè)該行連線包含有一開關(guān)，連接于該輔助模塊以及該感測(cè)放大器間，接收該行連線選擇訊號(hào)，用以控制該行連線是否連結(jié)至該感測(cè)放大器，其中當(dāng)該行連線選擇訊號(hào)被致能時(shí)，使得對(duì)應(yīng)的該行連線連接至該感測(cè)放大器。
6.如權(quán)利要求1的存儲(chǔ)器電路，其中該輔助模塊包含有一控制單元，以及一驅(qū)動(dòng)單元，其中當(dāng)該行連線的供電電平超過(guò)該閾值電平時(shí)，若該存儲(chǔ)單元有一晶體管，則該控制單元使得該驅(qū)動(dòng)單元導(dǎo)通，用以更增加該行連線的供電電平，若該存儲(chǔ)單元沒(méi)有該晶體管，則使得該行連線的供電電平維持于接地端供電電平。
7.一種選擇性放電存儲(chǔ)器電路，包含有多個(gè)存儲(chǔ)單元排列成矩陣的形式，其中每一個(gè)該存儲(chǔ)單元可對(duì)應(yīng)一行連線以及一列連線；以及多個(gè)放電模塊，連接至對(duì)應(yīng)的該行連線上，接收一放電訊號(hào)以及一行選擇訊號(hào)用以對(duì)該行連線進(jìn)行放電；其中利用該放電訊號(hào)以及該行選擇訊號(hào)用以選擇放電欲存取該存儲(chǔ)單元所在的該行連線。
8.如權(quán)利要求7的選擇性放電存儲(chǔ)器電路，其中該存儲(chǔ)器電路還包含有一主控電路，用以發(fā)出該放電訊號(hào)；一行解碼器，連結(jié)至該主控單元，用以解碼出欲存取該存儲(chǔ)單元所在的該行連線，并致能對(duì)應(yīng)的該行選擇訊號(hào)；以及一列解碼器，連接至該主控電路，用以解碼欲存取該存儲(chǔ)單元所在的列連線。
9.如權(quán)利要求7的選擇性放電存儲(chǔ)器電路，其中該放電模塊包含有一拉引單元以及一判斷單元；其中該判斷單元根據(jù)該放電訊號(hào)以及該行連線選擇訊號(hào)的電平，判斷是否利用該拉引單元放電該行連線，其中當(dāng)該放電訊號(hào)以及該行連線選擇訊號(hào)皆致能時(shí)，則放電該行連線。
10.如權(quán)利要求7的選擇性放電存儲(chǔ)器電路，其中該存儲(chǔ)電路還包含有一輔助模塊，連接至該放電模塊，用以加速該行連線的供電電平的上升；一開關(guān)，連接至該輔助模塊；以及一感測(cè)放大器，連接至該開關(guān)，利用連接的該感測(cè)放大器的該行連線的供電電平讀取出該存儲(chǔ)單元的數(shù)據(jù)；其中該開關(guān)接受該行選擇訊號(hào)使得欲存取該存儲(chǔ)單元所在的該行連線可連接至該感測(cè)放大器。
11.一存儲(chǔ)器選擇性放電的方法，其中該存儲(chǔ)器包含有多個(gè)存儲(chǔ)單元以矩陣形式排列，其中每一個(gè)該存儲(chǔ)單元都有對(duì)應(yīng)的一行連線與一列連線，其中該方法包含有致能一放電訊號(hào)；以及解碼一欲存取該存儲(chǔ)單元的行連線，并致能對(duì)應(yīng)該行連線的一行連線選擇訊號(hào)；其中當(dāng)該放電訊號(hào)以及對(duì)應(yīng)該行連線選擇訊號(hào)皆致能時(shí)，放電該行連線。
12.一存儲(chǔ)器存取的方法，其中該存儲(chǔ)器包含有多個(gè)存儲(chǔ)單元排列成矩陣形式，其中每一個(gè)該存儲(chǔ)單元都有對(duì)應(yīng)的一行連線與一列連線，該方法包含有解碼欲存取該存儲(chǔ)單元所在的行連線并放電該行連線；解碼欲存取該存儲(chǔ)單元所在的列連線并經(jīng)由該行連線致能該存儲(chǔ)單元，使得該存儲(chǔ)單元所在的該行連線的供電電平改變；以及根據(jù)該行連線的供電電平，存取該存儲(chǔ)單元；其中當(dāng)該行連線的供電電平超過(guò)一控制單元的閾值電平時(shí)，導(dǎo)通一驅(qū)動(dòng)單元使得該行連線的供電電平更增加。
13.如權(quán)利要求12的存儲(chǔ)器存取方法，其中根據(jù)解碼的結(jié)果致能對(duì)應(yīng)的一行連線選擇訊號(hào)，根據(jù)該行連線選擇訊號(hào)以及一放電訊號(hào)的電平，用以放電或停止放電該行連線。
14.如權(quán)利要求12的存儲(chǔ)器存取方法，其中當(dāng)該行連線的供電電平低于該控制單元的閾值電平時(shí)，停止導(dǎo)通該驅(qū)動(dòng)單元，使得該行連線的供電電平不改變。
全文摘要
本發(fā)明提供一種存儲(chǔ)器及相關(guān)方法。在本發(fā)明存儲(chǔ)器的存儲(chǔ)單元陣列中，每一行連線上設(shè)有一放電模塊及一輔助模塊。要存取一行連線上的一存儲(chǔ)單元時(shí)，放電模塊會(huì)先使該行連線的電平維持于一低電平，而該存儲(chǔ)單元就可根據(jù)其數(shù)據(jù)內(nèi)容來(lái)影響該行連線的電平若數(shù)據(jù)為一第一數(shù)值，則該存儲(chǔ)單元會(huì)拉高該行連線的電平；反之，則該存儲(chǔ)單元不會(huì)改變?cè)撔羞B線的電平。當(dāng)該行連線上的存儲(chǔ)單元開始拉高該行連線的電平時(shí)，該行連線上的輔助模塊亦會(huì)啟動(dòng)以加速電平升高，增進(jìn)存取效能。各行連線上獨(dú)立運(yùn)作的放電模塊則可避免一般存儲(chǔ)器預(yù)充電的功率消耗。
文檔編號(hào)G11C16/06GK1851825SQ200610081730
公開日2006年10月25日 申請(qǐng)日期2006年5月10日 優(yōu)先權(quán)日2006年5月10日
發(fā)明者鄭基廷 申請(qǐng)人:威盛電子股份有限公司