專利名稱：移位寄存器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種移位寄存器，特別涉及一種可以降低晶體管數(shù)目的移位寄存器電路。
背景技術(shù)：
請參照圖1，其繪示是現(xiàn)有技術(shù)中，一種應(yīng)用于低溫復(fù)晶硅(LowTemperature Ploy Silicon，LTPS)技術(shù)并實(shí)現(xiàn)在玻璃基板上的CMOS移位寄存器電路，此移位寄存器電路主要是由多級的鎖存電路101與邏輯電路103串接組合而成。其中，每一級鎖存電路101需要六個(gè)晶體管構(gòu)成，而每一級邏輯電路103則需要四個(gè)晶體管，因此當(dāng)此移位寄存器電路所串接的鎖存電路101與邏輯電路103愈多時(shí)，其所需要的布局面積也更大。
而為了降低電路所需的布局面積，因此不斷地有新的設(shè)計(jì)電路方式提出，請參照圖2，其繪示是現(xiàn)有技術(shù)中，另一種移位寄存器電路，此移位寄存器電路同樣是串接多級的移位寄存器單元所組成，如圖中所示，在此移位寄存器電路中，其中一級移位寄存器單元的內(nèi)部電路圖，而此移位寄存器單元只需四個(gè)MOS晶體管與一組反相器即可以進(jìn)行工作。
其中，MOS晶體管Q1的柵極端接收一反相時(shí)鐘信號(hào)XCK，第一源/漏極端耦接至前一級移位寄存器單元的輸出端(N-1)OUT。而MOS晶體管Q2的第一源/漏極端接收時(shí)鐘信號(hào)CK，第二源/汲端是此移位寄存器單元的輸出端(N)OUT，用以輸出自身所必需輸出的輸出信號(hào)。另外，MOS晶體管Q4的柵極端則是耦接至下一級移位寄存器單元的輸出端(N+1)OUT。
當(dāng)反相時(shí)鐘信號(hào)XCK為高電壓電平時(shí)，晶體管Q1為導(dǎo)通狀態(tài)，若此時(shí)前一級的輸出信號(hào)為高電壓電平，則此高電壓電平會(huì)通過晶體管Q1傳送至晶體管Q2的柵極端，因此，此時(shí)輸出端(N)OUT會(huì)輸出時(shí)鐘信號(hào)CK的電平至下一級的移位寄存器單元。此外，晶體管Q4可以藉由下一級移位寄存器單元的輸出信號(hào)來決定導(dǎo)通與否，當(dāng)晶體管Q4為導(dǎo)通的狀態(tài)下，輸出端(N)OUT則會(huì)輸出低電壓電平。此外，反相器201的輸入端耦接至前一級移位寄存器單元的輸出端(N-1)OUT，當(dāng)輸出端(N-1)OUT為低電壓電平時(shí)，反相器201的輸出端會(huì)輸出高電壓電平以導(dǎo)通晶體管Q3，以使輸出端(N)OUT可以保持在低電壓電平的狀態(tài)。
請參照圖3，其繪示是圖2的移位寄存器單元內(nèi)的信號(hào)的工作時(shí)鐘圖。其中，圖示中的OUT1-OUT3分別表示輸出端(N-1)OUT、(N)OUT，以及(N+1)OUT的信號(hào)變化。當(dāng)晶體管Q1導(dǎo)通時(shí)，端點(diǎn)A與輸出信號(hào)OUT1會(huì)幾乎相同(因?yàn)槎它c(diǎn)A的電壓還必需考慮到晶體管Q1的Vth效應(yīng))，而當(dāng)反相時(shí)鐘信號(hào)XCK為低電壓電平時(shí)，晶體管Q1為關(guān)閉的狀態(tài)，此時(shí)端點(diǎn)A的電壓為浮動(dòng)的高電壓電平狀態(tài)，而經(jīng)由電容C反饋時(shí)鐘信號(hào)CK的信號(hào)，端點(diǎn)A的電壓會(huì)持續(xù)的增加，亦使得(N)OUT所輸出的電壓信號(hào)OUT2會(huì)持續(xù)推持在高電壓電平。
由以上的敘述可知，此種設(shè)計(jì)方式的移位寄存器電路，其每一級移位寄存器單元可以將輸入信號(hào)延遲一個(gè)時(shí)鐘后，再將信號(hào)傳送至下一級移位寄存器單元之中，以達(dá)到信號(hào)傳送的功能，而每一級移位寄存器單元只需6個(gè)晶體管(反相器201需兩個(gè)晶體管組成)，雖然已經(jīng)比圖1的現(xiàn)有技術(shù)中少用了4個(gè)晶體管，但如果此移位寄存器電路必需要串接多級移位寄存器單元時(shí)，仍嫌有點(diǎn)過多，再加上以此種方式設(shè)計(jì)電路時(shí)，每一級移位寄存器單元亦必需要再反饋下一級移位寄存器單元的輸出端(N+1)OUT信號(hào)至電路之中，才能夠正常的動(dòng)作，這將增加電路布局設(shè)計(jì)的復(fù)雜度。

發(fā)明內(nèi)容
本發(fā)明的目的就是提供一種移位寄存器電路，此移位寄存器電路內(nèi)的每一組移位寄存器單元，可以利用更少的晶體管數(shù)量，執(zhí)行相同的功能。
本發(fā)明提出一種移位寄存器電路，此移位寄存器電路是串接多數(shù)組移位寄存器單元所組成，其中，每一組移位寄存器單元皆接收相同的時(shí)鐘信號(hào)與反相時(shí)鐘信號(hào)。每一組移位寄存器單元包括第一晶體管、第二晶體管、第三晶體管、第四晶體管，以及反相器。
其中，上述的第一晶體管的第一源/漏極端接收輸入信號(hào)，而其柵極端接收反相時(shí)鐘信號(hào)。上述的第二晶體管的第一源/漏極端接收時(shí)鐘信號(hào)，而其柵極端耦接至第一晶體管的第二源/漏極端，另外，第二晶體管的第二源/漏極端輸出一輸出信號(hào)。上述的第三晶體管的第一源/漏極端耦接至第二晶體管的第二源/漏極端，而第三晶體管的第二源/漏極端耦接至Vcc(電源端)。上述的反相器的輸入端耦接至第一晶體管的第二源/漏極端，而其輸出端耦接至第三晶體管的柵極端。
依照本發(fā)明的較佳實(shí)施例所述，上述的移位寄存器電路中更包括一電容，此電容的第一端耦接至第二晶體管的第一源/漏極端，第二端則耦接至第二晶體管的柵極端。
依照本發(fā)明的較佳實(shí)施例所述，上述的移位寄存器電路中的第一晶體管～第五晶體管，可以是MOS晶體管。其中，第一晶體管～第三晶體管可以是P型MOS晶體管與N型MOS晶體管二者之一。
依照本發(fā)明的較佳實(shí)施例所述，上述的移位寄存器單元內(nèi)的第二晶體管若為MOS晶體管時(shí)，上述的電容可以是第二晶體管中，柵源極之間的柵源極寄生電容。
依照本發(fā)明的較佳實(shí)施例所述，上述的移位寄存器電路中的反相器，包括第四晶體管與第五晶體管。其中，前述的第四晶體管的第一源/漏極端與柵極端耦接至電源，第四晶體管的第二源/漏極端則輸出上述所提及的輸出信號(hào)。上述的第五晶體管的第一源/漏極端耦接至第四晶體管的第二源/漏極端，第五晶體管的柵極端則接收上述所提及的輸入信號(hào)，而第五晶體管的第二源/漏極端耦接至地。
本發(fā)明所采用的移位暫位器單元，其內(nèi)部每一級晶體管的數(shù)目，比現(xiàn)有技術(shù)中的電路更少，因此當(dāng)移位寄存器電路必需串接多級移位寄存器單元時(shí)，其內(nèi)部整體的晶體管數(shù)目也會(huì)大幅的縮減，因此整體電路的布局面積亦可以相對地縮小更多。
為讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合附圖，作詳細(xì)說明如下。


圖1繪示為現(xiàn)有技術(shù)中，一種CMOS結(jié)構(gòu)的移位寄存器的內(nèi)部電路圖。
圖2繪示為現(xiàn)有技術(shù)中，另一種移位寄存器電路的內(nèi)部電路圖。
圖3繪示為圖2中的移位寄存器電路內(nèi)的信號(hào)的工作時(shí)鐘圖。
圖4繪示是依照本發(fā)明所提出的移位寄存器電路中，其中一級移位寄存器單元的內(nèi)部電路圖。
圖5A繪示是依照本發(fā)明所提出的移位寄存器電路中，其中一級移位寄存器單元中的反相器的內(nèi)部電路圖。
圖5B繪示是依照本發(fā)明所提出的移位寄存器電路中，另一種移位寄存器單元中的反相器的電路圖。
圖6繪示是依照本發(fā)明所提出的移位寄存器電路中，串接兩級移位寄存器單元的內(nèi)部電路圖。
圖7繪示是圖6中的移位寄存器單元的信號(hào)的時(shí)鐘變化圖。
圖8繪示是依照本發(fā)明所提出的移位寄存器電路中，由N型MOS晶體管所組成的移位寄存器單元的內(nèi)部電路圖。
圖9繪示是利用本發(fā)明所提出的移位寄存器電路中，串接多級移位寄存器單元所組成的信號(hào)發(fā)生器的電路圖。
附圖符號(hào)說明101鎖存電路103邏輯電路201、407反相器400、600移位寄存器單元401-405、501、503、Q1-Q4晶體管501、503N型MOS晶體管505、507P型MOS晶體管A、VX、VY端點(diǎn)電壓C電容CK時(shí)鐘信號(hào)IN輸入信號(hào)VDD、VCC電源端OUT1-OUT4輸出信號(hào)XCK反相時(shí)鐘信號(hào)OUT、(N-1)OUT、(N)OUT、(N+1)OUT輸出端具體實(shí)施方式
本發(fā)明所提出的移位寄存器電路，其最大的特征在于此移位寄存器電路內(nèi)的每一級移位寄存器單元，其所需要的晶體管數(shù)目更少，因此當(dāng)移位寄存器電路在串接多級移位寄存器單元之后，電路整體內(nèi)部的晶體管數(shù)目會(huì)大幅的降低，亦使布局的面積可以相對地縮小，同時(shí)減低布局設(shè)計(jì)的復(fù)雜度。
請參照圖4，其繪示是依照本發(fā)明所提出的移位寄存器電路中，其中一級移位寄存器單元的內(nèi)部電路圖。如圖中所示，此移位寄存器單元400包括第一晶體管401、第二晶體管403、第三晶體管405、反相器407以及降壓電容C。
其中，第一晶體管401的第一源/漏極端接收一輸入信號(hào)IN，而當(dāng)此移位寄存器單元400在移位寄存器電路中為第一級時(shí)，此第一源/漏極端系接收由外部所輸入的數(shù)據(jù)信號(hào)。而當(dāng)此第一晶體管401在此移位寄存器電路中并非第一級時(shí)，此第一源/漏極端接收由上一級移位寄存器單元所輸出的信號(hào)。此外，第一晶體管401的柵極端接收一反相時(shí)鐘信號(hào)XCK。
在本實(shí)施例中，第二晶體管403的第一源/漏極端接收一時(shí)鐘信號(hào)CK，柵極端耦接至第一晶體管401的第二源/漏極端，而此第二晶體管403的第二源/漏極端輸出一輸出信號(hào)OUT。其中，當(dāng)此移位寄存器單元400在移位寄存器電路中為最后一級時(shí)，此第二晶體管403的第二源/漏極端所輸出的輸出信號(hào)OUT即是此移位寄存器電路最后所輸出的信號(hào)，而當(dāng)此移位寄存器單元400在此移位寄存器電路中并非最第一級時(shí)，此第二晶體管403的第二源/漏極端所輸出的輸出信號(hào)OUT，則為下一級移位寄存器單元所接收的輸入信號(hào)。
另外，在此實(shí)施例中，第三晶體管405的第一源/漏極端耦接至第二晶體管403的第二源/漏極端，而第二源/漏極端耦接至地。降壓電容C的第一端耦接至第二晶體管403的第一源/漏極端，第二端耦接至第二晶體管403的柵極端。而在電路中的反相器407，其輸入端耦接至第一晶體管401的第二源/漏極端，輸出端耦接至第三晶體管405的柵極端。
如圖5A中所示，其繪示是依照本發(fā)明所提出的移位寄存器電路中，其中一級移位寄存器單元中的反相器的電路圖。如圖中所示，此反相器是由兩組晶體管，第四晶體管501與第五晶體管503所組成，在本實(shí)施例中，第四晶體管501與第五晶體管503是N型MOS晶體管。
其中，第四晶體管501的第一源/漏極端與柵極端耦接至電源VDD，第二源/漏極端則耦接至上述所說明的第三晶體管405的柵極端。而第五晶體管503的第一源/漏極端耦接至第四晶體管501的第二源/漏極端，柵極端則是耦接至上述所說明的第一晶體管401的第二源/漏極端，而第五晶體管503的第二源/漏極端耦接至地。當(dāng)VX端的信號(hào)為高電壓電平時(shí)，VY端的輸出信號(hào)則為低電壓電平，反之亦然。
另外，如圖5B中所示，其繪示是依照本發(fā)明所提出的移位寄存器電路中，另一種移位寄存器單元中的反相器的電路圖。如圖中所示，此反相器亦是由兩組晶體管，第六晶體管505與第七晶體管507所組成，而在本實(shí)施例中，第六晶體管505與第七晶體管507是P型MOS晶體管。
其中，第六晶體管505的第一源/漏極端耦接至電源VDD，而柵極端耦接至上述所說明的第一晶體管401的第二源/漏極端，第二源/漏極端則耦接至上述所說明的第三晶體管405的柵極端。而第七晶體管507的第一源/漏極端耦接至第六晶體管505的第二源/漏極端，柵極端則是耦接至第七晶體管507的第二源/漏極端，而第七晶體管507的第二源/漏極端耦接至地。
同樣的，當(dāng)VX端的信號(hào)為高電壓電平時(shí)，VY端的輸出信號(hào)則為低電壓電平，反之亦然。由于在本實(shí)施例中，此反相器407旨在提供一反相信號(hào)，因此除了前述所說明的電路外，亦可以使用其它任何型式所組成的反相器電路來取代。
另外，在本實(shí)施例中，上述所提及的第一晶體管401、第二晶體管403以及第三晶體管405，是P型MOS晶體管，而當(dāng)此移位寄存器單元內(nèi)的第二晶體管403為MOS晶體管時(shí)，上述所說明的降壓電容C，除了可以使用外加的集總(Lump)電容外，也可以利用第二晶體管403中的柵源極寄生電容Cgd取代。
請參照圖6，其繪示是依照本發(fā)明所提出的移位寄存器電路中，多級移位寄存器單元串接后的內(nèi)部電路圖。如圖6中所示，此圖中繪示兩組移位寄存器單元400與600的串接情形，而雖然此圖示中只繪示出兩組移位寄存器單元的串接方式，但本發(fā)明所提出的移位寄存器電路可以依據(jù)不同類型電路的規(guī)格要求，依據(jù)如圖6中所繪示的方式串接更多級的移位寄存器單元。
請參照圖7，其繪示是圖6中的移位寄存器單元400與600中的信號(hào)的時(shí)鐘變化圖，以下配合圖6中所繪示的電路進(jìn)行說明。如圖6中所示，此移位寄存器電路中，每一級移位寄存器單元皆耦接至相同的時(shí)鐘信號(hào)CK與反相時(shí)鐘信號(hào)XCK，其中，時(shí)鐘信號(hào)CK與反相時(shí)鐘信號(hào)XCK是時(shí)鐘相反的時(shí)鐘信號(hào)，以下分為三個(gè)周期詳細(xì)說明信號(hào)的變化過程。
在周期A中，反相時(shí)鐘信號(hào)XCK為低電壓電平(Low)、時(shí)鐘信號(hào)CK為高電壓電平(High)，而輸入信號(hào)IN1轉(zhuǎn)態(tài)為低電壓電平(Low)，由于第一晶體管401a為導(dǎo)通狀態(tài)，輸入信號(hào)IN1的低電壓電平會(huì)由第一晶體管401a的第一源/漏極端傳送至第二源/漏極端，因此第二源/漏極端的電壓VX1會(huì)被拉至一相對低電壓電平(Low+Vth)，導(dǎo)致第二晶體管403a也會(huì)為導(dǎo)通狀態(tài)，此時(shí)，時(shí)鐘信號(hào)CK的高電壓電平會(huì)由第二晶體管403a的第一源/漏極端傳送至第二源/漏極端。而由于反相器407的輸入端電壓VX1是低電壓電平，所以其輸出端的端電壓VY1會(huì)轉(zhuǎn)態(tài)為高電壓電平，使得第三晶體管403a的柵極端同樣是高電壓電平，因此第三晶體管403a會(huì)為關(guān)閉的狀態(tài)，最后移位寄存器單元400的輸出端OUT1所輸出的信號(hào)會(huì)是一高電壓電平。
在周期B中，輸入信號(hào)IN1回復(fù)到正常的高電壓電平，由于第一晶體管401a的柵極端所接收的反相時(shí)鐘信號(hào)XCK也同時(shí)轉(zhuǎn)態(tài)，所以第一晶體管401a是關(guān)閉的狀態(tài)。但是第二晶體管403a由于在源-柵極間另外耦接至一降壓電容C，在此周期B中，第二晶體管403a的第一源/漏極端所接收的時(shí)鐘信號(hào)CK為低電壓電平，導(dǎo)致柵極端的電壓VX1會(huì)再被拉低至更低的低電壓電平(Low+Vth-ΔV)，其中，ΔV的值為時(shí)鐘信號(hào)CK的高低電壓差再乘上降壓電容C與相鄰各晶體管寄生電容的比例，此ΔV的計(jì)算公式如下ΔV=CCeq×(High-Low)]]>上式中的Ceq是指從端點(diǎn)電壓VX向右端所看出去的所有等效電容(包括降壓電容C)。
此時(shí)的第二晶體管403a的柵極端仍為低電壓電平，這也使得在周期B中，第二晶體管403a仍維持在導(dǎo)通狀態(tài)，所以時(shí)鐘信號(hào)CK的低電壓電平會(huì)由第二晶體管403a的第一源/漏極端傳送至第二源/漏極端，因此在此周期B間，移位寄存器單元400的輸出端輸出低電壓電平至下一級寄存器單元600中。
如前所述，由于在此實(shí)施例中，第二晶體管403a是一MOS晶體管，所以上述所提及的降壓電容C，可以是MOS晶體管中的柵源極寄生電容Cgd。一般而言，晶體管在導(dǎo)通與關(guān)閉的狀態(tài)下，其柵源極寄生電容Cgd的電容值也會(huì)有所不同，而在周期B中，由于第二晶體管403a恰為導(dǎo)通的狀態(tài)，所以Cgd的容值較大，可以將第二晶體管403a的柵極端電壓VX1拉低至更低的電壓，以使第二晶體管可以繼續(xù)維持在導(dǎo)通狀態(tài)。因此，當(dāng)使用本發(fā)明所提出的移位寄存器電路時(shí)，若電路中的晶體管為MOS晶體管時(shí)，可以利用MOS晶體管中，此柵源極寄生電容Cgd的特性來取代降壓電容C，以免除需要再另行設(shè)計(jì)外加電容的困擾。
而在周期C中，時(shí)鐘信號(hào)CK與反相時(shí)鐘信號(hào)XCK因?yàn)槭侵貜?fù)的周期變化，所以在周期C的狀態(tài)與周期A相同，但此時(shí)的輸入信號(hào)IN1已經(jīng)是高電壓電平，所以輸入信號(hào)IN1的高電壓電平會(huì)由第一晶體管401a的第一源/漏極端傳送至第二源/漏極端，也使得第二晶體管403a的柵極端同時(shí)轉(zhuǎn)態(tài)成高電壓電平，形成關(guān)閉的狀態(tài)。此外，此時(shí)反相器407的輸出端電壓VY1為低電壓電平，所以第三晶體管405為導(dǎo)通狀態(tài)，而移位寄存器單元的輸出端OUT1則會(huì)輸出一高電壓電平至下一級移位寄存器單元600中。
由上述的說明中可以得知，輸入信號(hào)IN1的低電壓電平會(huì)延遲一個(gè)周期時(shí)間，才由移位寄存器單元400的輸出端OUT1傳送至移位寄存器單元600之中，而移位寄存器單元600的內(nèi)部電路結(jié)構(gòu)與前述的移位寄存器單元400是相同的，唯一的差異在于第一晶體管401b耦接至?xí)r鐘信號(hào)CK，而第二晶體管403b耦接至反相時(shí)鐘信號(hào)，但其內(nèi)部的信號(hào)變化過程亦與移位寄存器400相同，在此不在重復(fù)敘述。而移位寄存器單元600內(nèi)部端點(diǎn)的電壓信號(hào)VX2與VY2的變化情形亦如同圖7中所示，而其輸出端OUT2同樣也會(huì)延遲一個(gè)周期時(shí)間，才輸出低電壓電平的信號(hào)訊。由以上的說明可知，此移位寄存器電路即是經(jīng)由內(nèi)部每一級移位寄存器單元，來達(dá)到延遲信號(hào)的傳遞，而此移位寄存器電路亦可以依據(jù)不同的需求，串接不同數(shù)目的移位寄存器單元，以達(dá)到不同的效能。
請參照圖8，其繪示是由N型MOS晶體管所組成的移位寄存器單元。在前述的說明中，是以P型MOS晶體管進(jìn)行說明，當(dāng)然，熟悉此一技藝者，移位寄存器電路中的每一級移位寄存器單元亦可以由N型MOS晶體管進(jìn)行設(shè)計(jì)。
請參照圖9，其繪示是利用本發(fā)明所提出的移位寄存器電路中，串接多級移位寄存器單元而成的信號(hào)發(fā)生器的電路圖，如圖中所示，在此移位寄存器電路中，相鄰兩組的移位寄存器單元中的第一晶體管401與第二晶體管403所耦接至的時(shí)鐘信號(hào)CK與反相時(shí)鐘信號(hào)XCK相反。此信號(hào)發(fā)生器可以應(yīng)用于任何型式的平面顯示器(Flat Display)的水平驅(qū)動(dòng)器(掃描驅(qū)動(dòng)器)，藉以產(chǎn)生畫素電路寫入信號(hào)，或者也可以用于垂直驅(qū)動(dòng)器(數(shù)據(jù)驅(qū)動(dòng)器)藉以產(chǎn)生數(shù)據(jù)取樣信號(hào)。
綜上所述，在本發(fā)明的移位寄存器電路中，其內(nèi)部每一級移位寄存器單元所需的晶體管數(shù)目，只需5個(gè)晶體管(反相器需2個(gè)晶體管)，比現(xiàn)有技術(shù)中的電路更少，因此當(dāng)移位寄存器電路必需串接多級的移位寄存器單元時(shí)，其整體內(nèi)部的晶體管數(shù)目可以大幅的縮減，再加上每一級移位寄存器單元不需要再反饋下一級移位寄存器的輸出信號(hào)，因此整體電路的布局面積亦可以相對地縮小更多。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的申請專利范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種移位寄存器電路，由多個(gè)移位寄存器單元串接組成，每一該些移位寄存器單元接收一時(shí)鐘信號(hào)與一反相時(shí)鐘信號(hào)，每一該些移位寄存器單元包括一第一晶體管，該第一晶體管的第一源/漏極端接收一輸入信號(hào)，該第一晶體管的柵極端接收該時(shí)鐘信號(hào)與該反相時(shí)鐘信號(hào)二者之一；一第二晶體管，該第二晶體管的第一源/漏極端接收該時(shí)鐘信號(hào)與該反相時(shí)鐘信號(hào)二者之一，該第二晶體管的柵極端耦接至該第一晶體管的第二源/漏極端，該第二晶體管的第二源/汲端輸出一輸出信號(hào)；一第三晶體管，該第三晶體管的第一源/漏極端耦接至該第二晶體管的第二源/漏極端，該第三晶體管的第二源/漏極端耦接至一電源端；以及一反相器，該反相器的輸入端耦接至該第一晶體管的第二源/漏極端，該反相器的輸出端耦接至該第三晶體管的柵極端。其中，每一些移位寄存器單元中的該第一晶體管與該第二晶體管所接收的時(shí)鐘信號(hào)不同，且兩相鄰的該些移位寄存器單元中的該第一晶體管與該第二晶體管所接收的該時(shí)鐘信號(hào)與該反相時(shí)鐘信號(hào)相反。
2.如權(quán)利要求1所述的移位寄存器電路，其中，該移位寄存器電路更包括一電容，該電容的第一端耦接至該第二晶體管的第一源/漏極端，該電容的第二端耦接至該第二晶體管的柵極端。
3.如權(quán)利要求2所述的移位寄存器電路，其中該第一晶體管、該第二晶體管，以及該第三晶體管系一金氧半導(dǎo)體(Metal Oxide Semiconductor，MOS)晶體管。
4.如權(quán)利要求3所述的移位寄存器電路，其中，該電容是該第二晶體管的柵源極寄生電容。
5.如權(quán)利要求3所述的移位寄存器電路，其中，該第一晶體管、該第二晶體管以及該第三晶體管是P型MOS晶體管。
6.如權(quán)利要求3所述的移位寄存器電路，其中，該第一晶體管、該第二晶體管以及該第三晶體管是N型MOS晶體管。
7.如權(quán)利要求1所述的移位寄存器電路，其中，該反相器包括一第四晶體管，該第四晶體管的第一源/漏極端與柵極端耦接至一電源，該第四晶體管的第二源/漏極端耦接至該第三晶體管的柵極端；以及一第五晶體管，該第五晶體管的第一源/漏極端耦接至該第四晶體管的第二源/汲端，該第五晶體管的柵極端耦接至該第一晶體管的第二源/漏極端，該第五晶體管的第二源/漏極端耦接至地。
8.如權(quán)利要求7所述的移位寄存器電路，其中，該第四晶體管以及該第五晶體管是MOS晶體管。
9.一種移位寄存器電路，由多個(gè)移位寄存器單元串接組成，該移位寄存器電路包括一第一移位寄存器單元，包括一第一晶體管，該第一晶體管的第一源/漏極端接收一輸入信號(hào)，該第一晶體管的柵極端接收一第一時(shí)鐘信號(hào)；一第二晶體管，該第二晶體管的第一源/漏極端接收一第二時(shí)鐘信號(hào)，該第二晶體管的柵極端耦接至該第一晶體管的第二源/漏極端，該第二晶體管的第二源/汲端輸出一第一輸出信號(hào)；一第三晶體管，該第三晶體管的第一源/漏極端耦接至該第二晶體管的第二源/漏極端，該第三晶體管的第二源/漏極端耦接至一電源端；以及一第一反相器，該第一反相器的輸入端耦接至該第一晶體管的第二源/漏極端，該反相器的輸出端耦接至該第三晶體管的柵極端。一第二移位寄存器單元，包括一第四晶體管，該第四晶體管的第一源/漏極端耦接至該第二晶體管的第二源/汲端，該第四晶體管的柵極端接收該第二時(shí)鐘信號(hào)；一第五晶體管，該第五晶體管的第一源/漏極端接收該第一時(shí)鐘信號(hào)，該第五晶體管的柵極端耦接至該第四晶體管的第二源/漏極端，該第五晶體管的第二源/汲端輸出一第二輸出信號(hào)；一第六晶體管，該第六晶體管的第一源/漏極端耦接至該第五晶體管的第二源/漏極端，該第六晶體管的第二源/漏極端耦接至該電源端；以及一第二反相器，該第二反相器的輸入端耦接至該第四晶體管的第二源/漏極端，該反相器的輸出端耦接至該第六晶體管的柵極端。
10.如權(quán)利要求9所述的移位寄存器電路，其中，該第一時(shí)鐘信號(hào)與該第二時(shí)鐘信號(hào)是反相的時(shí)鐘信號(hào)。
11.如權(quán)利要求9所述的移位寄存器電路，其中，該第一移位寄存器單元包括一第一電容，該第一電容的第一端耦接至該第二晶體管的第一源/漏極端，該電容的第二端耦接至該第二晶體管的柵極端。
12.如權(quán)利要求11所述的移位寄存器電路，其中，該第二移位寄存器單元包括一第二電容，該第二電容的第一端耦接至該第五晶體管的第一源/漏極端，該電容的第二端耦接至該第五晶體管的柵極端。
13.如權(quán)利要求12所述的移位寄存器電路，其中，該第一晶體管、該第二晶體管、該第三晶體管、該第四晶體管、該第五晶體管以及該第六晶體管是MOS晶體管。
14.如權(quán)利要求13所述的移位寄存器電路，其中，該第一電容是該第二晶體管的柵源極寄生電容。
15.如權(quán)利要求13所述的移位寄存器電路，其中，該第二電容是該第五晶體管的柵源極寄生電容。
16.如權(quán)利要求13所述的移位寄存器電路，其中，該第一晶體管、該第二晶體管、該第三晶體管、該第四晶體管、該第五晶體管以及該第六晶體管是P型MOS晶體管。
17.如權(quán)利要求13所述的移位寄存器電路，其中，該第一晶體管、該第二晶體管、該第三晶體管、該第四晶體管、該第五晶體管以及該第六晶體管是N型MOS晶體管。
18.如權(quán)利要求9所述的移位寄存器電路，其中，該第一反相器包括一第七晶體管，該第七晶體管的第一源/漏極端與柵極端耦接至一電源，該第七晶體管的第二源/漏極端耦接至該第三晶體管的柵極端；以及一第八晶體管，該第八晶體管的第一源/漏極端耦接至該第七晶體管的第二源/汲端，該第八晶體管的柵極端耦接至該第一晶體管的第二源/漏極端，該第八晶體管的第二源/漏極端耦接至地。
19.如權(quán)利要求18所述的移位寄存器電路，其中，該第七晶體管以及該第八晶體管是MOS晶體管。
20.如權(quán)利要求9所述的移位寄存器電路，其中，該第二反相器包括一第七晶體管，該第七晶體管的第一源/漏極端與柵極端耦接至一電源，該第七晶體管的第二源/漏極端耦接至該第三晶體管的柵極端；以及一第八晶體管，該第八晶體管的第一源/漏極端耦接至該第七晶體管的第二源/汲端，該第八晶體管的柵極端耦接至該第一晶體管的第二源/漏極端，該第八晶體管的第二源/漏極端耦接至地。
21.如權(quán)利要求20所述的移位寄存器電路，其中，該第七晶體管以及該第八晶體管是MOS晶體管。
全文摘要
一種移位寄存器電路，串接多數(shù)組移位寄存器單元組成，每一組移位寄存器包括第一晶體管、第二晶體管、第三晶體管，以及反相器。其中，第一晶體管的第一源/漏極端接收一輸入信號(hào)，柵極端接收反相時(shí)鐘信號(hào)。第二晶體管的第一源/漏極端接收時(shí)鐘信號(hào)，柵極端耦接至第一晶體管的第二源/漏極端，第二晶體管的第二源/汲端輸出一輸出信號(hào)。第三晶體管的第一源/漏極端耦接至第二晶體管的第二源/漏極端，第三晶體管的第二源/漏極端耦接至地。而反相器的輸入端耦接至第一晶體管的第二源/漏極端，輸出端耦接至第三晶體管的柵極端。
文檔編號(hào)G11C19/28GK101079325SQ20061008982
公開日2007年11月28日 申請日期2006年5月24日 優(yōu)先權(quán)日2006年5月24日
發(fā)明者曾名駿, 黃建翔, 郭鴻儒 申請人:奇美電子股份有限公司