專利名稱：半導體存儲裝置的制作方法
技術領域：
本發(fā)明涉及半導體存儲裝置，并且更加具體地，涉及這樣的半導體存儲裝置，在所述半導體存儲裝置中，分立芯片用于形成其中形成了存儲單元的核心單元，并且用于形成其中為存儲單元形成了外圍電路的接口單元。
背景技術：
如通過DRAM(動態(tài)隨機存取存儲器)表示的那樣的半導體存儲裝置的存儲密度近年來正在增加，并且高速同樣是所需要的。主要通過存儲單元的小型化和芯片尺寸的增加，迄今為止已實現(xiàn)了存儲密度的增加。然而，存儲單元的尺寸減少存在一定的物理限制，并且芯片尺寸的增加降低了生產率而且阻礙了速度增加。
為了從根本上解決上述問題，提議了下述方法使用分立芯片用于以存儲單元的方式形成的核心部件以及以存儲單元的外圍電路的方式形成的接口部件(見日本專利申請公開號2004-327474)。根據(jù)這種方法，具有傳統(tǒng)一個芯片的半導體存儲裝置被分成多個芯片。因此，能夠顯著減少一個芯片的尺寸。所以，根據(jù)這種方法，有望能夠實現(xiàn)較大的密度，同時保證高生產率。
當使用分立芯片形成核心部件和接口部件時，能夠在存儲器過程中制造核心芯片，并且能夠在邏輯過程中制造接口芯片。一般而言，與存儲器過程中制造的晶體管相比，邏輯過程中制造的晶體管能夠實現(xiàn)更高速度的操作。因此，當在邏輯過程中制造接口芯片時，與傳統(tǒng)實現(xiàn)的相比，能夠以更高的速度操作接口芯片部件的電路。所以，半導體存儲裝置能夠實現(xiàn)高速操作。進而，接口芯片的操作電壓能夠被減少到大約1V，從而減少了功耗。
圖19是核心單元和接口單元為分立芯片的傳統(tǒng)半導體存儲裝置的結構的示意圖，并且顯示了這樣的例子，在所述例子中，四個核心芯片21到24被分配給一個接口芯片10。
如圖19所示，核心芯片21到24裝備有核心單元21a到24a以及數(shù)據(jù)輸入輸出電路21b到24b。輸入輸出電路21b到24b經由分別通過核心芯片21到24提供的貫穿電極21c到24c共同連接到接口芯片10。
因此，當向核心芯片21到24中的任何一個寫入數(shù)據(jù)時，寫入數(shù)據(jù)被從接口芯片10供應到貫穿電極21c到24c，并且這些數(shù)據(jù)由數(shù)據(jù)輸入輸出電路21b到24b中的任何一個鎖存。相反地，當從核心芯片21到24中的任何一個讀取數(shù)據(jù)時，讀出數(shù)據(jù)被從數(shù)據(jù)輸入輸出電路21b到24b中的任何一個供應到貫穿電極21c到24c，并且這些數(shù)據(jù)由接口芯片10鎖存。
然而，由于圖19中顯示的傳統(tǒng)半導體存儲裝置中的核心芯片共享用于使核心芯片21到24和接口芯片10連接的貫穿電極21c到24c，所以貫穿電極21c到24c由要被寫入到一個核心芯片的數(shù)據(jù)占用，或者由要從一個核心芯片讀出的數(shù)據(jù)占用。貫穿電極因此被低效地使用，并且高速數(shù)據(jù)傳送難以執(zhí)行。
通過對于每個核心芯片21到24用不同的路線使貫穿電極21c到24c連接到接口電路10而不短路，能夠克服這個問題。然而，當采用這種構造時，不僅貫穿電極的數(shù)目關于層疊的核心芯片的數(shù)目而增加，而且在其中形成貫穿電極的位置對于每個芯片也都要改變。因而不可能使用相同的掩模制造這些核心芯片21到24，并且這種構造是不實用的。
雜散電容同樣由于貫穿電極21c到24c的共同連接而增加，并且阻止了數(shù)據(jù)以高速傳送。隨著增加層疊的核心芯片的數(shù)目以便增加存儲容量，這些問題也變得更加嚴重。

發(fā)明內容
為了克服這樣的問題，展開了本發(fā)明。因此本發(fā)明的目的就是增加其中核心單元和接口單元為分立芯片的半導體存儲裝置中的數(shù)據(jù)傳送的速度。
本發(fā)明的上述以及其他目的能夠通過這樣的半導體存儲裝置完成，所述半導體存儲裝置包括多個核心芯片，其至少具有存儲單元；以及接口芯片，其至少具有用于所述存儲單元的外圍電路，其中，所述多個核心芯片中的每一個進一步具有鎖存電路單元，用于臨時存儲要被輸入到所述存儲單元的輸入數(shù)據(jù)和要從所述存儲單元輸出的輸出數(shù)據(jù)中的至少一個，并且提供給所述多個核心芯片中的每一個的所述鎖存電路單元以級聯(lián)(cascade)的方式連接到所述接口芯片。
根據(jù)本發(fā)明，由于通過提供給核心芯片的鎖存電路單元能夠執(zhí)行流水線操作，所以與傳統(tǒng)半導體存儲裝置相比，變得可以以更高的速度傳送數(shù)據(jù)。
在本發(fā)明中，優(yōu)選地，多個核心芯片和接口芯片層疊在一起。在這種情況下，優(yōu)選地，多個核心芯片至少包括第一核心芯片和第二核心芯片，提供給第一和第二核心芯片的鎖存電路單元至少經由提供給第一和第二核心芯片中的一個的貫穿電極相互連接。進一步，優(yōu)選地，提供給預定核心芯片的鎖存電路單元和提供給接口芯片的內電路至少經由提供給預定核心芯片和接口芯片中的一個的貫穿電極相互連接。
在這種構造中，由于提供給核心芯片的貫穿電極通過鎖存電路單元相互分離而不是共同連接，所以貫穿電極的雜散電容低，并且高速數(shù)據(jù)傳送因此成為可能。
在本發(fā)明中可以存在單個流水線或多個流水線。當存在多個流水線時，優(yōu)選地以螺旋形的模式布置組成每個流水線的貫穿電極的組。從而變得可以保持貫穿電極的數(shù)目恒定，具體地即與組的數(shù)目相同，而不管層疊的核心芯片的數(shù)目，并且能夠使用具有相同結構的核心芯片。
本發(fā)明的上述以及其他目的同樣能夠通過具有多個半導體芯片的半導體存儲裝置完成，所述多個半導體芯片包括多個核心芯片，在所述多個核心芯片中至少形成存儲單元；以及接口芯片，在所述接口芯片中至少形成對應于所述存儲單元的外圍電路，并且相鄰的半導體芯片經由提供給半導體芯片中的至少一部分的貫穿電極相互連接，所述半導體存儲裝置包括串并行轉換裝置，用于臨時存儲所述接口芯片經由所述貫穿電極串行供應的寫入數(shù)據(jù)，并且將所述臨時存儲的寫入數(shù)據(jù)并行地供應給多個核心芯片的內電路；以及并串行轉換裝置，用于臨時存儲所述核心芯片的內電路并行輸出的讀出數(shù)據(jù)，并且經由所述貫穿電極將所述臨時存儲的讀出數(shù)據(jù)串行地供應給所述接口芯片。


結合附圖參考本發(fā)明的以下詳細說明，本發(fā)明的上述以及其他目的、特征和優(yōu)點將會變得更加明顯，其中圖1是顯示根據(jù)本發(fā)明第一優(yōu)選實施例的半導體存儲裝置的電路結構的示意性方框圖；圖2是圖1中顯示的半導體存儲裝置的層疊結構的示意性分解透視圖，其中箭頭指示讀操作期間數(shù)據(jù)的流動；圖3是顯示形成貫穿電極的區(qū)域的局部截面圖；圖4是顯示圖2中顯示的第一鎖存電路單元的結構的電路圖；圖5是圖1中顯示的半導體存儲裝置的層疊結構的示意性分解透視圖，其中箭頭指示寫操作期間數(shù)據(jù)的流動；圖6是顯示圖5中顯示的第二鎖存電路單元的結構的電路圖；圖7是顯示圖1中顯示的半導體存儲裝置的讀操作的時間圖；圖8是顯示圖1中顯示的半導體存儲裝置的寫操作的時間圖；圖9是顯示本發(fā)明的第一實施例的修改的電路結構的示意性方框圖；圖10是用于說明第一層疊方法的示意性截面圖；圖11是用于說明第二層疊方法的示意性截面圖；圖12是用于說明第三層疊方法的示意性截面圖；圖13是根據(jù)本發(fā)明第二優(yōu)選實施例的半導體存儲裝置的示意性分解透視圖，其中箭頭指示讀操作期間數(shù)據(jù)的流動；圖14是顯示提供給核心芯片的用于數(shù)據(jù)讀取的四個貫穿電極連接到相應的表面焊盤的方式的示意性平面圖；圖15是根據(jù)本發(fā)明第二優(yōu)選實施例的半導體存儲裝置的示意性分解透視圖，其中箭頭指示寫操作期間數(shù)據(jù)的流動；圖16是顯示提供給核心芯片的用于數(shù)據(jù)寫入的四個貫穿電極和相應的表面焊盤之間的連接關系的示意性平面圖；圖17是顯示四個并行兩級流水線的方框圖；圖18是顯示兩個并行四級流水線的方框圖；以及圖19是核心單元和接口單元為分立芯片的傳統(tǒng)半導體存儲裝置的結構的示意圖，并且顯示了四個核心芯片被分配給一個接口芯片的例子。
具體實施例方式
現(xiàn)在參考附圖來詳細地解釋本發(fā)明的優(yōu)選實施例。
圖1是顯示根據(jù)本發(fā)明第一優(yōu)選實施例的半導體存儲裝置100的電路結構的示意性方框圖。
如圖1所示，根據(jù)本發(fā)明的半導體存儲裝置100包括一個接口芯片110和四個核心芯片121到124。如在下文中說明的那樣，接口芯片110和核心芯片121到124層疊在一起。
四個核心芯片121到124分別裝備有核心單元131到134，在所述核心單元131到134中形成存儲單元；輸入/輸出電路單元141到144；第一鎖存電路單元151到154；以及第二鎖存電路單元161到164。第一鎖存電路單元151到154是用于臨時存儲核心單元131到134輸出的數(shù)據(jù)的電路，而第二鎖存電路單元161到164則是用于臨時存儲要被輸入到核心單元131到134的數(shù)據(jù)的電路。
接口芯片110將第一時鐘信號CLK1共同供應給第一鎖存電路單元151到154，由此第一鎖存電路單元151到154與第一時鐘信號CLK1同步操作。第一鎖存電路單元151到154以級聯(lián)的方式連接到接口芯片110，并且第一鎖存電路單元151到154因此起到并串行轉換裝置的作用，所述并串行轉換裝置用于將從核心單元131到134并行地讀取的數(shù)據(jù)串行地供應給接口芯片110。
以同樣的方式，接口芯片110將第二時鐘信號CLK2共同供應給第二鎖存電路單元161到164，由此第二鎖存電路161到164與第二時鐘信號CLK2同步操作。第二鎖存電路單元161到164同樣以級聯(lián)的方式連接到接口芯片110，并且第二鎖存電路單元161到164因此起到串并行轉換裝置的作用，所述串并行轉換裝置用于將接口芯片110串行地供應的寫入數(shù)據(jù)并行地供應給核心單元131到134。
圖2是根據(jù)本發(fā)明的半導體存儲裝置100的層疊結構的示意性分解透視圖，其中箭頭指示讀操作期間數(shù)據(jù)的流動。
如圖2所示，根據(jù)本實施例的半導體存儲裝置100具有這樣的結構，在所述結構中，接口芯片110和核心芯片121到124以這種序列層疊，并且分別向核心芯片121到124提供貫穿電極171R到174R。如圖3的局部截面圖中顯示的那樣，貫穿電極171R到174R是經由絕緣膜192被填充到P型半導體基片190中提供的通孔191中的電極，并且向其底端側(半導體基片190的下面)提供背面焊盤193。如圖3所示，這個背面焊盤193直接電連接到貫穿電極171R到174R。
提供給貫穿電極171R到174R的頂端側(半導體基片190的表面?zhèn)?的表面焊盤181R到184R直接位于貫穿電極171R到174R之上，但是通過絕緣膜195與其分離。因此在貫穿電極171R到174R和表面焊盤181R到184R之間不存在直接的連接。表面焊盤181R到183R經由布線196連接到第一鎖存電路單元151到154的輸入端，如圖2所示。貫穿電極171R到174R經由布線197連接到第一鎖存電路單元151到154的輸出端，如圖2所示。
在兩個相鄰的核心芯片之間(例如在核心芯片121和核心芯片122之間)，上層位置上的核心芯片(核心芯片122)的背面焊盤193通過層疊電連接到下層位置上的核心芯片(核心芯片121)的表面焊盤181R到184R。因此，當這四個核心芯片121到124和接口芯片110層疊時，表面焊盤181R和貫穿電極172R、表面焊盤182R和貫穿電極173R以及表面焊盤183R和貫穿電極174R每個都通過層疊而短路。貫穿電極171R和接口芯片110上的讀數(shù)據(jù)端111R同樣通過層疊而短路。
“上層”和“下層”之間的區(qū)別純粹是為了方便起見，并且根據(jù)層疊核心芯片121到124的方法，能夠顛倒這種區(qū)別，如在下文中說明的那樣。
圖4是更加詳細地顯示第一鎖存電路單元151的結構的電路圖。
如圖4所示，第一鎖存電路單元151裝備有多路復用器211和數(shù)據(jù)鎖存器212。多路復用器211是這樣的電路，所述電路用于根據(jù)鎖存信號LR從輸出端c輸出供應給第一輸入端a的數(shù)據(jù)和供應給第二輸入端b的數(shù)據(jù)中的任何一個。
供應給第一輸入端a的數(shù)據(jù)是核心單元131經由輸入/輸出電路單元141和反相器219供應的讀出數(shù)據(jù)，而供應給第二輸入端b的數(shù)據(jù)則是上層核心芯片122傳送的讀出數(shù)據(jù)。因此，當鎖存信號LR選擇第一輸入端a(LR＝高電平)時，核心單元131供應的讀出數(shù)據(jù)被供應給數(shù)據(jù)鎖存器212。相反地，當鎖存信號LR選擇第二輸入端b(LR＝低電平)時，上層核心芯片122傳送的讀出數(shù)據(jù)被供應給數(shù)據(jù)鎖存器212。
上層核心芯片122傳送的讀出數(shù)據(jù)經由貫穿電極172R和表面焊盤181R被供應給由P溝道MOS晶體管(PMOS)213和N溝道MOS晶體管(NMOS)214組成的串聯(lián)電路。偏置信號Bias1和Bias2分別被供應給PMOS 213和NMOS214的柵極。此時，當增加PMOS 213的W/L比率(選通脈沖寬度/選通脈沖長度比率)時，貫穿電極172R和表面焊盤181R的電勢關于通過貫穿電極172R和表面焊盤181R流動的電流量的波動能夠被最小化。
NMOS 214組成恒流電路，并且當通過PMOS 213流向輸出端、亦即PMOS 213和NMOS 214之間的結點的電流大于或小于NMOS 214產生的恒定電流值時，輸出端顯著地變成高和低電勢。這個結點(輸出端)經由多路復用器211以及由PMOS 215和NMOS 216組成的反相器被供應給數(shù)據(jù)鎖存器212。
數(shù)據(jù)鎖存器212裝備有數(shù)據(jù)輸入端D、時鐘輸入端C以及數(shù)據(jù)輸出端Q，如圖4所示。數(shù)據(jù)鎖存器212通過數(shù)據(jù)輸入端D臨時存儲數(shù)據(jù)，并且與供應給時鐘輸入端C的第一時鐘信號CLK1同步地從數(shù)據(jù)輸出端Q輸出數(shù)據(jù)。來自數(shù)據(jù)輸出端Q的數(shù)據(jù)被供應給連接在電源電勢和貫穿電極171R之間的PMOS 217的柵極。PMOS 217組成驅動電路，用于根據(jù)數(shù)據(jù)鎖存器212的輸出向貫穿電極171R供應電流。
為了向貫穿電極171R供應電流，PMOS 217亦即驅動電路應當接通。當PMOS 217斷開時，沒有電流從PMOS 217供應。這個電流由下一級電路的PMOS 213和NMOS 214檢測，并且數(shù)據(jù)被再生。
在電流不被供應給貫穿電極171R的情況下，由下一級的PMOS213保持恒定的貫穿電極電勢變得不穩(wěn)定。因此在貫穿電極171R和電源電勢之間提供作為二極管連接的并且具有低W/L比率的NMOS 218，并且當PMOS 217斷開時，弱電流被供應給貫穿電極171R，以便穩(wěn)定貫穿電極的電壓。
由于在本實施例中電流型系統(tǒng)如此應用于信號傳輸，所以貫穿電極的電壓幅值能夠保持得極小，并且變得可以充分地減少信號傳輸中涉及的功耗。適當?shù)卦O置Bias1同樣使得可以將貫穿電極171R維持在高電勢，并且顯著減少了貫穿電極171R的雜散電容。換言之，由于提供了貫穿電極171R以便穿過P型半導體基片190，如圖3所示，所以當貫穿電極171R具有高電勢時，耗盡層擴展到貫穿電極171R附近的半導體基片190。結果，變得可以減少貫穿電極171R的雜散電容。
其他第一鎖存電路單元152到154的構造與圖4中顯示的電路構造完全相同。
圖5是半導體存儲裝置100的示意性分解透視圖，其中箭頭指示寫操作期間數(shù)據(jù)的流動。
如圖5所示，寫操作期間使用的貫穿電極171W到174W不同于讀操作期間使用的貫穿電極171R到174R。貫穿電極171W到174W及其相關結構與圖3中顯示的完全相同。因此，背面焊盤193直接電連接到貫穿電極171W到174W，而絕緣膜195則存在于貫穿電極171W到174W和表面焊盤181W到184W之間，并且因此在這些部件之間不存在直接的連接。貫穿電極171W到174W經由布線197連接到第二鎖存電路單元161到164的輸入端，而表面焊盤181W到183W則經由布線196連接到第二鎖存電路單元161到164的輸出端。
在兩個相鄰的核心芯片之間，上層位置上的核心芯片的背面焊盤193通過層疊電連接到下層位置上的核心芯片的表面焊盤181W到184W，如上所述。因此，當核心芯片121到124層疊時，表面焊盤181W和貫穿電極172W、表面焊盤182W和貫穿電極173W以及表面焊盤183W和貫穿電極174W每個都短路。貫穿電極171W和接口芯片110上的寫入數(shù)據(jù)端111W也通過層疊而短路。
圖6是更加詳細地顯示第二鎖存電路單元161的結構的電路圖。
如圖6所示，基本上以與圖4中顯示的第一鎖存電路單元151相同的方式構造第二鎖存電路單元161，除了選擇器221代替多路復用器，并且以相反的方向傳輸數(shù)據(jù)之外。選擇器221是這樣的電路，所述電路用于根據(jù)鎖存信號LW選擇第一輸出端e和第二輸出端f中的任一終端輸出供應給輸入端d的數(shù)據(jù)。供應給輸入端d的數(shù)據(jù)是下層接口芯片110傳送的寫入數(shù)據(jù)。第一輸出端e輸出的寫入數(shù)據(jù)經由反相器229和輸入/輸出電路單元141被供應給核心單元131，而第二輸出端f輸出的寫入數(shù)據(jù)則被供應給數(shù)據(jù)鎖存器222。
因此，當鎖存信號LW選擇第一輸出端e(LW＝高電平)時，接口芯片110傳送的寫入數(shù)據(jù)被供應給核心單元131。相反地，當鎖存信號LW選擇第二輸出端f(LW＝低電平)時，接口芯片110傳送的寫入數(shù)據(jù)經由數(shù)據(jù)鎖存器222被傳送給上層核心芯片122。第二時鐘信號CLK2被供應給數(shù)據(jù)鎖存器222的時鐘輸入端C，如圖6所示。
其他第二鎖存電路單元162到164的構造與圖6中顯示的電路構造完全相同。
上面說明了根據(jù)本實施例的半導體存儲裝置100的構造。下一步將說明根據(jù)本實施例的半導體存儲裝置100的操作。
圖7是顯示根據(jù)本實施例的半導體存儲裝置100的讀操作的時間圖。
如圖7所示，首先，鎖存信號LR在周期T10中具有高電平，在所述周期T10中，核心單元131到134同時讀取數(shù)據(jù)。因此，來自核心單元131到134的讀出數(shù)據(jù)被供應給每個核心芯片121到124的數(shù)據(jù)鎖存器212(見圖4)。在圖7中，來自核心單元131到134的讀出數(shù)據(jù)分別被標記為D1到D4。
然后，在周期T11的開始，讀出數(shù)據(jù)D1到D4由相應的鎖存電路單元151到154以與第一時鐘信號CLK1同步的方式同時鎖存。鎖存信號LR然后變?yōu)榈碗娖?，由此與第一時鐘信號CLK1同步地連續(xù)移位如此鎖存的讀出數(shù)據(jù)D1到D4。
結果，數(shù)據(jù)D1到D4在周期T12到T15期間以這種順序被連續(xù)地傳送給接口芯片110。根據(jù)與第一時鐘信號CLK1同步的時鐘信號(未顯示)，內電路112鎖存向接口芯片110如此傳送的數(shù)據(jù)D1到D4。核心芯片121到124如此并行讀取的數(shù)據(jù)分別臨時存儲在鎖存電路單元151到154中，然后與第一時鐘信號CLK1同步地被串行供應給接口芯片110的內電路112。
圖8是顯示根據(jù)本實施例的半導體存儲裝置100的寫操作的時間圖。
如圖8所示，鎖存信號LW在周期T20到T23期間具有低電平。因此，核心芯片121到124中包括的數(shù)據(jù)鎖存器222(見圖6)與第二時鐘信號CLK2同步地連續(xù)移位接口芯片110讀出的寫入數(shù)據(jù)D4到D1。
當鎖存電路單元164到161在周期T24的開始分別鎖存這些段讀出數(shù)據(jù)D4到D1時，鎖存信號LW變?yōu)楦唠娖?，由此選擇器221的輸出被切換到第一輸出端e。結果，寫入數(shù)據(jù)D1到D4被分別供應給核心單元131到134。然后核心單元131到134在周期T25期間同時寫入數(shù)據(jù)。
接口芯片110如此串行供應的寫入數(shù)據(jù)以與第二時鐘信號CLK2同步的方式被連續(xù)地傳輸給核心芯片121到124的鎖存電路單元161到164，然后并行地被分別寫入到核心單元131到134中。
在如上所述的根據(jù)本實施例的半導體存儲裝置100中，形成讀出數(shù)據(jù)傳輸路徑的貫穿電極171R到174R，以及形成寫入數(shù)據(jù)傳輸路徑的貫穿電極171W到174W，并不由核心芯片121到124共享，而是通過第一鎖存電路單元151到153和第二鎖存電路單元161到163被分開。
因此變得可以執(zhí)行上述流水線操作。由于貫穿電極171R到174R和貫穿電極171W到174W也是彼此分離，所以與傳統(tǒng)半導體存儲裝置相比，貫穿電極的雜散電容小，并且高速數(shù)據(jù)傳送因而是可能的。
同樣能夠使用具有完全相同結構的芯片作為核心芯片121到124。因此能夠使用相同的掩模制造這些核心芯片121到124，并且變得可以具有恒定(對于每個I/O為兩個)數(shù)目的貫穿電極，而不管層疊的核心芯片的數(shù)目。
在上述實施例中，貫穿電極171R到174R用作讀操作期間的數(shù)據(jù)傳輸路徑，并且貫穿電極171W到174W用作寫操作期間的數(shù)據(jù)傳輸路徑，但是這些貫穿電極同樣可以既用于讀又用于寫。在這種情況下，可以使用雙向鎖存電路201到204，而不是分開使用用于讀取的鎖存電路和用于寫入的鎖存電路，如圖9所示。單個時鐘信號CLK可以用作時鐘信號。
下一步將說明用于用核心芯片121到124層疊接口芯片110的幾種方法。
圖10是用于說明第一種層疊方法的示意性截面圖。
圖10中顯示的層疊方法是這樣的方法，通過所述方法，接口芯片110被安置為底層，并且核心芯片121到124以這種序列層疊在接口芯片110上。根據(jù)這種層疊方法，同樣向被安置為底層的接口芯片110提供貫穿電極118，并且信號經由背面上形成的外部終端119與外電路交換。這種層疊方法的優(yōu)點在于，除了接口芯片和核心芯片之外，不需要其他的芯片。
圖11是用于說明第二種層疊方法的示意性截面圖。
圖11中顯示的層疊方法和圖10中顯示的第一種層疊方法的不同之處在于，核心芯片121到124面朝下層疊。這種層疊方法使得不必向被安置為頂層的核心芯片124提供貫穿電極。
圖12是用于說明第三種層疊方法的示意性截面圖。
圖12中顯示的層疊方法是這樣的方法，通過所述方法，接口芯片110被安置為頂層，核心芯片121到124以這種序列層疊在接口芯片110下面，并且插入層250被提供為底層。被安置為頂層的接口芯片110和被安置為底層的插入層250經由提供給核心芯片121到124的貫穿電極199相互連接。這種層疊方法使得不必向被安置為頂層的接口芯片110提供貫穿電極。
其他的各種層疊方法都是可能的，但是在本發(fā)明中并不特別限制層疊這些芯片的方法，并且同樣可以使用除了圖10到12中顯示的方法之外的層疊方法。進而，芯片中的一些或全部可以安置在平面上，而不是層疊。然而，在這種情況下，由于每單位面積的集成度顯著降低，所以以上述實施例的方式層疊核心芯片和接口芯片顯著地是優(yōu)選的。
下一步將說明本發(fā)明的另一個優(yōu)選實施例。
圖13是顯示根據(jù)本發(fā)明第二優(yōu)選實施例的半導體存儲裝置300的層疊結構的示意性分解透視圖，其中箭頭指示讀操作期間數(shù)據(jù)的流動。
如圖13所示，根據(jù)本實施例的半導體存儲裝置300包括一個接口芯片310和八個核心芯片321到328，并且具有這樣的結構，在所述結構中，接口芯片310和核心芯片321到328以這種序列層疊。在圖13中省略了核心芯片323到326，以便使示圖更易于閱讀。
以與根據(jù)上述實施例的半導體存儲裝置100中同樣的方式，八個核心芯片321到328分別裝備有核心單元331到338、輸入/輸出電路單元341到348以及第一鎖存電路單元351到358。
然而，本實施例和根據(jù)上述實施例的半導體存儲裝置100的顯著不同之處在于，分別向核心芯片321到328提供用于讀取數(shù)據(jù)的四個貫穿電極371R到378R。四個讀出數(shù)據(jù)端311R被提供給接口芯片310，并且這些讀出數(shù)據(jù)端311R連接到內電路312。提供給核心芯片321到328的四個貫穿電極371R到378R直接電連接到背面?zhèn)鹊谋趁婧副P，如圖3所示，但是不直接連接到提供給表面?zhèn)鹊谋砻婧副P。
圖14是顯示提供給核心芯片321的用于數(shù)據(jù)讀取的四個貫穿電極連接到相應表面焊盤的方式的示意性平面圖。在這個附圖中，大圓圈指示貫穿電極，并且小陰影線圓圈指示表面焊盤，以便使示圖更易于閱讀，但是示圖并不打算規(guī)定貫穿電極的半徑和表面焊盤的半徑之間的尺寸關系。
如圖14所示，表面焊盤和貫穿電極以循環(huán)的方式相互連接。換言之，表面焊盤381R1連接到貫穿電極371R4，表面焊盤381R4連接到貫穿電極371R3，表面焊盤381R3連接到貫穿電極371R2，并且表面焊盤381R2經由鎖存電路單元351連接到貫穿電極371R1。
這樣一來，就只有表面焊盤381R2和貫穿電極371R1連接到第一鎖存電路單元351，而其他表面焊盤381R1到381R3和其他貫穿電極371R2到371R4則沒有連接到鎖存電路單元351。這些其他部件因此只是穿過核心芯片321。
同樣在核心芯片322到328中，表面焊盤和貫穿電極在如圖14中顯示的那樣的相同構造中以循環(huán)的方式相互連接。當核心芯片321到328層疊時，當從層疊的方向來看時處于相同平面位置上的表面焊盤和貫穿電極相互短路。層疊時的連接關系如圖13所示，并且四個貫穿電極和四個相應的表面焊盤的平面位置在核心芯片321到328中是相同的。
第一鎖存電路單元351到358的特定電路結構與圖4中顯示的第一鎖存電路單元151的電路結構相同。
圖15是半導體存儲裝置300的示意性分解透視圖，其中箭頭指示寫操作期間數(shù)據(jù)的流動。
如圖15所示，進而向核心芯片321到328提供第二鎖存電路單元361到368，并且提供用于寫入數(shù)據(jù)的四個貫穿電極371W到378W，以便對應于第二鎖存電路單元361到368。這些貫穿電極371W到378W不同于讀操作期間使用的貫穿電極371R到378R。同樣向接口芯片310提供四個寫入數(shù)據(jù)端311W，并且這些寫入數(shù)據(jù)端311W連接到內電路312。
圖16是顯示提供給核心芯片321的用于數(shù)據(jù)寫入的四個貫穿電極和相應的表面焊盤之間的連接關系的示意性平面圖。
如圖16所示，用于寫入數(shù)據(jù)的四個貫穿電極同樣關于表面焊盤以循環(huán)的方式連接。換言之，貫穿電極371W4連接到表面焊盤381W3，貫穿電極371W3連接到表面焊盤381W2，貫穿電極371W2連接到表面焊盤381W1，并且貫穿電極371W1經由鎖存電路單元361連接到表面焊盤381W4。
這樣一來，就只有貫穿電極371W1和表面焊盤381W4連接到第二鎖存電路單元361，而其他貫穿電極371W2到371W4和其他表面焊盤381W1到381W3則不連接到鎖存電路單元361。因此，沒有連接到鎖存電路單元361的貫穿電極和表面焊盤只是穿過核心芯片321。
同樣在其他核心芯片322到328中，貫穿電極和表面焊盤在如圖16中顯示的那樣的相同構造中以循環(huán)的方式相互連接。當核心芯片321到328層疊時，當從層疊的方向來看時處于相同平面位置上的表面焊盤和貫穿電極相互短路。如用于讀取的貫穿電極的情況下那樣，用于寫入的四個貫穿電極和四個相應的表面焊盤的平面位置在核心芯片321到328中是相同的。
第二鎖存電路單元361到368的特定電路結構與圖6中顯示的第二鎖存電路單元161的電路結構相同。
根據(jù)上述構造，八個核心芯片321到328在讀操作和寫操作期間被分類成四個組。
圖17是顯示這種構造的方框圖。如圖17所示，核心芯片321和325組成第一組，核心芯片322和326組成第二組，核心芯片323和327組成第三組，并且核心芯片324和328組成第四組。屬于每個組的核心芯片以級聯(lián)的方式連接到接口芯片310，但是與屬于其他組的核心芯片完全分離。屬于相同組的核心芯片里面的鎖存電路單元從而以與相同時鐘信號同步的方式操作，而屬于不同組的核心芯片里面的鎖存電路單元則以與不同時鐘信號同步的方式操作。
因此，在根據(jù)本實施例的半導體存儲裝置300中，四個組每個都能夠獨立地執(zhí)行流水線操作。當存在大量的層疊核心芯片(在本實施例中為八個)時，當所有的核心芯片形成單個流水線(八級流水線)時，核心芯片離接口芯片310越遠，存取時間的等待時間就越增加，但是由于在本實施例中并行地形成了四個兩級流水線，所以即使當大量的核心芯片層疊時，也變得可以改善存取時間的等待時間。
在本實施例中，兩個相鄰核心芯片中的每一個屬于不同的組，屬于相同組的核心芯片的位置因此被分散。結果，組之間的特性變化能夠被最小化。
本實施例特別具有這樣的結構，在所述結構中，由屬于第一到第四組的四個核心芯片(核心芯片321到324或核心芯片325到328)組成的單元重復地層疊。由于每個組的核心芯片當從層疊的方向來看時從而以循環(huán)的方式安置，所以屬于相同組的多個核心芯片之間的距離在每個組中變得一致，導致了消除組之間特性變化的能力。
進而，核心芯片321到328中的每一個都具有對應于所有組的四個(包括用于讀取的那些和用于寫入的那些總數(shù)為八個)貫穿電極，并且這些貫穿電極的連接關系為螺旋形關系；具體地，以螺旋形的方式布置對應于組的貫穿電極。從而變得可以保持貫穿電極的數(shù)目恒定；具體地，與組的數(shù)目相同，而不管層疊的核心芯片的數(shù)目。
在本實施例中，當從層疊方向來看時的四個貫穿電極的平面位置在每個核心芯片中都是相同的。因此能夠使用具有完全相同結構的芯片作為八個核心芯片321到328。所以，能夠使用相同的掩模制造這些核心芯片321到328。
本實施例還在讀和寫期間使用了不同的貫穿電極作為數(shù)據(jù)傳輸路徑，但是這些貫穿電極同樣可以既用于讀又用于寫。
本發(fā)明決不限于前述實施例，而是在如權利要求所述的本發(fā)明的范圍之內，各種修改都是可能的，并且自然地，這些修改包括在本發(fā)明的范圍之內。
例如，在第一實施例中使用了四個核心芯片，并且在第二實施例中使用了八個核心芯片，但是在兩個或更多的范圍內并不特別限制使用的核心芯片的數(shù)目。當如第二實施例中那樣形成多組流水線時，同樣并不特別限制流水線的數(shù)目，并且可以并行地形成兩個四級流水線，例如如圖18所示。通過接線兩個相鄰核心芯片以便它們每個屬于不同的組，在這種情況下能夠獲得與上述第二實施例中相同的效果。用于讀取的貫穿電極和用于寫入的貫穿電極中的每一個在這種情況下兩個就足夠了。通過使用貫穿電極既用于讀取又用于寫入，需要的貫穿電極的數(shù)目進一步減少到一半。
權利要求
1.一種半導體存儲裝置，包括多個核心芯片，其至少具有存儲單元；以及接口芯片，其至少具有用于所述存儲單元的外圍電路，其中，所述多個核心芯片中的每一個進一步具有鎖存電路單元，用于臨時存儲要被輸入到所述存儲單元的輸入數(shù)據(jù)和要從所述存儲單元輸出的輸出數(shù)據(jù)中的至少一個，并且提供給所述多個核心芯片中的每一個的所述鎖存電路單元以級聯(lián)的方式連接到所述接口芯片。
2.如權利要求1所述的半導體存儲裝置，其中，所述多個核心芯片和所述接口芯片層疊在一起。
3.如權利要求2所述的半導體存儲裝置，其中，所述多個核心芯片至少包括第一核心芯片和第二核心芯片，提供給所述第一和第二核心芯片的所述鎖存電路單元至少經由提供給所述第一和第二核心芯片中的一個的貫穿電極相互連接。
4.如權利要求2所述的半導體存儲裝置，其中，提供給預定核心芯片的所述鎖存電路單元和提供給所述接口芯片的內電路至少經由提供給所述預定核心芯片和所述接口芯片中的一個的貫穿電極相互連接。
5.如權利要求1所述的半導體存儲裝置，其中，提供給所述多個核心芯片中的每一個的所述鎖存電路單元能夠與相同的時鐘信號同步地操作。
6.如權利要求3所述的半導體存儲裝置，其中，所述多個核心芯片被分類成多個組，并且所述鎖存電路單元對于每個組分開地以級聯(lián)的方式連接，而且能夠對于每個組以與不同的時鐘信號同步的方式操作。
7.如權利要求6所述的半導體存儲裝置，其中，兩個相鄰的核心芯片屬于彼此不同的組。
8.如權利要求7所述的半導體存儲裝置，其中，由屬于彼此不同組的多個核心芯片組成的多個單元重復地層疊，由此布置每個組的核心芯片，以便當在層疊的方向上來看時以循環(huán)的方式出現(xiàn)。
9.如權利要求8所述的半導體存儲裝置，其中，所述多個核心芯片至少包括具有每個對應于所述組的多個貫穿電極的第一核心芯片，對應于自己組的并且被提供給所述第一核心芯片的貫穿電極連接到提供給所述第一核心芯片的所述鎖存電路單元，并且對應于不同組的并且被提供給所述第一核心芯片的貫穿電極不連接到提供給所述第一核心芯片的所述鎖存電路單元，而是連接到所述相鄰的核心芯片。
10.如權利要求9所述的半導體存儲裝置，其中，所述多個核心芯片進一步包括相鄰于所述第一核心芯片設置的第二核心芯片，其具有每個對應于所述組的多個貫穿電極，并且被提供給所述第一核心芯片的并且對應于預定組的貫穿電極，以及被提供給所述第二核心芯片的并且對應于和所述預定組不同的組的貫穿電極，當從層疊的方向來看時基本上處于相同的平面位置上。
11.如權利要求10所述的半導體存儲裝置，其中，對于對應于每個組的每個貫穿電極，屬于相同組的被提供給核心芯片的貫穿電極當從層疊的方向來看時基本上具有相同的平面位置，由此對應于所述組的所述貫穿電極以螺旋形的模式被布置。
12.如權利要求3所述的半導體存儲裝置，其中，所述多個核心芯片進一步包括驅動電路，用于基于所述相應鎖存電路單元的輸出，向所述貫穿電極供應電流，由此根據(jù)電流型系統(tǒng)執(zhí)行所述核心芯片之間的信號傳送。
13.如權利要求12所述的半導體存儲裝置，其中，所述多個核心芯片進一步包括電流供應裝置，其包括作為二極管連接在所述貫穿電極和電源電勢之間的N溝道MOS晶體管，并且所述驅動電路包括連接在所述貫穿電極和所述電源電勢之間的P溝道MOS晶體管。
14.如權利要求3所述的半導體存儲裝置，其中，所述多個核心芯片進一步包括作為所述貫穿電極的源電勢的恒流電路，并且所述恒流電路的輸出被供應給相應的鎖存電路。
15.如權利要求1所述的半導體存儲裝置，其中，所述多個核心芯片每個都裝備有第一鎖存電路單元，用于臨時存儲要被所述存儲單元輸出的數(shù)據(jù)；以及第二鎖存電路單元，用于臨時存儲要被輸入到所述存儲單元的數(shù)據(jù)。
16.如權利要求15所述的半導體裝置，其中，所述第一鎖存電路單元包括多路復用器，用于輸出從以下選擇的數(shù)據(jù)從相應的核心芯片中包括的所述存儲單元讀取的數(shù)據(jù)以及另一個核心芯片或所述接口芯片傳送的數(shù)據(jù)，并且所述第二鎖存電路單元包括選擇器，用于向相應的核心芯片中包括的所述存儲單元或另一個核心芯片選擇性輸出另一個核心芯片或所述接口芯片傳送的數(shù)據(jù)。
17.一種具有多個半導體芯片的半導體存儲裝置，所述多個半導體芯片包括多個核心芯片，在所述多個核心芯片中至少形成存儲單元；以及接口芯片，在所述接口芯片中至少形成對應于所述存儲單元的外圍電路，并且相鄰的半導體芯片經由提供給半導體芯片中的至少一部分的貫穿電極相互連接，所述半導體存儲裝置包括串并行轉換裝置，用于臨時存儲所述接口芯片經由所述貫穿電極串行供應的寫入數(shù)據(jù)，并且將所述臨時存儲的寫入數(shù)據(jù)并行地供應給多個核心芯片的內電路；以及并串行轉換裝置，用于臨時存儲所述核心芯片的內電路并行輸出的讀出數(shù)據(jù)，并且經由所述貫穿電極將所述臨時存儲的讀出數(shù)據(jù)串行地供應給所述接口芯片。
全文摘要
在核心單元和接口單元為分立芯片的半導體存儲裝置中增加了數(shù)據(jù)傳送速度。所述裝置具有多個核心芯片，在所述核心芯片中形成存儲單元；以及接口芯片，在所述接口芯片中為存儲單元形成外圍電路。所述多個核心芯片分別具有用于臨時存儲要被存儲單元輸出的數(shù)據(jù)的鎖存電路單元以及用于臨時存儲要被輸入到存儲單元的數(shù)據(jù)的鎖存電路單元，并且這些鎖存電路單元和鎖存電路單元以級聯(lián)的方式連接到接口芯片。由于以級聯(lián)方式連接的所述多個鎖存電路單元從而能夠執(zhí)行流水線操作，所以變得可以實現(xiàn)高速數(shù)據(jù)傳送。
文檔編號G11C5/06GK1870171SQ200610089900
公開日2006年11月29日 申請日期2006年5月25日 優(yōu)先權日2005年5月25日
發(fā)明者池田博明, 佐佐木守, 巖田穆 申請人:爾必達存儲器株式會社