專利名稱：低干擾性的單閘極非易失性存儲(chǔ)器及其操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種非易失性存儲(chǔ)器(Non-Volatile Memory)及其操作方法，特別涉及一種可利用低電壓低消耗電流進(jìn)行寫入及抹除的低干擾性的單閘極非易失性存儲(chǔ)器及其操作方法。

背景技術(shù)：
目前，互補(bǔ)式金屬氧化半導(dǎo)體(Complementary Metal OxideSemiconductor，CMOS)制造工藝已成為特殊應(yīng)用集成電路(applicationspecific integrated circuit，ASIC)的常用制造方法。在計(jì)算機(jī)信息產(chǎn)品發(fā)達(dá)的今天，電子式可清除程序化只讀存儲(chǔ)器(Electrically ErasableProgrammable Read Only Memory，EEPROM)由于具備有電性編寫和抹除數(shù)據(jù)的非易失性存儲(chǔ)器功能，且在電源關(guān)掉后數(shù)據(jù)不會(huì)消失，所以被廣泛使用于電子產(chǎn)品上。
其中，非易失性存儲(chǔ)器是可程序化的，其記憶的原理是利用電荷的儲(chǔ)存以改變存儲(chǔ)器的晶體管的閘極電壓，或是不儲(chǔ)存電荷以留下原存儲(chǔ)器的晶體管的閘極電壓。抹除操作則是將儲(chǔ)存在非易失性存儲(chǔ)器中的所有電荷移除，使得所有非易失性存儲(chǔ)器回到原存儲(chǔ)器的晶體管的閘極電壓。因此，在現(xiàn)有非易失性存儲(chǔ)器的結(jié)構(gòu)中，操作電壓往往都超過10伏特，不但升壓面積造成成本的增加，更需要消耗大量電流才能達(dá)成升壓后操作的目的，而且，以先進(jìn)的制造工藝生產(chǎn)非易失性存儲(chǔ)器，往往需要增加很多道制造流程，不但增加了制造的困難度，也增加了生產(chǎn)成本，尤其是對(duì)于嵌入式(embedded)產(chǎn)品；所以，目前先進(jìn)的制造工藝，都是往低電壓發(fā)展。
有鑒于此，本發(fā)明提供一種低干擾性的單閘極非易失性存儲(chǔ)器及其操作方法，以針對(duì)上述的問題提出有效的解決方法。


發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種低干擾性的單閘極非易失性存儲(chǔ)器及其操作方法，所述存儲(chǔ)器利用電性連接的兩導(dǎo)電閘極形成單一浮接閘極結(jié)構(gòu)，在進(jìn)行程序化時(shí)，對(duì)源極施加一真正有用電壓或?qū)w管基底施加一背向偏壓，以產(chǎn)生較寬的空乏的源極-基底接面，進(jìn)而改善電流流向浮接閘極的效率，大幅降低程序化單閘極的非易失性存儲(chǔ)器的電流需求。
本發(fā)明的另一目的在于提供一種低干擾性的單閘極非易失性存儲(chǔ)器及其操作方法，在電容結(jié)構(gòu)與半導(dǎo)體基底之間利用一離子摻雜區(qū)埋層，使外界對(duì)于電容結(jié)構(gòu)的干擾可降到最低，并且，使導(dǎo)電閘極的起始臨界電壓可獲得良好的控制。
本發(fā)明的再一目的在于提供一種低干擾性的單閘極非易失性存儲(chǔ)器及其操作方法，通過升高汲極電壓，并在閘極加上一微小電壓，以增加F-N隧穿電流來進(jìn)行抹除，以達(dá)到高速抹除的功效。
本發(fā)明的又一目的在于提供一種低干擾性的單閘極非易失性存儲(chǔ)器及其操作方法，使用正負(fù)壓來達(dá)到超低操作電壓、低操作電流、高可靠度的功效，且使整體非易失性存儲(chǔ)器的體積可小型化。
因此，為達(dá)上述目的，本發(fā)明所提供的低干擾性的單閘極非易失性存儲(chǔ)器及其操作方法，應(yīng)用于單閘極的非易失性存儲(chǔ)器，此單閘極的非易失性存儲(chǔ)器是在半導(dǎo)體基底中設(shè)有晶體管及電容結(jié)構(gòu)，其中晶體管在第一介電層表面包含第一導(dǎo)電閘極堆棧，第一介電層位于半導(dǎo)體基底上或隔離井中，且有二高度導(dǎo)電的第一離子摻雜區(qū)位于兩側(cè)形成源極及汲極；電容結(jié)構(gòu)如同晶體管一樣也形成一像三明治的頂板-介電層-頂板結(jié)構(gòu)，包括有第二離子摻雜區(qū)、第二離子摻雜區(qū)埋層、第二介電層與第二導(dǎo)電閘極，且電容結(jié)構(gòu)的第二導(dǎo)電閘極及晶體管的第一導(dǎo)電閘極隔離并以電性連接，以形成非易失性存儲(chǔ)器的單浮接閘極。其中，半導(dǎo)體基底或隔離井為P型，第一離子摻雜區(qū)與第二離子摻雜區(qū)及第二離子摻雜區(qū)埋層為N型；或者，半導(dǎo)體基底或隔離井可為N型，第一離子摻雜區(qū)與第二離子摻雜區(qū)及第二離子摻雜區(qū)埋層為P型。
此單閘極的非易失性存儲(chǔ)器的低壓操作方法，包括施加電壓于源極或一背向偏壓(back-bias)于晶體管基底的程序化方式(或?qū)懭霑r(shí)源極電壓大于基底電壓)，以及升高閘極電壓(或抹除時(shí)閘極電壓大于源極電壓)以增加F-N隧穿電流的快速抹除方式，或利用負(fù)壓裝置，以達(dá)到超低操作電壓、低操作電流。凡利用本發(fā)明的方式使單閘極的非易失性存儲(chǔ)器組件以不同的結(jié)構(gòu)變化來進(jìn)行程序化及抹除的操作，皆在本發(fā)明的范圍中。
相較于現(xiàn)有未使用源極電壓的技術(shù)，在本發(fā)明中，進(jìn)行程序化時(shí)，施加電壓于本發(fā)明中提供的存儲(chǔ)器結(jié)構(gòu)的源極，可靠度、程序化干擾及程序化速度將可得到極大改善；閘極電流效率的改善可高達(dá)幾百倍。此外，本發(fā)明還可通過升高汲極電壓，并在閘極加上一微小電壓以增加F-N遂穿電流來進(jìn)行抹除，以達(dá)到高速抹除的功效。



圖1為本發(fā)明的實(shí)施例一的單閘極的非易失性存儲(chǔ)器結(jié)構(gòu)的剖視圖； 圖2A為本發(fā)明的實(shí)施例一的設(shè)有四個(gè)端點(diǎn)的結(jié)構(gòu)示意圖； 圖2B為圖2A結(jié)構(gòu)的等效電路； 圖3為本發(fā)明的實(shí)施例二的單閘極的非易失性存儲(chǔ)器結(jié)構(gòu)的剖視圖； 圖4為本發(fā)明的實(shí)施例二的抹除架構(gòu)視示意圖； 圖5為本發(fā)明的實(shí)施例三的單閘極的非易失性存儲(chǔ)器結(jié)構(gòu)的剖視圖； 圖6為本發(fā)明的實(shí)施例三的抹除架構(gòu)視示意圖； 圖7為本發(fā)明的實(shí)施例四的單閘極的非易失性存儲(chǔ)器結(jié)構(gòu)的剖視圖； 圖8A為本發(fā)明的實(shí)施例四的設(shè)有六個(gè)端點(diǎn)的結(jié)構(gòu)示意圖； 圖8B為圖8A結(jié)構(gòu)的等效電路； 圖9為本發(fā)明的實(shí)施例五的單閘極的非易失性存儲(chǔ)器結(jié)構(gòu)的剖視圖。
其中， 100 低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu) 110 NMOS晶體管 111 第一介電層 112 第一導(dǎo)電閘極 113 源極 114 汲極 115 通道 120 N型電容結(jié)構(gòu) 121 第二離子摻雜區(qū) 122 第二介電層 123 第二導(dǎo)電閘極 124 第二離子摻雜區(qū)埋層 130 P型半導(dǎo)體基底 138 隔離材料 140 單浮接閘極 200 低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu) 210 PMOS晶體管 212 第一導(dǎo)電閘極 213 源極 214 汲極 216 N型井 220 N型電容結(jié)構(gòu) 221 第二離子摻雜區(qū) 223 第二導(dǎo)電閘極 224 第二離子摻雜區(qū)埋層 230 P型半導(dǎo)體基底 238 隔離材料 240 單浮接閘極 300 低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu) 310 NMOS晶體管 312 第一導(dǎo)電閘極 313 源極 314 汲極 317 P型井 320 N型電容結(jié)構(gòu) 321 第二離子摻雜區(qū) 323 第二導(dǎo)電閘極 324 第二離子摻雜區(qū)埋層 330 N型半導(dǎo)體基底 338 隔離材料 340 單浮接閘極 400 低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu) 410 NMOS晶體管 412 第一導(dǎo)電閘極 413 源極 414 汲極 415 通道 416 N型井 417 P型井 420 N型電容結(jié)構(gòu) 421 第二離子摻雜區(qū) 423 第二導(dǎo)電閘極 424 第二離子摻雜區(qū)埋層 430 P型半導(dǎo)體基底 438 隔離材料 440 單浮接閘極 500 低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu) 510 NMOS晶體管 512 第一導(dǎo)電閘極 513 源極 514 汲極 517 P型井 520 N型電容結(jié)構(gòu) 521 第二離子摻雜區(qū) 523 第二導(dǎo)電閘極 524 第二離子摻雜區(qū)埋層 530 N型半導(dǎo)體基底 538 隔離材料 540 單浮接閘極 下面通過具體實(shí)施例配合附圖詳加說明，當(dāng)更容易了解本發(fā)明的目的、技術(shù)內(nèi)容、特點(diǎn)及其所達(dá)成的功效。

具體實(shí)施例方式 圖1為本發(fā)明的實(shí)施例一所提供的單閘極的非易失性存儲(chǔ)器結(jié)構(gòu)的剖視圖。
低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)100在P型半導(dǎo)體基底130中包括一NMOS晶體管(NMOSFET)110及一N型電容結(jié)構(gòu)120；NMOS晶體管110包含一第一介電層111位于P型半導(dǎo)體基底130表面上，一第一導(dǎo)電閘極112迭設(shè)于第一介電層111上方，以及二第一離子摻雜區(qū)位于P型半導(dǎo)體基底130內(nèi)，分別作為其源極113及汲極114，在源極113和汲極114間形成一通道115；N型電容結(jié)構(gòu)120包含一第二離子摻雜區(qū)埋層124與一第二離子摻雜區(qū)121分別在P型半導(dǎo)體基底130內(nèi)，一第二介電層122位于第二離子摻雜區(qū)埋層124上方且與第二離子摻雜區(qū)121相鄰，以及一第二導(dǎo)電閘極123迭設(shè)于第二介電層122上方，形成頂板-介電層-側(cè)底板的三明治型電容結(jié)構(gòu)。NMOS晶體管110的第一導(dǎo)電閘極112和N型電容結(jié)構(gòu)120的側(cè)頂部第二導(dǎo)電閘極123以電性連接且以隔離材料138隔離，形成單浮接閘極(floating gate)140的結(jié)構(gòu)。其中，第一離子摻雜區(qū)、第二離子摻雜區(qū)121與第二離子摻雜區(qū)埋層124皆為N型離子摻雜區(qū)。
此低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)100為設(shè)有四個(gè)端點(diǎn)的結(jié)構(gòu)，如圖2A所示，所述四個(gè)端點(diǎn)分別為源極、汲極、控制閘極以及基底連接結(jié)構(gòu)，并在基底130、源極113、汲極114、第二離子摻雜區(qū)121上分別施加基底電壓Vsub、源極電壓Vs、汲極電壓Vd與控制閘極電壓Vc；圖2B為其等效電路。此低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)100的低電壓操作過程的條件如下 寫入時(shí) a.Vsub為接地(＝0)。
b.Vd＞Vs＞0，且Vc＞Vs＞0。
抹除時(shí) a.Vsub為接地(＝0)。
b.Vd＞Vc＞Vs≥0。
圖3為本發(fā)明的實(shí)施例二所提供的單閘極的非易失性存儲(chǔ)器結(jié)構(gòu)的剖視圖。
低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)200在P型半導(dǎo)體基底230中包括PMOS晶體管210及N型電容結(jié)構(gòu)220，PMOS晶體管210的第一離子摻雜區(qū)為P型離子摻雜區(qū)，N型電容結(jié)構(gòu)220的第二離子摻雜區(qū)埋層224與第二離子摻雜區(qū)221皆為N型離子摻雜區(qū)，且第一離子摻雜區(qū)下方還包括一N型井216，而PMOS晶體管210的第一導(dǎo)電閘極212和N型電容結(jié)構(gòu)220的側(cè)頂部第二導(dǎo)電閘極223也以電性連接且以隔離材料238隔離，形成單浮接閘極240的結(jié)構(gòu)。
對(duì)于低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)200進(jìn)行低電壓操作過程時(shí)，是在基底230、N型井216、源極213、汲極214、第二離子摻雜區(qū)221上分別施加基底電壓Vsub、N型井電壓Vnwell、源極電壓Vs、汲極電壓Vd與控制閘極電壓Vc，其條件如下 寫入時(shí) a.Vsub為接地(＝0)。
b.Vnwell≥Vs＞Vd＞0，且Vc＞Vd＞0。
另外，圖4為圖3的抹除架構(gòu)示意圖，N型井電壓Vnwell必須大于基底電壓Vsub，以防止PMOS晶體管的N型井至P型半導(dǎo)體基底間產(chǎn)生接面順向偏壓；所述控制閘極電壓Vc應(yīng)足夠大以防止PMOS晶體管打開；所述汲極電壓加到等于N型井電壓Vnwell，汲極電壓Vd等于基底電壓Vsub，進(jìn)而使電荷在單浮接閘極中被抹除。
抹除時(shí) a.Vsub為接地(＝0)，Vc＞0。
b.Vnwell≥Vs＞Vd≥0。
圖5為本發(fā)明的實(shí)施例三所提供的單閘極的非易失性存儲(chǔ)器結(jié)構(gòu)的剖視圖。
低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)300包括NMOS晶體管310、N型電容結(jié)構(gòu)320及P型井316于N型半導(dǎo)體基底330中，NMOS晶體管310與N型電容結(jié)構(gòu)320位于P型井317表面，且NMOS晶體管310的第一導(dǎo)電閘極312和N型電容結(jié)構(gòu)320頂部的第二導(dǎo)電閘極323為電性連接且以隔離材料338隔離，而形成一單浮接閘極340的結(jié)構(gòu)。
對(duì)于低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)300進(jìn)行抹除及寫入過程，是在N型半導(dǎo)體基底330、P型井316、源極313、汲極314與第二離子摻雜區(qū)321上分別施加基底電壓Vsub、P型井電壓Vpwell、源極電壓Vs、汲極電壓Vd與控制閘極電壓Vc，且其低電壓操作過程的條件如下 寫入時(shí) a.Vsub為電源，Vpwell＝0。
b.Vd＞Vs＞0，且Vc＞Vs＞0。
抹除時(shí) a.Vsub為接電源，Vpwell＝0。
b.Vd＞Vc＞Vs≥0。
或者，利用基底背向偏壓(back-bias)程序化 寫入時(shí) a.Vsub為接電源，Vpwell＞0。
b.Vd＞Vs＞Vpwell＞0，且Vc＞Vs＞Vpwell＞0。
抹除時(shí) a.Vsub為接電源，Vpwell為接地(＝0)。
b.Vd＞Vc＞Vs≥0。
上述圖1的低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)100，是在一P型硅晶圓上制造而得，隔離結(jié)構(gòu)138由標(biāo)準(zhǔn)隔離模塊制造流程來完成；在形成基本的隔離結(jié)構(gòu)138之后，在NMOS晶體管120中以離子布植的方式形成信道，而在N型電容結(jié)構(gòu)110中則是先在P型硅晶圓上以離子布植形成N型離子摻雜區(qū)埋層124后，再以相同的方式形成NMOS晶體管120的信道115；在形成第一導(dǎo)電閘極112、第二導(dǎo)電電極123的介電層之后，接著沉積形成多晶硅，且以微影蝕刻進(jìn)行圖案化，將多晶硅形成單浮接閘極140；接著，進(jìn)行離子布植以形成NMOS晶體管110的源極113、汲極114和控制閘極等電極。在金屬化之后，便完成低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)100的制作。
使用相同的制造流程，圖3的低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)200，是通過在N型井216離子植入以及源極-閘極植入?yún)^(qū)進(jìn)行不同圖案化來制成；另外，圖5的低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)300，是在N型硅晶圓上以相同的制造流程，且在P型井317及源極-閘極植入?yún)^(qū)進(jìn)行不同圖案化來完成，在本發(fā)明中，上述制造流程是指一般CMOS的制造流程。
在本發(fā)明中，進(jìn)行程序化時(shí)，施加電壓于低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)的源極，所述源極電壓可對(duì)于源極及基底間的接面(junction)產(chǎn)生一逆向偏壓，而源極及汲極間的電位降將允許通道載子從源極移動(dòng)至汲極。所述源極-基底間的逆向偏壓更進(jìn)一步擴(kuò)展至空乏的接面區(qū)(Depletedjunction region)，因而在通道表面附近產(chǎn)生更高濃度的載子密度；在信道表面附近的高載子密度便提高閘極電流效應(yīng)，而使程序化所需的總電流降低。因此，可靠度、程序化干擾及程序化速度將可得到極大改善；相較于現(xiàn)有未使用源極電壓的技術(shù)，閘極電流效率的改善可高達(dá)幾百倍。
此外，本發(fā)明還可通過升高汲極電壓，并在閘極加上一微小電壓以增加F-N遂穿電流來進(jìn)行抹除，以達(dá)到高速抹除的功效。
圖7為本發(fā)明的實(shí)施例四所提供的單閘極的非易失性存儲(chǔ)器結(jié)構(gòu)的剖視圖。低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)400中包括一隔離井438，用以隔離NMOS晶體管410與N型電容結(jié)構(gòu)420，其中，NMOS晶體管410是包括有一第二離子摻雜區(qū)埋層424的結(jié)構(gòu)，此第二離子摻雜區(qū)埋層424位于介電層結(jié)構(gòu)的下方，且與第二離子摻雜區(qū)421相鄰。
由于本發(fā)明是使用正負(fù)壓來進(jìn)一步降低工作絕對(duì)電壓及電流，因此請(qǐng)同時(shí)參考圖7與圖8A所示，透過本發(fā)明的低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)400中的六個(gè)端點(diǎn)，如圖8A所示，所述六個(gè)端點(diǎn)分別為源極、汲極、控制閘極、P型井、N型井以及基底，并于P型半導(dǎo)體基底430、源極413、汲極414、P型井417、N型井416與第二離子摻雜區(qū)421上分別施加基底電壓Vsub、源極電壓Vs、汲極電壓Vd、P型井電壓Vpwell、N型井電壓Vnwell與控制閘極電壓Vc；圖8B為其等效電路。此低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)400的低電壓操作過程的條件如下 寫入時(shí) a.Vsub為接地(＝0)，以及Vpwell為負(fù)壓、Vnwell為正壓。
b.Vs＞Vpwell，且Vs＜Vd，且Vc＞Vs。
抹除時(shí) a.Vsub為接地(＝0)，以及Vpwell為負(fù)壓、Vnwell為正壓。
b.Vs Vpwell，且Vs＜Vd，且Vc＞Vs。
上述圖7的結(jié)構(gòu)系在P型硅晶圓上制造而得，其隔離結(jié)構(gòu)43 8由標(biāo)準(zhǔn)隔離模塊制造流程來完成；在形成基本的隔離結(jié)構(gòu)438之后，N型井416、P型井417、N型離子摻雜區(qū)埋層424以及NMOS晶體管410的通道415通過離子布植來形成；在形成第一導(dǎo)電閘極412與第二導(dǎo)電閘極423的介電層之后，接著沉積形成多晶硅，且以微影蝕刻進(jìn)行圖案化將多晶硅形成單浮接閘極440；接著，進(jìn)行離子布植以形成NMOS晶體管410的源極413、汲極414和控制閘極等電極。在金屬化之后，便完成低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)400的制作。
因此，本發(fā)明的低干擾性的單閘極非易失性存儲(chǔ)器的操作方法，可大幅降低程序化低干擾性的單閘極非易失性存儲(chǔ)器組件的電流需求。并且，在抹除低干擾性的單閘極非易失性存儲(chǔ)器組件時(shí)，閘極電壓可相對(duì)高于汲極電壓及晶體管基底電壓，以加速抹除速度。
另外，本發(fā)明還提供一實(shí)施例五，利用施加負(fù)電壓于P型井，使得汲極或門極絕對(duì)電壓在寫入及抹除時(shí)變小(低于5V)，來達(dá)成低電壓低消耗電流的操作效果。
圖9為本發(fā)明的實(shí)施例五所提供的單閘極的非易失性存儲(chǔ)器結(jié)構(gòu)的剖視圖。
此低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)500在P型井517中包括NMOS晶體管510與N型電容結(jié)構(gòu)520，其中，在N型電容結(jié)構(gòu)520的介電層下方系形成第二離子摻雜區(qū)埋層524，此第二離子摻雜區(qū)埋層524與P型井517相鄰，且上述的P型井517設(shè)于N型半導(dǎo)體基底530上；而NMOS晶體管510的第一導(dǎo)電閘極512和N型電容結(jié)構(gòu)520的頂部的第二導(dǎo)電閘極523以電性連接且以隔離材料538隔離，形成單浮接閘極540的結(jié)構(gòu)。
對(duì)于圖9的低干擾性的單閘極非易失性存儲(chǔ)器結(jié)構(gòu)500進(jìn)行抹除與寫入過程，是在N型半導(dǎo)體基底530、源極513、汲極514、P型井517與第二離子摻雜區(qū)521上分別施加一基底電壓Vsub、源極電壓Vs、汲極電壓Vd、P型井電壓Vpwell與控制閘極電壓Vc，并且，其低電壓操作過程的條件如下 寫入時(shí) a.Vsub為接電源，以及Vpwell為負(fù)壓。
b.Vs＞Vpwell，且Vs＜Vd，Vc＞Vs。
抹除時(shí) a.Vsub為接電源，以及Vpwell為負(fù)壓。
b.Vs≥Vpwell，且Vs＜Vd，Vc＞Vs。
以上所述是通過實(shí)施例說明本發(fā)明的特點(diǎn)，其目的在于使熟習(xí)相關(guān)技術(shù)者能理解本發(fā)明的內(nèi)容并據(jù)以實(shí)施，而非限定本發(fā)明的保護(hù)范圍，因此，凡其它未脫離本發(fā)明所揭示的精神所完成的等效修飾或修改，仍應(yīng)包含在以上所述的專利保護(hù)范圍中。
權(quán)利要求
1.一種單閘極的非易失性存儲(chǔ)器，其特征在于，包括
一半導(dǎo)體基底；
一晶體管，形成于所述半導(dǎo)體基底中，所述晶體管包含
一第一介電層，形成于所述半導(dǎo)體基底表面；
一第一導(dǎo)電閘極，形成于所述第一介電層上方；
復(fù)數(shù)第一離子摻雜區(qū)，形成于所述第一導(dǎo)電閘極的兩側(cè)，分別做為源極及汲極；
一電容結(jié)構(gòu)，形成于所述半導(dǎo)體基底中，所述電容結(jié)構(gòu)包含
一第二介電層，形成于所述半導(dǎo)體基底表面；
一第二導(dǎo)電閘極，形成于所述第一介電層上方；
一第二離子摻雜區(qū)埋層，形成于所述第二介電層與所述半導(dǎo)體基底之間；
一第二離子摻雜區(qū)，形成于所述第二介電層一側(cè)，且所述第一導(dǎo)電閘極與所述第二導(dǎo)電閘極隔離且電連接，做為單浮接閘極。
2.如權(quán)利要求1所述的單閘極的非易失性存儲(chǔ)器，其特征在于，其中所述半導(dǎo)體基底為P型半導(dǎo)體基底或N型半導(dǎo)體基底。
3.如權(quán)利要求1所述的單閘極的非易失性存儲(chǔ)器，其特征在于，其中所述第一離子摻雜區(qū)與所述第二離子摻雜區(qū)系摻雜第一型的離子，而所述半導(dǎo)體基底則摻雜第二型的離子，且所述第一型的離子與所述第二型的離子相異。
4.如權(quán)利要求3所述的單閘極的非易失性存儲(chǔ)器，其特征在于，其中所述半導(dǎo)體基底為P型半導(dǎo)體基底，所述第一離子摻雜區(qū)及第二離子摻雜區(qū)為N型摻雜區(qū)。
5.如權(quán)利要求3所述的單閘極的非易失性存儲(chǔ)器，其特征在于，其中所述半導(dǎo)體基底為N型半導(dǎo)體基底，所述第一離子摻雜區(qū)及所述第二離子摻雜區(qū)為P型摻雜區(qū)。
6.如權(quán)利要求1所述的單閘極的非易失性存儲(chǔ)器，其特征在于，還包含一第三離子摻雜區(qū)，設(shè)于所述半導(dǎo)體基底內(nèi)并位于所述第一離子摻雜區(qū)下方，且所述第三離子摻雜區(qū)與所述第二離子摻雜區(qū)摻雜同型的離子。
7.如權(quán)利要求6所述的單閘極的非易失性存儲(chǔ)器，其特征在于，其中所述第三離子摻雜區(qū)延伸至所述第二離子摻雜區(qū)埋層下方。
8.如權(quán)利要求7所述的單閘極的非易失性存儲(chǔ)器，其特征在于，還包含一隔離井，設(shè)于所述半導(dǎo)體基底內(nèi)，所述隔離井與所述第二離子摻雜區(qū)摻雜第一型的離子，所述第三離子摻雜區(qū)與所述半導(dǎo)體基底摻雜第二型的離子，且所述第一型的離子與所述第二型的離子相異。
9.如權(quán)利要求6所述的單閘極的非易失性存儲(chǔ)器，其特征在于，其中所述半導(dǎo)體基底為N型半導(dǎo)體基底，所述第二離子摻雜區(qū)及所述第三離子摻雜區(qū)為P型摻雜區(qū)。
10.如權(quán)利要求6所述的單閘極的非易失性存儲(chǔ)器，其特征在于，其中所述半導(dǎo)體基底為P型半導(dǎo)體基底，所述第二離子摻雜區(qū)及所述第三離子摻雜區(qū)為N型摻雜區(qū)。
11.如權(quán)利要求1所述的單閘極的非易失性存儲(chǔ)器，其特征在于，其中所述第二離子摻雜區(qū)埋層為N+埋層。
12.如權(quán)利要求1所述的單閘極的非易失性存儲(chǔ)器，其特征在于，其中所述晶體管與所述半導(dǎo)體基底之間形成一第一信道結(jié)構(gòu)。
13.如權(quán)利要求1所述的單閘極的非易失性存儲(chǔ)器，其特征在于，其中所述電容結(jié)構(gòu)與所述半導(dǎo)體基底之間形成一第二信道結(jié)構(gòu)，且所述第二信道結(jié)構(gòu)的下方為所述第二離子摻雜區(qū)埋層。
14.一種單閘極的非易失性存儲(chǔ)器的操作方法，所述非易失性存儲(chǔ)器包括一P型半導(dǎo)體基底、一晶體管與一電容結(jié)構(gòu)，所述晶體管與所述電容結(jié)構(gòu)設(shè)置于所述P型半導(dǎo)體基底，所述晶體管包括一第一導(dǎo)電閘極與復(fù)數(shù)個(gè)第一離子摻雜區(qū)，且所述第一離子摻雜區(qū)在所述第一導(dǎo)電閘極的兩側(cè)分別形成源極及汲極，所述電容結(jié)構(gòu)包括一第二離子摻雜區(qū)埋層、一第二離子摻雜區(qū)與一第二導(dǎo)電閘極，且所述第一導(dǎo)電閘極與所述第二導(dǎo)電閘極通過電連接而形成一單浮接閘極，其特征在于
在所述P型半導(dǎo)體基底、所述源極、所述汲極與所述第二離子摻雜區(qū)上分別施加一基底電壓Vsub、一源極電壓Vs、一汲極電壓Vd與一控制閘極電壓Vc，并滿足下列條件
寫入時(shí)，滿足Vsub為接地；
Vd＞Vs＞0；
Vc＞Vs＞0；
抹除時(shí)，滿足Vsub為接地；
Vd＞Vc＞Vs≥0。
15.一種單閘極的非易失性存儲(chǔ)器的操作方法，所述非易失性存儲(chǔ)器包括一P型半導(dǎo)體基底、一晶體管、一N型井與一電容結(jié)構(gòu)，所述晶體管與所述電容結(jié)構(gòu)設(shè)置于所述P型半導(dǎo)體基底，所述晶體管包括一第一導(dǎo)電閘極與復(fù)數(shù)個(gè)第一離子摻雜區(qū)，且所述第一離子摻雜區(qū)在所述第一導(dǎo)電閘極的兩側(cè)分別形成源極及汲極，所述第一離子摻雜區(qū)下方設(shè)有所述N型井，所述電容結(jié)構(gòu)包括一第二離子摻雜區(qū)埋層、一第二離子摻雜區(qū)與一第二導(dǎo)電閘極，且所述第一導(dǎo)電閘極與所述第二導(dǎo)電閘極通過電連接而形成一單浮接閘極，其特征在于
在所述P型半導(dǎo)體基底、所述N型井、所述源極、所述汲極與所述第二離子摻雜區(qū)上分別施加一基底電壓Vsub、一N型井電壓Vnwell、一源極電壓Vs、一汲極電壓Vd與一控制閘極電壓Vc，并滿足下列條件
寫入時(shí)，滿足Vsub為接地；
Vnwell≥Vs＞Vd＞0；
Vc＞Vd＞0；
抹除時(shí)，滿足Vsub接地；
Vc＞0；
Vnwell≥Vs＞Vd≥0。
16.一種單閘極的非易失性存儲(chǔ)器的操作方法，所述非易失性存儲(chǔ)器包括一N型半導(dǎo)體基底、一晶體管、一P型井與一電容結(jié)構(gòu)，所述P型井設(shè)于所述N型半導(dǎo)體基底上，所述晶體管與所述電容結(jié)構(gòu)設(shè)置于所述P型井表面，所述晶體管包括一第一導(dǎo)電閘極與復(fù)數(shù)個(gè)第一離子摻雜區(qū)，且所述第一離子摻雜區(qū)在所述第一導(dǎo)電閘極的兩側(cè)分別形成源極及汲極，所述電容結(jié)構(gòu)包括一第二離子摻雜區(qū)埋層、一第二離子摻雜區(qū)與一第二導(dǎo)電閘極，且所述第一導(dǎo)電閘極與所述第二導(dǎo)電閘極通過電連接而形成一單浮接閘極，其特征在于
在所述N型半導(dǎo)體基底、所述P型井、所述源極、所述汲極與所述第二離子摻雜區(qū)上分別施加一基底電壓Vsub、一P型井電壓Vpwell、一源極電壓Vs、一汲極電壓Vd與一控制閘極電壓Vc，并滿足下列條件
寫入時(shí)，滿足Vsub為接電源；
Vd＞Vs＞Vpwell；
Vc＞Vs＞Vpwell；
抹除時(shí)，滿足Vsub為接電源；
Vc＞Vs≥Vpwell；
Vd＞Vs≥Vpwell。
17.如權(quán)利要求16所述的單閘極的非易失性存儲(chǔ)器的操作方法，其特征在于，所述寫入條件為滿足Vpwell≥0。
18.如權(quán)利要求16所述的單閘極的非易失性存儲(chǔ)器的操作方法，其特征在于，所述抹除條件為滿足Vpwell≥0。
19.如權(quán)利要求16所述的單閘極的非易失性存儲(chǔ)器的操作方法，其特征在于，所述抹除條件為滿足Vd＞Vc＞Vs≥0。
20.一種單閘極的非易失性存儲(chǔ)器的操作方法，所述非易失性存儲(chǔ)器包括一P型半導(dǎo)體基底、一晶體管、一N型井、一電容結(jié)構(gòu)與一P型井，所述N型井設(shè)于所述P型半導(dǎo)體基底上，所述P型井設(shè)于所述N型井上，所述晶體管與所述電容結(jié)構(gòu)設(shè)置于所述P型井表面，所述晶體管包括一第一導(dǎo)電閘極與復(fù)數(shù)個(gè)第一離子摻雜區(qū)，且所述第一離子摻雜區(qū)在所述第一導(dǎo)電閘極的兩側(cè)分別形成源極及汲極，所述電容結(jié)構(gòu)包括一第二離子摻雜區(qū)埋層、一第二離子摻雜區(qū)與一第二導(dǎo)電閘極，且所述第一導(dǎo)電閘極與所述第二導(dǎo)電閘極通過電連接而形成一單浮接閘極，其特征在于
在所述P型半導(dǎo)體基底、所述源極、所述汲極、所述P型井、所述N型井與所述第二離子摻雜區(qū)上分別施加一基底電壓Vsub、一源極電壓Vs、一汲極電壓Vd、一P型井電壓Vpwell、一N型井電壓Vnwell與一控制閘極電壓Vc，并滿足下列條件
寫入時(shí)，滿足Vc＞Vs＞Vpwell；
Vd＞Vs＞Vpwell；
Vsub接地；
Vnwell≥0；
抹除時(shí)，滿足Vc＞Vs≥Vpwell；
Vd＞Vs≥Vpwell；
Vsub接地；
Vnwell≥0。
全文摘要
一種低干擾性的單閘極非易失性存儲(chǔ)器及其操作方法，本發(fā)明是在半導(dǎo)體基底內(nèi)嵌晶體管及電容結(jié)構(gòu)，將晶體管中的導(dǎo)電閘極與電容結(jié)構(gòu)中的導(dǎo)電閘極相互電性連接而形成記憶胞的單浮接閘極，且電容結(jié)構(gòu)內(nèi)的介電層與半導(dǎo)體基底之間，還形成一離子摻雜區(qū)埋層的結(jié)構(gòu)以降低外界對(duì)電容結(jié)構(gòu)的干擾，并且可控制起始臨界電壓；此單閘極記憶胞可透過施加逆向偏壓以進(jìn)行寫入、抹除及讀取等操作，且同時(shí)配合隔離井區(qū)的操作，可借由施加正負(fù)電壓于汲極、閘極及硅基底或井區(qū)，來產(chǎn)生反層，以降低絕對(duì)電壓，減少升壓電路的面積，并達(dá)成降低電流消耗的目的。
文檔編號(hào)G11C16/02GK101118906SQ20061010415
公開日2008年2月6日 申請(qǐng)日期2006年8月3日 優(yōu)先權(quán)日2006年8月3日
發(fā)明者林信章, 黃文謙, 楊明蒼, 張浩誠(chéng), 吳政穎 申請(qǐng)人:億而得微電子股份有限公司