專利名稱：延遲鎖定回路電路的制作方法
技術(shù)領域：
本發(fā)明涉及一種同步DRAM的延遲鎖定回路(DLL)電路，且更具體來說，本發(fā)明涉及一種在省電模式(用于半導體器件的低功率操作)下執(zhí)行穩(wěn)定操作的DLL電路。
背景技術(shù)：
諸如雙倍數(shù)據(jù)速率同步DRAM(DDR SDRAM)的同步半導體存儲器器件，使用與從諸如存儲器控制器的外部器件輸入的外部時鐘信號同步鎖定的內(nèi)部時鐘信號，執(zhí)行與外部器件的數(shù)據(jù)傳輸。為了穩(wěn)定地傳輸數(shù)據(jù)，通過補償不可避免地由每一部件的數(shù)據(jù)傳輸與被加載到總線中的數(shù)據(jù)之間的時間差引起的延遲時間，將該數(shù)據(jù)應精確定位于時鐘的邊緣或中心。
用于補償延遲時間的時鐘同步電路是鎖相環(huán)(PLL)或延遲鎖定回路(DLL)。若外部時鐘信號頻率不同于內(nèi)部時鐘信號頻率，則需利用倍頻功能(frequency multiplying function)。因此，在此情況中主要使用所述PLL。相反，若外部時鐘信號的頻率與內(nèi)部時鐘信號相等，則使用DLL。DLL電路通過補償時鐘延遲分量(其發(fā)生于將時鐘信號通過每一部件而傳輸至半導體存儲器器件中的數(shù)據(jù)輸出端子時)，產(chǎn)生內(nèi)部時鐘信號。因此，DLL電路使得用于最終輸入/輸出數(shù)據(jù)的時鐘信號能夠同步于外部時鐘信號。與PLL電路相比，DLL電路的優(yōu)勢在于噪聲低且可用小面積來實現(xiàn)。因此，通常希望采用DLL電路作為半導體存儲器器件中的同步電路。在各種類型DLL中，最新技術(shù)提供一種受寄存器控制的DLL電路，其能夠縮短鎖定第一時鐘所花費的時間。
當中斷電源時，具有能夠儲存鎖定的延遲值的寄存器的受寄存器控制的DLL電路，將鎖定的延遲值儲存于該寄存器中，且當再次接通電源時，受寄存器控制的DLL電路載入儲存于寄存器中的鎖定的延遲值，以使鎖定的延遲值立即用于鎖定時鐘。
圖1為說明一般延遲鎖定回路(DLL)電路的基本操作的概念圖。
DLL電路接收外部時鐘信號，且補償在產(chǎn)生DRAM的內(nèi)部時鐘中的延遲。DLL電路確保DRAM的輸出信號與外部時鐘信號同相。當外部時鐘與DRAM的輸出具有相同相位時，數(shù)據(jù)可無錯誤地傳輸至芯片組。
圖2是現(xiàn)有技術(shù)的受寄存器控制的DLL電路的方塊圖。
該DLL電路包括時鐘緩沖器10、省電模式控制器20、相位比較器30、延遲控制器40、延遲線50、虛設延遲線60及延遲復制模型70。自DLL電路輸出的DLL時鐘信號DLL_CLK，經(jīng)由時鐘信號線80傳輸至輸出緩沖器90，以控制數(shù)據(jù)的輸出時序。
時鐘緩沖器10通過接收且緩沖外部時鐘信號CLK及外部時鐘禁止信號CLKB，產(chǎn)生內(nèi)部時鐘信號REF_CLK。
當DRAM進入省電模式時，省電模式控制器20斷開時鐘緩沖器10。為了在無讀取/寫入操作時低功率操作DRAM，當時鐘使能信號CKE變成邏輯電平“低”時，該DRAM進入省電模式。此時，因為時鐘緩沖器10不產(chǎn)生內(nèi)部時鐘信號REF_CLK，所以時鐘緩沖器10斷開以用于儲存DLL電路的當前狀態(tài)。
通過比較輸入時鐘與輸出時鐘彼此間的相位，相位比較器30檢測DLL電路的輸入時鐘與輸出時鐘之間的相位差。通常，為了降低DLL電路的功率消耗，經(jīng)由時鐘分頻器將所輸入的外部時鐘的頻率分頻成預定頻率，接著相位比較器30比較該分頻的時鐘。在圖2中，為了說明的便利性，省略時鐘分頻器。在相位比較器30處，通過時鐘緩沖器10的內(nèi)部時鐘信號REF_CLK，與在通過DLL電路的內(nèi)部電路之后反饋回的反饋時鐘信號FB_CLK相互比較。相位比較器30基于比較結(jié)果控制延遲控制器40。
該延遲控制器40配置有邏輯電路(用于確定延遲線50的輸入路徑)及雙向移位寄存器(用于移位該路徑方向)。接收四個輸入信號且執(zhí)行移位操作的移位寄存器，通過構(gòu)造其初始輸入條件以使其最右信號或最左信號處于邏輯電平“高”，從而具有最大或最小延遲。輸入于移位寄存器中的信號具有兩個右移信號及兩個左移信號。對于移位操作而言，邏輯電平為“高”的兩個信號不應彼此重迭。
延遲線50延遲自時鐘緩沖器10輸出的內(nèi)部時鐘信號REF_CLK的相位。相位比較器30確定延遲量。另外，該延遲線50在延遲控制器40的控制下確定延遲路徑，該延遲路徑確定相位延遲。延遲線50包括彼此串聯(lián)耦合的若干單位延遲單元。這些單位延遲單元的每一個包括彼此串聯(lián)耦合的兩個與非門。單位延遲單元的每一個的輸入端一對一映射地連接至延遲控制器40中的移位寄存器。其中移位寄存器的輸出變成邏輯電平“高”的區(qū)域被確定為一路徑，經(jīng)由該路徑輸入通過時鐘緩沖器10的時鐘。延遲線50由兩條延遲線(一條延遲線用于DDR SDRAM中的上升時鐘，而另一延遲線用于DDRSDRAM中的下降時鐘)構(gòu)造，以通過同樣地處理上升沿及下降沿來盡可能地抑制占空率失真。
虛設延遲線60為用于產(chǎn)生施加于相位比較器30的反饋時鐘信號FB_CLK的延遲線。該虛設延遲線60與如以上所說明的延遲線50相同。
延遲復制模型70為用于模型化延遲因子的電路，其中這些延遲因子影響外部時鐘經(jīng)由延遲線50輸入至芯片直至時鐘自芯片輸出的時鐘時序。精確延遲因子確定DLL電路的功能的退化值。通過收縮、簡化或按原樣無任何修改地利用一基本電路的方法，實現(xiàn)延遲復制模型70。實際上，延遲復制模型70照原樣模型化時鐘緩沖器、DLL時鐘驅(qū)動器、R/F分頻器及輸出緩沖器。
時鐘信號線80為DLL電路的DLL時鐘信號DLL_CLK在其中傳輸至輸出緩沖器90的路徑。
輸出緩沖器90自存儲器核心接收數(shù)據(jù)，且將該數(shù)據(jù)與DLL電路的DLL時鐘信號DLL_CLK同步輸出至一數(shù)據(jù)輸出焊盤。
圖3為用于操作圖2的DLL的時序圖。
如所示，當進入省電模式時，時鐘使能信號CKE自邏輯電平“高”轉(zhuǎn)變至邏輯電平“低”。此時，DLL電路停止執(zhí)行相位更新操作，以儲存當前狀態(tài)，且儲存先前鎖定的信息以進入凍結(jié)狀態(tài)(frozen state)。在本文中，術(shù)語“相位更新操作”意指DLL電路的反饋時鐘信號FB_CLK與待確定且連續(xù)跟蹤的內(nèi)部時鐘信號REF_CLK作相位比較。術(shù)語“凍結(jié)狀態(tài)”意指其中儲存先前鎖定的信息且相位不再更新的狀態(tài)。
同時，在預充電省電模式的情況下，停留于省電模式中的時間處于最小三個時鐘至最大7.8μs的范圍。此時，時鐘緩沖器10被省電模式控制器20斷開，以不產(chǎn)生DLL電路的DLL時鐘信號DLL_CLK。
當省電模式維持一長時間之后，如圖3中所展示，從約最小3CLK至最大7.8μs(該段時間期間不更新相位)，DLL電路的當前鎖定信息可歸因于半導體器件環(huán)境(諸如外部溫度)的變化而不同于省電模式之前的先前鎖定信息。
當在此條件下退出省電模式，即當前鎖定信息與先前鎖定信息彼此不匹配時，DLL電路的DLL時鐘信號DLL_CLK的相位不同于待鎖定的目標時鐘的相位。結(jié)果，很難精確地傳輸數(shù)據(jù)至DRAM/從DRAM接收數(shù)據(jù)，因為外部時鐘信號的相位不同于DLL電路的DLL時鐘信號DLL_CLK的相位。

發(fā)明內(nèi)容
因此，本發(fā)明的目的為提供一種半導體存儲器器件的延遲鎖定回路(DLL)電路，其用于防止在相對長的省電模式期間因一半導體器件環(huán)境(諸如外部溫度)的變化而發(fā)生鎖定失敗。
根據(jù)本發(fā)明的一個方面，提供一種具有正常模式及省電模式的同步存儲器器件，其包括省電模式控制器，其用于響應于時鐘使能信號而產(chǎn)生省電模式控制信號，進而確定省電模式的起始或終止；時鐘緩沖單元，其用于響應于省電模式控制信號而緩沖外部時鐘信號，且輸出第一內(nèi)部時鐘信號及第二內(nèi)部時鐘信號；時鐘選擇單元，其用于基于省電模式控制信號來選擇第一內(nèi)部時鐘信號及第二內(nèi)部時鐘信號中的一個，以將選定信號作為中間輸出時鐘信號予以輸出；及相位更新單元，其用于通過使用該中間輸出時鐘信號來執(zhí)行相位更新操作，以輸出延遲鎖定回路(DLL)時鐘信號，其中該第一內(nèi)部時鐘信號的頻率不同于第二內(nèi)部時鐘信號的頻率。
根據(jù)本發(fā)明的另一個方面，提供一種延遲鎖定回路(DLL)，其包括省電模式控制器，其用于響應于時鐘使能信號而產(chǎn)生省電模式控制信號，進而確定省電模式的起始或終止；第一時鐘緩沖單元，其用于響應于省電模式控制信號來緩沖外部時鐘信號，及將該經(jīng)緩沖的時鐘信號作為第一內(nèi)部時鐘信號予以輸出；第二時鐘緩沖單元，其用于響應于該省電模式控制信號而緩沖外部時鐘信號及將該經(jīng)緩沖的時鐘信號作為第二內(nèi)部時鐘信號予以輸出，該第二內(nèi)部時鐘信號的頻率低于該第一內(nèi)部時鐘信號的頻率；時鐘選擇單元，其通過基于省電模式控制信號而在正常模式中選擇第一內(nèi)部時鐘信號及在省電模式中選擇第二內(nèi)部時鐘信號，輸出中間輸出時鐘信號；及相位更新單元，其用于通過使用該中間輸出時鐘信號來執(zhí)行相位更新操作，以輸出延遲鎖定回路(DLL)時鐘信號。
根據(jù)本發(fā)明的又一個方面，提供一種用于產(chǎn)生具有正常模式及省電模式的同步存儲器器件的延遲鎖定回路(DLL)時鐘的方法，其包括通過緩沖外部時鐘來產(chǎn)生第一內(nèi)部時鐘信號；通過緩沖該外部時鐘來產(chǎn)生第二內(nèi)部時鐘信號，該第二內(nèi)部時鐘的頻率不同于該第一內(nèi)部時鐘信號的頻率；根據(jù)模式控制信號來選擇第一內(nèi)部時鐘信號及第二內(nèi)部時鐘信號中的一個；在正常模式中基于第一內(nèi)部時鐘信號來執(zhí)行DLL相位更新操作；及在省電模式中基于第二內(nèi)部時鐘信號來執(zhí)行DLL相位更新操作。


本發(fā)明的上述和其它的目的和特征，將參照結(jié)合附圖給出的優(yōu)選實施例的下面的描述而變得更好理解，在附圖中圖1為說明一般延遲鎖定回路(DLL)電路的基本操作的概念圖；圖2為DLL電路的方塊圖；圖3為圖2的DLL操作的時序圖；圖4為根據(jù)本發(fā)明的實施例的DLL電路的方塊圖；圖5為圖4中所展示的省電模式控制器及第二時鐘緩沖器的詳細電路圖；圖6為圖5中所展示的時鐘轉(zhuǎn)換單元的詳細電路圖；圖7為圖6中所展示的2時鐘分頻器的詳細電路圖；及圖8為說明當根據(jù)本發(fā)明的實施例將圖4的DLL應用于半導體存儲器器件時的模擬結(jié)果的時序圖。
主要部件符號說明10時鐘緩沖器 20省電模式控制器30相位比較器 40延遲控制器50延遲線 60虛設延遲線70延遲復制模型80時鐘信號線90輸出緩沖器 100省電模式控制器200第一時鐘緩沖器 300第二時鐘緩沖器320差動放大器 340時鐘轉(zhuǎn)換單元360輸出單元 362傳輸門364反相器 400時鐘選擇單元
500相位更新單元520延遲線530虛設延遲線 540延遲復制模型550相位比較器 560延遲控制器600DLL電路 700時鐘信號線800輸出緩沖器 810A～810N2時鐘分頻器820A～820N熔絲單元具體實施方式
將參看附圖詳細描述根據(jù)本發(fā)明的示例性實施例的延遲鎖定回路(DLL)電路。
圖4為根據(jù)本發(fā)明的實施例的DLL電路的方塊圖。
DLL電路600包括省電模式控制器100、第一時鐘緩沖器200及第二時鐘緩沖器300、時鐘選擇單元400及相位更新單元500。
省電模式控制器100響應于時鐘使能信號CKE，產(chǎn)生省電模式控制信號CTRL，其確定省電模式的起始或終止。
第一時鐘緩沖器200響應于省電模式控制信號CTRL，接收且緩沖外部時鐘信號CLK及外部時鐘禁止信號(external clock bar signal)CLKB，從而將經(jīng)緩沖的信號作為第一內(nèi)部時鐘信號ICLK_NM予以輸出。
第二時鐘緩沖器300響應于省電模式控制信號CTRL，接收且緩沖該外部時鐘信號CLK及該外部時鐘禁止信號CLKB，從而將經(jīng)緩沖的信號作為第二內(nèi)部時鐘信號ICLK_PD予以輸出。第二內(nèi)部時鐘信號ICLK_PD具有低于第一內(nèi)部時鐘信號ICLK_NM的頻率。
時鐘選擇單元400通過基于省電模式控制信號CTRL來選擇第一內(nèi)部時鐘信號ICLK_NM及第二內(nèi)部時鐘信號ICLK_PD中的一個，而輸出中間輸出時鐘信號CLKOUT。在正常模式情況下，選擇第一內(nèi)部時鐘信號ICLK_NM；在省電模式情況下，選擇第二內(nèi)部時鐘信號ICLK_PD。
相位更新單元500使用時鐘選擇單元400所選擇的時鐘信號，執(zhí)行相位更新操作以輸出DLL時鐘信號DLL_CLK。
相位更新單元500為一受寄存器控制的DLL，其包括延遲線520、虛設延遲線530、延遲復制模型540、相位比較器550及延遲控制器560。
延遲線520接收時鐘選擇單元400的中間輸出時鐘信號CLKOUT，以將中間輸出時鐘信號CLKOUT的相位延遲一預定時間。虛設延遲線530大體上與延遲線520相同。延遲復制模型540通過用半導體存儲器器件中的外部時鐘信號CLK及外部時鐘禁止信號CLKB的延遲因子，來模型化虛設延遲線530的輸出信號，從而輸出反饋時鐘信號FB_CLK。相位比較器550檢測時鐘選擇單元400的中間輸出時鐘信號CLKOUT與延遲復制模型540的反饋時鐘信號FB_CLK之間的相位差。延遲控制器560基于相位比較器550的輸出信號來控制延遲線520及虛設延遲線530。
DLL電路600的DLL時鐘信號DLL_CLK，經(jīng)由時鐘信號線700傳輸至輸出緩沖器800，以控制數(shù)據(jù)的輸出時序。
DLL電路600包括在正常模式中操作的第一時鐘緩沖器200及在省電模式中操作的第二時鐘緩沖器300。另外，DLL電路600包括頻率低于第一時鐘緩沖器200的頻率的第二時鐘緩沖器300。因此，在正常模式中，DLL電路600通過使用第一時鐘緩沖器200的第一內(nèi)部時鐘信號ICLK_NM而執(zhí)行相位更新操作，且在省電模式中，DLL電路600通過使用第二時鐘緩沖器300的第二內(nèi)部時鐘信號ICLK_PD來執(zhí)行相位更新操作。
因此，在本發(fā)明的DLL電路600中，省電模式控制器100基于省電模式控制信號CTRL來控制時鐘選擇單元400。相位更新單元500響應于從時鐘選擇單元400(其選擇第一內(nèi)部時鐘信號ICLK_NM及第二內(nèi)部時鐘信號ICLK_PD中的一個)所輸出的中間輸出時鐘信號CLKOUT，執(zhí)行相位更新操作。
由于此原因，與在省電模式中不執(zhí)行相位更新操作的現(xiàn)有技術(shù)的DLL電路相比，本發(fā)明的DLL電路在基于第二內(nèi)部時鐘信號ICLK_PD的省電模式中，執(zhí)行至少一次相位更新操作。
圖5為圖4中所展示的省電模式控制器100及第二時鐘緩沖器300的詳細電路圖。
省電模式控制器100包括第一反相器INV1及第二反相器INV2及第一與非(NAND)門NAND1。
第一反相器INV1使時鐘使能信號CKE反相；第一與非門NAND1對第一反相器INV1的輸出信號與閑置信號IDLE執(zhí)行與非運算，在省電模式中閑置信號的相位與時鐘使能信號CKE的相位相反。第二反相器INV2使第一與非門NAND1的輸出信號反相，以將該反相的信號作為省電模式控制信號CTRL予以輸出。在省電模式下，時鐘使能信號CKE具有邏輯電平“低”且閑置信號IDLE具有邏輯電平“高”。
第二時鐘緩沖器300包括差動放大器320、時鐘轉(zhuǎn)換單元340及輸出單元360。
該差動放大器320比較外部時鐘信號CLK與外部時鐘禁止信號CLKB以放大比較的結(jié)果；該時鐘轉(zhuǎn)換單元340對該差動放大器320的輸出信號執(zhí)行頻率變換。輸出單元360響應于省電模式控制信號CTRL，將時鐘轉(zhuǎn)換單元340的輸出信號作為第二內(nèi)部時鐘信號ICLK_PD予以輸出。
第二時鐘緩沖器300的差動放大器320包括一使能NMOS晶體管N1、輸入NMOS晶體管N2和N3及輸出PMOS晶體管P1和P2。
使能NMOS晶體管N1響應于使能信號ENABLE來控制差動放大器320的操作。輸入NMOS晶體管N2及N3響應于外部時鐘信號CLK及外部時鐘禁止信號CLKB，控制差動放大器320的輸出信號，即暫時時鐘信號TMP_CLK。輸出PMOS晶體管P1及P2連接于源極電壓與暫時時鐘信號TMP_CLK的節(jié)點之間，以用于根據(jù)輸入NMOS晶體管N2及N3來確定暫時時鐘信號TMP_CLK。
與第一時鐘緩沖器200相比，第二時鐘緩沖器300包括差動放大器320與輸出單元360之間的時鐘轉(zhuǎn)換單元340。該時鐘轉(zhuǎn)換單元340可包括串聯(lián)連接的至少一個時鐘分頻器。
輸出單元360包括傳輸門362、第三反相器364及第二與非門ND2。
傳輸門362響應于時鐘轉(zhuǎn)換單元340的輸出信號，傳輸省電模式控制信號CTRL。第三反相器364包括串聯(lián)連接的多個反相器，以使時鐘轉(zhuǎn)換單元340的輸出信號通過反相延遲一預定時間。第二與非門ND2對由傳輸門362所傳輸?shù)氖‰娔Ｊ娇刂菩盘朇TRL與第三反相器364的輸出信號執(zhí)行與非運算，以將經(jīng)與非運算的信號作為第二內(nèi)部時鐘信號ICLK_PD予以輸出。
圖6為圖5中所展示的時鐘轉(zhuǎn)換單元340的詳細電路圖，且圖7為圖6中所展示的單位2時鐘分頻器810A的詳細電路圖。
參看圖6，本發(fā)明的時鐘轉(zhuǎn)換單元340包括多個2時鐘分頻器810A至810N及多個熔絲單元820A至820N。
多個單位2時鐘分頻器810A至810N串聯(lián)連接以產(chǎn)生具有不同時鐘單位的多個時鐘，例如，2時鐘至2n時鐘；且多個熔絲單元810A至810N通過熔斷選定熔絲，來選擇多個單位2時鐘分頻器的輸出時鐘的一個。
圖7中的示例性結(jié)構(gòu)展示單位2時鐘分頻器810A至810N中的一單位2時鐘分頻器810A。單位2時鐘分頻器810A通過將輸入時鐘IN除以2來產(chǎn)生輸出時鐘OUT。
因此，本發(fā)明的時鐘轉(zhuǎn)換單元340被用作2時鐘分頻器、由串聯(lián)的兩個單位2時鐘分頻器組成的4時鐘分頻器，或由n個串聯(lián)的單位2時鐘分頻器組成的2n時鐘分頻器。結(jié)果，在省電模式中，時鐘轉(zhuǎn)換單元340可通過使用多個2時鐘分頻器，根據(jù)所要的相位更新操作范圍來設定所要的時鐘。
即，在本發(fā)明中，時鐘轉(zhuǎn)換單元340被實現(xiàn)來產(chǎn)生多個經(jīng)分頻的時鐘，且通過測試來選擇該多個經(jīng)分頻的時鐘的一個以供使用。或者，使用金屬選用處理單元(metal option process unit)替代多個熔絲單元820A至820N是可能的。
圖8為說明當根據(jù)本發(fā)明的實施例將圖4的DLL電路應用于半導體存儲器器件時的模擬結(jié)果的時序圖。
如所示，根據(jù)本發(fā)明的實施例，在預充電省電模式情況下，即使省電模式維持一段諸如7.8μs的長時間，仍然通過用于省電模式的第二時鐘緩沖器300的第二內(nèi)部時鐘信號ICLK_PD，至少再一次執(zhí)行DLL相位更新操作。
因此，可在長的省電模式期間防止鎖定失敗，其中由于如外部溫度的變化的半導體器件環(huán)境的變化導致先前鎖定信息不同于當前鎖定信息。
如以上所描述，根據(jù)本發(fā)明，即使半導體存儲器器件長時間停留于省電模式中，通過執(zhí)行DLL相位更新操作多于一次，有效防止DLL鎖定失敗。結(jié)果，DLL電路操作更穩(wěn)定。
本申請案含有與韓國專利申請案第KR 2005-91659&2005-127734(分別于2005年9月29日、2005年12月22日提交韓國專利局)相關(guān)的主題，其整個內(nèi)容以引用方式并入本文中。
雖然已參照某些優(yōu)選實施例來描述本發(fā)明，但是本領域的技術(shù)人員將明白，在不偏離由權(quán)利要求定義的本發(fā)明的精神及范圍情況下，可做出各種變化及修改。
權(quán)利要求
1.一種具有正常模式及省電模式的同步存儲器器件，其包含省電模式控制器，其用于響應于時鐘使能信號而產(chǎn)生省電模式控制信號，進而確定省電模式的起始或終止；時鐘緩沖單元，其用于響應于該省電模式控制信號來緩沖外部時鐘信號，且輸出第一內(nèi)部時鐘信號及第二內(nèi)部時鐘信號；時鐘選擇單元，其用于基于該省電模式控制信號來選擇該第一內(nèi)部時鐘信號及該第二內(nèi)部時鐘信號中的一個，以將該選定信號作為中間輸出時鐘信號予以輸出；及相位更新單元，其用于通過使用該中間輸出時鐘信號來執(zhí)行相位更新操作，以輸出延遲鎖定回路(DLL)時鐘信號，其中該第一內(nèi)部時鐘信號的頻率不同于該第二內(nèi)部時鐘信號的頻率。
2.如權(quán)利要求1的同步存儲器器件，其中該時鐘選擇單元基于該省電模式控制信號，在該正常模式中輸出該第一內(nèi)部時鐘信號，且在該省電模式中輸出該第二內(nèi)部時鐘信號。
3.如權(quán)利要求2的同步存儲器器件，其中該時鐘緩沖單元包括第一時鐘緩沖器，其用于響應于該省電模式控制信號而緩沖該外部時鐘信號，進而將該經(jīng)緩沖的時鐘信號作為第一內(nèi)部時鐘信號予以輸出；及第二時鐘緩沖器，其用于響應于該省電模式控制信號而緩沖該外部時鐘信號，進而將該經(jīng)緩沖的時鐘信號作為第二內(nèi)部時鐘信號予以輸出，該第二內(nèi)部時鐘信號的頻率低于該第一內(nèi)部時鐘信號的頻率。
4.如權(quán)利要求3的同步存儲器器件，其中該第二時鐘緩沖器包括差動放大器，其用于比較該外部時鐘信號與經(jīng)反相的外部時鐘信號，以放大比較的結(jié)果；時鐘轉(zhuǎn)換單元，其用于對該差動放大器的輸出信號執(zhí)行頻率變換；及輸出單元，其用于基于該省電模式控制信號及該時鐘轉(zhuǎn)換單元的輸出信號，來輸出第二內(nèi)部時鐘信號。
5.如權(quán)利要求4的同步存儲器器件，其中該時鐘轉(zhuǎn)換單元包括時鐘分頻器。
6.如權(quán)利要求4的同步存儲器器件，其中該時鐘轉(zhuǎn)換單元包括用于產(chǎn)生多個時鐘的串聯(lián)連接的多個單位2時鐘分頻器，每一個具有不同的單位時鐘；及多個熔絲單元，其用于通過熔斷多個熔絲中的選定熔絲，選擇從該多個單位2時鐘分頻器輸出的時鐘的一個。
7.如權(quán)利要求4的同步存儲器器件，其中該時鐘轉(zhuǎn)換單元包括用于產(chǎn)生多個時鐘的串聯(lián)連接的多個單位2時鐘分頻器，每一個具有不同的單位時鐘；及多個選用處理單元，其用于通過金屬選用處理單元，來選擇從該多個單位2時鐘分頻器輸出的時鐘的一個。
8.如權(quán)利要求4的同步存儲器器件，其中該輸出單元包括傳輸門，其用于響應于該時鐘轉(zhuǎn)換單元的輸出，傳輸該省電模式控制信號；串聯(lián)連接的奇數(shù)個反相器，其用于通過反相將該時鐘轉(zhuǎn)換單元的輸出延遲一預定時間，以輸出經(jīng)反相的延遲信號；及與非門，其用于對該經(jīng)反相的延遲信號與由該傳輸門傳輸?shù)氖‰娔Ｊ娇刂菩盘枅?zhí)行邏輯與非運算，進而輸出第二內(nèi)部時鐘信號。
9.如權(quán)利要求2的同步存儲器器件，其中該省電模式控制器包括第一反相器，其用于使該時鐘使能信號反相；與非門，其用于對該第一反相器的輸出信號與一閑置信號執(zhí)行與非運算，在該省電模式中，該閑置信號的相位與該時鐘使能信號的相位相反；及第二反相器，其用于使該與非門的輸出信號反相，且將該經(jīng)反相的信號作為該省電模式控制信號予以輸出。
10.如權(quán)利要求2的同步存儲器器件，其中該相位更新單元包括延遲線，其用于延遲中間輸出時鐘信號的相位，且輸出延遲的中間輸出時鐘信號；虛設延遲線，其構(gòu)造大體上與該延遲線的構(gòu)造相同；延遲復制模型，其用于按照該存儲器器件中的時鐘信號的各延遲因子，來模型化該虛設延遲線的輸出信號，且輸出反饋時鐘信號；相位比較器，其用于比較該中間輸出時鐘信號與該反饋時鐘信號，以檢測其間的相位差；及延遲控制器，其用于接收該相位比較器的輸出信號，以控制該延遲線及該虛設延遲線的相位延遲，進而輸出該DLL時鐘信號。
11.一種延遲鎖定回路(DLL)，其包含省電模式控制器，其用于響應于時鐘使能信號而產(chǎn)生省電模式控制信號，進而確定省電模式的起始或終止；第一時鐘緩沖單元，其用于響應于該省電模式控制信號而緩沖外部時鐘信號，且將該經(jīng)緩沖的時鐘信號作為第一內(nèi)部時鐘信號予以輸出；第二時鐘緩沖單元，其用于響應于該省電模式控制信號而緩沖該外部時鐘信號，且將該經(jīng)緩沖的時鐘信號作為第二內(nèi)部時鐘信號予以輸出，其中該第二內(nèi)部時鐘信號的頻率低于該第一內(nèi)部時鐘信號的頻率；時鐘選擇單元，其用于通過基于該省電模式控制信號，在正常模式中選擇該第一內(nèi)部時鐘信號，且在該省電模式中選擇該第二內(nèi)部時鐘信號，從而輸出中間輸出時鐘信號；及相位更新單元，其用于通過使用該中間輸出時鐘信號來執(zhí)行相位更新操作，以輸出延遲鎖定回路(DLL)時鐘信號。
12.如權(quán)利要求11的DLL，其中該第二時鐘緩沖單元包括差動放大器，其用于比較該外部時鐘信號與經(jīng)反相的外部時鐘信號，以放大比較結(jié)果；時鐘轉(zhuǎn)換單元，其用于對差動放大器的輸出信號執(zhí)行頻率變換；及輸出單元，其用于響應于該省電模式控制信號及該時鐘轉(zhuǎn)換單元的輸出信號，來輸出該第二內(nèi)部時鐘信號。
13.如權(quán)利要求12的DLL，其中該時鐘轉(zhuǎn)換單元包括時鐘分頻器。
14.如權(quán)利要求12的DLL，其中該時鐘轉(zhuǎn)換單元包括用于產(chǎn)生多個時鐘的串聯(lián)連接的多個單位2時鐘分頻器，每一個具有不同的單位時鐘；及多個熔絲單元，其用于通過熔斷多個熔絲中的選定熔絲，選擇從該多個單位2時鐘分頻器輸出的時鐘的一個。
15.如權(quán)利要求12的DLL，其中該輸出單元包括傳輸門，其用于響應于該時鐘轉(zhuǎn)換單元的輸出，傳輸該省電模式控制信號；串聯(lián)連接的奇數(shù)個反相器，其用于通過反相將該時鐘轉(zhuǎn)換單元的輸出延遲一預定時間，以輸出經(jīng)反相的延遲信號；及與非門，其用于對該經(jīng)反相的延遲信號及由該傳輸門傳輸?shù)氖‰娔Ｊ娇刂菩盘枅?zhí)行邏輯與非運算，進而輸出第二內(nèi)部時鐘信號。
16.如權(quán)利要求11的同步存儲器器件，其中該省電模式控制器包括第一反相器，其用于使時鐘使能信號反相；與非門，其用于對第一反相器的輸出信號與一閑置信號執(zhí)行與非運算，在該省電模式中，該閑置信號的相位與該時鐘使能信號的相位相反；及第二反相器，其用于使與非門的輸出信號反相，且將該經(jīng)反相的信號作為省電模式控制信號予以輸出。
17.如權(quán)利要求11的同步存儲器器件，其中該相位更新單元包括延遲線，其用于延遲該中間輸出時鐘信號的相位，且輸出經(jīng)延遲的中間輸出時鐘信號；虛設延遲線，其構(gòu)造大體上與該延遲線的構(gòu)造相同；延遲復制模型，其用于按照該存儲器器件中的時鐘信號的各延遲因子，模型化該虛設延遲線的輸出信號，且輸出反饋時鐘信號；相位比較器，其用于接收該中間輸出時鐘信號及該反饋時鐘信號，以檢測其間的相位差；及延遲控制器，其用于接收該相位比較器的輸出信號，以控制該延遲線及該虛設延遲線的相位延遲，進而輸出該DLL時鐘信號。
18.一種用于產(chǎn)生具有正常模式及省電模式的同步存儲器器件的延遲鎖定回路(DLL)時鐘的方法，其包含通過緩沖外部時鐘來產(chǎn)生第一內(nèi)部時鐘信號；通過緩沖該外部時鐘來產(chǎn)生第二內(nèi)部時鐘信號，該第二內(nèi)部時鐘的頻率不同于該第一內(nèi)部時鐘信號的頻率；根據(jù)模式控制信號選擇該第一內(nèi)部時鐘信號及該第二內(nèi)部時鐘信號中的一個；在該正常模式中，基于該第一內(nèi)部時鐘信號來執(zhí)行DLL相位更新操作；及在該省電模式中，基于該第二內(nèi)部時鐘信號來執(zhí)行DLL相位更新操作。
19.如權(quán)利要求18的方法，其中該第二內(nèi)部時鐘信號的頻率低于該第一內(nèi)部時鐘信號的頻率。
20.如權(quán)利要求19的方法，其中該模式控制信號包括展示該存儲器器件是處于正常模式還是處于省電模式中的信息。
全文摘要
本發(fā)明提供一種具有正常模式及省電模式的同步存儲器器件，其包括省電模式控制器，用于響應于時鐘使能信號而產(chǎn)生省電模式控制信號，進而確定省電模式的起始或終止。時鐘緩沖單元響應于該省電模式控制信號而緩沖外部時鐘信號，且輸出第一內(nèi)部時鐘信號及第二內(nèi)部時鐘信號。時鐘選擇單元基于該省電模式控制信號而選擇該第一內(nèi)部時鐘信號及該第二內(nèi)部時鐘信號中的一個，以將選定信號作為中間輸出時鐘信號予以輸出。相位更新單元通過使用該中間輸出時鐘信號而執(zhí)行相位更新操作，以輸出延遲鎖定回路(DLL)時鐘信號，該第一內(nèi)部時鐘信號的頻率不同于該第二內(nèi)部時鐘信號的頻率。
文檔編號G11C7/10GK1941165SQ20061010759
公開日2007年4月4日 申請日期2006年7月26日 優(yōu)先權(quán)日2005年9月29日
發(fā)明者崔勛 申請人:海力士半導體有限公司