專利名稱：用于非易失性存儲(chǔ)設(shè)備的冗余選擇器電路的制作方法
技術(shù)領(lǐng)域：
所公開的方法和系統(tǒng)涉及一種半導(dǎo)體集成電路，更具體地涉及一種具有冗佘選擇器電路的非易失性存儲(chǔ)設(shè)備。
背景技術(shù)：
存儲(chǔ)設(shè)備是能夠存儲(chǔ)并且之后檢索數(shù)據(jù)的集成電路。通常，存儲(chǔ)設(shè)備包括多個(gè)存儲(chǔ)單元，每個(gè)存儲(chǔ)單元存儲(chǔ)一個(gè)或多個(gè)數(shù)據(jù)位。遺憾的是，存儲(chǔ)單元可能由于一些原因而具有缺陷，所述原因例如不穩(wěn)定的制造工藝或由于時(shí)間的流逝而導(dǎo)致的劣化。因此，給定的存儲(chǔ)設(shè)備也許不能永遠(yuǎn)正常工作和/或其可靠性可能隨時(shí)間而惡化。
然而，為了增加產(chǎn)量，已經(jīng)設(shè)計(jì)了許多方法來克服由不常見的有缺陷存儲(chǔ)單元所造成的問題，而不是完全丟棄包含此缺陷的存儲(chǔ)設(shè)備。這些方法之一是將冗余電路合并到存儲(chǔ)設(shè)備中。冗余電路通常具有多個(gè)無缺陷的存儲(chǔ)單元以便邏輯地(而不是物理地)替換已知有缺陷的存儲(chǔ)單元。在標(biāo)題為“REDUNDANCY FUSE BOXES AND REDUNDANCY REPAIRSTRUCTURES FOR SEMICONDUCTOR DEVICES”的第6,118,712號(hào)美國專利和標(biāo)題為“FUSE BOX INCLUDING MAKE-LINK AND REDUNDANTADDRESS DECODER HAVING THE SAME AND METHOD FORREPAIRING DEFECTIVE MEMORY CELL”的第6,850,450號(hào)美國專利申請(qǐng)中公開了示例性冗余電路，通過對(duì)它們的全文引用而將它們包括在此。
冗余電路經(jīng)常通過選擇性切斷熔絲電路(fuse circuit)中的熔絲來將有缺陷存儲(chǔ)單元的地址存儲(chǔ)在熔絲電路中。因此，在使用冗余電路的存儲(chǔ)設(shè)備的正常操作期間，將輸入至存儲(chǔ)設(shè)備的地址(或內(nèi)部產(chǎn)生的地址)與每個(gè)所存儲(chǔ)的有缺陷存儲(chǔ)地址相比較，并且基于比較結(jié)果，可以代替有缺陷存儲(chǔ)單元而選擇冗余存儲(chǔ)單元。
遺憾的是，當(dāng)存儲(chǔ)設(shè)備的操作速度非故意地造成選擇了有缺陷的存儲(chǔ)單元而不是功能性冗余存儲(chǔ)單元時(shí)，這種存儲(chǔ)器維修的不足就出現(xiàn)了。就是說，由于所有電子電路的固有延遲，冗余校驗(yàn)電路可能沒有及時(shí)地識(shí)別出一個(gè)地址表示一個(gè)有缺陷存儲(chǔ)單元，以及如果存儲(chǔ)設(shè)備的操作速度超過保證冗余校驗(yàn)電路的正常操作所需的必不可少的建立(set-up)時(shí)間時(shí)，可能沒有激活適合的冗余存儲(chǔ)單元。可選擇的辦法是使用較長的建立時(shí)間，從而減慢存儲(chǔ)設(shè)備的整體操作速度。因此，期望一種涉及存儲(chǔ)設(shè)備的冗余電路的新的方法和系統(tǒng)。

發(fā)明內(nèi)容
所公開的方法和系統(tǒng)的示例性實(shí)施例針對(duì)用在非易失性存儲(chǔ)設(shè)備中的冗余選擇器電路。
在一個(gè)示例性實(shí)施例中，一種用在快閃存儲(chǔ)設(shè)備中的冗余選擇器電路可以包括ROM單元陣列，其包括以行和列的矩陣布置的多個(gè)ROM單元，用于存儲(chǔ)該快閃存儲(chǔ)設(shè)備中的有缺陷的地址；ROM控制器，用于在加電時(shí)依次選擇ROM單元陣列的行；讀出放大器塊，用于從ROM控制器所選擇的ROM單元中讀出數(shù)據(jù)位，其中所述數(shù)據(jù)位表示該快閃存儲(chǔ)設(shè)備的一個(gè)或多個(gè)有缺陷的地址；鎖存塊，用于通過開關(guān)電路串行地接收由讀出放大器塊所讀出的有缺陷的地址數(shù)據(jù)位，并且隨后鎖存串行輸入的有缺陷的地址數(shù)據(jù)位；以及比較器塊，用于檢測在快閃存儲(chǔ)設(shè)備的正常操作中輸入的地址是否與存儲(chǔ)在鎖存塊中的一個(gè)或多個(gè)有缺陷的地址中的一個(gè)相匹配。
在第二示例性實(shí)施例中，一種用在非易失性存儲(chǔ)設(shè)備中的冗余選擇器電路可以包括ROM單元陣列，其包括以行和列的矩陣布置的多個(gè)ROM單元，用于存儲(chǔ)該非易失性存儲(chǔ)設(shè)備中的有缺陷的地址；ROM控制器，用于在加電時(shí)依次選擇ROM單元陣列的行；讀出放大器塊，用于從ROM控制器所選擇的ROM單元中讀出數(shù)據(jù)位，其中所述數(shù)據(jù)位表示該非易失性存儲(chǔ)設(shè)備的一個(gè)或多個(gè)有缺陷的地址；鎖存塊，用于通過開關(guān)電路依次接收由讀出放大器塊所讀出的有缺陷的地址數(shù)據(jù)位，并且隨后鎖存所輸入的有缺陷的地址數(shù)據(jù)位；以及比較器塊，用于檢測在該非易失性存儲(chǔ)設(shè)備的正常操作中輸入的地址是否與存儲(chǔ)在鎖存塊中的一個(gè)或多個(gè)有缺陷的地址中的一個(gè)相匹配。


圖1是根據(jù)本公開的非易失性存儲(chǔ)設(shè)備的方框圖。
圖2是在圖1中圖示的冗余選擇器電路的方框圖。
圖3是在圖2中圖示的鎖存塊和比較器塊的電路圖。
圖4是在圖1中圖示的復(fù)用器電路的方框圖。
具體實(shí)施例方式
下面將參照附圖，更詳細(xì)地描述所公開的方法和系統(tǒng)的各種實(shí)施例。然而，所公開的方法和系統(tǒng)可能以不同形式被實(shí)現(xiàn)并且不應(yīng)當(dāng)被理解為限于這里所述的實(shí)施例。而且，提供這些實(shí)施例，以便此公開將是徹底和完整的，并且將本公開的范圍充分傳達(dá)給本領(lǐng)域的技術(shù)人員。貫穿此說明書，相似的標(biāo)號(hào)表示相似的要素。
在圖1中圖示根據(jù)所公開的方法和系統(tǒng)的非易失性存儲(chǔ)設(shè)備100。在描述該非易失性存儲(chǔ)設(shè)備100之前，要注意的是，該非易失性存儲(chǔ)設(shè)備100可以存儲(chǔ)諸如引導(dǎo)碼之類的數(shù)據(jù)，并且支持用于在加電時(shí)輸出引導(dǎo)碼數(shù)據(jù)至外部設(shè)備的引導(dǎo)加載功能。
參照?qǐng)D1，該非易失性存儲(chǔ)設(shè)備100包括主單元陣列1100、冗余單元陣列1200、行選擇器電路1300、頁緩沖器電路1400、地址生成器電路1500、內(nèi)部時(shí)鐘生成器電路1600、列選擇器電路1700、冗余選擇器電路1800、復(fù)用器電路1900和輸入/輸出電路(I/O電路)2000。主單元陣列1100和冗余單元陣列1200共同構(gòu)成存儲(chǔ)單元陣列。
主單元陣列1100包括以行(即，字線)和列(即，位線)的矩陣布置的存儲(chǔ)單元。類似地，冗余單元陣列1200包括以行(即，字線)和列(即，位線)的矩陣布置的存儲(chǔ)單元。在下文中，將主單元陣列1100的存儲(chǔ)單元稱為“主存儲(chǔ)單元”，并且將冗余單元陣列1200的存儲(chǔ)單元稱為“冗余存儲(chǔ)單元”。
冗余單元陣列1200的行電連接于主單元陣列1100的行。當(dāng)選擇特定行時(shí)，所選擇的行的單元包括陣列1100和1200二者的存儲(chǔ)單元。然而，要注意的是，在改變行冗余架構(gòu)的情況下，可以將冗余單元陣列1200的行與主單元陣列1100的行電子地隔離。
返回至圖1，當(dāng)主單元陣列1100的某些存儲(chǔ)單元被確定為有缺陷時(shí)，可以用冗余單元陣列1200的冗余存儲(chǔ)單元來替換這些有缺陷存儲(chǔ)單元。為了實(shí)現(xiàn)此功能，可以在冗余選擇器電路1800中存儲(chǔ)/編程涉及存儲(chǔ)單元的每個(gè)有缺陷列的列地址，即“有缺陷的列地址”。
在操作期間，列選擇器電路1300可以響應(yīng)于外部的行地址Ar選擇存儲(chǔ)單元陣列1100和1200的行中的一個(gè)，并且使用字線電壓驅(qū)動(dòng)所選擇的行。然后在讀取操作期間，頁緩沖器電路1400可以從行選擇器電路1300所選擇的行/字線的單元(包括主存儲(chǔ)單元和冗余存儲(chǔ)單元)中讀取數(shù)據(jù)，并且在編程/寫入操作期間使用位線偏置電壓(例如，電源電壓或地電壓)來驅(qū)動(dòng)存儲(chǔ)單元陣列的列/位線。在只有一行構(gòu)成一頁的情況下，頁緩沖器電路1400可以包括每個(gè)對(duì)應(yīng)于存儲(chǔ)單元陣列的列的多個(gè)頁緩沖器。
接下來，內(nèi)部時(shí)鐘生成器電路1600可以響應(yīng)于控制信號(hào)nRE和nWE產(chǎn)生內(nèi)部時(shí)鐘信號(hào)ICLK。例如，當(dāng)需要編程/寫入操作時(shí)，內(nèi)部時(shí)鐘生成器電路1600可以產(chǎn)生與控制信號(hào)nWE同步的信號(hào)ICLK；另外，對(duì)于讀取操作，可以產(chǎn)生信號(hào)ICLK并且使其與控制信號(hào)nRE同步。
同時(shí)，地址生成器電路1500可以接收列地址Ac，然后與內(nèi)部時(shí)鐘生成器電路1600所提供的內(nèi)部時(shí)鐘信號(hào)ICLK同步地生成內(nèi)部列地址CA。
然后，列生成器電路1700可以響應(yīng)于地址生成器電路1500所提供的列地址CA選擇頁緩沖器電路1400所提供的頁緩沖器。例如，列生成器電路1700可以選擇對(duì)應(yīng)于主單元陣列1100的頁緩沖器的一部分和對(duì)應(yīng)于冗余單元陣列1200的頁緩沖器的一部分。
如上所述，冗余選擇器電路1800可以被配置為存儲(chǔ)關(guān)于主單元陣列1100的有缺陷的列的一個(gè)或多個(gè)有缺陷的列地址一大概在正常操作之前。在此配置之后，冗余選擇器電路1800可以接收地址生成器電路1500所提供的列地址，并且檢測所接收的列地址是否與所存儲(chǔ)的有缺陷的列地址中的一個(gè)匹配。當(dāng)所接收的列地址與所存儲(chǔ)的有缺陷的列地址中的一個(gè)匹配時(shí)，冗余選擇器電路1800可以激活輸入/輸出選擇信號(hào)IOSLTx(x＝0-i)中的一個(gè)。
接下來，復(fù)用器電路1900可以從所選擇的主單元陣列1100的頁緩沖器中接收數(shù)據(jù)位MDx(在下文中，該數(shù)據(jù)位被稱為“主數(shù)據(jù)位”)，并且從所選擇的冗余單元陣列1200的頁緩沖器(或選擇的多個(gè)頁緩沖器)中接收數(shù)據(jù)位RD(在下文中，該數(shù)據(jù)位被稱為“冗余數(shù)據(jù)位”)。然后，復(fù)用器電路1900可以選擇性地輸出充當(dāng)輸入/輸出選擇信號(hào)IOSLT0-IOSLTi的所接收的數(shù)據(jù)位MDx和RD。例如，當(dāng)輸入/輸出選擇信號(hào)IOSLT0-IOSLTi都被去激活時(shí)，復(fù)用器1900可以只輸出主數(shù)據(jù)位MDx。
在示例性實(shí)施例中，輸入/輸出選擇信號(hào)IOSLT0-IOSLTi的數(shù)目可以等于列選擇器電路1700所選擇的主數(shù)據(jù)位的數(shù)目。
如圖4所示，復(fù)用器電路1900可以包括多個(gè)復(fù)用器MUX0-MUXi，每個(gè)復(fù)用器可以由各自的輸入/輸出選擇信號(hào)IOSLT0-IOSLTi來控制，并且接收各自的主數(shù)據(jù)位MD0-MDi。單個(gè)冗余數(shù)據(jù)位RD被提供給所有復(fù)用器MUX0-MUXi。
在操作中，當(dāng)輸入/輸出選擇信號(hào)IOSLT0-IOSLTi中的一個(gè)被激活時(shí)，復(fù)用器1900可以選擇冗余數(shù)據(jù)位RD而不是主數(shù)據(jù)位MD0-MDi中的一個(gè)來充當(dāng)被激活的選擇信號(hào)IOSLT0-IOSLTi。之后，復(fù)用器電路1900可以提供除了替換特定(可能是有缺陷的)主數(shù)據(jù)位的冗余數(shù)據(jù)位之外的所有主數(shù)據(jù)位作為輸出。如圖1所示，通過復(fù)用器電路1900輸出的數(shù)據(jù)位可以通過I/O電路2000被提供至外部。
類似地，在編程/寫入操作期間，復(fù)用器電路1900可以根據(jù)是否激活了I/O選擇信號(hào)IOSLT0-IOSLTi中的一個(gè)來選擇輸入數(shù)據(jù)位之一作為冗余數(shù)據(jù)位，并且所選擇的數(shù)據(jù)位可以通過列選擇器電路1700被存儲(chǔ)在冗余單元陣列1200的頁緩沖器中。
圖2是在圖1中圖示的冗余選擇器電路的方框圖，并且圖3是在圖2中圖示的鎖存塊和比較器塊的電路圖。
參照?qǐng)D2，冗余選擇器電路1800包括用于存儲(chǔ)有缺陷地址的ROM單元陣列1810。ROM單元陣列1810包括以行R0-Rj和列C0-Cj的矩陣的布置的多個(gè)ROM單元1811。ROM單元1811中的每個(gè)包括一個(gè)NMOS晶體管TR和一個(gè)熔絲F，以便根據(jù)各自的熔絲F是否被切斷來存儲(chǔ)邏輯“1”或“0”。對(duì)于當(dāng)前的示例，當(dāng)熔絲F被切斷時(shí)，連接至ROM單元的列被保持在預(yù)充電的電平(邏輯高電平)上；當(dāng)熔絲F沒有被切斷時(shí)，連接至ROM單元的列被接地。
為了方便描述，假設(shè)根據(jù)所公開的方法和系統(tǒng)的非易失性存儲(chǔ)設(shè)備可以采用列冗余架構(gòu)。在此假設(shè)下，行R0-Ri的數(shù)目等于列的數(shù)目，使得可以使用冗余單元陣列1200替換主單元陣列1100的有缺陷的列。PMOS晶體管1812耦接在每列的一端和電源電壓之間。ROM控制塊1812所控制的PMOS晶體管1812可以對(duì)列C0-Cj預(yù)充電。
在加電操作中，ROM控制塊1812可以使PMOS晶體管1812激活預(yù)定的時(shí)間以便使用電源電壓對(duì)列C0-Cj預(yù)充電。在對(duì)列C0-Cj預(yù)充電之后，ROM控制塊1812可以控制ROM單元陣列1810以便依次選擇行R0-Rj。每當(dāng)選擇了行R0-Rj中的每一個(gè)時(shí)，ROM控制塊1812就能夠控制讀出放大器塊1814以便讀出列R0-Rj的電壓電平。注意，當(dāng)選擇行時(shí)所讀出的值指示各自的列地址。接下來，當(dāng)每行被選擇到鎖存塊1818時(shí)，ROM控制塊1812可以控制開關(guān)塊1816來傳送從讀出放大器塊1814輸出的數(shù)據(jù)位(即，有缺陷的地址)。隨后，鎖存塊1818可以使用多個(gè)鎖存電路1818_0-1818_i鎖存通過開關(guān)塊1816傳送的數(shù)據(jù)位(表示一個(gè)或多個(gè)有缺陷的地址)。
注意，在相應(yīng)實(shí)施例中，鎖存電路1818_0-1818_i的數(shù)目可以等于ROM單元陣列1810的行R0-Rj的數(shù)目。還要注意，當(dāng)選擇行R0時(shí)，第一鎖存電路1818_0可以鎖存通過開關(guān)塊1816傳送的第一組數(shù)據(jù)位(即，第一有缺陷地址)，而當(dāng)選擇行R1時(shí)，第二鎖存電路1810_1可以鎖存通過開關(guān)塊1816傳送的第二組數(shù)據(jù)位(即，第二有缺陷地址)，等等。因此，當(dāng)依次選擇了每行時(shí)，可以將有缺陷的地址依次存儲(chǔ)在鎖存塊1818中(通過并行或串行傳送)。
通過在正常操作之前傳送有缺陷的地址信息至鎖存塊1818，減少了在加電之后的存儲(chǔ)器訪問時(shí)讀取有缺陷的列地址所需的時(shí)間。因此，冗余選擇器電路1800可以防止由于操作速度的增加而導(dǎo)致的讀取/編程錯(cuò)誤，并且增強(qiáng)了本公開的非易失性存儲(chǔ)設(shè)備的可靠性。
利用地址塊1818中的適當(dāng)?shù)挠腥毕莸牡刂窋?shù)據(jù)，比較器塊1820可以檢測一地址(每當(dāng)從列地址生成器電路1500輸入列地址CA時(shí)輸入該地址)是否與鎖存塊1818中存儲(chǔ)的地址之一匹配。比較器塊1820可以根據(jù)檢測結(jié)果激活輸入/輸出選擇信號(hào)(I/O選擇信號(hào))IOSLT0-IOSLTi之一。如圖2所示，比較器塊1820包括多個(gè)比較器1820_0-1820_i，并且如圖3所示，每個(gè)比較器1820_0-1820_i可以包括XNOR門、觸發(fā)器和AND門。XNOR門分別對(duì)應(yīng)于鎖存電路1818_0的鎖存器LAT0-LATi。
在操作中，XNOR門的每個(gè)可以接收各自的地址位以及有缺陷地址鎖存器的對(duì)應(yīng)位，并且比較所接收的位是否相互匹配。通過與內(nèi)部時(shí)鐘信號(hào)ICLK同步操作的觸發(fā)器提供比較的結(jié)果作為AND門的輸入。只有當(dāng)所有輸入值相互匹配時(shí)，AND門才激活對(duì)應(yīng)的I/O選擇信號(hào)IOSLT0。
如上所述，可以隨意地通過串行傳送將保存在ROM單元陣列1810中的有缺陷的地址傳送(在最初的引導(dǎo)加載周期期間)至鎖存塊1818。在引導(dǎo)加載周期之后，可以將在正常讀取/編程操作期間輸入的地址與存儲(chǔ)在鎖存塊1818中的有缺陷地址相比較。因此，無論存儲(chǔ)設(shè)備的操作速度如何，用冗余數(shù)據(jù)單元替換有缺陷數(shù)據(jù)單元都可以平滑地進(jìn)行。
現(xiàn)在將在以下詳細(xì)描述根據(jù)所公開的方法和系統(tǒng)的非易失性存儲(chǔ)設(shè)備的操作。為了方便描述，假設(shè)主題非易失性存儲(chǔ)設(shè)備具有列冗余架構(gòu)。但是，對(duì)于本領(lǐng)域的技術(shù)人員來說，顯然該非易失性存儲(chǔ)設(shè)備可以類似地采用行冗余架構(gòu)。
在正常操作之前，主題非易失性存儲(chǔ)設(shè)備1000，可以在晶片級(jí)別上測試該非易失性存儲(chǔ)設(shè)備1000以便檢測在主單元陣列1100中是否存在有缺陷的單元。當(dāng)在主單元陣列1100中存在有缺陷的單元時(shí)，有關(guān)有缺陷單元的列地址被編程到冗余選擇器電路1800——隨意地通過選擇性地切斷包括在冗余選擇器電路1800中的ROM單元陣列1810的熔絲。
當(dāng)最初向非易失性存儲(chǔ)設(shè)備1000供電時(shí)，可以向外部設(shè)備輸出存儲(chǔ)在非易失性存儲(chǔ)設(shè)備1000中的引導(dǎo)碼。同時(shí)，ROM單元控制塊1812可以控制ROM單元陣列1810和讀出放大器塊1814，以便讀取存儲(chǔ)在ROM單元陣列1810中的有缺陷的地址。
更具體來說，ROM單元控制塊1812可以將PMOS晶體管1812激活預(yù)定的時(shí)間以便使用電源電壓對(duì)列C0-Cj預(yù)充電。在對(duì)列C0-Cj預(yù)充電之后，ROM單元控制塊1812可以控制ROM單元陣列1810依次選擇行C0-Cj。然后，每當(dāng)選擇了行R0-Rj中的每個(gè)時(shí)，ROM控制塊1812可以控制讀出放大器塊1814讀出列C0-Cj的電壓電平，并且可以將所得到的讀出位(其可以表示有缺陷的地址)發(fā)送至開關(guān)塊1816。
隨后，開關(guān)塊1816(其可以由ROM控制塊1812控制)可以依次傳送所讀出的數(shù)據(jù)位至鎖存塊1818，鎖存塊1818進(jìn)而可以鎖存所傳送的數(shù)據(jù)位以便提供一個(gè)或多個(gè)有缺陷的地址以供以后比較。
接著，可以進(jìn)行正常的讀取和編程/寫入操作。
在進(jìn)行讀取操作的情況下，頁緩沖器電路1400可以讀取/接收存儲(chǔ)在所選擇的行的主存儲(chǔ)單元和冗余存儲(chǔ)單元中的數(shù)據(jù)。一旦頁緩沖器電路1400接收了該數(shù)據(jù)，就可以通過列選擇器電路1700、復(fù)用器電路1900和I/O電路2000傳送所接收的數(shù)據(jù)。
在讀取操作期間，地址生成器電路1500可以接收隨讀取命令一起輸入的列地址。接著，可以使該列地址輸入與內(nèi)部時(shí)鐘信號(hào)ICLK同步以便依次生成內(nèi)部列地址。然后冗余選擇器電路1800可以檢測在內(nèi)部時(shí)鐘信號(hào)ICLK的每個(gè)周期從地址生成電路1500生成的內(nèi)部列地址是否表示有缺陷的列地址。就是說，比較器塊1820可以檢測所輸入的內(nèi)部列地址CA是否與在加電時(shí)加載在鎖存塊1818上的列地址中的一個(gè)匹配。
如果不匹配，則I/O選擇信號(hào)IOSLT0-IOSLTi保持在非激活的狀態(tài)，并且可以將所有列選擇器電路1700所選擇的主數(shù)據(jù)位通過復(fù)用器電路1900傳送至I/O電路2000。
另一方面，如果匹配，則比較器塊1820可以激活I(lǐng)/O選擇信號(hào)IOSLT0-IOSLTi中的一個(gè)，其進(jìn)而可以使復(fù)用器電路1900用冗余數(shù)據(jù)位替換(可能有缺陷的)主數(shù)據(jù)，并且主數(shù)據(jù)位和替換數(shù)據(jù)位的組合被發(fā)送至I/O電路2000。
如前所述，可以將在加電時(shí)從ROM單元陣列1810讀出的有缺陷的地址存儲(chǔ)在鎖存塊1818中。在加電之后，將正常讀取/編程操作中輸入的地址與存儲(chǔ)在鎖存塊1818中的有缺陷的地址相比較。因此，無論存儲(chǔ)設(shè)備的操作速度如何，都可以平滑地進(jìn)行將有缺陷的一個(gè)I/O數(shù)據(jù)位轉(zhuǎn)換成冗余數(shù)據(jù)位的操作。
盡管已經(jīng)結(jié)合在附圖中圖示的所公開的方法和系統(tǒng)的實(shí)施例描述了所公開的方法和系統(tǒng)，但是其不限于此。本領(lǐng)域的技術(shù)人員將清楚，在不背離此公開的范圍和精神的情況下，可以對(duì)其進(jìn)行各種替換、修改和改變。
權(quán)利要求
1.一種用在快閃存儲(chǔ)設(shè)備中的冗余選擇器電路，該冗余選擇器電路包括ROM單元陣列，其包括以行和列的矩陣布置的多個(gè)ROM單元，用于存儲(chǔ)該快閃存儲(chǔ)設(shè)備中的有缺陷的地址；ROM控制器，用于在加電時(shí)依次選擇ROM單元陣列的行；讀出放大器塊，用于從ROM控制器所選擇的ROM單元中讀出數(shù)據(jù)位，其中所述數(shù)據(jù)位表示該快閃存儲(chǔ)設(shè)備的一個(gè)或多個(gè)有缺陷的地址；鎖存塊，用于通過開關(guān)電路串行地接收由讀出放大器塊所讀出的有缺陷的地址數(shù)據(jù)位，并且隨后鎖存串行輸入的有缺陷的地址數(shù)據(jù)位；以及比較器塊，用于檢測在快閃存儲(chǔ)設(shè)備的正常操作中輸入的地址是否與存儲(chǔ)在鎖存塊中的一個(gè)或多個(gè)有缺陷的地址中的一個(gè)相匹配。
2.如權(quán)利要求1所述的冗余選擇器電路，其中，所述ROM單元陣列的行的數(shù)目等于提供給該快閃存儲(chǔ)設(shè)備的冗余列的數(shù)目。
3.如權(quán)利要求2所述的冗余選擇器電路，其中，所述ROM單元陣列的列的數(shù)目等于用于尋址有缺陷的列的地址的位的數(shù)目。
4.如權(quán)利要求1所述的冗余選擇器電路，其中，所述ROM單元中的每個(gè)包括熔絲；具有連接至對(duì)應(yīng)行的柵極的晶體管；連接至對(duì)應(yīng)列的漏極；和通過熔絲接地的源極。
5.如權(quán)利要求1所述的冗余選擇器電路，其中，所述ROM單元陣列還包括耦接在每個(gè)相應(yīng)列的一端和電源電壓之間的PMOS晶體管，該P(yáng)MOS晶體管由ROM控制器控制以便在加電時(shí)對(duì)所述列進(jìn)行預(yù)充電。
6.一種用在非易失性存儲(chǔ)設(shè)備中的冗余選擇器電路，該冗余選擇器電路包括ROM單元陣列，其包括以行和列的矩陣布置的多個(gè)ROM單元，用于存儲(chǔ)該非易失性存儲(chǔ)設(shè)備中的有缺陷的地址；ROM控制器，用于在加電時(shí)依次選擇ROM單元陣列的行；讀出放大器塊，用于從ROM控制器所選擇的ROM單元中讀出數(shù)據(jù)位，其中所述數(shù)據(jù)位表示該非易失性存儲(chǔ)設(shè)備的一個(gè)或多個(gè)有缺陷的地址；鎖存塊，用于通過開關(guān)電路接收由讀出放大器塊所讀出的有缺陷的地址數(shù)據(jù)位，并且隨后鎖存所輸入的有缺陷的地址數(shù)據(jù)位；以及比較器塊，用于檢測在該非易失性存儲(chǔ)設(shè)備的正常操作中輸入的地址是否與存儲(chǔ)在鎖存塊中的一個(gè)或多個(gè)有缺陷的地址中的一個(gè)相匹配。
7.如權(quán)利要求6所述冗余選擇器電路，其中，隨著依次選擇了行，通過串行傳送方式將ROM單元陣列的有缺陷地址經(jīng)讀出放大器塊傳送至鎖存塊。
全文摘要
本發(fā)明公開了一種用在非易失性存儲(chǔ)設(shè)備中的冗余選擇器電路，該冗余選擇器電路包括ROM單元陣列，其中存儲(chǔ)了有缺陷的地址，其包括以行和列的矩陣布置的多個(gè)ROM單元；ROM控制器，用于在加電時(shí)依次選擇ROM單元陣列的行；讀出放大器塊，用于從根據(jù)ROM控制器的控制依次選擇的相應(yīng)行的ROM單元中讀出和放大數(shù)據(jù)位；鎖存塊，用于通過開關(guān)電路接收由讀出放大器塊所讀出的數(shù)據(jù)位，并且鎖存所輸入的數(shù)據(jù)位作為有缺陷的地址；以及比較器塊，用于檢測在正常操作中輸入的地址是否與存儲(chǔ)在鎖存塊中的一個(gè)有缺陷的地址匹配。隨著依次選擇了行，通過串行傳送方式將ROM單元陣列的有缺陷地址經(jīng)讀出放大器塊傳送至鎖存塊。
文檔編號(hào)G11C29/00GK1901093SQ20061010802
公開日2007年1月24日 申請(qǐng)日期2006年7月24日 優(yōu)先權(quán)日2005年7月22日
發(fā)明者李裕相, 黃相元 申請(qǐng)人:三星電子株式會(huì)社