專利名稱：半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及一種半導(dǎo)體存儲(chǔ)器件。更具體地，本發(fā)明涉及一種包括配置來延遲輸入信號(hào)、以產(chǎn)生延遲信號(hào)的延遲電路的半導(dǎo)體存儲(chǔ)器件。
背景技術(shù)：
JP-A 2000-243085公開了一種包括延遲電路的半導(dǎo)體存儲(chǔ)器件，其中該延遲電路適于將行地址選通信號(hào)延遲特定的延遲時(shí)間，以產(chǎn)生鎖存使能信號(hào)。通過電壓的改變縮短或延長(zhǎng)延遲時(shí)間。所公開的半導(dǎo)體存儲(chǔ)器件防止縮短的延遲時(shí)間的產(chǎn)生。延長(zhǎng)的延遲時(shí)間仍然存在。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種用于產(chǎn)生延遲了延遲時(shí)間的延遲信號(hào)的半導(dǎo)體存儲(chǔ)器件，其比已公開技術(shù)更加高度穩(wěn)定。
根據(jù)本發(fā)明的方案，提供一種半導(dǎo)體存儲(chǔ)器件，被配置來根據(jù)具有時(shí)鐘周期的時(shí)鐘信號(hào)，延遲輸入信號(hào)。所述半導(dǎo)體存儲(chǔ)器件包括參考信號(hào)發(fā)生器和延遲電路。配置參考信號(hào)發(fā)生器，以根據(jù)時(shí)鐘信號(hào)產(chǎn)生參考信號(hào)。參考信號(hào)指示代表時(shí)鐘周期的參考延遲時(shí)間。配置延遲電路，以根據(jù)參考信號(hào)，將輸入信號(hào)延遲延遲時(shí)間，產(chǎn)生延遲信號(hào)。通過用正整數(shù)乘以參考延遲時(shí)間，可獲得延遲時(shí)間。
本發(fā)明的這些和其它目的、特征和優(yōu)點(diǎn)將在閱讀以下結(jié)合附圖的詳細(xì)描述中變得更加明顯。


圖1是本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器件的方框圖；
圖2是圖1的參考信號(hào)發(fā)生器的方框圖；圖3是圖2的時(shí)鐘延遲元件的邏輯電路圖；圖4是圖1的延遲電路的方框圖；圖5是圖4的延遲單元的方框圖；圖6是圖5的信號(hào)延遲元件的邏輯電路圖；圖7是示出讀等待時(shí)間(CL)與參考延遲時(shí)間的重復(fù)個(gè)數(shù)之間關(guān)系的表；以及圖8是示出半導(dǎo)體存儲(chǔ)器件規(guī)格與延遲電路配置之間關(guān)系的表。
具體實(shí)施例方式
參考圖1，本發(fā)明的該實(shí)施例的半導(dǎo)體存儲(chǔ)器件1是雙倍數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DDR-SDRAM)。半導(dǎo)體存儲(chǔ)器件1包括存儲(chǔ)單元陣列10、模式解碼器11、模式寄存器12、控制邏輯13、行地址鎖存電路14、行控制電路15、行解碼器(Row-DEC)16、參考信號(hào)發(fā)生器17、延遲電路18、讀出放大器(S.A.)19、列地址鎖存電路20、列控制電路21、列解碼器(Column-DEC)22、主放大器(MAMP)23、輸入/輸出(I/O)寄存器(FIFO)24、I/O驅(qū)動(dòng)器25、延遲鎖定環(huán)(DLL)26、時(shí)鐘(CK)輸入端子100、多個(gè)命令輸入端子101、多個(gè)地址輸入端子102和多個(gè)數(shù)據(jù)I/O端子103。
存儲(chǔ)單元陣列10包括多個(gè)存儲(chǔ)單元、多根字線(WL)和多對(duì)互補(bǔ)位線(BL)。將存儲(chǔ)單元排列成矩陣，以由字線選擇?；パa(bǔ)位線傳輸所選存儲(chǔ)單元中存儲(chǔ)的信號(hào)。
模式解碼器11與從時(shí)鐘輸入端子100輸入的時(shí)鐘信號(hào)同步地在命令輸入端子101接收多種信號(hào)，例如行地址選通(/RAS)信號(hào)、列地址選通(/CAS)信號(hào)、寫使能(/WE)信號(hào)和芯片選擇(/CS)信號(hào)。模式解碼器11根據(jù)在命令輸入端子101接收的信號(hào)，產(chǎn)生多種命令，例如讀(READ)命令、寫(WRIT)命令、有效(active)(ACT)命令、模式寄存器設(shè)置(MRS)命令和刷新(REF)命令。
模式解碼器11在接收到ACT命令后經(jīng)過時(shí)鐘信號(hào)的一個(gè)時(shí)鐘周期時(shí)，接收要被解碼為READ命令的信號(hào)。在接收到ACT命令之后經(jīng)過tRCD時(shí)，斷言(assert)READ命令。當(dāng)斷言了READ命令時(shí)，模式解碼器11輸出READ命令。本實(shí)施例的時(shí)間段tRCD等于讀等待時(shí)間(CL)。CL示出在斷言了READ命令之后，在數(shù)據(jù)I/O端子103上輸出存儲(chǔ)單元中存儲(chǔ)的信號(hào)之前，應(yīng)該經(jīng)過多少個(gè)時(shí)鐘周期。在本實(shí)施例的半導(dǎo)體存儲(chǔ)器1中設(shè)置CL，以確定斷言READ命令的定時(shí)，而無需接收tRCD值。
模式寄存器12在從模式解碼器11接收到MRS命令時(shí)，在地址輸入端子102接收信號(hào)。
控制邏輯13對(duì)模式寄存器12中鎖存的信號(hào)進(jìn)行解碼。解碼信號(hào)包括CL。
行地址鎖存電路14響應(yīng)ACT命令，在地址輸入端子102接收包括行地址的信號(hào)。
行控制電路15在行地址鎖存電路14處接收行地址，并向行解碼器16輸出行地址。行控制電路15響應(yīng)REF命令，產(chǎn)生刷新行地址。
行解碼器16激活與行地址相對(duì)應(yīng)的字線。與激活的字線相連的存儲(chǔ)單元向?qū)?yīng)的位線輸出存儲(chǔ)單元中存儲(chǔ)的信號(hào)。
參考信號(hào)發(fā)生器17從時(shí)鐘輸入端子100接收時(shí)鐘信號(hào)，并從模式解碼器10接收REF命令。在本實(shí)施例中，參考信號(hào)發(fā)生器17響應(yīng)REF命令，產(chǎn)生參考信號(hào)。參考信號(hào)傳輸代表時(shí)鐘信號(hào)的時(shí)鐘周期的參考延遲時(shí)間。參考延遲時(shí)間包括公共偏移(common offset)延遲時(shí)間、以及一個(gè)和多個(gè)單位延遲時(shí)間。參考延遲時(shí)間不一定與時(shí)鐘周期完全相等。
延遲電路18接收來自參考信號(hào)發(fā)生器17的參考信號(hào)、以及來自模式解碼器11的ACT命令。延遲電路18將ACT命令延遲了延遲時(shí)間，以產(chǎn)生讀出放大器使能(SAE)信號(hào)。通過用正整數(shù)乘以參考延遲時(shí)間，可獲得延遲時(shí)間。
讀出放大器19對(duì)互補(bǔ)位線上的信號(hào)進(jìn)行放大。半導(dǎo)體存儲(chǔ)器件還包括多根I/O線、以及配置來分別連接互補(bǔ)位線與I/O線的多個(gè)列開關(guān)(YS)。在激活列開關(guān)之前，SAE信號(hào)激活讀出放大器19，以在將存儲(chǔ)單元的信號(hào)足夠地傳送到互補(bǔ)位線之后，放大互補(bǔ)位線上的信號(hào)。考慮到從在模式解碼器11處輸入ACT命令到在延遲電路18處輸入ACT命令的時(shí)間段，延遲電路18產(chǎn)生SAE信號(hào)。此外，考慮到延遲電路18的延遲時(shí)間、以及從在延遲電路18處輸出SAE命令到激活讀出放大器19的時(shí)間段，產(chǎn)生SAE信號(hào)。
當(dāng)從模式解碼器11輸入READ命令和WRIT命令時(shí)，列地址鎖存電路20從地址輸入端子102接收包括列地址的信號(hào)。
列控制電路21接收來自列地址鎖存電路20的列地址和來自控制邏輯13的CL。列控制電路21向列解碼器22輸出列地址，以在由CL指示的定時(shí)，在數(shù)據(jù)I/O端子103上輸出由列地址指示的互補(bǔ)位線上的放大信號(hào)。
列解碼器22根據(jù)列地址，選擇列開關(guān)，從而將互補(bǔ)位線上的信號(hào)傳送到I/O線。
MAMP 23放大I/O線上的信號(hào)。FIFO 24對(duì)MAMP 23放大的信號(hào)進(jìn)行緩沖，并輸出緩沖信號(hào)。I/O驅(qū)動(dòng)器25向數(shù)據(jù)I/O端子103輸出緩沖信號(hào)。配置DLL 26，以調(diào)整信號(hào)輸出的定時(shí)。
參考圖2，參考信號(hào)發(fā)生器17包括延遲時(shí)鐘信號(hào)發(fā)生器30、信號(hào)比較器31、編碼器32和延遲時(shí)間寄存器33。
延遲時(shí)鐘信號(hào)發(fā)生器30包括被配置來分別產(chǎn)生第零到第十五延遲時(shí)鐘信號(hào)的第零到第十五時(shí)鐘延遲元件300到315。本實(shí)施例的第零到第十五時(shí)鐘延遲元件300到315的每一個(gè)具有與其它元件相同的結(jié)構(gòu)。第零時(shí)鐘延遲元件300將時(shí)鐘信號(hào)延遲單位延遲時(shí)間，以產(chǎn)生第零延遲時(shí)鐘信號(hào)。第N1時(shí)鐘延遲元件將第N1-1延遲時(shí)鐘信號(hào)延遲單位延遲時(shí)間，以產(chǎn)生第N1延遲時(shí)鐘信號(hào)，其中N1是從1到15的整數(shù)。將第零到第十五延遲時(shí)鐘信號(hào)進(jìn)一步延遲公共偏移延遲時(shí)間。
信號(hào)比較器31包括第零到第十五比較器電路320到335。本實(shí)施例的第零到第十五比較器電路320到335的每一個(gè)具有與其它電路相同的結(jié)構(gòu)。第零到第十五比較器電路320到335分別將第零到第十五延遲時(shí)鐘信號(hào)與時(shí)鐘信號(hào)比較，以分別檢測(cè)第零到第十五延遲時(shí)鐘信號(hào)是否與時(shí)鐘周期近似相等。
圖3示出本實(shí)施例的第零時(shí)鐘延遲元件300和第零比較器電路320。第零時(shí)鐘延遲元件300包括第一到第五與非(NAND)電路341到345。第一與非電路341接收STOPIN信號(hào)和SIN信號(hào)。第一與非電路341接收REF命令，作為STOPIN信號(hào)，并且接收時(shí)鐘信號(hào)，作為SIN信號(hào)。第一到第四與非電路341到344將時(shí)鐘信號(hào)延遲單位延遲時(shí)間，并將其輸出，作為SOUT信號(hào)。第N2時(shí)鐘延遲元件的SOUT信號(hào)是第(N2+1)時(shí)鐘延遲元件的SIN信號(hào)，其中N2是從1到14的整數(shù)。當(dāng)?shù)诹銜r(shí)鐘延遲元件300接收到高電平的REF命令時(shí)，激活延遲電路30。當(dāng)?shù)诹銜r(shí)鐘延遲元件300未接收到REF命令或作為STOPIN信號(hào)的低電平信號(hào)時(shí)，不激活延遲電路30。配置第五與非電路345，以調(diào)整單位延遲時(shí)間。
參考圖3，第零比較器電路320包括第六到第八與非電路346到348和非(NOT)電路349。第六與非電路346將第零延遲時(shí)鐘信號(hào)延遲公共偏移延遲時(shí)鐘，然后第七與非電路347將其與時(shí)鐘信號(hào)相比較。
第N3比較器電路接收由第六與非電路346進(jìn)一步延遲的第N3延遲時(shí)鐘信號(hào)。第N3比較器電路還接收時(shí)鐘信號(hào)和EDGIN信號(hào)，并輸出EDGOUT信號(hào)和DETECT信號(hào)。第N3比較器電路的EDGOUT信號(hào)輸入第(N3+1)比較器電路，作為EDGIN信號(hào)，其中是N3從0到14的整數(shù)。第零比較器電路的EDGIN信號(hào)在產(chǎn)生參考信號(hào)期間，處于高電平。
時(shí)鐘信號(hào)包括第一上升沿和第二上升沿。通過延遲第一上升沿，產(chǎn)生第零到第十五延遲時(shí)鐘信號(hào)的上升沿。第二上升沿出現(xiàn)在第一上升沿之后。
如果由第六與非電路346進(jìn)一步延遲的第N4延遲時(shí)鐘信號(hào)的上升沿(下稱延遲上升沿)早于第二上升沿而上升，并且延遲上升沿與第二上升沿之差是半個(gè)時(shí)鐘周期或更多，則將EDGOUT信號(hào)設(shè)為低電平，其中N4是從0到15的整數(shù)。如果延遲上升沿早于第二上升沿而上升，并且延遲上升沿與第二上升沿之差少于半個(gè)時(shí)鐘周期，則將EDGOUT信號(hào)設(shè)為高電平。如果延遲上升沿遲于第二上升沿而上升，并且延遲上升沿與第二上升沿之差少于半個(gè)時(shí)鐘周期，則將EDGOUT信號(hào)設(shè)為低電平。
只有當(dāng)EDGIN信號(hào)處于高電平，并且EDGOUT處于低電平時(shí)，第八與非電路348和非電路349才將DETECT信號(hào)設(shè)為低電平。因此，只有當(dāng)?shù)贜5延遲信號(hào)的延遲上升沿遲于第二上升沿而上升，并且第(N5-1)延遲信號(hào)的延遲上升沿早于第二上升沿而上升時(shí)，才將DETECT信號(hào)設(shè)為低電平，因此，N5是形成代表時(shí)鐘周期的參考延遲時(shí)間所需的單位延遲時(shí)間的特定個(gè)數(shù)。
由第零到第十五比較器電路320到335產(chǎn)生的DETECT信號(hào)形成16位的參考信號(hào)。參考信號(hào)指示形成代表時(shí)鐘周期的參考延遲時(shí)間所需的單位延遲時(shí)間的特定個(gè)數(shù)。參考延遲時(shí)間是公共偏移延遲時(shí)間與一個(gè)或多個(gè)單位延遲時(shí)間之和。編碼器32對(duì)參考信號(hào)編碼，并產(chǎn)生4位的編碼參考信號(hào)。
延遲時(shí)間寄存器33存儲(chǔ)編碼參考信號(hào)。
參考圖4，延遲電路18包括解碼器40、第零到第五延遲單元41到46、第零到第五選擇器47到52、以及選擇器控制器53。
解碼器40對(duì)存儲(chǔ)在參考信號(hào)發(fā)生器17的延遲電路寄存器33中的編碼參考信號(hào)進(jìn)行解碼。
第零到第五延遲單元41到46的每一個(gè)具有與其它單元相同的結(jié)構(gòu)。第零到第五延遲單元41到46分別接收第零到第五輸入信號(hào)，以及來自解碼器40的解碼參考信號(hào)。第一到第六延遲單元41到46分別輸出通過將第零到第五輸入信號(hào)延遲由參考信號(hào)指示的參考延遲時(shí)間而產(chǎn)生的第零到第五延遲信號(hào)。
參考圖5，第N6延遲單元包括第零到第十五信號(hào)延遲元件416到431，其中N6是從0到5的整數(shù)。
參考圖6，第N7信號(hào)延遲元件包括第九到第十三與非電路439到443，其中N7是從0到15的整數(shù)。第N7信號(hào)延遲元件接收STOPIN信號(hào)、SIN信號(hào)、SEL信號(hào)和RIN信號(hào)，并輸出SOUT信號(hào)、STOPOUT信號(hào)和ROUT信號(hào)。
第零信號(hào)延遲元件416的SIN信號(hào)是第N6延遲單元的第N6輸入信號(hào)。第N8信號(hào)延遲元件的SIN信號(hào)是第(N8-1)信號(hào)延遲元件的SOUT信號(hào)，其中N8是從1到15的整數(shù)。第九到第十與非電路439到440串聯(lián)，并將SIN延遲，以產(chǎn)生SOUT信號(hào)。
將解碼參考信號(hào)劃分為要輸入第零到第十五信號(hào)延遲元件416到431中的SEL信號(hào)。如果參考信號(hào)指示形成參考延遲時(shí)間所需的單位延遲時(shí)間的特定個(gè)數(shù)是N9，則將要輸入到第(N9-1)信號(hào)延遲元件中的SEL信號(hào)設(shè)為高電平，其余的SEL信號(hào)設(shè)為低電平。只有當(dāng)SEL信號(hào)為高時(shí)，第十三與非電路443才向第十一與非電路441傳送SOUT信號(hào)。如果SEL信號(hào)為低，則第十三與非電路443將第十一與非電路441與第十與非電路440分離。
要從第N10延遲單元的第零信號(hào)延遲元件416輸出的ROUT信號(hào)是N10延遲信號(hào)，其中N10是從0到14的整數(shù)。第N11信號(hào)延遲元件的RIN信號(hào)是第(N11+1)信號(hào)延遲元件的ROUT信號(hào)，其中N11是從0到14的整數(shù)。第十一和第十二與非電路441和442串聯(lián)。如果第十三與非電路443將第十一與非電路441與第十與非電路440分離，則第十一和第十二與非電路441和442將RIN信號(hào)延遲，以產(chǎn)生ROUT信號(hào)。如果第十三與非電路443向第十一與非電路441傳送SOUT信號(hào)，則第十一和第十二與非電路441和442將SOUT信號(hào)延遲，以產(chǎn)生ROUT信號(hào)。
第九到第十二與非電路439到442總共將信號(hào)延遲單位延遲時(shí)間。第十三與非電路443將信號(hào)延遲公共偏移延遲時(shí)間。
第N12信號(hào)延遲元件的STOPIN信號(hào)是第(N12-2)信號(hào)延遲元件的STOPOUT信號(hào)，其中N12是從2到15的整數(shù)。第零和第一信號(hào)延遲元件的STOPIN信號(hào)為高。如果第N13信號(hào)延遲元件的STOPIN信號(hào)處于高電平，則激活第N13信號(hào)延遲元件，其中N13是從0到15的整數(shù)。如果第N13信號(hào)延遲元件的STOPIN信號(hào)處于低電平，則不激活第N13信號(hào)延遲元件。
當(dāng)由參考信號(hào)指示的、形成參考延遲時(shí)間所需的單位延遲時(shí)間的特定個(gè)數(shù)是N14時(shí)，第零到第(N14-1)信號(hào)延遲元件的第九到第十二與非電路439到442將輸入到第零信號(hào)延遲元件416的SIN信號(hào)延遲。第(N14-1)信號(hào)延遲元件416的第十三與非電路進(jìn)一步將第零信號(hào)延遲元件416的SIN信號(hào)延遲公共偏移延遲時(shí)間。
第零到第五選擇器和選擇器控制器形成選擇部分，以根據(jù)CL，選擇應(yīng)該使用第零到第五延遲單元41到46中的多少個(gè)延遲單元來延遲輸入信號(hào)。
第N15選擇器輸出第N15輸入信號(hào)或第N15延遲信號(hào)之一，其中N15是從0到5的整數(shù)。第零輸入信號(hào)是ACT命令。第(N16+1)輸入信號(hào)是從第N16選擇器輸出的信號(hào)，其中N16是從1到4的整數(shù)。從第五選擇器52輸出的信號(hào)是SAE命令。
選擇器控制器53具有如圖7所示的表420。表420示出了CL與形成想要的延遲時(shí)間所需的參考延遲時(shí)間的重復(fù)個(gè)數(shù)。對(duì)于CL為5、6、7、8、9和10，參考延遲時(shí)間的重復(fù)個(gè)數(shù)分別是3、4、4、5、6和6。選擇器控制器53根據(jù)與從控制邏輯13接收的CL相對(duì)應(yīng)的參考延遲時(shí)間的重復(fù)個(gè)數(shù)，控制第零到第五選擇器47到52。選擇器控制器53可以接收另一信號(hào)，該信號(hào)直接或間接地指示tRCD，而不是CL。如果參考延遲時(shí)間的重復(fù)個(gè)數(shù)是N17，其中N17小于6，則控制第零到第(N17-1)選擇器，以分別輸出第零到第(N17-1)延遲信號(hào)，并控制第N17到第五選擇器，以分別輸出第N17到第六輸入信號(hào)。如果參考延遲時(shí)間的重復(fù)個(gè)數(shù)是6，則控制第零到第五選擇器，以分別輸出第零到第五延遲信號(hào)。延遲電路18將ACT命令延遲延遲時(shí)間，產(chǎn)生SAE信號(hào)。通過用N4乘以參考延遲時(shí)間，獲得延遲時(shí)間。
圖8是表421，示出了半導(dǎo)體存儲(chǔ)器件1的規(guī)格與延遲電路18的配置之間的關(guān)系。
半導(dǎo)體存儲(chǔ)器件1的規(guī)格包括半導(dǎo)體存儲(chǔ)器件1的數(shù)據(jù)速率、時(shí)鐘周期tCK、CL和tRCD。從包括800、1066、1333和1600MHz的組中選擇數(shù)據(jù)速率。因?yàn)镈DR-SDRAM的時(shí)鐘頻率是數(shù)據(jù)速率的一半，所以對(duì)于800、1066、1333和1600MHz的數(shù)據(jù)速率，tCK分別是2.5、1.875、1.5和1.25ns。對(duì)于2.5ns的tCK，CL是5或6。對(duì)于1.875ns的tCK，CL是6、7或8。對(duì)于1.5ns的tCK，CL是7、8或9。對(duì)于1.25ns的tCK，CL是8、9或10。本實(shí)施例的tRCD分別與CL指示的時(shí)間段相等。
延遲電路18的配置包括參考延遲時(shí)間的重復(fù)個(gè)數(shù)、延遲電路18的延遲時(shí)間、以及tRCD與延遲時(shí)間之差。表420中示出了參考延遲時(shí)間的重復(fù)個(gè)數(shù)與CL之間的關(guān)系。延遲電路18的每個(gè)延遲時(shí)間近似等于通過將tCK與參考延遲時(shí)間的重復(fù)個(gè)數(shù)相乘而得到的時(shí)間段。本實(shí)施例的延遲時(shí)間在6.0到10.0ns的范圍內(nèi)。延遲時(shí)間與對(duì)應(yīng)的tRCD之差在3.8到5.6ns的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，被配置來根據(jù)具有時(shí)鐘周期的時(shí)鐘信號(hào)，延遲輸入信號(hào)，所述半導(dǎo)體存儲(chǔ)器件包括參考信號(hào)發(fā)生器，被配置來根據(jù)時(shí)鐘信號(hào)產(chǎn)生參考信號(hào)，其中參考信號(hào)指示代表時(shí)鐘周期的參考延遲時(shí)間；以及延遲電路，被配置來根據(jù)參考信號(hào)，將輸入信號(hào)延遲延遲時(shí)間，以產(chǎn)生延遲信號(hào)，其中通過用正整數(shù)乘以參考延遲時(shí)間，可獲得延遲時(shí)間。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中參考延遲時(shí)間由特定個(gè)數(shù)的單位延遲時(shí)間確定；以及參考信號(hào)以所述特定個(gè)數(shù)的形式傳輸參考延遲時(shí)間。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器件，其中參考信號(hào)發(fā)生器包括延遲時(shí)鐘信號(hào)發(fā)生器和信號(hào)比較器；延遲時(shí)鐘信號(hào)發(fā)生器包括第0到第k時(shí)鐘延遲元件，其中第0時(shí)鐘延遲元件將時(shí)鐘信號(hào)延遲單位延遲時(shí)間，產(chǎn)生第0延遲時(shí)鐘信號(hào)，第m時(shí)鐘延遲元件將第(m-1)延遲時(shí)鐘信號(hào)延遲單位延遲時(shí)間，產(chǎn)生第m延遲時(shí)鐘信號(hào)，m是從1到k的整數(shù)；信號(hào)比較器將第0到第k延遲時(shí)鐘信號(hào)與時(shí)鐘信號(hào)相比較，檢測(cè)所述特定個(gè)數(shù)；延遲電路包括第0到第n延遲單元，其中第0到第n延遲單元分別將第0到第n輸入信號(hào)延遲，產(chǎn)生第0到第n延遲信號(hào)，第0輸入信號(hào)是輸入信號(hào)，第(p-1)延遲信號(hào)是第p輸入信號(hào)，p是從1到n的整數(shù)，第n延遲信號(hào)是所述延遲信號(hào)；以及第r延遲單元包括多個(gè)信號(hào)延遲元件，r是從0到n的整數(shù)，信號(hào)延遲元件將第r輸入信號(hào)延遲單位延遲時(shí)間，并且由信號(hào)延遲元件中的s個(gè)將第r輸入信號(hào)延遲，s是所述特定個(gè)數(shù)。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器件，其中還將第0到第k延遲時(shí)鐘信號(hào)延遲公共偏移延遲時(shí)間；以及還將第0到第n延遲信號(hào)延遲公共偏移延遲時(shí)間。
5.根據(jù)權(quán)利要求1到4之一所述的半導(dǎo)體存儲(chǔ)器件，還包括多根字線；多個(gè)存儲(chǔ)單元，可由激活的字線選擇；多根位線，配置來傳輸所選存儲(chǔ)單元的信號(hào)；以及多個(gè)讀出放大器，配置來放大位線上的信號(hào)，其中半導(dǎo)體存儲(chǔ)器件在第一定時(shí)接收第一命令和行地址，根據(jù)行地址激活字線，將第一命令延遲以產(chǎn)生讀出放大器使能信號(hào)，接收第二命令，在接收到第二命令之后在第二定時(shí)接收列地址，響應(yīng)讀出放大器使能信號(hào)激活讀出放大器，并根據(jù)列地址輸出位線上的放大信號(hào)；所述輸入信號(hào)是第一命令；以及所述延遲信號(hào)是讀出放大器使能信號(hào)。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中n是可選的。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器件，還包括選擇部分，用于根據(jù)第一定時(shí)與第二定時(shí)之間的時(shí)鐘周期的另一特定個(gè)數(shù)，選擇n。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器件，其中半導(dǎo)體存儲(chǔ)器件在第三定時(shí)輸出放大信號(hào)；以及所述另一特定個(gè)數(shù)是讀等待時(shí)間，讀等待時(shí)間示出在第二定時(shí)與第三定時(shí)之間應(yīng)該經(jīng)過多少個(gè)時(shí)鐘周期。
9.一種半導(dǎo)體存儲(chǔ)器件，被配置來根據(jù)具有時(shí)鐘周期的時(shí)鐘信號(hào)，延遲有效命令，所述半導(dǎo)體存儲(chǔ)器件包括參考信號(hào)發(fā)生器，被配置來根據(jù)時(shí)鐘信號(hào)產(chǎn)生參考信號(hào)，其中參考信號(hào)指示代表時(shí)鐘周期的參考延遲時(shí)間；以及讀出放大器使能信號(hào)發(fā)生器，被配置來根據(jù)參考信號(hào)，將有效命令延遲延遲時(shí)間，以產(chǎn)生讀出放大器使能信號(hào)，其中通過用正整數(shù)乘以參考延遲時(shí)間，可獲得延遲時(shí)間。
全文摘要
公開了一種配置來根據(jù)具有時(shí)鐘周期的時(shí)鐘信號(hào)，延遲輸入信號(hào)的半導(dǎo)體存儲(chǔ)器件。半導(dǎo)體存儲(chǔ)器件包括參考信號(hào)發(fā)生器和延遲電路。配置參考信號(hào)發(fā)生器，以根據(jù)時(shí)鐘信號(hào)產(chǎn)生參考信號(hào)。參考信號(hào)指示代表時(shí)鐘周期的參考延遲時(shí)間。配置延遲電路，以根據(jù)參考信號(hào)，將輸入信號(hào)延遲時(shí)間，產(chǎn)生延遲信號(hào)。通過用正整數(shù)乘以參考延遲時(shí)間，可獲得延遲時(shí)間。
文檔編號(hào)G11C11/4076GK1967716SQ200610148589
公開日2007年5月23日 申請(qǐng)日期2006年11月15日 優(yōu)先權(quán)日2005年11月18日
發(fā)明者野田浩正, 藤澤宏樹 申請(qǐng)人:爾必達(dá)存儲(chǔ)器股份有限公司