專利名稱：用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路及控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置，且特別涉及一種用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路及其控制方法。
背景技術(shù)：
一般而言，半導(dǎo)體存儲(chǔ)裝置包括具有不同阻抗值的多個(gè)驅(qū)動(dòng)器，以便對(duì)應(yīng)于各種不同的數(shù)據(jù)輸入及輸出阻抗，且該多個(gè)驅(qū)動(dòng)器可被選擇性地操作，以便實(shí)現(xiàn)各種不同的輸入及輸出阻抗。
另外，半導(dǎo)體存儲(chǔ)裝置具有用于在驅(qū)動(dòng)已轉(zhuǎn)換(transited)的數(shù)據(jù)時(shí)降低阻抗的預(yù)加強(qiáng)(pre-emphasis)功能，以便改善驅(qū)動(dòng)能力。因此，該半導(dǎo)體存儲(chǔ)裝置需要分離的驅(qū)動(dòng)器以實(shí)現(xiàn)預(yù)加強(qiáng)功能。
以下將說明根據(jù)現(xiàn)有技術(shù)的一種用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路。
如圖1中所示，根據(jù)現(xiàn)有技術(shù)的用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路包括第一至第三驅(qū)動(dòng)器40、70及100；阻抗調(diào)整單元10，其輸出第一碼PC<0:5>及第二碼NC<0:5>，以便將第一至第三驅(qū)動(dòng)器40、70及100中的每一個(gè)的阻抗值調(diào)整至設(shè)定值；驅(qū)動(dòng)器控制單元20、50及80，其每一個(gè)均依據(jù)驅(qū)動(dòng)器使能信號(hào)stinf<0:2>而輸出第一碼PC<0:5>及第二碼NC<0:5>；數(shù)據(jù)處理單元30、60及90，其依據(jù)第一碼PC<0:5>及第二碼NC<0:5>而輸出數(shù)據(jù)(UP上拉數(shù)據(jù)，及DN下拉數(shù)據(jù))至對(duì)應(yīng)的第一至第三驅(qū)動(dòng)器40、70及100；輔助驅(qū)動(dòng)器120，其依據(jù)輸入輔助碼而加強(qiáng)第一至第三驅(qū)動(dòng)器40、70及100的驅(qū)動(dòng)能力；輔助碼處理單元110，其依據(jù)驅(qū)動(dòng)加強(qiáng)使能信號(hào)PE而輸出輔助碼至輔助驅(qū)動(dòng)器120；以及焊盤(pad)130，其共同地連接至第一至第三驅(qū)動(dòng)器40、70和100以及輔助驅(qū)動(dòng)器120的輸出端子，并輸出數(shù)據(jù)至外部設(shè)備。
第一至第三驅(qū)動(dòng)器40、70及100中的每一個(gè)以及輔助驅(qū)動(dòng)器120均包括具有多個(gè)PMOS晶體管的上拉驅(qū)動(dòng)器和具有多個(gè)NMOS晶體管的下拉驅(qū)動(dòng)器。在多個(gè)PMOS晶體管中的每一個(gè)中，源極共同地連接至電源端子VDDQ處，且漏極連接至一電阻器。在多個(gè)NMOS晶體管中的每一個(gè)中，漏極共同連接至接地端子，且源極連接至一電阻器。驅(qū)動(dòng)器的數(shù)量依賴于電路設(shè)計(jì)，且圖1示出了使用三個(gè)驅(qū)動(dòng)器及一個(gè)輔助驅(qū)動(dòng)器的典型電路。
在此將說明具有上述結(jié)構(gòu)的根據(jù)現(xiàn)有技術(shù)的用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路裝置的操作。
阻抗調(diào)整單元10輸出第一碼PC<0:5>及第二碼NC<0:5>，以便調(diào)整每一驅(qū)動(dòng)器的阻抗，使得每一驅(qū)動(dòng)器的阻抗值與指定值相匹配。
驅(qū)動(dòng)器控制單元20、50及80依據(jù)該驅(qū)動(dòng)器使能信號(hào)stinf<0:2>而將第一碼PC<0:5>及第二碼NC<0:5>截取(intercept)，或?qū)⑵漭敵鲋翆?duì)應(yīng)的數(shù)據(jù)處理單元30、60及90。例如，當(dāng)信號(hào)stinf<0>在邏輯高電平處被使能時(shí)，驅(qū)動(dòng)器控制單元20輸出第一碼PC<0:5>及第二碼NC<0:5>至數(shù)據(jù)處理單元30，但當(dāng)信號(hào)stinf<0>在邏輯低電平處被禁止時(shí)，驅(qū)動(dòng)器控制單元20不會(huì)輸出第一碼PC<0:5>及第二碼NC<0:5>至數(shù)據(jù)處理單元30。
數(shù)據(jù)處理單元30、60及90依據(jù)第一碼PC<0:5>而輸出該上拉數(shù)據(jù)UP至第一至第三驅(qū)動(dòng)器40、70及100處，且依據(jù)第二碼NC<0:5>而輸出下拉數(shù)據(jù)DN至對(duì)應(yīng)的第一至第三驅(qū)動(dòng)器40、70及100處。
因此，第一至第三驅(qū)動(dòng)器40、70及100驅(qū)動(dòng)上拉數(shù)據(jù)UP和下拉數(shù)據(jù)DN。
當(dāng)依據(jù)數(shù)據(jù)轉(zhuǎn)換(transition)而需執(zhí)行預(yù)加強(qiáng)功能時(shí)，驅(qū)動(dòng)加強(qiáng)使能信號(hào)PE變?yōu)楸皇鼓?，且輔助碼處理單元110輸出指定的輔助碼。
結(jié)果，輔助驅(qū)動(dòng)器120加強(qiáng)了驅(qū)動(dòng)能力。
即，第一至第三驅(qū)動(dòng)器40、70及100和輔助驅(qū)動(dòng)器120彼此連接，且其內(nèi)部晶體管彼此并聯(lián)。因此，當(dāng)輔助驅(qū)動(dòng)器120操作時(shí)，所有驅(qū)動(dòng)器的總阻抗值被降低，由此加強(qiáng)了驅(qū)動(dòng)能力。
然而，根據(jù)現(xiàn)有技術(shù)的用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路具有下列的問題。
首先，由于電容因晶體管與電阻器之間的連接節(jié)點(diǎn)而存在于每一驅(qū)動(dòng)器中，所以當(dāng)驅(qū)動(dòng)器的數(shù)量增加時(shí)，電容便增加，因而惡化了阻抗特性。
第二，因?yàn)榉蛛x的驅(qū)動(dòng)器為執(zhí)行預(yù)加強(qiáng)功能所需，所以較大的布局面積是必需的。
發(fā)明內(nèi)容
本發(fā)明的實(shí)施例提供一種用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路及其控制方法，其中阻抗特性可被改善，且布局面積可被減小。
本發(fā)明的實(shí)施例提供一種用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路。用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的裝置可包括至少一個(gè)驅(qū)動(dòng)單元，其中阻抗依據(jù)碼值而設(shè)定；阻抗調(diào)整單元，其輸出第一碼和第二碼，以便設(shè)定該至少一個(gè)驅(qū)動(dòng)單元的阻抗；驅(qū)動(dòng)加強(qiáng)控制單元，其輸出調(diào)整碼一段對(duì)應(yīng)于定時(shí)數(shù)據(jù)的時(shí)間；以及驅(qū)動(dòng)加強(qiáng)單元，其輸出通過使用調(diào)整碼調(diào)整該第一碼和該第二碼而獲得的第一加強(qiáng)碼和第二加強(qiáng)碼，使得該至少一個(gè)驅(qū)動(dòng)單元的驅(qū)動(dòng)能力得到加強(qiáng)。
本發(fā)明的另一實(shí)施例提供一種用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的方法，該驅(qū)動(dòng)器可以包括至少一個(gè)其中阻抗依據(jù)碼值而設(shè)定的數(shù)據(jù)驅(qū)動(dòng)單元。該方法可包括下列步驟產(chǎn)生調(diào)整碼，以便依據(jù)偏移數(shù)據(jù)而調(diào)整碼值；以及使用調(diào)整碼改變碼值一段對(duì)應(yīng)于定時(shí)數(shù)據(jù)的時(shí)間，以便可改變數(shù)據(jù)驅(qū)動(dòng)單元的阻抗。
圖1是說明根據(jù)現(xiàn)有技術(shù)的用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路結(jié)構(gòu)的框圖；圖2是說明根據(jù)本發(fā)明的實(shí)施例的用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路結(jié)構(gòu)的框圖；
圖3是說明圖2中的驅(qū)動(dòng)加強(qiáng)控制單元的內(nèi)部結(jié)構(gòu)的電路圖；圖4是說明圖2中的驅(qū)動(dòng)加強(qiáng)單元的內(nèi)部結(jié)構(gòu)的電路圖；圖5是說明圖2中的驅(qū)動(dòng)器控制單元的內(nèi)部結(jié)構(gòu)的電路圖；及圖6是說明圖2中的數(shù)據(jù)處理單元的內(nèi)部結(jié)構(gòu)的電路圖。
具體實(shí)施例方式
下文中將參照
一種用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的裝置及其控制方法的實(shí)施例。
圖2是說明根據(jù)本發(fā)明實(shí)施例的用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路結(jié)構(gòu)的框圖。根據(jù)本發(fā)明實(shí)施例的用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路可這樣的構(gòu)成，使得預(yù)加強(qiáng)功能可在未設(shè)有分離的驅(qū)動(dòng)器的情況下執(zhí)行。
如圖2中所示，根據(jù)本發(fā)明實(shí)施例的用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路可包括多個(gè)驅(qū)動(dòng)器250、280及310；阻抗調(diào)整單元200，其輸出第一碼PC<0:5>及第二碼NC<0:5>，以便將多個(gè)驅(qū)動(dòng)器250、280及310中的每一個(gè)的阻抗值調(diào)整至設(shè)定值；驅(qū)動(dòng)加強(qiáng)控制單元210，其依據(jù)偏移數(shù)據(jù)offset<0:5>在與定時(shí)數(shù)據(jù)TD<0:N>對(duì)應(yīng)的預(yù)定時(shí)間中輸出調(diào)整碼PEC<0:5>；驅(qū)動(dòng)加強(qiáng)單元220，其輸出通過使用調(diào)整碼PEC<0:5>調(diào)整第一碼PC<0:5>的值和第二碼NC<0:5>的值而獲得的第一加強(qiáng)碼PC_E<0:5>和第二加強(qiáng)碼NC_E<0:5>，以便加強(qiáng)多個(gè)驅(qū)動(dòng)器250、280及310的驅(qū)動(dòng)能力；多個(gè)驅(qū)動(dòng)器控制單元230、260及290，其每一個(gè)均依據(jù)驅(qū)動(dòng)器使能信號(hào)stinf<0:2>而輸出第一加強(qiáng)碼PC_E<0:5>及第二加強(qiáng)碼NC_E<0:5>；多個(gè)數(shù)據(jù)處理單元240、270及300，其依據(jù)第一加強(qiáng)碼PC_E<0:5>及第二加強(qiáng)碼NC_E<0:5>而輸出數(shù)據(jù)(UP上拉數(shù)據(jù)，及DN下拉數(shù)據(jù))至多個(gè)相對(duì)應(yīng)的驅(qū)動(dòng)器250、280及310；以及焊盤320，其被共同地耦接至多個(gè)驅(qū)動(dòng)器250、280及310的輸出端子處，并輸出數(shù)據(jù)至外部設(shè)備。
因?yàn)槎鄠€(gè)驅(qū)動(dòng)器250、280及310可具有相同的內(nèi)部結(jié)構(gòu)，故僅描述驅(qū)動(dòng)器250的結(jié)構(gòu)。驅(qū)動(dòng)器250可包括具有多個(gè)PMOS晶體管的上拉驅(qū)動(dòng)器251及具有多個(gè)NMOS晶體管的下拉驅(qū)動(dòng)器252。這里，在多個(gè)PMOS晶體管中的每一個(gè)中，源極被共同地耦接至電源端子VDDQ處，而漏極則被耦接至一電阻器。在多個(gè)NMOS晶體管中的每一個(gè)中，源極被共同地耦接至接地端子，而漏極則耦接至一數(shù)據(jù)下拉電阻。驅(qū)動(dòng)器的數(shù)量取決于電路設(shè)計(jì)，而圖2示出使用三個(gè)驅(qū)動(dòng)器的典型實(shí)施例。再者，形成每一驅(qū)動(dòng)器的晶體管及電阻器數(shù)量也非固定的。根據(jù)圖2所示的結(jié)構(gòu)，上拉驅(qū)動(dòng)器251和下拉驅(qū)動(dòng)器252中的每一個(gè)均具有六個(gè)晶體管及六個(gè)電阻器。當(dāng)然，也可使用其他數(shù)量的驅(qū)動(dòng)器、晶體管及電阻器。
驅(qū)動(dòng)器250、280及310的阻抗值根據(jù)元件特性及環(huán)境因素可與期望值不同。因此，通過經(jīng)由碼輸入來調(diào)整耦接的電阻的數(shù)量且選擇性地導(dǎo)通驅(qū)動(dòng)器中的晶體管，阻抗值可與期望值相符合。如圖2中所示，當(dāng)上拉驅(qū)動(dòng)器251及下拉驅(qū)動(dòng)器252中的每一個(gè)均具有六個(gè)晶體管時(shí)，第一碼及第二碼均具有六位。
圖3是說明圖2中的驅(qū)動(dòng)加強(qiáng)控制單元的內(nèi)部結(jié)構(gòu)的電路圖。如圖3所示，驅(qū)動(dòng)加強(qiáng)控制單元210可包括定時(shí)控制單元211，其使能碼輸出使能信號(hào)CE一段由定時(shí)數(shù)據(jù)TD<0:N>所設(shè)定的預(yù)定時(shí)間；及調(diào)整碼輸出單元212，其在碼輸出使能信號(hào)CE使能時(shí)依據(jù)偏移數(shù)據(jù)offset<0:5>輸出調(diào)整碼PEC<0:5>。定時(shí)數(shù)據(jù)TD<0:N>及偏移數(shù)據(jù)offset<0:5>被設(shè)定在設(shè)定半導(dǎo)體存儲(chǔ)裝置的不同操作條件的模式寄存器中，并可在操作時(shí)被供應(yīng)。定時(shí)數(shù)據(jù)TD<0:N>及偏移數(shù)據(jù)offset<0:5>可被重新設(shè)定或改變。
定時(shí)控制單元211可包括定時(shí)信號(hào)發(fā)生器211-1，其具有多個(gè)延遲元件，并產(chǎn)生通過延遲DLL(延遲鎖相回路)時(shí)鐘DLL_CLK一段預(yù)定量的時(shí)間而獲得的定時(shí)信號(hào)；多路復(fù)用器211-2，其具有多個(gè)接收由定時(shí)信號(hào)發(fā)生器211-1所輸出的定時(shí)信號(hào)的開關(guān)SW，并依據(jù)定時(shí)數(shù)據(jù)TD<0:N>而輸出定時(shí)信號(hào)中的一個(gè)；及碼輸出使能信號(hào)發(fā)生器211-3，其利用由多路復(fù)用器211-2輸出的定時(shí)信號(hào)來產(chǎn)生碼輸出使能信號(hào)CE。碼輸出使能信號(hào)發(fā)生器211-3包括第一反向器IV11，其接收多路復(fù)用器211-2的輸出；第一NAND門ND11，其接收DLL時(shí)鐘DLL_CLK和第一反向器IV11的輸出；以及第二反向器IV12，其接收第一NAND門ND11的輸出并輸出碼輸出使能信號(hào)CE。
調(diào)整碼輸出單元212可包括第二至第七NAND門ND12至ND17，其中每個(gè)均具有接收偏移數(shù)據(jù)offset<0:5>的第一輸入端子和接收碼輸出使能信號(hào)CE的第二輸入端子；以及第三至第八反向器IN13至IV18，其可接收第二至第七NAND門ND12至ND17的各個(gè)輸出并分別輸出調(diào)整碼PEC<0:5>。
圖4是說明圖2中的驅(qū)動(dòng)加強(qiáng)單元的內(nèi)部結(jié)構(gòu)的電路圖。如圖4中所示，驅(qū)動(dòng)加強(qiáng)單元220可包括加法器221，其將調(diào)整碼PEC<0:5>與第一碼PC<0:5>和第二碼NC<0:5>相加，并輸出第一加強(qiáng)碼PC_E<0:5>及第二加強(qiáng)碼NC_E<0:5>。
圖5是說明圖2中的驅(qū)動(dòng)器控制單元的內(nèi)部結(jié)構(gòu)的電路圖。如圖5中所示，驅(qū)動(dòng)器控制單元230可包括數(shù)據(jù)轉(zhuǎn)換單元231，其轉(zhuǎn)換數(shù)據(jù)以便使能上拉及下拉驅(qū)動(dòng)；上拉驅(qū)動(dòng)器控制單元232，其依據(jù)驅(qū)動(dòng)器使能信號(hào)stinf<0>而確定是否輸出第一加強(qiáng)碼PC_E<0:5>；以及下拉驅(qū)動(dòng)器控制單元233，其依據(jù)驅(qū)動(dòng)器使能信號(hào)stinf<0>而確定是否輸出第二加強(qiáng)碼NC_E<0:5>。驅(qū)動(dòng)器控制單元260及290中的每一個(gè)具有與驅(qū)動(dòng)器控制單元230相同的結(jié)構(gòu)。
數(shù)據(jù)轉(zhuǎn)換單元231可包括第一反向器IV21，其接收上拉數(shù)據(jù)UP，并輸出反轉(zhuǎn)上拉數(shù)據(jù)UPb；以及第二反向器IV22，其接收下拉數(shù)據(jù)DN，并輸出反轉(zhuǎn)下拉數(shù)據(jù)DNb。
上拉驅(qū)動(dòng)器控制單元232可包括第三反向器IV23，其接收驅(qū)動(dòng)器使能信號(hào)stinf<0>，并輸出反轉(zhuǎn)驅(qū)動(dòng)器使能信號(hào)stinfb<0>；第四至第九反向器IV24至IV29，其分別接收第一加強(qiáng)碼PC_E<0:5>；及第一至第六NOR門NR21至NR26，其每一個(gè)均具有共同被輸入反轉(zhuǎn)驅(qū)動(dòng)器使能信號(hào)stinfb<0>的第一輸入端子以及分別接收第四至第九反向器IV24至IV29的輸出的第二輸入端子，且其輸出第一加強(qiáng)碼PC_E<0:5>。
下拉驅(qū)動(dòng)器控制單元233可包括第一至第六NAND門ND21至ND26，其每一個(gè)均具有共同被輸入驅(qū)動(dòng)器使能信號(hào)stinfb<0>的第一輸入端子以及接收第二加強(qiáng)碼NC_E<0:5>的第二輸入端子，且其輸出反轉(zhuǎn)第二加強(qiáng)碼NC_Eb<0:5>。
圖6說明圖2中的數(shù)據(jù)處理單元的內(nèi)部結(jié)構(gòu)的電路圖。如圖6中所示，數(shù)據(jù)處理單元240可包括上拉數(shù)據(jù)處理單元241，其依據(jù)第一加強(qiáng)碼PC_E<0:5>而輸出反轉(zhuǎn)上拉數(shù)據(jù)UPb至驅(qū)動(dòng)器250；以及下拉數(shù)據(jù)處理單元242，其依據(jù)反轉(zhuǎn)第二加強(qiáng)碼NC_Eb<0:5>而輸出反轉(zhuǎn)下拉數(shù)據(jù)DNb至驅(qū)動(dòng)器250。數(shù)據(jù)處理單元270和300中的每個(gè)具有與數(shù)據(jù)處理單元240相同的結(jié)構(gòu)。
上拉數(shù)據(jù)處理單元241包括邏輯電路，其確定是否以相同于第一加強(qiáng)碼PC_E<0:5>的位數(shù)輸出反轉(zhuǎn)上拉數(shù)據(jù)UPb。因?yàn)樗械倪壿嬰娐肪哂邢嗤慕Y(jié)構(gòu)，所以以下將描述接收第一加強(qiáng)碼PC_E<0>的邏輯電路的結(jié)構(gòu)。該邏輯電路包括第一反向器IV31，其接收反轉(zhuǎn)上拉數(shù)據(jù)UPb；第二反向器IV32，其接收碼PC_E<0>；通過門PG31，其具有接收第一反向器IV31的輸出的輸入端子、接收第二反向器IV32的輸出的第一控制端子、及接收碼PC_E<0>的第二控制端子；晶體管M31，其柵極接收第二反向器IV32的輸出、其源極被耦接至通過門PG31的輸出端子、且其漏極被耦接至地；以及第三反向器IV33，其輸入端子被耦接至晶體管M31的源極。
下拉數(shù)據(jù)處理單元242可包括邏輯電路，其確定是否以相同于反轉(zhuǎn)第二加強(qiáng)碼NC_Eb<0:5>的位數(shù)輸出反轉(zhuǎn)上拉數(shù)據(jù)DNb。因?yàn)樗械倪壿嬰娐肪哂邢嗤慕Y(jié)構(gòu)，所以這里將描述接收碼NC_Eb<0>的邏輯電路的結(jié)構(gòu)。邏輯電路包括第一反向器IV41，其接收反轉(zhuǎn)下拉數(shù)據(jù)DNb；第二反向器IV42，其接收碼NC_Eb<0>；通過門PG41其具有接收第一反向器IV41的輸出的輸入端子、接收碼NC_Eb<0>的第一控制端子、及接收第二反向器IV42的輸出的第二控制端子；晶體管M41，其柵極接收第二反向器IV42的輸出、其漏極被耦接至該通過門PG41的輸出端子、且其源極被耦接至電源VDD；以及第三反向器IV43，其輸入端子被耦接至晶體管M41的漏極。
下文中將描述控制具有上述結(jié)構(gòu)的根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的典型操作。
首先，在圖3所示的驅(qū)動(dòng)加強(qiáng)控制單元210的定時(shí)控制單元211中的定時(shí)信號(hào)發(fā)生器211-1經(jīng)由多個(gè)延遲元件Delay延遲一DLL時(shí)鐘DLL_CLK，以便產(chǎn)生定時(shí)信號(hào)。
包括在多路復(fù)用器(multiplexer)211-2中的多個(gè)開關(guān)SW中的一個(gè)依據(jù)定時(shí)數(shù)據(jù)TD<0:5>而被導(dǎo)通。
通過多路復(fù)用器211-2的已被導(dǎo)通的開關(guān)SW的定時(shí)信號(hào)被輸入至碼輸出使能信號(hào)發(fā)生器211-3。
碼輸出使能信號(hào)發(fā)生器211-3使多路復(fù)用器211-2的輸出與DLL時(shí)鐘DLL_CLK同步，并輸出具有預(yù)定使能時(shí)段的碼輸出使能信號(hào)CE。
在碼輸出使能信號(hào)CE的電壓電平在邏輯高電平處變?yōu)槭鼓艿臅r(shí)段中，調(diào)整碼輸出單元212輸出調(diào)整碼PEC<0:5>。在碼輸出使能信號(hào)CE的電壓電平在邏輯低電平處變?yōu)榻沟臅r(shí)段中，調(diào)整碼PEC<0:5>的碼值被固定在低電平。
圖4所示的驅(qū)動(dòng)加強(qiáng)單元220的加法器221輸出第一加強(qiáng)碼PC_E<0:5>及第二加強(qiáng)碼NC_E<0:5>至多個(gè)驅(qū)動(dòng)器控制單元230、260及290，所述第一加強(qiáng)碼PC_E<0:5>及第二加強(qiáng)碼NC_E<0:5>是通過將調(diào)整碼PEC<0:5>加至由阻抗調(diào)整單元210所輸出的第一碼PC<0:5>及第二碼NC<0:5>而分別獲得的。第一加強(qiáng)碼PC_E<0:5>和第二加強(qiáng)碼NC_E<0:5>中的每一個(gè)是這樣的碼，其將驅(qū)動(dòng)器250、280及310的阻抗調(diào)整為進(jìn)行驅(qū)動(dòng)加強(qiáng)所需的阻抗。
例如，如果第一碼PC<0:5>為“110000”，且第一加強(qiáng)碼PC_E<0:5>為”110110”，則調(diào)整碼PEC<0:5>為“000110”。
圖5所示的驅(qū)動(dòng)器控制單元230輸出已被數(shù)據(jù)轉(zhuǎn)換單元231反轉(zhuǎn)的反轉(zhuǎn)上拉數(shù)據(jù)UPb及反轉(zhuǎn)下拉數(shù)據(jù)DNb。當(dāng)sinf<0>被使能在邏輯高電平處時(shí)，上拉驅(qū)動(dòng)器控制單元232輸出第一加強(qiáng)碼PC_E<0:5>至數(shù)據(jù)處理單元240處；且當(dāng)stinf<0>被使能在邏輯高電平處時(shí)，下拉驅(qū)動(dòng)器控制單元233輸出反轉(zhuǎn)第二加強(qiáng)碼NC_Eb<0:5>至數(shù)據(jù)處理單元240處。驅(qū)動(dòng)器控制單元260及290也以與驅(qū)動(dòng)器控制單元230相同的方式操作。
然后，當(dāng)?shù)谝患訌?qiáng)碼PC_E<0:5>被設(shè)定在邏輯高電平時(shí)，圖6所示的數(shù)據(jù)處理單元240的上拉數(shù)據(jù)處理單元241輸出反轉(zhuǎn)上拉數(shù)據(jù)UPb<0:5>至驅(qū)動(dòng)器250。例如，當(dāng)PC_E<0>被使能在邏輯高電平處時(shí)，通過門PG31被導(dǎo)通。結(jié)果，反轉(zhuǎn)上拉數(shù)據(jù)UPb<0>被輸出至驅(qū)動(dòng)器250。進(jìn)一步，當(dāng)反轉(zhuǎn)第二加強(qiáng)碼NC_Eb<0:5>被設(shè)定在邏輯低電平時(shí)，下拉數(shù)據(jù)處理單元242輸出反轉(zhuǎn)下拉數(shù)據(jù)DNb<0:5>至驅(qū)動(dòng)器250處。例如，當(dāng)NC_Eb<0>變?yōu)榈碗娖?NC_E<0>變?yōu)楦唠娖?時(shí)，通過門PG41被導(dǎo)通。反轉(zhuǎn)下拉數(shù)據(jù)DNb<0>被輸出至驅(qū)動(dòng)器250。數(shù)據(jù)處理單元270及300也以相同于數(shù)據(jù)處理單元240的方式操作。
多個(gè)驅(qū)動(dòng)器250、280及310驅(qū)動(dòng)反轉(zhuǎn)上拉數(shù)據(jù)UPb<0>及反轉(zhuǎn)下拉數(shù)據(jù)DNb<0:5>，并經(jīng)由焊盤320而將其輸出。在多個(gè)驅(qū)動(dòng)器250、280及310中的每一個(gè)中，通過第一加強(qiáng)碼PC_E<0:5>及第二加強(qiáng)碼NC_E<0:5>而被導(dǎo)通的晶體管數(shù)量會(huì)增加，且因此耦接的電阻的數(shù)量會(huì)增加，從而降低了總的阻抗。因此，與其中多個(gè)驅(qū)動(dòng)器250、280及310接收第一碼PC<0:5>及第二碼NC<0:5>的情況相比，驅(qū)動(dòng)能力已被加強(qiáng)。
即，根據(jù)圖1所示的現(xiàn)有技術(shù)，預(yù)加強(qiáng)功能是通過輔助驅(qū)動(dòng)器120而被分離地執(zhí)行，但根據(jù)本發(fā)明的實(shí)施例，該預(yù)加強(qiáng)功能可通過使用如圖2所示的多個(gè)驅(qū)動(dòng)器250、280及310來執(zhí)行，而沒有使用分離的驅(qū)動(dòng)器。當(dāng)所有的調(diào)整碼PEC<0:5>通過驅(qū)動(dòng)加強(qiáng)控制單元210被輸出為0時(shí)，多個(gè)驅(qū)動(dòng)器250、280及310將依據(jù)第一碼PC<0:5>及第二碼NC<0:5>來執(zhí)行數(shù)據(jù)驅(qū)動(dòng)操作。
很顯然的，對(duì)于本領(lǐng)域技術(shù)人員而言，在不偏離本發(fā)明的精神與范圍的情形下，各種修改與變化是可能的。因此，應(yīng)了解到上述各個(gè)實(shí)施例僅為示例而非限制。本發(fā)明的范圍是由所附權(quán)利要求而非說明書來限定，且因此，在權(quán)利要求的界限與范圍內(nèi)的所有變化與修改，或在權(quán)利要求的界限與范圍的同等物皆被權(quán)利要求覆蓋。
根據(jù)本發(fā)明實(shí)施例的用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路及控制方法，由于可在不使用分離的驅(qū)動(dòng)器的情況下加強(qiáng)驅(qū)動(dòng)能力，將具有下列的效果首先，因?yàn)椴恍柙O(shè)置執(zhí)行預(yù)加強(qiáng)功能的分離驅(qū)動(dòng)器，所以可以降低電容。因而可改善阻抗特性。
第二，由于不需設(shè)置分離的驅(qū)動(dòng)器，所以可以減小驅(qū)動(dòng)器的形成面積。因而可增加布局的余量。
權(quán)利要求
1.一種用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路，包括至少一個(gè)驅(qū)動(dòng)單元，其具有依據(jù)至少一個(gè)碼值而被設(shè)定的阻抗；阻抗調(diào)整單元，其被配置為輸出第一碼及第二碼，以便設(shè)定所述至少一個(gè)驅(qū)動(dòng)單元的所述阻抗；驅(qū)動(dòng)加強(qiáng)控制單元，其具有被配置為接收定時(shí)數(shù)據(jù)及偏移數(shù)據(jù)的輸入，且其被配置為依據(jù)所述偏移數(shù)據(jù)輸出調(diào)整碼一段對(duì)應(yīng)于所述定時(shí)數(shù)據(jù)的時(shí)間；及驅(qū)動(dòng)加強(qiáng)單元，其具有被配置為接收所述第一碼、所述第二碼、和所述調(diào)整碼的輸入，且其被配置為輸出通過使用所述調(diào)整碼調(diào)整所述第一碼及所述第二碼而獲得的第一加強(qiáng)碼及第二加強(qiáng)碼，其中所述第一加強(qiáng)碼及所述第二加強(qiáng)碼加強(qiáng)所述至少一個(gè)驅(qū)動(dòng)單元的驅(qū)動(dòng)能力。
2.如權(quán)利要求1的電路，其中所述驅(qū)動(dòng)加強(qiáng)單元包括加法器，其被配置為將所述調(diào)整碼加至所述第一碼及所述第二碼，并輸出所述第一加強(qiáng)碼及所述第二加強(qiáng)碼。
3.一種控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的方法，所述驅(qū)動(dòng)器包括至少一個(gè)其中阻抗依據(jù)碼值來設(shè)定的數(shù)據(jù)驅(qū)動(dòng)單元，所述方法包括產(chǎn)生調(diào)整碼，以便依據(jù)偏移數(shù)據(jù)而調(diào)整所述碼值；及使用所述調(diào)整碼改變所述碼值一段對(duì)應(yīng)于定時(shí)數(shù)據(jù)的時(shí)間，以便改變所述數(shù)據(jù)驅(qū)動(dòng)單元的所述阻抗。
4.如權(quán)利要求3的方法，其中所述偏移數(shù)據(jù)及所述定時(shí)數(shù)據(jù)通過設(shè)定模式寄存器來設(shè)定。
5.如權(quán)利要求3的方法，其中對(duì)應(yīng)于所述定時(shí)數(shù)據(jù)的所述時(shí)間是通過延遲DLL時(shí)鐘一段預(yù)定時(shí)間而產(chǎn)生的時(shí)間。
6.如權(quán)利要求3的方法，其中改變所述碼值是通過將所述調(diào)整碼加至所述碼值而完成的，使得所述至少一個(gè)數(shù)據(jù)驅(qū)動(dòng)單元的所述阻抗減少。
7.一種用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路，包括至少一個(gè)驅(qū)動(dòng)單元，其被配置為以對(duì)應(yīng)于至少一個(gè)指定碼的阻抗執(zhí)行數(shù)據(jù)驅(qū)動(dòng)；驅(qū)動(dòng)控制單元，其被配置為改變所述至少一個(gè)指定碼，使得所述至少一個(gè)驅(qū)動(dòng)單元的驅(qū)動(dòng)能力被加強(qiáng)一段預(yù)定時(shí)間；至少一個(gè)驅(qū)動(dòng)器控制單元，其具有被配置為接收所述改變的碼的輸入，且其被配置為依據(jù)驅(qū)動(dòng)器使能信號(hào)輸出或截取所述改變的碼；及至少一個(gè)數(shù)據(jù)處理單元，其被配置為依據(jù)所述改變的碼將數(shù)據(jù)輸出至所述至少一個(gè)驅(qū)動(dòng)單元。
8.如權(quán)利要求7的電路，其中所述驅(qū)動(dòng)控制單元包括驅(qū)動(dòng)加強(qiáng)控制單元，其具有被配置為接收定時(shí)數(shù)據(jù)及偏移數(shù)據(jù)的輸入，且其被配置為依據(jù)所述偏移數(shù)據(jù)輸出調(diào)整碼一段對(duì)應(yīng)于所述定時(shí)數(shù)據(jù)的時(shí)間；及驅(qū)動(dòng)加強(qiáng)單元，其具有被配置為接收所述至少一個(gè)指定碼及所述調(diào)整碼的輸入，且其被配置為輸出通過使用所述調(diào)整碼改變所述至少一個(gè)指定碼而獲得的至少一個(gè)加強(qiáng)碼，其中所述至少一個(gè)指定碼加強(qiáng)了所述至少一個(gè)驅(qū)動(dòng)單元的驅(qū)動(dòng)能力。
9.如權(quán)利要求1或8的電路，其中所述驅(qū)動(dòng)加強(qiáng)控制單元包括定時(shí)控制單元，其被配置為使能碼輸出使能信號(hào)一段由所述定時(shí)數(shù)據(jù)設(shè)定的時(shí)間；及調(diào)整碼輸出單元，其被配置為依據(jù)偏移數(shù)據(jù)在所述碼輸出使能信號(hào)的使能時(shí)間中輸出所述調(diào)整碼。
10.如權(quán)利要求9的電路，其中所述定時(shí)數(shù)據(jù)及所述偏移數(shù)據(jù)被設(shè)定在模式寄存器中。
11.如權(quán)利要求9的電路，其中所述定時(shí)控制單元包括定時(shí)信號(hào)發(fā)生器，其被配置為產(chǎn)生若干具有與預(yù)定單位時(shí)間相對(duì)應(yīng)的時(shí)間差的定時(shí)信號(hào)；多路復(fù)用器，其被配置為輸出由所述定時(shí)信號(hào)發(fā)生器依據(jù)所述定時(shí)數(shù)據(jù)輸出的所述定時(shí)信號(hào)中的一個(gè)；及碼輸出使能信號(hào)發(fā)生器，其被配置為利用由所述多路復(fù)用器輸出的所述定時(shí)信號(hào)產(chǎn)生碼輸出使能信號(hào)。
12.如權(quán)利要求11的電路，其中所述定時(shí)信號(hào)發(fā)生器包括多個(gè)延遲元件，其被配置為延遲DLL時(shí)鐘一段預(yù)定單位時(shí)間，并輸出所述延遲的DLL時(shí)鐘。
13.如權(quán)利要求11的電路，其中所述多路復(fù)用器包括被配置為接收所述定時(shí)信號(hào)的多個(gè)開關(guān)，所述開關(guān)依據(jù)所述定時(shí)數(shù)據(jù)而導(dǎo)通。
14.如權(quán)利要求11的電路，其中所述碼輸出使能信號(hào)發(fā)生器包括具有輸出及輸入的第一反向器，所述輸入被配置為接收所述多路復(fù)用器的輸出；具有輸出及輸入的NAND門，所述輸入被配置為接收所述第一反向器的輸出及所述DLL時(shí)鐘；及第二反向器，其具有被配置為接收所述NAND門的所述輸出的輸入，且其被配置為輸出所述碼輸出使能信號(hào)。
15.如權(quán)利要求9的電路，其中所述調(diào)整碼輸出單元包括多個(gè)NAND門，其每個(gè)具有被配置為接收所述偏移數(shù)據(jù)的第一輸入端子，及被配置為接收所述碼輸出使能信號(hào)的第二輸入端子，且所述多個(gè)NAND門中的每個(gè)被配置為基于其產(chǎn)生輸出；及多個(gè)反向器，其每個(gè)被配置為接收對(duì)應(yīng)NAND門的輸出并輸出所述調(diào)整碼。
16.如權(quán)利要求8的電路，其中所述驅(qū)動(dòng)加強(qiáng)單元包括加法器，其被配置為將所述調(diào)整碼加至所述至少一個(gè)指定碼，并輸出所述至少一個(gè)加強(qiáng)碼。
17.如權(quán)利要求7的電路，其中所述驅(qū)動(dòng)器控制單元包括數(shù)據(jù)轉(zhuǎn)換單元，其被配置為轉(zhuǎn)換數(shù)據(jù)以便使能上拉及下拉驅(qū)動(dòng)；上拉驅(qū)動(dòng)器控制單元，其被配置為依據(jù)所述驅(qū)動(dòng)器使能信號(hào)而確定是否從所述至少一個(gè)加強(qiáng)碼輸出第一加強(qiáng)碼；及下拉驅(qū)動(dòng)器控制單元，其被配置為依據(jù)所述驅(qū)動(dòng)器使能信號(hào)而確定是否從所述至少一個(gè)加強(qiáng)碼輸出第二加強(qiáng)碼。
18.如權(quán)利要求17的電路，其中所述數(shù)據(jù)轉(zhuǎn)換單元包括第一反向器，其被配置為接收上拉數(shù)據(jù)，且輸出反轉(zhuǎn)上拉數(shù)據(jù)；及第二反向器，其被配置為接收下拉數(shù)據(jù)，且輸出反轉(zhuǎn)下拉數(shù)據(jù)。
19.如權(quán)利要求17的電路，其中所述上拉驅(qū)動(dòng)器控制單元包括第一反向器，其被配置為接收所述驅(qū)動(dòng)器使能信號(hào)，并輸出反轉(zhuǎn)驅(qū)動(dòng)器使能信號(hào)；多個(gè)第二反向器，其每個(gè)具有輸出，所述多個(gè)第二反向器分別被配置為接收所述第一加強(qiáng)碼；及多個(gè)NOR門，其每個(gè)具有被配置為共同地接收所述反轉(zhuǎn)驅(qū)動(dòng)器使能信號(hào)的第一輸入端子、被配置為接收對(duì)應(yīng)第二反向器的輸出的第二輸入端子，且其被配置為輸出所述第一加強(qiáng)碼。
20.如權(quán)利要求17的電路，其中所述下拉驅(qū)動(dòng)器控制單元包括多個(gè)NAND門，其每個(gè)具有被配置為共同地接收所述驅(qū)動(dòng)器使能信號(hào)的第一輸入端子、被配置為接收所述第二加強(qiáng)碼的第二輸入端子，且其被配置為輸出反轉(zhuǎn)第二加強(qiáng)碼。
21.如權(quán)利要求7的電路，其中所述數(shù)據(jù)處理單元包括上拉數(shù)據(jù)處理單元，其被配置為依據(jù)所述第一加強(qiáng)碼而輸出反轉(zhuǎn)上拉數(shù)據(jù)至所述驅(qū)動(dòng)單元；及下拉數(shù)據(jù)處理單元，其被配置為依據(jù)所述反轉(zhuǎn)第二加強(qiáng)碼而輸出反轉(zhuǎn)下拉數(shù)據(jù)至所述驅(qū)動(dòng)單元。
22.如權(quán)利要求21的電路，其中所述上拉數(shù)據(jù)處理單元包括第一反向器，其具有被配置為接收所述反轉(zhuǎn)上拉數(shù)據(jù)的輸入，及輸出；第二反向器，其具有被配置為接收所述第一加強(qiáng)碼的輸入，及輸出；通過門，其具有輸出端子、與所述第一反向器的所述輸出耦接的輸入端子、與所述第二反向器的所述輸出耦接的第一控制端子、及被配置為接收所述第一加強(qiáng)碼的第二控制端子；晶體管，其具有與所述第二反向器的所述輸出耦接的柵極、與所述通過門的所述輸出端子耦接的漏極、及被耦接至地的源極；及多個(gè)邏輯電路，其每個(gè)包括第三反向器，所述第三反向器具有被耦接至所述晶體管的所述漏極的輸入端子，其中所述邏輯電路的數(shù)量等于所述第一加強(qiáng)碼的位數(shù)。
23.如權(quán)利要求21的電路，其中所述下拉數(shù)據(jù)處理單元包括第一反向器，其具有被配置為接收所述反轉(zhuǎn)下拉數(shù)據(jù)的輸入，及輸出；第二反向器，其具有被配置為接收所述反轉(zhuǎn)第二加強(qiáng)碼的輸入，及輸出通過門，其具有輸出端子、與所述第一反向器的所述輸出耦接的輸入端子、被配置為接收所述反轉(zhuǎn)第二加強(qiáng)碼的第一控制端子、及與所述第二反向器的所述輸出耦接的第二控制端子；晶體管，其具有與所述第二反向器的所述輸出耦接的柵極、與所述通過門的所述輸出端子耦接的源極、及被耦接至電源的漏極；及第三反向器，其具有被耦接至所述晶體管的所述源極的輸入端子。
全文摘要
一種用于控制半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)器的電路，包括至少一個(gè)驅(qū)動(dòng)單元，其中阻抗依據(jù)碼值而設(shè)定；阻抗調(diào)整單元，其輸出第一碼及第二碼，以便設(shè)定該至少一個(gè)驅(qū)動(dòng)單元的阻抗；驅(qū)動(dòng)加強(qiáng)控制單元，其輸出調(diào)整碼一段與定時(shí)數(shù)據(jù)相應(yīng)的時(shí)間；及驅(qū)動(dòng)加強(qiáng)單元，其輸出通過使用調(diào)整碼調(diào)整第一碼及第二碼而獲得的第一加強(qiáng)碼及第二加強(qiáng)碼，使得可加強(qiáng)至少一個(gè)驅(qū)動(dòng)單元的驅(qū)動(dòng)能力。
文檔編號(hào)G11C7/22GK101017702SQ200610168240
公開日2007年8月15日 申請(qǐng)日期2006年12月28日 優(yōu)先權(quán)日2006年2月7日
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