專利名稱：用于半導體存儲器件的片上終端電路與方法
技術領域：
本發(fā)明涉及半導體存儲器件，更特定而言，涉及用于半導體存儲器件的片上終端(on-die termination)電路與片上終端方法。
背景技術：
一般而言，當待通過具有預定的阻抗的總線來傳送的信號碰上具有不同的阻抗的另一總線時，信號的一部分會損失。因此，使用片上終端(后文中稱為″ODT″)技術來將兩個總線的阻抗彼此匹配，藉此降低信號損失。
如圖1所示，根據(jù)現(xiàn)有技術的片上終端電路包括ODT輸入驅(qū)動器10，其模制成類似數(shù)據(jù)輸入驅(qū)動器，其以根據(jù)第一碼Pcode<0:N>的電阻比為基礎來分割電源電壓VDDQ，并輸出第一線電壓P_out；第一ODT控制器20，其比較第一線電壓P_out與參考電壓Vref并根據(jù)該比較結果來計數(shù)(count)第一碼Pcode<0:N>；ODT輸出驅(qū)動器30，其模制成類似數(shù)據(jù)輸出驅(qū)動器，其以根據(jù)第二碼Ncode<0:N>的電阻比為基礎來分割電源電壓VDDQ，并輸出第二線電壓N_out；以及第二ODT控制器40，其根據(jù)比較結果來比較第二線電壓N_out與參考電壓Vref并計數(shù)該第二碼Ncode<0:N>。
在初始操作時，ODT輸入驅(qū)動器10根據(jù)第一碼Pcode<0:N>的初始值來輸出第一線電壓P_out。
接下來，第一ODT控制器20比較第一線電壓P_out與參考電壓Vref并根據(jù)比較結果來執(zhí)行第一碼Pcode<0:N>的加或減計數(shù)(up ordown-count)。
此時，ODT輸入驅(qū)動器10接收計數(shù)的第一碼Pcode<0:N>并根據(jù)計數(shù)的第一碼Pcode<0:N>來反饋第一線電壓P_out至第一ODT控制器20。接著，重復第一ODT控制器20的比較操作和該ODT輸入驅(qū)動器10的第一線電壓P_out的輸出操作。
若第一線電壓P_out與參考電壓Vref彼此符合，則第一ODT控制器20的第一碼Pcode<0:N>計數(shù)操作停止，且完成該ODT操作。
ODT輸出驅(qū)動器30與第二ODT控制器40的操作相同于ODT輸入驅(qū)動器10與第一ODT控制器20的操作，因此在此省略其說明。
在上述的現(xiàn)有技術中，在第一碼Pcode<0:N>和第二碼Ncode<0:N>的調(diào)整時，當?shù)谝痪€電壓P_out與第二線電壓N_out大于參考電壓Vref時，需要增加電阻值。為此，增加第一碼Pcode<0:N>的值并降低第二碼Ncode<0:N>的值。
此時，當存儲器外部的阻抗(即，半導體存儲器件的輸入/輸出端子上的阻抗)非常高且線電壓連續(xù)地高于參考電壓時，第一碼Pcode<0:N>的值連續(xù)地增加且最終變成最大值，因此電阻值基本接近無限值(infinite value)。同樣地，第二碼Ncode<0:N>連續(xù)地減少且最終變成最小值，因此電阻值基本接近無限值。
因此，在根據(jù)現(xiàn)有技術的半導體存儲器件的片上終端電路中，由于外部阻抗而出現(xiàn)碼調(diào)整錯誤，即最大第一碼Pcode<0:N>和最小第二碼Ncode<0:N>。于是，電阻值接近無限值，因而無法實現(xiàn)準確的數(shù)據(jù)輸入/輸出。

發(fā)明內(nèi)容
本發(fā)明的實施例是為了解決現(xiàn)有技術中固有的問題，且本發(fā)明的實施例提供了可防止碼調(diào)整錯誤的用于半導體存儲器件的片上終端電路與片上終端方法。
根據(jù)本發(fā)明的實施例，一種用于半導體存儲器件的片上終端電路，包括驅(qū)動單元，其接收具有至少兩位的碼、以根據(jù)該碼的電阻比為基礎來分割輸入電壓、并輸出分割的電壓；以及片上終端控制單元，其基于根據(jù)驅(qū)動單元的電阻比與外部電阻器單元的電阻比的線電壓是否符合參考電壓來計數(shù)該碼或重置該碼至初始值。
根據(jù)本發(fā)明的實施例，提供一種用于半導體存儲器件的片上終端方法，所述半導體存儲器件包括外部電阻器與驅(qū)動單元，該驅(qū)動單元具有根據(jù)具有至少兩位的碼而確定的電阻比。該片上終端方法包括將根據(jù)外部電阻器的電阻比和驅(qū)動單元的電阻比而輸出的線電壓與參考電壓進行比較；以及根據(jù)比較結果來計數(shù)該碼或重置該碼至初始值。
根據(jù)本發(fā)明的另一實施例，一種用于半導體存儲器件的片上終端電路，包括ODT(片上終端)輸入驅(qū)動單元，其基于根據(jù)具有至少兩位的第一碼Pcode<0:N>的電阻比來分割輸入電壓并輸出第一線電壓；第一ODT控制單元，其根據(jù)第一線電壓與參考電壓是否彼此匹配來計數(shù)第一碼Pcode<0:N>或重置該第一碼Pcode<0:N>至第一設定值；ODT輸出驅(qū)動單元，其基于根據(jù)第一碼Pcode<0:N>的電阻比和根據(jù)至少具有兩位的第二碼Ncode<0:N>的電阻比來分割輸入電壓并輸出第二線電壓；以及第二ODT控制單元，其根據(jù)第二線電壓與參考電壓是否彼此匹配來計數(shù)第二碼Ncode<0:N>或重置第二碼Ncode<0:N>至第二設定值。
根據(jù)本發(fā)明的另一實施例，提供一種用于半導體存儲器件的片上終端方法，所述半導體存儲器件包括具有根據(jù)第一碼Pcode<0:N>而確定的電阻比的輸入驅(qū)動單元以及具有根據(jù)第二碼Ncode<0:N>而確定的電阻比的輸出驅(qū)動單元。該片上終端方法包括比較從輸入驅(qū)動單元輸出的第一線電壓和參考電壓；根據(jù)比較結果來計數(shù)第一碼Pcode<0:N>或重置第一碼Pcode<0:N>至第一設定值；比較從輸出驅(qū)動單元輸出的第二線電壓和參考電壓；以及根據(jù)第二次比較的結果來計數(shù)第二碼Ncode<0:N>或重置第二碼Ncode<0:N>至第二設定值。


圖1是一框圖，顯示根據(jù)現(xiàn)有技術的用于半導體存儲器件的片上終端電路的配置；圖2是一框圖，顯示根據(jù)本發(fā)明的第一實施例的用于半導體存儲器件的片上終端電路的配置；圖3是一電路圖，顯示圖2中的ODT輸入驅(qū)動器的配置；
圖4是一框圖，顯示圖2中的ODT控制器的配置；圖5是一電路圖，顯示圖4中的第二重置信號發(fā)生器的配置；圖6是一時序圖，顯示根據(jù)本發(fā)明的第一實施例的各部分的信號波形；圖7是一框圖，顯示根據(jù)本發(fā)明的第二實施例的用于半導體存儲器件的片上終端電路的配置；圖8是一電路圖，顯示圖7中的ODT輸入驅(qū)動器的配置；圖9是一電路圖，顯示圖7中的第一控制器的配置；圖10是一電路圖，顯示圖7中的ODT輸出驅(qū)動器的配置；圖11是一電路圖，顯示圖7中的第二控制器的配置；圖12是一時序圖，顯示根據(jù)本發(fā)明的第二實施例的涉及第一碼Pcode<0:N>調(diào)整的信號波形；以及圖13是一時序圖，顯示根據(jù)本發(fā)明的第二實施例的涉及第二碼Ncode<0:N>調(diào)整的信號波形。
具體實施例方式
后文中，用于半導體存儲器件的片上終端電路與片上終端方法的典型實施例將參考附圖來進行描述。
第一實施例如圖2所示，根據(jù)本發(fā)明實施例的用于半導體存儲器件的片上終端電路包括ODT輸入驅(qū)動器50，其接收具有至少兩位的碼Pcode<0:N>、基于根據(jù)該碼Pcode<0:N>的電阻比來分割輸入電壓、并輸出該經(jīng)分割的電壓；以及ODT控制器60，其根據(jù)線電壓P_out是否符合參考電壓Vref來計數(shù)碼Pcode<0:N>或重置該碼Pcode<0:N>至初始值，其中線電壓P_out根據(jù)ODT輸入驅(qū)動器50的電阻比和外部電阻器ZQ的電阻比。
如圖3所示，ODT輸入驅(qū)動器50包括多個晶體管(P0至Pn)，其耦合至電源端子VDDQ并根據(jù)碼Pcode<0:N>而導通；以及多個電阻器(NR0至NRn)，其分別地耦合在多個晶體管(P0至Pn)與接地端子VSSQ之間。
如圖4所示，ODT控制器60包括第一比較器61，其比較線電壓P_out與參考電壓Vref并根據(jù)該比較結果來輸出比較結果信號cmp_out；第二比較器62，根據(jù)碼Pcode<0:N>與比較結果信號cmp_out來輸出碼計數(shù)結束信號code_end；內(nèi)部時鐘發(fā)生器63，根據(jù)外部時鐘CLK與碼計數(shù)結束信號code_end來產(chǎn)生內(nèi)部時鐘CLK_i；第二重置信號發(fā)生器64，根據(jù)碼Pcode<0:N>、內(nèi)部時鐘CLK_i、以及重置信號RST來產(chǎn)生第二重置信號C_RST；以及碼控制器65，根據(jù)內(nèi)部時鐘CLK_i與第二重置信號C_RST來計數(shù)或重置碼Pcode<0:N>。
第一比較器61配置為當線電壓P_out與參考電壓Vref彼此符合時，使能比較結果信號cmp_out至例如高電平。
第二比較器62配置為在比較結果信號cmp_out被使能或該比較結果信號cmp_out被禁止的狀態(tài)中，當碼Pcode<0:N>達到設定值時，使能碼計數(shù)結束信號code_end至例如高電平。
設定值可以是碼Pcode<0:N>的最大值與最小值中的至少一個。該最大值對應于所有位均為“1”(高)的情形，且該最小值對應于所有位均為“0”(低)的情形。
內(nèi)部時鐘發(fā)生器63包括第一反向器IV1，其接收碼計數(shù)結束信號code_end；第一NAND門ND1，其接收第一反向器IV1的輸出和外部時鐘CLK；以及第二反向器IV2，其接收第一NAND門ND1的輸出并輸出內(nèi)部時鐘CLK_i。
第二重置信號發(fā)生器64包括邏輯電路，其當碼Pcode<0:N>的所有位具有相同值或重置信號RST被使能時，使能該第二重置信號C_RST。
如圖5所示，第二重置信號發(fā)生器64的邏輯電路可包括XNOR門XNOR1，其接收碼Pcode<0:N>；第三反向器IV3，其接收內(nèi)部時鐘CLK_i；第二NAND門ND2，其接收XNOR門XNOR1的輸出和第三反向器IV3的輸出；第四反向器IV4，其接收第二NAND門ND2的輸出；NOR門NOR1，其接收第四反向器IV4的輸出與重置信號RST；以及第五反向器IV5，其接收NOR門NOR1的輸出并輸出第二重置信號C_RST。
碼控制器65具有寄存器，其隨后根據(jù)該內(nèi)部時鐘CLK_i來計數(shù)碼Pcode<0:N>并根據(jù)第二重置信號C_RST來重置碼Pcode<0:N>至初始碼。
現(xiàn)在，將描述具有上述配置的根據(jù)本發(fā)明第一實施例的用于半導體存儲器件的片上終端電路的操作。
首先，在初始操作中，ODT控制器60輸出預設初始碼Pcode<0:N>至ODT輸入驅(qū)動器50。
接著，將線電壓P_out輸入至ODT控制器60，該線電壓P_out通過以根據(jù)ODT輸入驅(qū)動器50中的初始碼Pcode<0:N>而連接的電阻器的電阻比和外部電阻器ZQ的電阻比為基礎來分割電源電壓VDDQ而獲得。
接著，圖4所示的第一比較器61比較線電壓P_out與參考電壓Vref并當其彼此不符合時，輸出低電平的比較結果信號cmp_out，如圖6所示。
接著，在比較結果信號cmp_out被禁止的狀態(tài)下，當碼Pcode<0:N>未達到設定值時，圖4中所示的第二比較器62禁止碼計數(shù)結束信號code_end至低電平，如圖6所示。
接著，在碼計數(shù)結束信號code_end被禁止(低電平)的狀態(tài)下，圖4中所示的內(nèi)部時鐘發(fā)生器63將通過第一NAND門ND1與第二反向器IV2而延遲的外部時鐘CLK作為內(nèi)部時鐘CLK_i輸出至碼控制器65，如圖6所示。
接著，當碼Pcode<0:N>的所有位具有相同值(所有位為高或低)且內(nèi)部時鐘CLK_i處于低電平或當重置信號RST被使能時，圖5中所述的第二重置信號發(fā)生器64使能第二重置信號C_RST。
然而，當碼Pcode<0:N>未達到最大值(當碼Pcode<0:N>的位數(shù)為4時，例如，1111)或最小值(當碼Pcode<0:N>的位數(shù)為4時，例如，0000)時，碼Pcode<0:N>的所有位不具有相同值。在此情形中，圖5中所述的第二重置信號發(fā)生器64保持第二重置信號C_RST于禁止狀態(tài)，如圖6所示。
因此，圖4中所示的碼控制器65在第二重置信號C_RST被禁止的狀態(tài)下，根據(jù)內(nèi)部時鐘CLK_i順序地計數(shù)碼Pcode<0:N>，如圖6所示。
此時，根據(jù)通過順序地計數(shù)碼Pcode<0:N>所獲得的ODT輸入驅(qū)動器50的電阻比與外部電阻器ZQ(圖3)的電阻比的線電壓P_out被連續(xù)地反饋至圖4中的第一比較器61。接著，將通過圖4中的第一比較器61、第二比較器62、以及內(nèi)部時鐘發(fā)生器63的操作而產(chǎn)生的內(nèi)部時鐘CLK_i供給至碼控制器65。
同時，即使來自圖4中的第一比較器61的比較結果信號cmp_out被禁止至低電平，如果待順序地計數(shù)的碼Pcode<0:N>達到最大值或最小值，則圖4中的第二比較器62使能碼計數(shù)結束信號code_end至高電平，如圖6所示。
接著，當碼計數(shù)結束信號code_end被使能至高電平時，圖4中的內(nèi)部時鐘發(fā)生器63保持內(nèi)部時鐘CLK_i于低電平并停止脈沖的產(chǎn)生，如圖6所示。
再者，當碼Pcode<0:N>達到最大值或最小值然后所有位具有相同值，且當內(nèi)部時鐘CLK_i處于低電平時，第二重置信號發(fā)生器64使能第二重置信號C_RST至高電平，如圖6所示。
因此，由于未供給內(nèi)部時鐘CLK_i，碼控制器65停止計數(shù)碼Pcode<0:N>。再者，當?shù)诙刂眯盘朇_RST被使能時，碼控制器65重置目前計數(shù)的碼Pcode<0:N>至初始碼Pcode<0:N>。
第二實施例如圖7所示，根據(jù)本發(fā)明第二實施例的用于半導體存儲器件的片上終端電路包括ODT(片上終端)輸入驅(qū)動器100，其以根據(jù)具有至少兩位的第一碼Pcode<0:N>的電阻比為基礎來分割輸入電壓并輸出第一線電壓P_out；第一ODT控制器200，其根據(jù)第一線電壓P_out與參考電壓Vref是否彼此符合來計數(shù)第一碼Pcode<0:N>或重置第一碼Pcode<0:N>至第一設定值；ODT輸出驅(qū)動器300，其基于第一碼Pcode<0:N>的電阻比和第二碼Ncode<0:N>的電阻比來分割輸入電壓并輸出第二線電壓N_out；以及第二ODT控制器400，其根據(jù)第二線電壓N_out與參考電壓Vref是否彼此符合來計數(shù)第二碼Ncode<0:N>或重置第二碼Ncode<0:N>至第二設定值。
第一ODT控制器200包括第一比較器210，其根據(jù)第一使能信號P_en來比較第一線電壓P_out與參考電壓Vref并輸出第一比較結果信號Pcmp_out；第一寄存器220，其根據(jù)第一比較結果信號Pcmp_out與重置信號RST來計數(shù)第一碼Pcode<0:N>或重置第一碼Pcode<0:N>至第一設定值；以及第一控制器230，其根據(jù)第一使能信號P_en與第一碼Pcode<0:N>來產(chǎn)生重置信號RST。
第二ODT控制器400包括第二比較器410，其根據(jù)第二使能信號N_en來比較第二線電壓N_out與參考電壓Vref并輸出第二比較結果信號Ncmp_out；第二寄存器420，其根據(jù)第二比較結果信號Ncmp_out與重置信號RST來計數(shù)第二碼Ncode<0:N>或重置第二碼Ncode<0:N>至第二設定值；以及第二控制器430，其根據(jù)第二使能信號N_en與第二碼Ncode<0:N>來產(chǎn)生重置信號RST。
如圖8所示，ODT輸入驅(qū)動器100包括多個晶體管(P0至Pn)，其耦合至電源端子VDDQ，并根據(jù)第一碼Pcode<0:N>而導通；以及多個電阻器(NR0至NRn)，其分別耦合至多個晶體管(P0至Pn)與接地端子VSSQ之間。
第一控制器230配置為在第一使能信號P_en被禁止的狀態(tài)下，當?shù)谝淮aPcode<0:N>達到最大值(例如，當Pcode<0:N>中的N為4時，即Pcode<0:N>具有五位，11111)時，使能重置信號RST。如圖9所示，第一控制器230包括第一反向器IV10，其接收第一使能信號P_en；以及第一XNOR門XNOR10，其接收第一反向器IV10的輸出和第一碼Pcode<0:N>。
如圖10所示，ODT輸出驅(qū)動器300包括多個晶體管(P0至Pn)，其耦合至電源端子VDDQ，并根據(jù)第一碼Pcode<0:N>而導通；多個電阻器(NR0至NRn)，其分別耦合至多個晶體管(P0至Pn)；多個電阻器(PR0至PRn)，其分別耦合至多個電阻器(NR0至NRn)；多個晶體管(N0至Nn)，其分別耦合在多個電阻器(PR0至PRn)與接地端子VSSQ之間，并根據(jù)第二碼Ncode<0:N>而導通。
第二控制器430配置為在第二使能信號N_en被禁止的狀態(tài)下，當?shù)诙aNcode<0:N>達到最小值(例如，當Ncode<0:N>具有五位，00000)時，使能重置信號RST。如圖11所示，第二控制器430包括第二反向器IV20，其接收第二使能信號N_en；第三反向器(IV30-1至IV30-n)，其分別接收第二碼Ncode<0:N>的各個位，第三反向器的數(shù)量對應于第二碼Ncode<0:N>的位數(shù)；以及第二XNOR門XNOR20，其接收第三反向器(IV30-1至IV30-n)的輸出和第二反向器IV20的輸出。
現(xiàn)在將描述具有上述配置的根據(jù)本發(fā)明第二實施例的半導體存儲器件的片上終端電路的操作。
首先說明與第一碼Pcode<0:N>調(diào)整有關的操作。
在初始操作中，將預設于第一寄存器220的初始第一碼Pcode<0:N>輸入至ODT輸入驅(qū)動器100。
接著，ODT輸入驅(qū)動器100基于根據(jù)第一碼Pcode<0:N>而連接的電阻器的電阻比和外部電阻器ZQ的電阻比來輸出第一線電壓P_out。
接著，第一比較器210根據(jù)第一使能信號P_en來比較第一線電壓P_out與參考電壓Vref并根據(jù)比較結果來輸出第一比較結果信號Pcmp_out。
此時，若第一線電壓P_out不符合參考電壓Vref，如圖12所示，則第一比較器210以高電平來輸出第一比較結果信號Pcmp_out，以允許第一寄存器220執(zhí)行加計數(shù)。
接著，第一寄存器220根據(jù)第一比較結果信號Pcmp_out來加計數(shù)第一碼Pcode<0:N>，如圖12所示。
此時，ODT輸入驅(qū)動器100根據(jù)加計數(shù)的第一碼Pcode<0:N>來反饋第一線電壓P_out至第一比較器210，且接著第一比較器210重復上述的比較操作和根據(jù)比較操作的第一比較結果信號Pcmp_out的輸出操作。
在第一使能信號P_en被使能的狀態(tài)下，即當產(chǎn)生脈沖時，若第一線電壓P_out與參考電壓Vref彼此符合，則第一比較器210以低電平輸出第一比較結果信號Pcmp_out。接著，停止第一寄存器220的計數(shù)操作，且完成ODT操作。
然而，如圖12所示，即使第一碼Pcode<0:N>的加計數(shù)在第一使能信號P_en被使能的狀態(tài)下連續(xù)地執(zhí)行，由于第一線電壓P_out和參考電壓Vref彼此不符合，所以第一比較結果信號Pcmp_out維持高電平。接著，第一碼Pcode<0:N>達到最大值(11111)，且第一使能信號P_en被禁止。
因此，圖9的第一控制器230接收達到最大值(11111)的第一碼Pcode<0:N>和禁止至低電平的第一使能信號P_en，并使能重置信號RST至高電平。
接著，第一寄存器220根據(jù)重置信號RST來重置第一碼Pcode<0:N>至第一設定值并存儲所重置的第一碼Pcode<0:N>。
因此，半導體存儲器件的輸入/輸出端上的阻抗非常高，故防止碼調(diào)整錯誤以及由此將第一碼Pcode<0:N>儲存為最大值。
接著說明涉及第二碼Ncode<0:N>調(diào)整的操作。
在初始操作中，將預設于第二寄存器420中的初始第二碼Pcode<0:N>輸入至ODT輸出驅(qū)動器300。
接著，ODT輸出驅(qū)動器300以根據(jù)第二碼Ncode<0:N>而連接的電阻器的電阻比為基礎來輸出第二線電壓N_out。
接著，第二比較器410根據(jù)第二使能信號N_en來比較第二線電壓N_out與參考電壓Vref，并根據(jù)比較結果來輸出第二比較結果信號Ncmp_out。
當?shù)诙€電壓N_out不符合參考電壓Vref時，第二比較器410以低電平輸出第二比較結果信號Ncmp_out，以允許第二寄存器420執(zhí)行減計數(shù)，如圖13所示。
接著，第二寄存器420根據(jù)第二比較結果信號Ncmp_out來減計數(shù)第二碼Ncode<0:N>，如圖13所示。
此時，ODT輸出驅(qū)動器300根據(jù)經(jīng)減計數(shù)的第二碼Ncode<0:N>來反饋第二線電壓N_out至第二比較器410，且接著第二比較器410重復上述的比較操作和根據(jù)比較操作的第二比較結果信號Ncmp_out的輸出操作。
在第二使能信號N_en被使能的狀態(tài)下，即當產(chǎn)生脈沖時，如果第二線電壓N_out與參考電壓Vref彼此符合，則第二比較器410以高電平輸出第二比較結果信號Ncmp_out。接著，停止第二寄存器420的計數(shù)操作，并完成ODT操作。
然而，如圖13所示，即使在第二使能信號N_en被使能的狀態(tài)下連續(xù)地執(zhí)行第二碼Ncode<0:N>的減計數(shù)，由于第二線電壓N_out與參考電壓Vref彼此不符合，故第二比較結果信號Ncmp_out維持低電平。接著，第二碼Ncode<0:N>達到最小值(00000)，且第二使能信號N_en被禁止。
因此，圖11的第二控制器430接收達到最小值(00000)的第二碼Ncode<0:N>和禁止至低電平的第二使能信號N_en，并使能重置信號RST至高電平。
接著，第二寄存器420根據(jù)重置信號RST來重置第二碼Ncode<0:N>至第二設定值并儲存經(jīng)重置的第二碼Ncode<0:N>。
因此，半導體存儲器件的輸入/輸出端上的阻抗非常高，且因此防止碼調(diào)整錯誤及由此將第二碼Ncode<0:N>儲存為最小值。
此時，涉及第一碼Pcode<0:N>的第一設定值與涉及第二碼Ncode<0:N>的第二設定值通過半導體存儲器件的仿真或操作測試來設定，或設定為碼的初始值，使得即使半導體存儲器件的輸入/輸出端上的阻抗為高，仍可執(zhí)行數(shù)據(jù)輸入/輸出。
很顯然的，對于本領域技術人員而言，在不偏離本發(fā)明的精神與范圍的情形下，各種修改與變化是可能的。因此，應認識到上述所有的實施例僅為示例而非限制。本發(fā)明的范圍由所附權利要求而非說明書來限定，且因此，通過權利要求涵蓋了權利要求范圍內(nèi)的所有變化與修改，以及這些變化與修改的等同。
根據(jù)本發(fā)明實施例的用于半導體存儲器件的片上終端電路與方法可防止碼值調(diào)整錯誤，以允許正常的數(shù)據(jù)輸入與輸出。因此，可改善存儲器操作的可靠性。
權利要求
1.一種用于半導體存儲器件的片上終端電路，包括驅(qū)動單元，其配置為接收具有至少兩位的碼、以根據(jù)所述碼的所述驅(qū)動單元的電阻比為基礎來分割輸入電壓、以及輸出所述經(jīng)分割的電壓；以及片上終端控制單元，其配置為基于根據(jù)所述驅(qū)動單元的所述電阻比和外部電阻器單元的電阻比的線電壓是否符合參考電壓來計數(shù)所述碼或重置所述碼至初始值。
2.如權利要求1的片上終端電路，其中所述驅(qū)動單元包括多個切換組件，其耦合至電源端子，并且根據(jù)所述碼而導通，以及多個電阻器，其分別耦合在所述多個切換組件中的相應一個與接地端子VSSQ之間。
3.如權利要求1的片上終端電路，其中所述片上終端控制單元包括第一比較器，其配置為比較所述線電壓與所述參考電壓并輸出比較結果信號，第二比較器，其配置為根據(jù)所述碼與所述比較結果信號來輸出碼計數(shù)結束信號，內(nèi)部時鐘發(fā)生器，其配置為根據(jù)外部時鐘與所述碼計數(shù)結束信號來產(chǎn)生內(nèi)部時鐘，第二重置信號發(fā)生器，其配置為根據(jù)所述碼、所述內(nèi)部時鐘、以及重置信號來產(chǎn)生第二重置信號，以及碼控制器，其配置為根據(jù)所述內(nèi)部時鐘與所述第二重置信號來計數(shù)或重置所述碼。
4.如權利要求3的片上終端電路，其中所述第一比較器配置為當所述線電壓與所述參考電壓彼此一致時，使能所述比較結果信號。
5.如權利要求3的片上終端電路，其中所述第二比較器被配置為當所述比較結果信號被使能時，使能所述碼計數(shù)結束信號，且在所述比較結果信號被禁止的狀態(tài)下，所述碼達到設定值。
6.如權利要求3的片上終端電路，其中所述內(nèi)部時鐘發(fā)生器包括第一反向器，其配置為接收所述碼計數(shù)結束信號并根據(jù)其來產(chǎn)生輸出，NAND門，其配置為接收所述第一反向器的所述輸出與所述外部時鐘并根據(jù)其產(chǎn)生輸出，以及第二反向器，其配置為接收所述NAND門的輸出并輸出所述內(nèi)部時鐘。
7.如權利要求3的片上終端電路，其中所述第二重置信號發(fā)生器被配置為當所述碼的所有位具有相同的值時或當所述重置信號被使能時，使能所述第二重置信號。
8.如權利要求3的片上終端電路，其中所述第二重置信號發(fā)生器包括XNOR門，其配置為接收所述碼并根據(jù)其來產(chǎn)生輸出，第一反向器，其配置為接收所述內(nèi)部時鐘并根據(jù)其來產(chǎn)生輸出，NAND門，其配置為接收所述XNOR門的所述輸出與所述第一反向器的所述輸出并根據(jù)其來產(chǎn)生輸出，第二反向器，其配置為接收所述第一NAND門的所述輸出并根據(jù)其來產(chǎn)生輸出，NOR門，其配置為接收所述第二反向器的所述輸出和所述重置信號并根據(jù)其來產(chǎn)生輸出，以及第三反向器，其配置為接收所述NOR門的所述輸出并所述第二重置信號。
9.如權利要求3的片上終端電路，其中所述碼控制器包括寄存器，其配置為根據(jù)所述內(nèi)部時鐘來計數(shù)所述碼并根據(jù)所述第二重置信號來重置所述碼。
10.一種用于半導體存儲器件的片上終端方法，所述半導體存儲器件包括外部電阻器和驅(qū)動單元，所述驅(qū)動單元具有根據(jù)具有至少兩位的碼來確定的電阻比，所述片上終端方法包括將根據(jù)所述外部電阻器的電阻比以及所述驅(qū)動單元的所述電阻比而輸出的線電壓與參考電壓進行比較；以及根據(jù)所述比較的結果來計數(shù)所述碼或重置所述碼至初始值。
11.如權利要求10的片上終端方法，其中根據(jù)所述比較的結果來計數(shù)所述碼包括在所述碼未達到設定值的狀態(tài)下，當所述線電壓與所述參考電壓彼此不符合時，計數(shù)所述碼。
12.如權利要求11的片上終端方法，其中所述設定值包括所述碼的最大值或所述碼的最小值中的至少一個。
13.如權利要求10的片上終端方法，其中根據(jù)所述比較結果來重置所述碼包括在所述碼的值達到設定值的狀態(tài)下，當所述線電壓與所述參考電壓彼此不符合時，重置所述碼至所述初始值。
14.如權利要求13的片上終端方法，其中所述設定值包括所述碼的最大值或所述碼的最小值中的至少一個。
15.一種用于半導體存儲器件的片上終端電路，其包括ODT(片上終端)輸入驅(qū)動單元，其配置為以根據(jù)具有至少兩位的第一碼的電阻比為基礎來分割輸入電壓并輸出第一線電壓；第一ODT控制單元，其配置為根據(jù)所述第一線電壓與參考電壓是否彼此符合來計數(shù)所述第一碼或重置所述第一碼至第一設定值；ODT輸出驅(qū)動單元，其配置為基于所述根據(jù)所述第一碼的所述電阻比和根據(jù)具有至少兩位的第二碼的電阻比來分割輸入電壓并輸出第二線電壓；以及第二ODT控制單元，其配置為根據(jù)所述第二線電壓與所述參考電壓是否彼此匹配來計數(shù)所述第二碼或重置所述第二碼至第二設定值。
16.如權利要求15的片上終端電路，其中所述ODT輸入驅(qū)動單元包括多個切換組件，其耦合至電源端子并根據(jù)所述第一碼而導通，以及多個電阻器，其分別耦合在所述多個切換組件中的相應一個與接地端子VSSQ之間。
17.如權利要求15的片上終端電路，其中所述第一ODT控制單元包括比較器，其配置為根據(jù)第一使能信號來比較所述第一線電壓與所述參考電壓并輸出第一比較結果信號，寄存器，其配置為根據(jù)所述第一比較結果信號與重置信號來計數(shù)所述第一碼Pcode<0:N>或重置所述第一碼Pcode<0:N>至所述第一設定值，以及控制器，其配置為根據(jù)所述第一使能信號與所述第一碼來產(chǎn)生所述重置信號。
18.如權利要求17的片上終端電路，其中所述比較器配置為輸出所述第一比較結果信號，以當所述第一線電壓與所述參考電壓不一致時，允許所述寄存器執(zhí)行加計數(shù)。
19.如權利要求17的片上終端電路，其中所述控制器配置為在所述第一使能信號被禁止的狀態(tài)下，當所述第一碼達到最大值時，使能所述重置信號。
20.如權利要求17的片上終端電路，其中所述第一使能信號包括脈沖信號。
21.如權利要求17的片上終端電路，其中所述控制器包括反向器，其配置為接收所述第一使能信號并根據(jù)其來產(chǎn)生輸出，以及XNOR門，其配置為接收所述反向器的所述輸出和所述第一碼。
22.如權利要求15的片上終端電路，其中所述ODT輸出驅(qū)動單元包括第一晶體管組，其具有多個晶體管，所述多個晶體管耦合至電源端子并且根據(jù)所述第二碼而導通，第一電阻器組，其具有多個電阻器，所述多個電阻器分別耦合在所述第一晶體管組的晶體管與接地端子之間，第二電阻器組，其具有多個電阻器，所述多個電阻器分別耦合至所述第一電阻器組的所述電阻器，以及第二晶體管組，其具有多個晶體管，所述多個晶體管分別耦合在所述第二電阻器組的所述電阻器與所述接地端子之間，并且根據(jù)所述第二碼而導通。
23.如權利要求15的片上終端電路，其中所述第二ODT控制單元包括比較器，其配置為根據(jù)第二使能信號來比較所述第二線電壓與所述參考電壓并輸出第二比較結果信號，寄存器，其配置為根據(jù)所述第二比較結果信號與重置信號來計數(shù)所述第二碼或重置所述第二碼至第二設定值，以及控制器，其配置為根據(jù)所述第二使能信號與所述第二碼來產(chǎn)生重置信號。
24.如權利要求23的片上終端電路，其中所述比較器配置為輸出所述第二比較結果信號，以當所述第二線電壓與所述參考電壓不一致時，允許所述寄存器執(zhí)行減計數(shù)。
25.如權利要求23的片上終端電路，其中所述控制器配置為在所述第二使能信號被禁止的狀態(tài)下，當所述第二碼達到最小值時，使能所述重置信號。
26.如權利要求23的片上終端電路，其中所述第二使能信號包括脈沖信號。
27.如權利要求23的片上終端電路，其中所述控制器包括第一反向器，其配置為接收所述第二使能信號并根據(jù)其來產(chǎn)生輸出，第二反向器，其配置為分別接收所述第二碼的位并根據(jù)所述第二反向器的數(shù)量來分別產(chǎn)生輸出，所述第二反向器的數(shù)量對應于所述第二碼的位的數(shù)量，以及XNOR門，其接收所述第一反向器與第二反向器的輸出。
28.如權利要求15的片上終端電路，其中所述第一設定值與所述第二設定值通過所述半導體存儲器件的模擬或操作測試而設定。
29.一種用于半導體存儲器件的片上終端方法，所述半導體存儲器件包括具有根據(jù)第一碼Pcode<0:N>而確定的電阻比的輸入驅(qū)動單元和具有根據(jù)第二碼而確定的電阻比的輸出驅(qū)動單元，所述片上終端方法包括比較從所述輸入驅(qū)動單元輸出的第一線電壓與參考電壓；根據(jù)所輸出的第一線電壓與所述參考電壓的所述比較的比較結果來計數(shù)所述第一碼或重置所述第一碼至第一設定值；比較從所述輸出驅(qū)動單元輸出的第二線電壓與所述參考電壓；以及根據(jù)輸出的所述第二線電壓與所述參考電壓的所述比較的比較結果來計數(shù)所述第二碼或重置所述第二碼至第二設定值。
30.如權利要求29的片上終端方法，其中計數(shù)所述第一碼包括在第一使能信號被使能的狀態(tài)下，當所述第一線電壓與所述參考電壓彼此不符合時，計數(shù)所述第一碼。
31.如權利要求30的片上終端方法，其中所述第一使能信號包括脈沖信號。
32.如權利要求29的片上終端方法，其中重置所述第一碼至所述第一設定值包括在所述第一使能信號被禁止的狀態(tài)下，當所述第一碼達到最大值時，重置所述第一碼至所述第一設定值。
33.如權利要求29的片上終端方法，其中計數(shù)所述第二碼包括在第二使能信號被使能的狀態(tài)下，當所述第二線電壓與所述參考電壓彼此不符合時，計數(shù)所述第二碼。
34.如權利要求33的片上終端方法，其中所述第二使能信號包括脈沖信號。
35.如權利要求29的片上終端方法，其中重置所述第二碼至所述第二設定值包括在所述第二使能信號被禁止的狀態(tài)下，當所述第二碼達到最小值時，重置所述第二碼至所述第二設定值。
36.如權利要求29的片上終端方法，其中所述第一設定值與所述第二設定值通過所述半導體存儲器件的模擬或操作測試而設定。
全文摘要
本發(fā)明公開了一種用于半導體存儲器件的片上終端電路，其包括ODT(片上終端)輸入驅(qū)動單元，其以根據(jù)具有至少兩位的第一碼Pcode<0N>的電阻比為基礎來分割輸入電壓并輸出第一線電壓；第一ODT控制單元，其根據(jù)第一線電壓與參考電壓是否彼此匹配來計數(shù)第一碼或重置第一碼至第一設定值；ODT輸出驅(qū)動單元，其基于根據(jù)第一碼的電阻比與根據(jù)具有至少兩位的第二碼的電阻比來分割輸入電壓并輸出第二線電壓；以及第二ODT控制單元，其根據(jù)第二線電壓與參考電壓是否彼此符合來計數(shù)第二碼或重置第二碼至第二設定值。
文檔編號G11C7/10GK1992072SQ20061016827
公開日2007年7月4日 申請日期2006年12月25日 優(yōu)先權日2005年12月27日
發(fā)明者樸正勛, 梁仙錫 申請人:海力士半導體有限公司