專利名稱：用于在半導(dǎo)體存儲(chǔ)裝置中輸出數(shù)據(jù)的電路與方法
技術(shù)領(lǐng)域：
這里公開的本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置，且更具體地涉及一種數(shù)據(jù)輸出電路及方法，所述一種數(shù)據(jù)輸出電路及方法用以在最新輸出數(shù)據(jù)的電壓電平轉(zhuǎn)變時(shí)增強(qiáng)半導(dǎo)體存儲(chǔ)裝置的驅(qū)動(dòng)能力。
背景技術(shù)：
同步動(dòng)態(tài)RAM(SDRAM)的數(shù)據(jù)輸入/輸出操作通常與時(shí)鐘信號(hào)的上升沿同步進(jìn)行。然而，在雙倍數(shù)據(jù)速率SDRAM(DDR SDRAM)中，輸入/輸出操作與時(shí)鐘信號(hào)的下降沿以及上升沿同步進(jìn)行，因此數(shù)據(jù)輸入/輸出操作的速度為典型的SDRAM的兩倍。因此，高頻率半導(dǎo)體存儲(chǔ)裝置如DDRSDRAM被配置為在數(shù)據(jù)輸出操作期間，產(chǎn)生在從延遲鎖定環(huán)(DLL)電路輸出的時(shí)鐘信號(hào)的上升沿使能的時(shí)鐘(以下稱為上升時(shí)鐘)，以及在該DLL電路的時(shí)鐘信號(hào)的下降沿使能的時(shí)鐘(以下稱為下降時(shí)鐘)。然后，當(dāng)儲(chǔ)存數(shù)據(jù)(以下稱為上升數(shù)據(jù))在上升時(shí)鐘被激勵(lì)時(shí)輸出到流水線寄存器(pipe register)以及數(shù)據(jù)(以下稱為下降數(shù)據(jù))在下降時(shí)鐘被激勵(lì)時(shí)輸出到流水線寄存器之后，所述數(shù)據(jù)順次從流水線寄存器輸出，以完成高頻率數(shù)據(jù)輸出操作。
隨后將參照?qǐng)D1及圖2來描述一常規(guī)數(shù)據(jù)輸出電路。
圖1為一常規(guī)半導(dǎo)體存儲(chǔ)裝置中的常規(guī)數(shù)據(jù)輸出電路的結(jié)構(gòu)框圖，所述電路輸出四位數(shù)據(jù)。
如圖1所示的數(shù)據(jù)輸出電路由以下部件組成流水線寄存器10，一次儲(chǔ)存四位數(shù)據(jù)DATA<0:3>，并響應(yīng)于四流水線輸出控制信號(hào)POUT<0:3>而交替地輸出上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA；預(yù)驅(qū)動(dòng)器20，響應(yīng)于輸出使能信號(hào)OE的狀態(tài)，根據(jù)在上升時(shí)鐘RCLK的有效周期(active period)內(nèi)驅(qū)動(dòng)上升數(shù)據(jù)RDATA以及在下降時(shí)鐘FCLK的有效周期內(nèi)驅(qū)動(dòng)下降數(shù)據(jù)FDATA而產(chǎn)生上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN；以及主驅(qū)動(dòng)器30，響應(yīng)于上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN而產(chǎn)生最新輸出數(shù)據(jù)ODATA。
流水線寄存器10同時(shí)儲(chǔ)存四個(gè)輸入數(shù)據(jù)位DATA<0:3>。在儲(chǔ)存數(shù)據(jù)后，當(dāng)流水線輸出控制信號(hào)POUT<0>被激勵(lì)時(shí)，從流水線寄存器10輸出上升數(shù)據(jù)位RDATA<0>。當(dāng)流水線輸出信號(hào)POUT<1>被激勵(lì)時(shí)，從流水線寄存器10輸出下降數(shù)據(jù)位FDATA<0>。當(dāng)流水線輸出控制信號(hào)POUT<2>被激勵(lì)時(shí)，從流水線寄存器10輸出上升數(shù)據(jù)位RDATA<1>。當(dāng)流水線輸出信號(hào)POUT<3>被激勵(lì)時(shí)，從流水線寄存器10輸出下降數(shù)據(jù)位FDATA<1>。
預(yù)驅(qū)動(dòng)器20僅在輸出使能信號(hào)OE的有效周期中驅(qū)動(dòng)上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA。當(dāng)輸出使能信號(hào)OE未被激勵(lì)時(shí)，從預(yù)驅(qū)動(dòng)器20輸出的上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN分別固定到高電平及低電平，而不受上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA的影響。但是，當(dāng)輸出使能信號(hào)OE被激勵(lì)時(shí)，預(yù)驅(qū)動(dòng)器20分別在上升時(shí)鐘及下降時(shí)鐘RCLK及FCLK的有效周期驅(qū)動(dòng)上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA。當(dāng)這種情形發(fā)生時(shí)，從上升時(shí)鐘RCLK產(chǎn)生流水線輸出控制信號(hào)POUT<0>及POUT<2>，同時(shí)從下降時(shí)鐘FCLK產(chǎn)生流水線輸出控制信號(hào)POUT<1>及POUT<3>。因此，當(dāng)上升時(shí)鐘及下降時(shí)鐘RCLK及FCLK被激勵(lì)時(shí)，順次驅(qū)動(dòng)上升數(shù)據(jù)位RDATA<0>、RDATA<1>、RDATA<2>以及RDATA<3>。當(dāng)這種情形發(fā)生時(shí)，從預(yù)驅(qū)動(dòng)器20輸出的上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN處于相同的邏輯值。
從主驅(qū)動(dòng)器30所產(chǎn)生的最新輸出數(shù)據(jù)ODATA的電壓電平由上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN的電壓電平所確定。但是，如果高電平上拉信號(hào)PLLUP及低電平下拉信號(hào)PLLDN在輸出使能信號(hào)OE未被激勵(lì)時(shí)施加到主驅(qū)動(dòng)器30，則最新輸出數(shù)據(jù)ODATA的電壓電平處于浮動(dòng)狀態(tài)，且因此被認(rèn)為是對(duì)數(shù)據(jù)無效。
圖2為圖示圖1所示的數(shù)據(jù)輸出電路的操作的時(shí)序圖。
從圖2可見，流水線控制信號(hào)POUT<0:3>響應(yīng)于上升時(shí)鐘及下降時(shí)鐘RCLK及FCLK而被順次激勵(lì)，所述上升時(shí)鐘及下降時(shí)鐘RCLK及FCLK從DLL時(shí)鐘DLL_CLK所產(chǎn)生。響應(yīng)于流水線控制信號(hào)POUT<0:3>的順次激勵(lì)，四位輸入數(shù)據(jù)DATA<0:3>分別生成為上升數(shù)據(jù)位RDATA<0>、下降數(shù)據(jù)位FDATA<0>、上升數(shù)據(jù)位RDATA<1>以及下降數(shù)據(jù)位FDATA<1>。隨后，如輸出使能信號(hào)OE被激勵(lì)，則根據(jù)上升數(shù)據(jù)位RDATA<0>、下降數(shù)據(jù)位FDATA<0>、上升數(shù)據(jù)位RDATA<1>以及下降數(shù)據(jù)位FDATA<1>，以預(yù)定電平產(chǎn)生上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN。所述上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN限定最新輸出數(shù)據(jù)ODATA的邏輯值。
然而，在以上述模式操作的數(shù)據(jù)輸出電路中，需要時(shí)間來改變最新輸出數(shù)據(jù)ODATA的值，即，變換最新輸出數(shù)據(jù)ODATA的電壓電平。該時(shí)間需求是由數(shù)據(jù)輸出電路的內(nèi)部阻抗所造成的。當(dāng)數(shù)據(jù)輸出電路以高頻率操作時(shí)，其亦必須以高頻率變換最新輸出數(shù)據(jù)ODATA的電平。然而，因?yàn)樽杩篂槌?shù)，最新輸出數(shù)據(jù)ODATA難以達(dá)到其正確目標(biāo)電平。
發(fā)明內(nèi)容
本發(fā)明的實(shí)施例提供了一種用于在半導(dǎo)體存儲(chǔ)裝置中輸出數(shù)據(jù)的電路及方法，其具有輔助數(shù)據(jù)輸出驅(qū)動(dòng)器，能夠以較快的時(shí)間達(dá)到最新輸出數(shù)據(jù)位的目標(biāo)電平。
本發(fā)明的一個(gè)實(shí)施例提供了一種半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)輸出電路，所述數(shù)據(jù)輸出電路包括預(yù)驅(qū)動(dòng)器，配置為根據(jù)輸出使能信號(hào)的狀態(tài)，通過在上升時(shí)鐘及下降時(shí)鐘的有效周期中驅(qū)動(dòng)上升數(shù)據(jù)及下降數(shù)據(jù)而分別產(chǎn)生上拉信號(hào)及下拉信號(hào)；主驅(qū)動(dòng)器，配置為根據(jù)上拉信號(hào)及下拉信號(hào)而產(chǎn)生最新輸出數(shù)據(jù)，從而將最新輸出數(shù)據(jù)輸出到公共節(jié)點(diǎn)；輔助預(yù)驅(qū)動(dòng)器，配置為根據(jù)上升數(shù)據(jù)、下降數(shù)據(jù)、上升時(shí)鐘、下降時(shí)鐘及管輸出控制信號(hào)的輸入而產(chǎn)生輔助驅(qū)動(dòng)信號(hào)，當(dāng)上升數(shù)據(jù)與下降數(shù)據(jù)不同時(shí)，輔助驅(qū)動(dòng)信號(hào)被激勵(lì)；以及輔助主驅(qū)動(dòng)器，配置為根據(jù)輔助驅(qū)動(dòng)信號(hào)的狀態(tài)、通過上拉信號(hào)及下拉信號(hào)而產(chǎn)生輔助最新輸出數(shù)據(jù)，從而將輔助最新輸出數(shù)據(jù)輸出到公共節(jié)點(diǎn)。
本發(fā)明的另一實(shí)施例提供了一種半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)輸出電路，所述數(shù)據(jù)輸出電路包括通過確定主驅(qū)動(dòng)器的最新輸出數(shù)據(jù)的電平轉(zhuǎn)變而產(chǎn)生輔助驅(qū)動(dòng)信號(hào)；以及根據(jù)輔助驅(qū)動(dòng)信號(hào)的狀態(tài)而產(chǎn)生并輸出輔助最新輸出數(shù)據(jù)；其中輔助最新輸出數(shù)據(jù)的邏輯值與最新輸出數(shù)據(jù)的邏輯值相同。
參考說明書的剩余部分以及附圖將實(shí)現(xiàn)對(duì)這里的本發(fā)明的特征和有點(diǎn)的進(jìn)一步理解。
將參考以下附圖來描述本發(fā)明的非限制性和非窮盡性的實(shí)施例，除非特別指明，在各個(gè)附圖中相似的標(biāo)號(hào)指示相似的部件。
圖1為示出常規(guī)半導(dǎo)體存儲(chǔ)器件中的常規(guī)數(shù)據(jù)輸出電路的結(jié)構(gòu)的框圖；圖2為圖示圖1中所示的數(shù)據(jù)輸出電路的操作的時(shí)序圖；圖3為示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的用于半導(dǎo)體存儲(chǔ)器件的數(shù)據(jù)輸出電路的結(jié)構(gòu)特征的框圖；圖4為圖示圖3中所示的預(yù)驅(qū)動(dòng)器的詳細(xì)結(jié)構(gòu)的電路示圖；圖5為圖示圖3中所示的主驅(qū)動(dòng)器的詳細(xì)結(jié)構(gòu)的電路示圖；圖6為圖示圖3中所示的輔助預(yù)驅(qū)動(dòng)器的詳細(xì)結(jié)構(gòu)的電路示圖；以及圖7為圖示圖3中所示的輔助主驅(qū)動(dòng)器的詳細(xì)結(jié)構(gòu)的電路示圖。
具體實(shí)施例方式
以下將參照附圖來詳細(xì)描述本發(fā)明的優(yōu)選實(shí)施例。然而，本發(fā)明可以以不同形式實(shí)施，且不應(yīng)被認(rèn)為是限于在此所述的實(shí)施例。更確切地說，對(duì)本領(lǐng)域技術(shù)人員來說，提供這些實(shí)施例以便使本公開詳盡和完整，且這些實(shí)施例將完全覆蓋本發(fā)明的范圍。在整個(gè)附圖中相似的標(biāo)號(hào)指示相似的部件。
圖3為示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的用于半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)輸出電路的結(jié)構(gòu)特征的框圖，示例性地圖示了四數(shù)據(jù)位的情況。但是，根據(jù)本發(fā)明的數(shù)據(jù)輸出電路并不限于此處所描述或圖示的待輸出數(shù)據(jù)位的數(shù)目。
圖3中所示的數(shù)據(jù)輸出電路包括流水線寄存器10、預(yù)驅(qū)動(dòng)器20、主驅(qū)動(dòng)器30、輔助預(yù)驅(qū)動(dòng)器40以及輔助主驅(qū)動(dòng)器50。流水線寄存器10一次儲(chǔ)存四數(shù)據(jù)位DATA<0:3>，并響應(yīng)于四位流水線輸出控制信號(hào)POUT<0:3>而交替地輸出上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA。也就是說，流水線寄存器10同時(shí)儲(chǔ)存四輸入數(shù)據(jù)位DATA<0:3>。在儲(chǔ)存數(shù)據(jù)后，當(dāng)流水線輸出控制信號(hào)POUT<0>被激勵(lì)時(shí)，從流水線寄存器10輸出上升數(shù)據(jù)位RDATA<0>。當(dāng)流水線輸出信號(hào)POUT<1>被激勵(lì)時(shí)，從流水線寄存器10輸出下降數(shù)據(jù)位FDATA<0>。當(dāng)流水線輸出控制信號(hào)POUT<2>被激勵(lì)時(shí)，從流水線寄存器10輸出上升數(shù)據(jù)位RDATA<1>。當(dāng)流水線輸出信號(hào)POUT<3>被激勵(lì)時(shí)，從流水線寄存器10輸出下降數(shù)據(jù)位FDATA<1>。
響應(yīng)于輸出使能信號(hào)OE的狀態(tài)，預(yù)驅(qū)動(dòng)器20根據(jù)在上升時(shí)鐘RCLK的有效周期內(nèi)驅(qū)動(dòng)上升數(shù)據(jù)RDATA及在下降時(shí)鐘FCLK的有效周期內(nèi)驅(qū)動(dòng)下降數(shù)據(jù)FDATA來產(chǎn)生上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN。也就是說，預(yù)驅(qū)動(dòng)器20僅在輸出使能信號(hào)OE的有效周期中驅(qū)動(dòng)上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA。當(dāng)輸出使能信號(hào)OE未被激勵(lì)時(shí)，從預(yù)驅(qū)動(dòng)器20輸出的上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN分別固定到高電平及低電平，而不受上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA的影響。但是，當(dāng)輸出使能信號(hào)OE被激勵(lì)時(shí)，預(yù)驅(qū)動(dòng)器20分別在上升時(shí)鐘及下降時(shí)鐘RCLK及FCLK的有效周期驅(qū)動(dòng)上升數(shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA。此時(shí)，從上升時(shí)鐘RCLK產(chǎn)生流水線輸出控制信號(hào)POUT<0>及POUT<2>，同時(shí)從下降時(shí)鐘FCLK產(chǎn)生流水線輸出控制信號(hào)POUT<1>及POUT<3>。因此，當(dāng)上升時(shí)鐘及下降時(shí)鐘RCLK及FCLK被激勵(lì)時(shí)，上升數(shù)據(jù)位RDATA<0>、RDATA<1>、RDATA<2>以及RDATA<3>被順次驅(qū)動(dòng)。當(dāng)這種情形發(fā)生時(shí)，從預(yù)驅(qū)動(dòng)器20輸出的上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN處于相同的邏輯值。
根據(jù)上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN的輸入，主驅(qū)動(dòng)器30產(chǎn)生最新輸出數(shù)據(jù)ODATA，并將最新輸出數(shù)據(jù)ODATA輸出到公共節(jié)點(diǎn)Ncmn。也就是說，從主驅(qū)動(dòng)器30產(chǎn)生的最新輸出數(shù)據(jù)ODATA的電壓電平由上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN的電壓電平所確定。但是，如果高電平上拉信號(hào)PLLUP及低電平下拉信號(hào)PLLDN在輸出使能信號(hào)OE未被激勵(lì)時(shí)施加到主驅(qū)動(dòng)器30，則最新輸出數(shù)據(jù)ODATA的電壓電平處于浮動(dòng)狀態(tài)，且因此被認(rèn)為是對(duì)數(shù)據(jù)無效。
響應(yīng)于上升數(shù)據(jù)RDATA、下降數(shù)據(jù)FDATA、上升時(shí)鐘RCLK、下降時(shí)鐘FCLK及四流水線輸出控制信號(hào)POUT<0:3>，輔助預(yù)驅(qū)動(dòng)器40產(chǎn)生輔助驅(qū)動(dòng)信號(hào)ASDRV，當(dāng)上升數(shù)據(jù)RDATA與下降數(shù)據(jù)FDATA的邏輯值不同時(shí)，所述輔助驅(qū)動(dòng)信號(hào)ASDRV被激勵(lì)。這里，上升數(shù)據(jù)RDATA與下降數(shù)據(jù)FDATA的邏輯值不同表示最新輸出數(shù)據(jù)ODATA的變化。這是因?yàn)樯仙龜?shù)據(jù)及下降數(shù)據(jù)RDATA及FDATA交替輸入到預(yù)驅(qū)動(dòng)器20。當(dāng)上升數(shù)據(jù)RDATA與下降數(shù)據(jù)FDATA的邏輯值不同時(shí)，輔助預(yù)驅(qū)動(dòng)器40激勵(lì)輔助驅(qū)動(dòng)信號(hào)ASDRV。
響應(yīng)于輔助驅(qū)動(dòng)信號(hào)ASDRV的狀態(tài)，根據(jù)上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN的輸入，輔助主驅(qū)動(dòng)器50產(chǎn)生輔助最新輸出數(shù)據(jù)AODATA并將輔助最新輸出數(shù)據(jù)AODATA輸出到公共節(jié)點(diǎn)Ncmn。也就是說，輔助主驅(qū)動(dòng)器50根據(jù)上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN而產(chǎn)生輔助最新輸出數(shù)據(jù)AODATA。當(dāng)輔助驅(qū)動(dòng)信號(hào)ASDRV有效時(shí)，輔助最新輸出數(shù)據(jù)AODATA具有與來自主驅(qū)動(dòng)器30的最新輸出數(shù)據(jù)ODATA相同的邏輯值。因此，數(shù)據(jù)輸出的基本電壓電平由輔助最新輸出數(shù)據(jù)AODATA與最后輸出數(shù)據(jù)ODATA一起確定，且因此比常規(guī)技術(shù)更快地達(dá)到對(duì)應(yīng)于目標(biāo)值的電壓電平。此外，當(dāng)輔助驅(qū)動(dòng)信號(hào)ASDRV未被驅(qū)動(dòng)時(shí)，輔助最新輸出數(shù)據(jù)AODATA的電壓電平處于浮動(dòng)狀態(tài)，且因此被認(rèn)為是對(duì)數(shù)據(jù)無效。
圖4為圖3中所示的預(yù)驅(qū)動(dòng)器20的詳細(xì)結(jié)構(gòu)的電路示圖。
預(yù)驅(qū)動(dòng)器20包括輸出使能信號(hào)輸入部210、第一切換部220、第二切換部230、上拉信號(hào)產(chǎn)生部240、第三切換部250、第四切換部260以及下拉信號(hào)產(chǎn)生部270。輸出使能信號(hào)輸入部210根據(jù)輸出使能信號(hào)OE確定預(yù)驅(qū)動(dòng)器20的操作的開始。第一切換部220響應(yīng)于上升時(shí)鐘RCLK而將升數(shù)據(jù)RDATA傳遞到節(jié)點(diǎn)N1。第二切換部230響應(yīng)于下降時(shí)鐘FCLK而將下降數(shù)據(jù)FDATA傳遞到節(jié)點(diǎn)N1。上拉信號(hào)產(chǎn)生部240通過驅(qū)動(dòng)傳遞到節(jié)點(diǎn)N1的信號(hào)而產(chǎn)生上拉信號(hào)PLLUP。第三切換部250響應(yīng)于上升時(shí)鐘RCLK而將上升數(shù)據(jù)RDATA傳遞到節(jié)點(diǎn)N2。第四切換部260響應(yīng)于下降時(shí)鐘FCLK而將下降數(shù)據(jù)FDATA傳遞到節(jié)點(diǎn)N2。下拉信號(hào)產(chǎn)生部270通過驅(qū)動(dòng)傳遞到節(jié)點(diǎn)N2的信號(hào)而產(chǎn)生下拉信號(hào)PLLDN。
輸出使能信號(hào)輸入部210包括第一反相器212，邏輯地反相輸出使能信號(hào)OE；第一晶體管214，其柵端子接收第一反相器212的輸出信號(hào)，其漏端子連接至節(jié)點(diǎn)N1，且其源端子被供應(yīng)地電壓VSS；以及第二晶體管216，其柵端子接收第一反相器212的輸出信號(hào)，其源端子提供有第一驅(qū)動(dòng)電壓Vdrv_1，且其漏端子連接至節(jié)點(diǎn)N2。
提供第一驅(qū)動(dòng)電壓Vdrv_1以限定用于上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN的高電平的電壓，該上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN的高電平的電壓可由外部電源電壓來建立，但不限于此。
第一切換部220由以下部件組成第二反相器222，邏輯地反相上升時(shí)鐘RCLK；第一通行門(pass gate)224，經(jīng)由其柵端子接收上升時(shí)鐘RCLK及第二反相器222的輸出信號(hào)，并且當(dāng)上升時(shí)鐘RCLK為高電平時(shí)使上升數(shù)據(jù)RDATA通過；以及第三反相器226，邏輯地反相第一通行門224的輸出信號(hào)并將反相的信號(hào)傳遞到節(jié)點(diǎn)N1。
類似地，第二切換部230包括第四反相器232，邏輯地反相下降時(shí)鐘FCLK；第二通行門234，經(jīng)由其柵端子接收下降時(shí)鐘FCLK及第四反相器232的輸出信號(hào)，并且當(dāng)下降時(shí)鐘FCLK為高電平時(shí)使下降數(shù)據(jù)FDATA通過；以及第五反相器236，邏輯地反相第二通行門234的輸出信號(hào)并將反相的信號(hào)傳遞到節(jié)點(diǎn)N1。
上拉信號(hào)產(chǎn)生部240包括奇數(shù)個(gè)反相器，以便邏輯地反相并驅(qū)動(dòng)傳遞到節(jié)點(diǎn)N1的信號(hào)。
第三切換部250包括第六反相器252，邏輯地反相上升時(shí)鐘RCLK；第三通行門254，經(jīng)由其柵端子接收上升時(shí)鐘RCLK及第六反相器252的輸出信號(hào)，并且當(dāng)上升時(shí)鐘RCLK為高電平時(shí)使上升數(shù)據(jù)RDATA通過；以及第七反相器256，邏輯地反相第三通行門254的輸出信號(hào)并將反相的信號(hào)傳遞到節(jié)點(diǎn)N2。
類似地，第四切換部260包括第八反相器262，邏輯地反相下降時(shí)鐘FCLK；第四通行門264，經(jīng)由其柵端子接收下降時(shí)鐘FCLK及第八反相器262的輸出信號(hào)，并且當(dāng)下降時(shí)鐘FCLK為高電平時(shí)使下降數(shù)據(jù)FDATA通過；以及第九反相器266，邏輯地反相第四通行門264的輸出信號(hào)并將反相的信號(hào)傳遞到節(jié)點(diǎn)N2。
下拉信號(hào)產(chǎn)生部270包括奇數(shù)個(gè)反相器，以便邏輯地反相并驅(qū)動(dòng)傳遞到節(jié)點(diǎn)N2的信號(hào)。
如果輸出使能信號(hào)OE未被激勵(lì)，則輸出使能信號(hào)輸入部210的第一及第二晶體管214及216接通。隨后，節(jié)點(diǎn)N1的電壓電平變?yōu)榈仉妷篤SS的電平，同時(shí)節(jié)點(diǎn)N2的電壓電平變?yōu)榈谝或?qū)動(dòng)電壓Vdrv_1的電平。因此，上拉信號(hào)PLLUP被設(shè)置為高電平，而下拉信號(hào)PLLDN被設(shè)置為低電平。
相反地，如果輸出使能信號(hào)OE被激勵(lì)，則第一及第二晶體管214及216關(guān)斷，使得節(jié)點(diǎn)N1及N2的電壓電平由第一至第四切換部220、230、250及260的輸出信號(hào)確定。
在上升時(shí)鐘RCLK的高電平周期中，第一及第三切換部220及250的第一及第三通行門224及254接通，以利用第三及第七反相器226及256邏輯地反相上升數(shù)據(jù)RDATA。反相的上升數(shù)據(jù)被傳遞到節(jié)點(diǎn)N1及N2。隨后，傳遞到節(jié)點(diǎn)N1及N2的信號(hào)各自通過上拉信號(hào)產(chǎn)生部及下拉信號(hào)產(chǎn)生部240及270邏輯地反相并驅(qū)動(dòng)，并分別產(chǎn)生上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN。
相反地，在上升時(shí)鐘RCLK為低電平且下降時(shí)鐘FCLK為高電平的周期中，第二及第四切換部230及260的第二及第四通行門234及264接通，以利用第五及第九反相器236及266邏輯地反相下降數(shù)據(jù)FDATA。反相的下降數(shù)據(jù)每個(gè)被傳遞到節(jié)點(diǎn)N1及N2。隨后，傳遞到節(jié)點(diǎn)N1及N2的信號(hào)各自通過上拉信號(hào)產(chǎn)生部及下拉信號(hào)產(chǎn)生部240及270邏輯地反相并驅(qū)動(dòng)，并分別產(chǎn)生上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN。。
圖5為圖示圖3中所示的主驅(qū)動(dòng)器30的詳細(xì)結(jié)構(gòu)的電路示圖。
如圖5所示，主驅(qū)動(dòng)器30由以下部件組成第三晶體管302，其柵端子與上拉信號(hào)PLLUP耦合，其源節(jié)點(diǎn)被供應(yīng)第二驅(qū)動(dòng)電壓Vdrv_2，且其漏端子連接到輸出節(jié)點(diǎn)Nout；以及第四晶體管304，其柵端子與下拉信號(hào)PLLDN耦合，其源節(jié)點(diǎn)被供應(yīng)地端電壓VSS，且其漏端子連接到輸出節(jié)點(diǎn)Nout。
提供第二驅(qū)動(dòng)電壓Vdrv_2以限定用于通過輸出節(jié)點(diǎn)Nout所產(chǎn)生的最新輸出數(shù)據(jù)ODATA的高電平電壓。第二驅(qū)動(dòng)電壓Vdrv_2可由外部電源電壓來實(shí)施，但不限于此。
當(dāng)上拉信號(hào)PLLUP為高電平且下拉信號(hào)PLLDN為低電平時(shí)，即，當(dāng)輸出到預(yù)驅(qū)動(dòng)器20的輸出使能信號(hào)OE未被激勵(lì)時(shí)，第三及第四晶體管302及304關(guān)斷。因此，輸出節(jié)點(diǎn)Nout的電壓電平處于浮動(dòng)狀態(tài)，且因此最新輸出數(shù)據(jù)ODATA變?yōu)闊o效。
此外，當(dāng)上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN為高電平時(shí)，第三晶體管302關(guān)斷而第四晶體管304接通。因此，輸出節(jié)點(diǎn)Nout的電壓電平趨向地電壓VSS的電平且最新輸出數(shù)據(jù)ODATA變?yōu)榈椭怠?br>
當(dāng)上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN為低電平時(shí)，第三晶體管302接通而第四晶體管304關(guān)斷。因此，輸出節(jié)點(diǎn)Nout的電壓電平趨向第二驅(qū)動(dòng)電壓Vdrv_2的電平且最新輸出數(shù)據(jù)ODATA變?yōu)楦咧怠?br>
圖6為圖示圖3中所示的輔助預(yù)驅(qū)動(dòng)器40的詳細(xì)結(jié)構(gòu)的電路示圖。
輔助預(yù)驅(qū)動(dòng)器40包括比較部410、第五切換部420、第六切換部430、第一鎖存部440、第七切換部450、第八切換部460、第二鎖存部470、信號(hào)組合部480以及延遲部490。比較部410確定上升數(shù)據(jù)RDATA的邏輯值是否與下降數(shù)據(jù)FDATA一致。第五切換部420根據(jù)上升時(shí)鐘RCLK、流水線輸出控制信號(hào)POUT<0>及POUT<2>的電壓電平，使比較部410的輸出信號(hào)通過。第六切換部430根據(jù)上升時(shí)鐘RCLK、流水線輸出控制信號(hào)POUT<0>及POUT<2>的電壓電平，將第三驅(qū)動(dòng)電壓Vdrv_3供應(yīng)到節(jié)點(diǎn)N3。第一鎖存部440暫存通過第五切換部420的比較部410的輸出信號(hào)，并將比較部410輸出信號(hào)的反相信號(hào)傳遞到節(jié)點(diǎn)N3。第七切換部450根據(jù)下降時(shí)鐘FCLK、流水線輸出控制信號(hào)POUT<1>及POUT<3>的電壓電平，使比較部410的輸出信號(hào)通過。第八切換部460根據(jù)下降時(shí)鐘FCLK、流水線輸出控制信號(hào)POUT<1>及POUT<3>的電壓電平，將第三驅(qū)動(dòng)電壓Vdrv_3供應(yīng)到節(jié)點(diǎn)N4。第二鎖存部470暫存通過第七切換部450的比較部410的輸出信號(hào)，并將比較部410輸出信號(hào)的反相信號(hào)傳遞到節(jié)點(diǎn)N4。信號(hào)組合部480組合施加到節(jié)點(diǎn)N3及N4的信號(hào)。延遲部490通過延遲信號(hào)組合部480的輸出信號(hào)，輸出輔助驅(qū)動(dòng)信號(hào)ASDRV。
比較部410包括異或非(exclusive NOR，XNOR)門412，當(dāng)上升數(shù)據(jù)RDATA與下降數(shù)據(jù)FDATA的邏輯值不同時(shí)，輸出低電平信號(hào)；以及第十反相器414，邏輯地反相XNOR門412的輸出信號(hào)。
第五切換部420包括第一NAND門421，其接收上升時(shí)鐘RCLK及流水線輸出控制信號(hào)POUT<0>；第十一反相器422，其邏輯地反相第一NAND門421的輸出信號(hào)；第二NAND門423，其接收上升時(shí)鐘RCLK及流水線輸出控制信號(hào)POUT<2>；第十二反相器424，其邏輯地反相第二NAND門423的輸出信號(hào)；第一NOR門425，其接收第十一及第十二反相器422及424的輸出信號(hào)；第十三反相器426，其邏輯地反相第一NOR門425的輸出信號(hào)；以及第五通行門427，其經(jīng)由其柵端子接收第十三反相器426及第一NOR門425的輸出信號(hào)，且然后當(dāng)?shù)谝籒OR門425的輸出信號(hào)為低電平時(shí)，使比較部410的輸出信號(hào)通過。
第六切換部430包括第五晶體管432，其柵端子接收第五切換部420的第十三反相器426的輸出信號(hào)，其源端子被供應(yīng)第三驅(qū)動(dòng)電壓Vdrv_3，且其漏端子連接到節(jié)點(diǎn)N3。
第一鎖存部440由以下部件組成第十四反相器442，邏輯地反相第五切換部420的第五通行門427的輸出信號(hào)，并將反相的第五通行門427的輸出信號(hào)傳遞到節(jié)點(diǎn)N3；以及第十五反相器444，與第十四反相器442構(gòu)成鎖存結(jié)構(gòu)。
第七切換部450由以下部件組成第三NAND門451，其接收下降時(shí)鐘FCLK及流水線輸出控制信號(hào)POUT<1>；第十六反相器452，其邏輯地反相第三NAND門451的輸出信號(hào)；第四NAND門453，其接收下降時(shí)鐘FCLK及流水線輸出控制信號(hào)POUT<3>；第十七反相器454，其邏輯地反相第四NAND門453的輸出信號(hào)；第二NOR門455，其接收第十六及第十七反相器452及454的輸出信號(hào)；第十八反相器456，其邏輯地反相第二NOR門455的輸出信號(hào)；以及第六通行門457，其經(jīng)由其柵端子接收第十八反相器456及第二NOR門455的輸出信號(hào)，且然后當(dāng)?shù)诙﨨OR門455的輸出信號(hào)為低電平時(shí)，使比較部410的輸出信號(hào)通過。
第八切換部460包括第六晶體管462，其柵端子接收第七切換部450的第十八反相器456的輸出信號(hào)，其源端子被供應(yīng)第三驅(qū)動(dòng)電壓Vdrv_3，且其漏端子連接至節(jié)點(diǎn)N4。
第二鎖存部470由以下部件組成第十九反相器472，邏輯地反相第七切換部450的第六通行門457的輸出信號(hào)，并將反相的第六通行門457的輸出信號(hào)傳遞到節(jié)點(diǎn)N4；以及第二十反相器474，與第十九反相器472構(gòu)成鎖存結(jié)構(gòu)。
信號(hào)組合部480包括第五NAND門482，其接收傳遞到節(jié)點(diǎn)N3及N4的信號(hào)。
提供第三驅(qū)動(dòng)電壓Vdrv_3以限定從延遲電路490輸出的輔助驅(qū)動(dòng)信號(hào)ASDRV的電壓電平。第三驅(qū)動(dòng)電壓Vdrv_3可由外部電源電壓來實(shí)施，但不限于此。
當(dāng)上升時(shí)鐘RCLK及流水線輸出控制信號(hào)POUT<0>同時(shí)被激勵(lì)時(shí)，或當(dāng)上升時(shí)鐘RCLK及流水線輸出控制信號(hào)POUT<2>同時(shí)被激勵(lì)時(shí)，第五切換部420的第五通行門427接通。當(dāng)這種情況發(fā)生時(shí)，因?yàn)橄陆禃r(shí)鐘FCLK未被激勵(lì)，所以第六切換部430的第五晶體管432關(guān)斷而第八切換部460的第六晶體管462接通。因此，第三驅(qū)動(dòng)電壓Vdrv_3被施加到節(jié)點(diǎn)N4。
施加到節(jié)點(diǎn)N3的電壓受上升數(shù)據(jù)RDATA與下降數(shù)據(jù)FDATA的邏輯值是否相同所影響。如果上升數(shù)據(jù)RDATA的邏輯值與下降數(shù)據(jù)FDATA相同，則比較部410的XNOR門412輸出高電平信號(hào)。此高電平信號(hào)經(jīng)由比較部410的第十反相器414及第一鎖存部440的第十四反相器442傳遞到節(jié)點(diǎn)N3，使得節(jié)點(diǎn)N3以高電平的電壓充電。因?yàn)槭┘拥焦?jié)點(diǎn)N3及N4的電壓電平為高電平，所以信號(hào)組合部480的第五NAND門482的輸出信號(hào)變?yōu)榈碗娖?。因此，從第五NAND門482的輸出信號(hào)所產(chǎn)生的輔助驅(qū)動(dòng)信號(hào)ASDRV處于低電平，即，未被激勵(lì)。
同時(shí)，如果上升數(shù)據(jù)RDATA的邏輯值與下降數(shù)據(jù)FDATA不同，則比較部410的XNOR門412輸出低電平信號(hào)。此低電平信號(hào)經(jīng)由比較部410的第十反相器414及第一鎖存部440的第十四反相器442傳遞到節(jié)點(diǎn)N3，使得節(jié)點(diǎn)N3被供應(yīng)低電平的電壓。因?yàn)楣?jié)點(diǎn)N3被設(shè)置為低電壓電平而節(jié)點(diǎn)N4被設(shè)置為高電壓電平，所以信號(hào)組合部480的第五NAND門482的輸出信號(hào)變?yōu)楦唠娖?。因此，從第五NAND門482的輸出信號(hào)所產(chǎn)生的輔助驅(qū)動(dòng)信號(hào)ASDRV處于高電平，即，被激勵(lì)。
另外，當(dāng)下降時(shí)鐘FCLK及流水線輸出控制信號(hào)POUT<1>被激勵(lì)時(shí)，或當(dāng)下降時(shí)鐘FCLK及流水線輸出控制信號(hào)POUT<3>被激勵(lì)時(shí)，第七切換部450的第六通行門457接通。當(dāng)這種情況發(fā)生時(shí)，因?yàn)樯仙龝r(shí)鐘RCLK未被激勵(lì)，所以第五切換部420的第五通行門427關(guān)斷。第八切換部460的第六晶體管462關(guān)斷且第六切換部430的第五晶體管432接通。因此，第三驅(qū)動(dòng)電壓Vdrv_3被施加到節(jié)點(diǎn)N3。
施加到節(jié)點(diǎn)N4的電壓受上升數(shù)據(jù)RDATA的邏輯值是否與下降數(shù)據(jù)FDATA的邏輯值相同所影響。如果上升數(shù)據(jù)RDATA的邏輯值與下降數(shù)據(jù)FDATA的邏輯值相同，則比較部410的XNOR門412輸出高電平信號(hào)。此高電平信號(hào)經(jīng)由比較部410的第十反相器414及第二鎖存部470的第十九反相器472傳遞到節(jié)點(diǎn)N4，使得節(jié)點(diǎn)N4以高電平的電壓充電。因?yàn)槭┘拥焦?jié)點(diǎn)N3及N4的電壓電平為高電平，所以信號(hào)組合部480的第五NAND門482的輸出信號(hào)變?yōu)榈碗娖?。因此，從第五NAND門482的輸出信號(hào)所產(chǎn)生的輔助驅(qū)動(dòng)信號(hào)ASDRV處于低電平，即，未被激勵(lì)。
同時(shí)，如果上升數(shù)據(jù)RDATA的邏輯值與下降數(shù)據(jù)FDATA的邏輯值不同，則比較部410的XNOR門412輸出低電平信號(hào)。此低電平信號(hào)經(jīng)由比較部410的第十反相器414及第二鎖存部470的第十九反相器472傳遞到節(jié)點(diǎn)N4，使得節(jié)點(diǎn)N4被供應(yīng)低電平的電壓。因?yàn)楣?jié)點(diǎn)N3被設(shè)置為高電壓電平而節(jié)點(diǎn)N4被設(shè)置為低電壓電平，所以信號(hào)組合部480的第五NAND門482的輸出信號(hào)變?yōu)楦唠娖?。因此，從第五NAND門482的輸出信號(hào)所產(chǎn)生的輔助驅(qū)動(dòng)信號(hào)ASDRV處于高電平，即，被激勵(lì)。
延遲部490將信號(hào)組合部480的輸出信號(hào)延遲，使得信號(hào)組合部480的輸出信號(hào)的可操作時(shí)間與從預(yù)驅(qū)動(dòng)器20輸出的上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN的可操作時(shí)間一致。
圖7為圖示圖3中所示的輔助主驅(qū)動(dòng)器50的詳細(xì)結(jié)構(gòu)的電路示圖。
輔助主驅(qū)動(dòng)器50包括第六NAND門501、第二十一反相器502、第三NOR門503、第七晶體管504、第八晶體管505以及第二十二反相器506。第六NAND門501接收來自輔助預(yù)驅(qū)動(dòng)器40的輔助驅(qū)動(dòng)信號(hào)ASDRV以及來自預(yù)驅(qū)動(dòng)器20的上拉信號(hào)PLLUP。第二十一反相器502邏輯地反相輔助驅(qū)動(dòng)信號(hào)ASDRV。第三NOR門503接收第二十一反相器502的輸出信號(hào)及從預(yù)驅(qū)動(dòng)器20輸出的下拉信號(hào)PLLDN。第七晶體管504的柵端子接收第六NAND門501的輸出信號(hào)，源端子供應(yīng)有第四驅(qū)動(dòng)電壓Vdrv_4，且漏端子連接到節(jié)點(diǎn)N5。第八晶體管505的柵端子接收第三NOR門503的輸出信號(hào)，源端子被供應(yīng)地電壓VSS，且漏端子連接到節(jié)點(diǎn)N5。第二十二反相器506通過邏輯地反相施加到節(jié)點(diǎn)N5的電壓，輸出輔助最新輸出數(shù)據(jù)AODATA。
提供第四驅(qū)動(dòng)電壓Vdrv_4以限定經(jīng)由第二十二反相器506輸出的輔助最新輸出數(shù)據(jù)AODATA的高電平電壓。第四驅(qū)動(dòng)電壓Vdrv_4可由外部電源電壓來實(shí)施，但不限于此。
如果輔助驅(qū)動(dòng)信號(hào)ASDRV未被激勵(lì)，則第七及第八晶體管504及505關(guān)斷且節(jié)點(diǎn)N5處于浮動(dòng)狀態(tài)。雖然這樣的電壓電平借助于第二十二反相器506而被驅(qū)動(dòng)為輔助最新輸出數(shù)據(jù)AODATA，但其被認(rèn)為對(duì)數(shù)據(jù)無效。
但是，當(dāng)輔助驅(qū)動(dòng)信號(hào)ASDRV被激勵(lì)時(shí)，如果上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN處于高電平，則第七及第八晶體管504及505經(jīng)由其柵端子接收低電平信號(hào)。因此，第四驅(qū)動(dòng)電壓Vdrv_4被施加到節(jié)點(diǎn)N4且經(jīng)由第二十二反相器506被邏輯地反相，產(chǎn)生低值的輔助最新輸出數(shù)據(jù)AODATA。
同時(shí)，當(dāng)輔助驅(qū)動(dòng)信號(hào)ASDRV被激勵(lì)時(shí)，如果上拉信號(hào)及下拉信號(hào)PLLUP及PLLDN處于低電平，則第七及第八晶體管504及505經(jīng)由其柵端子接收高電平信號(hào)。因此，節(jié)點(diǎn)N4被供應(yīng)地電壓VSS。節(jié)點(diǎn)N4的電壓(即，VSS)經(jīng)由第二十二反相器506被邏輯地反相，產(chǎn)生高值的輔助最新輸出數(shù)據(jù)AODATA。
從主驅(qū)動(dòng)器30輸出的最新輸出數(shù)據(jù)ODATA的邏輯值總是與輔助主驅(qū)動(dòng)器50的輔助最新輸出數(shù)據(jù)AODATA的邏輯值相同。因此，當(dāng)最新輸出數(shù)據(jù)ODATA的邏輯電平轉(zhuǎn)變時(shí)，因?yàn)檩o助最新輸出數(shù)據(jù)AODATA與最新輸出數(shù)據(jù)ODATA一起輸出，所以最新輸出數(shù)據(jù)ODATA可以在較短時(shí)間內(nèi)達(dá)到目標(biāo)電平。
如上所述，當(dāng)值有變化時(shí)，即，數(shù)據(jù)輸出電路中最新輸出數(shù)據(jù)ODATA的電壓電平轉(zhuǎn)變時(shí)，通過驅(qū)動(dòng)輔助預(yù)驅(qū)動(dòng)器40及輔助主驅(qū)動(dòng)器50，輔助最新輸出數(shù)據(jù)AODATA與最新輸出數(shù)據(jù)ODATA一起輸出，這增強(qiáng)了數(shù)據(jù)輸出電路的驅(qū)動(dòng)力。因此，可以克服在高頻半導(dǎo)體存儲(chǔ)裝置中輸出數(shù)據(jù)無法達(dá)到目標(biāo)電平的問題。
概括地說，根據(jù)本發(fā)明的一個(gè)實(shí)施例的數(shù)據(jù)輸出電路及方法的優(yōu)點(diǎn)為，通過采用僅在最新輸出數(shù)據(jù)的電壓電平轉(zhuǎn)變時(shí)操作的輔助數(shù)據(jù)輸出驅(qū)動(dòng)器，在最新輸出數(shù)據(jù)的電壓電平轉(zhuǎn)變時(shí)增強(qiáng)驅(qū)動(dòng)力，使輸出數(shù)據(jù)在較短時(shí)間內(nèi)達(dá)到目標(biāo)電平。
以上公開的主題應(yīng)被認(rèn)為是說明性的而非限制性的，且所附權(quán)利要求旨在覆蓋落入本發(fā)明的實(shí)質(zhì)精神與范圍內(nèi)的所有這樣的修改、增強(qiáng)及其它實(shí)施例。因此，為了獲得法律允許的最大范圍，本發(fā)明的范圍應(yīng)由對(duì)以下權(quán)利要求的最廣的容許解釋以及其等同形式來確定，且不應(yīng)由前述詳細(xì)描述所約束或限制。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)輸出電路，包括預(yù)驅(qū)動(dòng)器，配置為響應(yīng)于輸出使能信號(hào)的狀態(tài)，通過在上升時(shí)鐘及下降時(shí)鐘的有效周期中驅(qū)動(dòng)上升數(shù)據(jù)及下降數(shù)據(jù)而分別產(chǎn)生上拉信號(hào)及下拉信號(hào)；公共節(jié)點(diǎn)；主驅(qū)動(dòng)器，配置為根據(jù)所述上拉信號(hào)及下拉信號(hào)而產(chǎn)生最新輸出數(shù)據(jù)，并將所述輸出數(shù)據(jù)輸出到所述公共節(jié)點(diǎn)；輔助預(yù)驅(qū)動(dòng)器，配置為根據(jù)所述上升數(shù)據(jù)、所述下降數(shù)據(jù)、所述上升時(shí)鐘、所述下降時(shí)鐘及流水線輸出控制信號(hào)的輸入而產(chǎn)生輔助驅(qū)動(dòng)信號(hào)，當(dāng)所述上升數(shù)據(jù)與所述下降數(shù)據(jù)不同時(shí)所述輔助驅(qū)動(dòng)信號(hào)被激勵(lì)；以及輔助主驅(qū)動(dòng)器，配置為根據(jù)所述上拉信號(hào)及下拉信號(hào)的輸入以及所述輔助驅(qū)動(dòng)信號(hào)而產(chǎn)生輔助最新輸出數(shù)據(jù)，并將所述輔助最新輸出數(shù)據(jù)輸出到所述公共節(jié)點(diǎn)。
2.如權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中所述預(yù)驅(qū)動(dòng)器包括輸出使能信號(hào)輸入部，配置為根據(jù)所述輸出使能信號(hào)的輸入而確定所述預(yù)驅(qū)動(dòng)器的操作的開始；第一節(jié)點(diǎn)；第一切換部，配置為根據(jù)所述上升時(shí)鐘的輸入而將所述上升數(shù)據(jù)傳遞到所述第一節(jié)點(diǎn)；第二切換部，配置為根據(jù)所述下降時(shí)鐘的輸入而將所述下降數(shù)據(jù)傳遞到所述第一節(jié)點(diǎn)；上拉信號(hào)產(chǎn)生部，配置為產(chǎn)生所述上拉信號(hào)以便驅(qū)動(dòng)傳遞到所述第一節(jié)點(diǎn)的所述上升數(shù)據(jù)或下降數(shù)據(jù)；第三切換部，配置為根據(jù)所述上升時(shí)鐘的輸入而將所述上升數(shù)據(jù)傳遞到所述第二節(jié)點(diǎn)；第四切換部，配置為根據(jù)所述下降時(shí)鐘的輸入而將所述下降數(shù)據(jù)傳遞到所述第二節(jié)點(diǎn)；以及下拉信號(hào)產(chǎn)生部，其耦合到所述第二節(jié)點(diǎn)，并配置為產(chǎn)生所述下拉信號(hào)以便驅(qū)動(dòng)傳遞到所述第二節(jié)點(diǎn)的所述上升數(shù)據(jù)或下降數(shù)據(jù)。
3.權(quán)利要求2所述的數(shù)據(jù)輸出電路，其中所述輸出使能信號(hào)輸入部包括反相器，其具有一輸出，并配置為反相所述輸出使能信號(hào)；第一晶體管，其柵端子耦合到所述反相器的輸出，其漏端子耦合到所述第一節(jié)點(diǎn)的輸出，且其源端子接地；以及第二晶體管，其柵端子配置為接收所述輸出使能信號(hào)，其源端子配置為接收驅(qū)動(dòng)電壓，且其漏端子耦合到所述第二節(jié)點(diǎn)。
4.如權(quán)利要求2所述的數(shù)據(jù)輸出電路，其中所述第一切換部包括通行門，所述通行門配置為根據(jù)所述上升時(shí)鐘而將所述上升數(shù)據(jù)傳遞到所述第一節(jié)點(diǎn)。
5.如權(quán)利要求2所述的數(shù)據(jù)輸出電路，其中所述第二切換部包括通行門，所述通行門配置為根據(jù)所述下降時(shí)鐘而將所述下降數(shù)據(jù)傳遞到所述第一節(jié)點(diǎn)。
6.如權(quán)利要求2所述的數(shù)據(jù)輸出電路，其中所述上拉信號(hào)產(chǎn)生部包括奇數(shù)個(gè)反相器，所述奇數(shù)個(gè)反相器以反相器鏈的方式彼此串聯(lián)連接，所述反相器鏈的輸入耦合到所述第一節(jié)點(diǎn)。
7.如權(quán)利要求2所述的數(shù)據(jù)輸出電路，其中所述第三切換部包括通行門，所述通行門配置為根據(jù)所述上升時(shí)鐘而將所述上升數(shù)據(jù)傳遞到所述第二節(jié)點(diǎn)。
8.如權(quán)利要求2所述的數(shù)據(jù)輸出電路，其中所述第四切換部包括通行門，所述通行門配置為根據(jù)所述下降時(shí)鐘而將所述下降數(shù)據(jù)傳遞到所述第二節(jié)點(diǎn)。
9.如權(quán)利要求2所述的數(shù)據(jù)輸出電路，其中所述下拉信號(hào)產(chǎn)生部包括奇數(shù)個(gè)反相器，所述奇數(shù)個(gè)反相器以反相器鏈的方式彼此串聯(lián)連接，所述反相器鏈的輸入耦合到所述第二節(jié)點(diǎn)。
10.如權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中所述主驅(qū)動(dòng)器包括輸出節(jié)點(diǎn)；第一晶體管，其柵端子配置為接收所述上拉信號(hào)，其源端子配置為接收驅(qū)動(dòng)電壓，且其漏端子耦合到所述輸出節(jié)點(diǎn)；以及第二晶體管，其具配置為接收所述下拉信號(hào)的柵端子、耦合到地電壓的源端子以及耦合到所述輸出節(jié)點(diǎn)的漏端子。
11.如權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中所述輔助預(yù)驅(qū)動(dòng)器包括比較部，所述比較部配置為確定所述上升數(shù)據(jù)是否與所述下降數(shù)據(jù)的邏輯值相同并提供輸出信號(hào)。
12.如權(quán)利要求11所述的數(shù)據(jù)輸出電路，其中所述輔助預(yù)驅(qū)動(dòng)器還包括第一節(jié)點(diǎn)；第二節(jié)點(diǎn)；第一切換部，配置為根據(jù)所述上升時(shí)鐘及所述流水線輸出控制信號(hào)的電壓電平而使通過所述比較部的輸出信號(hào)通過；第二切換部，配置為根據(jù)所述上升時(shí)鐘及所述流水線輸出控制信號(hào)的電壓電平而將驅(qū)動(dòng)電壓供應(yīng)到所述第一節(jié)點(diǎn)；第一鎖存部，配置為接收來自所述第一切換部的所述比較部的輸出信號(hào)并暫存，以及將所述比較部的輸出信號(hào)傳遞到所述第一節(jié)點(diǎn)；第三切換部，配置為根據(jù)所述下降時(shí)鐘及所述流水線輸出控制信號(hào)的電壓電平而使所述比較部的輸出信號(hào)通過；第四切換部，配置為根據(jù)所述下降時(shí)鐘及所述流水線輸出控制信號(hào)的電壓電平而將所述驅(qū)動(dòng)電壓供應(yīng)到所述第二節(jié)點(diǎn)；第二鎖存部，配置為接收來自所述第三切換部的所述比較部的輸出信號(hào)并暫存，以及將所述比較部的輸出信號(hào)傳遞到所述第二節(jié)點(diǎn)；信號(hào)結(jié)合部，配置為結(jié)合施加到所述第一及第二節(jié)點(diǎn)的信號(hào)并據(jù)此產(chǎn)生輸出信號(hào)；以及延遲部，配置為從延遲預(yù)定時(shí)間的所述信號(hào)結(jié)合部的輸出信號(hào)產(chǎn)生輔助驅(qū)動(dòng)信號(hào)。
13.如權(quán)利要求11所述的數(shù)據(jù)輸出電路，其中所述比較部包括異或非門，所述異或非門配置為接收所述上升數(shù)據(jù)及下降數(shù)據(jù)作為輸入，并且當(dāng)所述上升數(shù)據(jù)與所述下降數(shù)據(jù)的邏輯值不一致時(shí)，產(chǎn)生低電平信號(hào)，且當(dāng)所述上升數(shù)據(jù)與所述下降數(shù)據(jù)的邏輯值一致時(shí)，產(chǎn)生高電平信號(hào)。
14.如權(quán)利要求12所述的數(shù)據(jù)輸出電路，其中所述第一切換部包括NAND門，配置為接收所述上升時(shí)鐘及所述流水線輸出控制信號(hào)作為輸入，并據(jù)此產(chǎn)生輸出信號(hào)；第一反相器，配置為反相所述NAND門的輸出信號(hào)并產(chǎn)生一輸出信號(hào)；以及通行門，其耦合到所述比較部，且其柵端子配置為分別接收所述反相器及所述NAND門的輸出信號(hào)，且當(dāng)所述NAND門的輸出信號(hào)為低電平時(shí)，使所述比較部的輸出信號(hào)通過以作為其輸出。
15.如權(quán)利要求14所述的數(shù)據(jù)輸出電路，其中所述第二切換部包括一晶體管，所述晶體管的柵端子配置為接收所述第一反相器的輸出信號(hào)，其源端子配置為接收所述驅(qū)動(dòng)電壓，且其漏端子耦合到所述第一節(jié)點(diǎn)。
16.如權(quán)利要求14所述的數(shù)據(jù)輸出電路，其中所述第一鎖存部包括第二反相器，其輸入配置為接收所述通行門的輸出，且其輸出耦合到所述第一節(jié)點(diǎn)；以及第三反相器，配置為與所述第二反相器構(gòu)成鎖存結(jié)構(gòu)。
17.如權(quán)利要求12所述的數(shù)據(jù)輸出電路，其中所述第三切換部包括NAND門，配置為接收所述下降時(shí)鐘及所述流水線輸出控制信號(hào)作為輸入，并據(jù)此產(chǎn)生輸出信號(hào)；第一反相器，配置為反相所述NAND門的輸出信號(hào)并產(chǎn)生一輸出信號(hào)；以及通行門，其耦合到所述比較部，且其柵端子配置為分別接收所述反相器及所述NAND門的輸出信號(hào)，且當(dāng)所述NAND門的輸出信號(hào)為低電平時(shí)，使所述比較部的輸出信號(hào)通過以作為其輸出。
18.如權(quán)利要求17所述的數(shù)據(jù)輸出電路，其中所述第四切換部包括晶體管，所述晶體管的柵端子配置為接收所述第一反相器的輸出信號(hào)，源端子配置為接收所述驅(qū)動(dòng)電壓，且漏端子耦合到所述第二節(jié)點(diǎn)。
19.如權(quán)利要求17所述的數(shù)據(jù)輸出電路，其中第二鎖存部包括第二反相器，其輸入配置為接收所述通行門的輸出，且其輸出耦合到所述第二節(jié)點(diǎn)；以及第三反相器，配置為與所述第二反相器構(gòu)成鎖存結(jié)構(gòu)。
20.如權(quán)利要求12所述的數(shù)據(jù)輸出電路，其中所述信號(hào)結(jié)合部包括NAND門，所述NAND門的輸入耦合到所述第一及第二節(jié)點(diǎn)。
21.如權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中所述輔助主驅(qū)動(dòng)器包括NAND門，配置為接收所述輔助驅(qū)動(dòng)信號(hào)以及所述上拉信號(hào)作為輸入，并具有一輸出；反相器，配置為反相所述輔助驅(qū)動(dòng)信號(hào)，并產(chǎn)生輸出信號(hào)；NOR門，配置為接收所述反相器的輸出信號(hào)及所述下拉信號(hào)作為輸入，并據(jù)此產(chǎn)生一輸出；第一晶體管，其柵端子耦合到所述NAND門的輸出，其源端子配置為接收驅(qū)動(dòng)電壓，且其漏端子耦合到輸出端；以及第二晶體管，其柵端子耦合到所述NOR門的輸出，其源端子耦合到地，且其漏端子耦合到所述輸出端。
22.如權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中所述上升數(shù)據(jù)及下降數(shù)據(jù)被交替地激勵(lì)并傳遞到所述預(yù)驅(qū)動(dòng)器及所述輔助預(yù)驅(qū)動(dòng)器。
23.如權(quán)利要求3、10、12及21中任一項(xiàng)所述的數(shù)據(jù)輸出電路，其中所述驅(qū)動(dòng)電壓為外部電源電壓。
24.一種在半導(dǎo)體存儲(chǔ)裝置中輸出數(shù)據(jù)的方法，所述方法包括通過確定主驅(qū)動(dòng)器的最新輸出數(shù)據(jù)的電平轉(zhuǎn)變而產(chǎn)生輔助驅(qū)動(dòng)信號(hào)；以及根據(jù)所述輔助驅(qū)動(dòng)信號(hào)的狀態(tài)而產(chǎn)生并輸出輔助最新輸出數(shù)據(jù)；其中所述輔助最新輸出數(shù)據(jù)的邏輯值與所述最新輸出數(shù)據(jù)的邏輯值相同。
25.如權(quán)利要求24所述的方法，其中所述確定所述最新輸出數(shù)據(jù)的電平轉(zhuǎn)變包括將上升數(shù)據(jù)及下降數(shù)據(jù)輸入到異或非門；以及根據(jù)所述異或非門的輸出數(shù)據(jù)來確定所述上升數(shù)據(jù)是否與所述下降數(shù)據(jù)相同。
全文摘要
一種半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)輸出電路，包括預(yù)驅(qū)動(dòng)器，所述預(yù)驅(qū)動(dòng)器響應(yīng)于輸出使能信號(hào)的狀態(tài)，分別根據(jù)在上升時(shí)鐘及下降時(shí)鐘的有效周期中驅(qū)動(dòng)上升數(shù)據(jù)及下降數(shù)據(jù)而產(chǎn)生上拉信號(hào)及下拉信號(hào)。主驅(qū)動(dòng)器，根據(jù)上拉信號(hào)及下拉信號(hào)而產(chǎn)生到公共節(jié)點(diǎn)的最新輸出數(shù)據(jù)。輔助預(yù)驅(qū)動(dòng)器，根據(jù)上升數(shù)據(jù)、下降數(shù)據(jù)、上升時(shí)鐘、下降時(shí)鐘及流水線輸出控制信號(hào)而產(chǎn)生輔助驅(qū)動(dòng)信號(hào)，當(dāng)上升數(shù)據(jù)與下降數(shù)據(jù)不一致時(shí)，所述輔助驅(qū)動(dòng)信號(hào)被激勵(lì)。輔助主驅(qū)動(dòng)器，根據(jù)輔助驅(qū)動(dòng)信號(hào)的狀態(tài)而產(chǎn)生到公共節(jié)點(diǎn)的輔助最新輸出數(shù)據(jù)。
文檔編號(hào)G11C7/10GK101017704SQ20061016837
公開日2007年8月15日 申請(qǐng)日期2006年12月27日 優(yōu)先權(quán)日2006年2月9日
發(fā)明者李炯東 申請(qǐng)人:海力士半導(dǎo)體有限公司