專利名稱：集成裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種混裝有包含處理器等處理裝置的多個存儲器系統(tǒng)，且共享各系統(tǒng)的存儲器的集成裝置。
背景技術(shù)：
在混裝多個存儲器系統(tǒng)的系統(tǒng)中，采用重視并列處理的結(jié)構(gòu)時，則例如成為圖1所示的結(jié)構(gòu)。
在圖1的結(jié)構(gòu)中，邏輯電路(處理器)1-1～1-4和存儲器宏2-1～2-4，由于優(yōu)先并列處理，故按1對1連接。
在圖1的結(jié)構(gòu)中，雖然邏輯電路1和存儲器宏2由于優(yōu)先并列處理而按1對1連接，但邏輯電路1為了參照相鄰的邏輯數(shù)據(jù)，有必要使用通過了上位裝置的總線。
因此，通常如圖2所示，可采用由縱橫交叉(Cross bar)(X bar)3進(jìn)行從邏輯電路1直接到相鄰存儲器的連接的結(jié)構(gòu)。
在圖1的結(jié)構(gòu)中，如上所述，雖然邏輯電路1和存儲器宏2為了優(yōu)先并列處理而按1對1連接，但由于邏輯電路1為了參照相鄰的邏輯電路1的數(shù)據(jù)，而需要使用通過了上位裝置的總線，所以，實現(xiàn)實際的存取很困難。
此外，在圖2的結(jié)構(gòu)中，雖然無需通過上位裝置，邏輯電路1即可參照相鄰的邏輯電路1的數(shù)據(jù)，但從邏輯電路1到達(dá)存儲器2的布線變得非常復(fù)雜，存在所謂因面積增加和長距離布線而導(dǎo)致性能下降(頻率下降等)的劣勢。
此外，如圖3所示，從多個邏輯電路(處理器)同時訪問相同存儲器時，即使各存儲器宏沒有競爭的情況下，由于存儲器接口及存儲器內(nèi)總線產(chǎn)生競爭，所以通常不能同時存取。
為了解決此問題，按僅允許同時存取的數(shù)目增加各存儲器接口及各存儲器內(nèi)總線時，會因進(jìn)一步增加面積和與此相伴的布線長度的增加而引起性能下降(頻率下降)。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種能夠簡化到達(dá)存儲器的布線，并能夠防止面積增加和長距離布線引起的性能下降，能夠?qū)崿F(xiàn)存儲器存取的高速化的集成裝置。
本發(fā)明第1觀點的集成裝置，包括至少一個具有至少一個輸入輸出端口的處理模塊、和可通過上述處理模塊進(jìn)行存取的多個存儲器系統(tǒng)，上述存儲器系統(tǒng)包含含有多個存儲器存儲體(bank)的存儲器宏(macro)、和與上述處理模塊及各存儲器存儲體連接的存儲器接口，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體通過連接布線進(jìn)行連接，上述連接布線包含被多層布線的指示信息布線和數(shù)據(jù)布線；上述指示信息布線，由專用布線形成，上述數(shù)據(jù)布線至少一部分由專用布線形成。
本發(fā)明第2觀點的集成裝置，包括至少一個具有至少一個輸入輸出端口的處理模塊，可通過上述處理模塊進(jìn)行存取的多個存儲器系統(tǒng)，以規(guī)定間隔配置的多個管芯(die)；上述各存儲器系統(tǒng)，包括含有多個存儲器存儲體的存儲器宏、與上述處理模塊及各存儲器存儲體連接的存儲器接口，在不同的管芯中形成上述處理模塊及各存儲器系統(tǒng)，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體，通過連接布線進(jìn)行連接。
本發(fā)明第3觀點的集成裝置，具有多個存取簇(access cluster)，上述各存取簇包括至少一個具有至少一個輸入輸出端口的處理模塊、和可通過上述處理模塊進(jìn)行存取的多個存儲器系統(tǒng)，上述各存儲器系統(tǒng)包含含有多個存儲器存儲體的存儲器宏、和與上述處理模塊及各存儲器存儲體連接的存儲器接口，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體，通過連接布線進(jìn)行連接，上述多個存取簇通過總線連接，上述連接布線包含被多層布線的指示信息布線和數(shù)據(jù)布線；上述指示信息布線由專用布線形成；上述數(shù)據(jù)布線至少一部分由專用布線形成。
本發(fā)明第4觀點的集成裝置，具有多個存取簇，上述各存取簇包括至少一個具有至少一個輸入輸出端口的處理模塊、和可通過上述處理模塊進(jìn)行存取的多個存儲器系統(tǒng)，具有以規(guī)定間隔配置的多個管芯，上述各存儲器系統(tǒng)包括含有多個存儲器存儲體的存儲器宏、以及與上述處理模塊及各存儲器存儲體連接的存儲器接口，在不同的管芯中形成上述處理模塊及各存儲器系統(tǒng)，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體，通過連接布線進(jìn)行連接；上述多個存取簇通過總線連接。
本發(fā)明第5觀點的集成裝置，具有多個存取簇，上述各存取簇包括至少一個具有至少一個輸入輸出端口的處理模塊、和可通過上述處理模塊進(jìn)行存取的多個存儲器系統(tǒng)，上述各存儲器系統(tǒng)包含含有多個存儲器存儲體的存儲器宏、以及與上述處理模塊及各存儲器存儲體連接的存儲器接口；上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體，通過連接布線進(jìn)行連接；上述連接布線包含被多層布線的指示信息布線和數(shù)據(jù)布線，上述指示信息布線由專用布線形成，上述數(shù)據(jù)布線至少一部分由專用布線形成，上述多個存取簇沿規(guī)定方向通過接口對稱配置，并共用配置在相互對應(yīng)的位置上的存儲器接口。
本發(fā)明第6觀點的集成裝置，具有多個存取簇，上述各存取簇包括至少一個具有至少一個輸入輸出端口的處理模塊、和可通過上述處理模塊進(jìn)行存取的多個存儲器系統(tǒng)，具有以規(guī)定間隔配置的多個管芯，上述各存儲器系統(tǒng)包括含有多個存儲器存儲體的存儲器宏、以及與上述處理模塊及各存儲器存儲體連接的存儲器接口，在不同的管芯中形成上述處理模塊及各存儲器系統(tǒng)，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體通過連接布線進(jìn)行連接，上述多個存取簇沿規(guī)定方向上通過接口對稱，并共用配置在相互對應(yīng)的位置上的存儲器接口。
本發(fā)明第7觀點的集成裝置，具有多個存取簇，上述各存取簇包括至少一個具有至少一個輸入輸出端口的處理模塊、和可通過上述處理模塊進(jìn)行存取的多個存儲器系統(tǒng)，上述各存儲器系統(tǒng)包含含有多個存儲器存儲體的存儲器宏、和與上述處理模塊及各存儲器存儲體連接的存儲器接口，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體，通過連接布線進(jìn)行連接，上述連接布線包含被多層布線的指示信息布線和數(shù)據(jù)布線，上述指示信息布線由專用布線形成，上述數(shù)據(jù)布線至少一部分由專用布線形成；上述多個存取簇沿第1方向上通過接口對稱配置，并共用配置在相互對應(yīng)的位置上的存儲器接口，剩余的存取簇并列配置在與上述第1方向大致正交的第2方向上，對應(yīng)于上述多個存儲器宏的矩陣配置的存儲器存儲體，通過在上述第2方向上布線的總線彼此連接。
本發(fā)明第8觀點的集成裝置，具有多個存取簇，上述各存取簇包括至少一個具有至少一個輸入輸出端口的處理模塊、和可通過上述處理模塊進(jìn)行存取的多個存儲器系統(tǒng)，具有以規(guī)定間隔配置的多個管芯，上述各存儲器系統(tǒng)包含含有多個存儲器存儲體的存儲器宏、和與上述處理模塊及各存儲器存儲體連接的存儲器接口，在不同的管芯中形成上述處理模塊及各存儲器系統(tǒng)，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體，通過連接布線進(jìn)行連接，上述多個存取簇沿第1方向上通過接口對稱配置，并共用配置在相互對應(yīng)的位置上的存儲器接口，剩余的存取簇并列配置在與上述第1方向大致正交的第2方向上，對應(yīng)于上述多個存儲器宏的矩陣配置的存儲器存儲體，通過在上述第2方向上布線的總線彼此連接。
本發(fā)明第9觀點的集成電路，具有包含可分別獨立存取的多個單位存儲器的存儲器系統(tǒng)；相對于上述多個單位存儲器可進(jìn)行上述存取的至少一個處理模塊；上述多個單位存儲器共用，并用于從上述處理模塊相對于任意一個單位存儲器選擇地進(jìn)行上述存取的基本路線的布線；用于相對于上述多個單位存儲器中的至少一個預(yù)定的單位存儲器執(zhí)行來自上述處理模塊的上述存取的旁通路線(bypass route)的布線。
優(yōu)選地，在從處理模塊到達(dá)存儲器接口以專用的布線形成上述數(shù)據(jù)布線的情況下，對于跨越上述第1方向的上述存儲器接口的存儲器系統(tǒng)的布線由通用布線形成，上述存儲器接口，將由專用布線傳送的數(shù)據(jù)選擇地傳送到沿第1方向布線在跨越上述存儲器接口一側(cè)的通用布線。
優(yōu)選地，上述存儲器接口，將由上述通用布線傳送的數(shù)據(jù)選擇地傳送到跨越存儲器接口側(cè)的第1方向的上述專用布線。
優(yōu)選地，上述共用的存儲器接口包含協(xié)調(diào)向所希望的存儲器系統(tǒng)的訪問的協(xié)調(diào)部，上述協(xié)調(diào)部將從多個處理模塊發(fā)送過來的命令，選擇地向夾置上述存儲器接口并配置在第1方向上的第1側(cè)的存儲器系統(tǒng)及第2側(cè)的存儲器系統(tǒng)的至少一者的存儲器系統(tǒng)的存儲體進(jìn)行發(fā)送。
優(yōu)選地，上述協(xié)調(diào)部能夠向第1側(cè)的存儲器系統(tǒng)及第2側(cè)的存儲器系統(tǒng)的至少一者發(fā)送多個命令。
優(yōu)選地，在上述多個存儲器宏的配置區(qū)域的上述第2方向的至少一側(cè)，具有能夠在第2方向選擇地訪問上述多個存儲器宏的規(guī)定的至少一個存儲器存儲器體的子處理模塊，上述第2方向的數(shù)據(jù)布線可作為第2方向傳送模式使用。
根據(jù)本發(fā)明，能夠簡化到達(dá)存儲器的布線、并能夠防止面積增加和長距離布線引起的性能下降、能夠?qū)崿F(xiàn)存儲器存取的高速化。


圖1是表示多處理器的通用結(jié)構(gòu)的圖。
圖2是表示使用了縱橫交叉的結(jié)構(gòu)的示意圖。
圖3是用于說明圖2的系統(tǒng)的課題的附圖。
圖4是本發(fā)明第1實施方式的集成裝置的系統(tǒng)結(jié)構(gòu)圖。
圖5是表示利用圖4的X方向(第2方向或橫方向)的連接布線，執(zhí)行X方向(第2方向)存儲器-存儲器間傳送的例子的附圖。
圖6是用于說明在圖4的集成裝置中，如果在數(shù)據(jù)總線和存儲器接口I/F間存在存取目的地的存儲體(bank)，就能夠直接存取的附圖。
圖7是表示在通常的X-bar系統(tǒng)中，與圖6的存取不同、跳過存儲器接口I/F進(jìn)行存取的附圖。
圖8是用于說明本實施方式的集成裝置，與單純映射(mapping)X-bar的情形相比較，不增加面積，就能夠提高總處理能力的附圖。
圖9是表示在通常的X-bar中，Y方向(第2方向或縱方向)的布線資源僅為1系統(tǒng)的情況下，不能同時進(jìn)行存取的附圖。
圖10是表示作為本實施方式的連接布線，專用(private)布線PRL、公用(public)布線PBL及通用(common)布線CML的3種形態(tài)的附圖。
圖11是表示專用(private)布線PRL、公用(public)布線PBL及通用(common)布線CML的實施例的附圖。
圖12是表示各處理模塊具有多個輸入輸出端口的集成裝置的結(jié)構(gòu)例的附圖。
圖13是表示包含1個存取簇的集成裝置的結(jié)構(gòu)圖。
圖14是表示包含2個存取簇的集成裝置的結(jié)構(gòu)圖。
圖15是表示包含2個存取簇的集成裝置的結(jié)構(gòu)圖。
圖16是表示包含6個存取簇的集成裝置的結(jié)構(gòu)圖。
圖17是表示包含6個存取簇的集成裝置的結(jié)構(gòu)圖。
圖18是表示在Y方向(第1方向)排列配置的存儲器系統(tǒng)中，共用了存儲器接口I/F的存儲器宏的結(jié)構(gòu)例的附圖。
圖19是表示本實施方式的存儲器存儲體的結(jié)構(gòu)例的附圖。
圖20是表示在本實施方式中，指示信息布線(指令地址布線)和數(shù)據(jù)布線(寫入數(shù)據(jù)布線和讀出數(shù)據(jù)布線，或共用布線)在存儲體上進(jìn)行多層布線的立體形態(tài)的附圖。
圖21是用于說明橫方向(X方向、第2方向)的指令地址總線布線的附圖。
圖22是用于說明橫方向(X方向、第2方向)的寫入數(shù)據(jù)總線布線的附圖。
圖23是用于說明縱方向(Y方向、第2方向)的寫入數(shù)據(jù)總線布線的附圖，是用于說明從處理模塊到正下方存儲器接口I/F的縱方向(Y方向、第1方向)的寫入數(shù)據(jù)總線的附圖。
圖24是用于說明縱方向(Y方向、第2方向)的寫入數(shù)據(jù)總線布線的附圖，是用于說明從處理模塊起，正下方以外的縱方向(Y方向、第1方向)的寫入數(shù)據(jù)總線的附圖。
圖25是表示按照延遲的電平在存儲器接口I/F中設(shè)置觸發(fā)器FF的例子的附圖。
圖26是用于說明縱方向(Y方向、第2方向)的寫入數(shù)據(jù)總線布線的附圖，是表示按照布線資源的狀況，選擇靠近存儲器接口I/F的多個專用布線，由公用布線形成的例子的附圖。
圖27是用于說明橫方向(X方向、第2方向)的讀出數(shù)據(jù)總線布線的附圖。
圖28是用于說明縱方向(Y方向、第2方向)的讀出數(shù)據(jù)總線布線的附圖，是用于說明從處理模塊到正下方的存儲器接口I/F的縱方向(Y方向、第1方向)的讀出數(shù)據(jù)總線的附圖。
圖29是用于說明縱方向(Y方向、第2方向)的讀出數(shù)據(jù)總線布線的附圖，是用于說明從處理模塊起，正下方以外的縱方向(Y方向、第1方向)的讀出數(shù)據(jù)總線的附圖。
圖30是表示按照延遲的電平在存儲器接口I/F中設(shè)置觸發(fā)器FF的例子的附圖。
圖31是用于說明縱方向(Y方向、第2方向)的讀出數(shù)據(jù)總線布線的附圖，是表示按照布線資源的狀況，分配成靠近存儲器接口I/F的多個專用布線，并由公用布線形成的例子的附圖。
圖32是用于說明縱方向(Y方向、第1方向)的向上方向的數(shù)據(jù)總線布線(common)的附圖。
圖33是用于說明縱方向(Y方向、第1方向)的向下方向的數(shù)據(jù)總線布線(common)的附圖。
圖34是表示本實施方式的存儲器接口I/F的基本結(jié)構(gòu)的附圖。
圖35是表示本實施方式的存儲器接口I/F的另一結(jié)構(gòu)例的附圖。
圖36是表示本實施方式的存儲器接口I/F的再另一結(jié)構(gòu)例的附圖。
圖37是用于說明縱方向(Y方向、第1方向)的基本指令地址總線布線的附圖。
圖38是用于說明縱方向(Y方向、第1方向)的多個發(fā)送結(jié)構(gòu)的指令地址總線布線的附圖。
圖39是匯總表示本實施方式的集成裝置的基本結(jié)構(gòu)及連接布線的特點的附圖。
圖40是本發(fā)明第2實施方式的集成裝置的系統(tǒng)結(jié)構(gòu)圖。
圖41是本發(fā)明第2實施方式的集成裝置的系統(tǒng)結(jié)構(gòu)圖，是通過對多個專用布線進(jìn)行布線而進(jìn)一步提高性能的結(jié)構(gòu)例的附圖。
圖42是表示第2實施方式的寫入數(shù)據(jù)總線和橫向傳送模式的轉(zhuǎn)換的附圖。
圖43是表示第2實施方式的讀出數(shù)據(jù)總線和橫向傳送模式的轉(zhuǎn)換的附圖。
圖44是表示第2實施方式的寫入數(shù)據(jù)總線和橫向傳送模式的部分轉(zhuǎn)換的附圖。
圖45是表示第2實施方式的讀出數(shù)據(jù)總線和橫向傳送模式的部分的轉(zhuǎn)換的附圖。
圖46是表示，由于處于子處理模塊S-PM的管理下，故即使處理模塊PM不使用橫方向數(shù)據(jù)總線的情況下，也能夠?qū)φ路降拇鎯w正常進(jìn)行存取的附圖。
圖47是表示在存儲器接口I/F上實施橫方向?qū)Ｓ玫臄?shù)據(jù)總線DBS的例子的附圖。
圖48是表示如圖40所示，在4個處理模塊PM結(jié)構(gòu)中，各處理模塊PM具有2個端口(port)時的例子的附圖。
圖49是表示部分成為橫向傳送模式的時的處理例的附圖。
圖50是在表示經(jīng)過子處理模塊S-PM的2個存取簇群間的第1傳送例的附圖。
圖51是表示在經(jīng)過子處理模塊S-PM的2個存取簇群間的第2傳送例的附圖。
圖52是表示在經(jīng)過子處理模塊S-PM的4個存取簇群間進(jìn)行網(wǎng)絡(luò)連接的結(jié)構(gòu)及傳送例的附圖。
圖53是表示在經(jīng)過子處理模塊S-PM的多個存取簇群間的其它連接結(jié)構(gòu)例的附圖。
圖54是表示經(jīng)過子處理模塊S-PM的存取簇群和外部存儲器或者周邊電路的連接結(jié)構(gòu)例的附圖。
圖55是表示第3實施方式的集成裝置的系統(tǒng)結(jié)構(gòu)圖，是用于說明命令(指令)總線的配置的附圖。
圖56是表示第3實施方式的集成裝置的系統(tǒng)結(jié)構(gòu)圖，是用于說明數(shù)據(jù)總線的配置的附圖。
圖57是用于說明SiP結(jié)構(gòu)的集成裝置的第1布線實例的附圖。
圖58是采用了第1布線實例時的集成裝置的示意性剖面圖。
圖59是用于說明SiP結(jié)構(gòu)的集成裝置的第2布線實例的附圖。
圖60是采用了第2布線實例時的集成裝置的示意性剖面圖。
圖61是用于說明SiP結(jié)構(gòu)的集成裝置的第3布線實例的附圖。
圖62是采用第3布線實例時的集成裝置的示意性剖面圖。
具體實施例方式
下面按照

本發(fā)明的實施方式。
圖4是本發(fā)明第1實施方式的集成裝置的系統(tǒng)結(jié)構(gòu)圖。
圖4的存儲器系統(tǒng)10，具有多個(圖4中為4個)存取簇20、30、40及50作為主要構(gòu)成要素。
存取簇20包括具有一個輸入輸出端口211的處理模塊(PMO)21、和可通過處理模塊21進(jìn)行存取的DRAM或者SRAM等多個(圖4中為2個)存儲器系統(tǒng)(Memory System)22、23。
存儲器系統(tǒng)22包括存儲器宏221，其包括沿設(shè)定在圖4中的正交坐標(biāo)系的Y方向(第1方向)上按一列排列的多個存儲體221-1～221-n(本例中n＝4)；存儲器接口(Memory InterfaceI/F)222，其執(zhí)行存儲器宏221的各存儲體221-1～221-n和處理模塊21的數(shù)據(jù)傳送的匹配、或向各存儲體221-1～221-n進(jìn)行存取控制等。
存儲器接口222配置在夾置存儲器宏221的配置區(qū)域、并與處理模塊21的配置位置相對的位置。
存儲器系統(tǒng)23，相對于存儲器系統(tǒng)22并列配置在設(shè)定于圖4中的正交坐標(biāo)系的X方向(第2方向)上。
存儲器系統(tǒng)23包括存儲器宏231，其包含在Y方向(第1方向)上按一列排列的多個存儲體231-1～231-n(本例中n＝4)；存儲器接口(MemoryInterfaceI/F)232，其執(zhí)行存儲器宏231的各存儲體231-1～231-n和處理模塊21的數(shù)據(jù)傳送的匹配、或者向各存儲體231-1～231-n的存取控制等。再有，圖中，為避免復(fù)雜化，省略存儲器宏231的存儲體等的符號。
存儲器接口232配置在夾置存儲器宏231的配置區(qū)域、并與處理模塊21的配置位置相對的位置。
多個(本例中為2個)存儲器系統(tǒng)22、23的各存儲器宏221、231并列配置在與Y方向(第1方向)大致正交的X方向(第2方向)上，其中Y方向是處理模塊21與同輸入輸出端口211的配置位置相對配置的存儲器接口222、232的連接方向。
使存儲器宏221的各存儲體221-1～221-n和存儲器宏231的各存儲體231-1～231-n，Y方向的2維高度分別相同，從而被并列配置在X方向上。
并且，在被并列配置在X方向上的存儲器宏221的各存儲體221-1～221-n和存儲器宏231的各存儲體231-1～231-n之間的連接布線上配置了作為緩沖器的觸發(fā)器FF。
通過在多個存儲器宏221、231的配置區(qū)域(的上層)上沿Y方向(第1方向)及X方向(第2方向)以矩陣狀(柵格狀)布線的連接布線，從而處理模塊21的輸入輸出端口211、各存儲器接口222、232、和各存儲器存儲體221-1～221-n、231-1～231-n進(jìn)行連接。
圖4的例子中，處理模塊21的輸入輸出端口211和存儲器系統(tǒng)23的存儲器接口232通過Y方向(第1方向)的連接布線而直線連接。
連接布線是對指示信息布線(指令地址布線)和數(shù)據(jù)布線(寫入數(shù)據(jù)布線和讀出數(shù)據(jù)布線，或共用布線)進(jìn)行多層布線，后面將詳細(xì)敘述連接布線。
存取簇30包括具有一個輸入輸出端口311的處理模塊(PM1)31、和可通過處理模塊31進(jìn)行存取的DRAM或者SRAM等多個(圖4中為2個)存儲器系統(tǒng)(Memory System)32、33。
存儲器系統(tǒng)32包括存儲器宏321，其包括沿設(shè)定在圖4中的正交坐標(biāo)系的Y方向(第1方向)按一列排列的多個存儲體321-1～321-n(本例中n＝4)；存儲器接口(Memory InterfaceI/F)322，其執(zhí)行存儲器宏321的各存儲體321-1～321-n和處理模塊31的數(shù)據(jù)傳送的匹配、或者向各存儲體321-1～321-n的存取控制等。再有，附圖中，為了避免復(fù)雜化，省略存儲器宏321的存儲體等符號。
存儲器接口322配置在夾置存儲器宏321的配置區(qū)域、并與處理模塊31的配置位置相對的位置。
存儲器系統(tǒng)33相對于存儲器系統(tǒng)32并列配置在設(shè)定于圖4中的正交坐標(biāo)系的X方向(第2方向)上。
存儲器系統(tǒng)33包括存儲器宏331，其包含在Y方向(第1方向)上按一列排列的多個存儲體331-1～331-n(本例中n＝4)；存儲器接口(MemoryInterfaceI/F)332，其執(zhí)行存儲器宏331的各存儲體331-1～331-n和處理模塊31的數(shù)據(jù)傳送的匹配、或者向各存儲體331-1～331-n的存取控制等。
在夾置存儲器宏331的配置區(qū)域、并與處理模塊31的配置位置相對的位置處配置了存儲器接口332。
多個(本例中為2個)存儲器系統(tǒng)32、33的各存儲器宏321、331并列配置在與Y方向(第1方向)大致正交的X方向(第2方向)上，其中Y方向是處理模塊31與同輸入輸出端口311的配置位置相對配置的存儲器接口322、332的連接方向。
使存儲器宏321的各存儲體321-1～321-n和存儲器宏331的各存儲體331-1～331-n，Y方向的2維高度分別相同，從而被并列配置在X方向上。
并且，在并列配置于X方向上的存儲器宏321的各存儲體321-1～321-n和存儲器宏331的各存儲體331-1～331-n之間的連接布線上配置了作為緩沖器的觸發(fā)器FF。
通過在多個存儲器宏321、331的配置區(qū)域(的上層)沿Y方向(第1方向)及X方向(第2方向)以矩陣狀(柵格狀)布線的連接布線，處理模塊31的輸入輸出端口311、各存儲器接口322、332和各存儲器存儲體321-1～321-n、331-1～331-n進(jìn)行連接。
圖4的例子中，處理模塊31的輸入輸出端口311和存儲器系統(tǒng)32的存儲器接口322通過Y方向(第1方向)的連接布線而直線連接。
連接布線是對指示信息布線(指令地址布線)和數(shù)據(jù)布線(寫入數(shù)據(jù)布線和讀出數(shù)據(jù)布線，或共用布線)進(jìn)行多層布線，后面將詳細(xì)敘述連接布線。
存取簇30和存取簇20并列配置在X方向(第2方向)，對應(yīng)于上述多個存儲器宏的矩陣配置的存儲器存儲體，通過在X方向(第2方向)上布線的總線而實現(xiàn)連接。
此外，對于存取簇30的存儲器宏321的各存儲體321-1～321-n和存取簇20的存儲器宏231的各存儲體231-1～231-n，使Y方向的2維高度分別相同，從而被并列配置在X方向上。
并且，在并列配置于X方向上的存儲器宏321的各存儲體321-1～321-n和存儲器宏231的各存儲體231-1～231-n之間的連接布線上配置了作為緩沖器的觸發(fā)器FF。
存取簇40包括具有一個輸入輸出端口411的處理模塊(PM2)41、和可通過處理模塊41進(jìn)行存取的DRAM或者SRAM等多個(圖4中為2個)存儲器系統(tǒng)(Memory System)42、43。
存儲器系統(tǒng)42包括存儲器宏421，其包括在設(shè)定于圖4中的正交坐標(biāo)系的Y方向(第1方向)上按一列排列的多個存儲體421-1～421-n(本例中n＝4)；存儲器接口(Memory InterfaceI/F)422，其執(zhí)行存儲器宏421的各存儲體421-1～421-n和處理模塊41的數(shù)據(jù)傳送的匹配、或者向各存儲體421-1～421-n的存取控制等。
存儲器接口422配置在夾置存儲器宏421的配置區(qū)域、并與處理模塊41的配置位置相對的位置。
存儲器系統(tǒng)43相對于存儲器系統(tǒng)42并列配置在圖4中設(shè)定的正交坐標(biāo)系的X方向(第2方向)上。
存儲器系統(tǒng)43包括存儲器宏431，其包含在Y方向(第1方向)上按一列排列的多個存儲體431-1～431-n(本例中n＝4)；存儲器接口(MemoryInterfaceI/F)432，其執(zhí)行存儲器宏431的各存儲體431-1～431-n和處理模塊41的數(shù)據(jù)傳送的匹配、和向各存儲體431-1～431-n的存取控制等。再有，附圖中，為了避免復(fù)雜化，省略存儲器宏432的存儲體等符號。
在夾置存儲器宏431的配置區(qū)域、并與處理模塊41的配置位置相對的位置處配置存儲器接口432。
多個(本例中為2個)存儲器系統(tǒng)42、43的各存儲器宏421、431并列配置在與Y方向(第1方向)大致正交的X方向(第2方向)上，其中Y方向是處理模塊41與同輸入輸出端口411的配置位置相對配置的存儲器接口422、432的連接方向。
對于存儲器宏421的各存儲體421-1～421-n和存儲器宏431的各存儲體431-1～431-n，使Y方向的2維高度分別相同，從而被并列配置在X方向上。
并且，在被并列配置在X方向上的存儲器宏421的各存儲體421-1～421-n和存儲器宏431的各存儲體431-1～431-n之間的連接布線上配置了作為緩沖器的觸發(fā)器FF。
通過在多個存儲器宏421、431的配置區(qū)域(的上層)沿Y方向(第1方向)及X方向(第2方向)以矩陣狀(柵格狀)布線的連接布線，處理模塊41的輸入輸出端口411、各存儲器接口422、432和各存儲器存儲體421-1～421-n、431-1～431-n進(jìn)行連接。
圖4的例子中，處理模塊41的輸入輸出端口411和存儲器系統(tǒng)43的存儲器接口432通過Y方向(第1方向)的連接布線直線地連接。
連接布線是對指示信息布線(指令地址布線)和數(shù)據(jù)布線(寫入數(shù)據(jù)布線和讀出數(shù)據(jù)布線，或共用布線)進(jìn)行多層布線，后面將詳細(xì)敘述連接布線。
并且，存取簇20和存取簇40通過接口對稱配置在Y方向(第1方向)上，配置在相互對應(yīng)的位置上的存儲器接口222和422、232和432彼此連接。
在本實施方式中，對稱配置的多個存取簇20和40的各存儲器系統(tǒng)，共用了存儲器接口。
具體地，存儲器系統(tǒng)22的存儲器接口222和存儲器系統(tǒng)42的存儲器接口422彼此共用。同樣地，存儲器系統(tǒng)23的存儲器接口232和存儲器系統(tǒng)43的存儲器接口432彼此共用。
這些共用存儲器接口，包含協(xié)調(diào)向其它的存儲器系統(tǒng)進(jìn)行存取的協(xié)調(diào)部。在后面將說明協(xié)調(diào)部。
存取簇50包括具有一個輸入輸出端口511的處理模塊(PM3)51、和可通過處理模塊51進(jìn)行存取的DRAM或者SRAM等多個(圖4中為2個)存儲器系統(tǒng)(Memory System)52、53。
存儲器系統(tǒng)52包括存儲器宏521，其包括在設(shè)定于圖4中的正交坐標(biāo)系的Y方向(第1方向)上按一列排列的多個存儲體521-1～521-n(本例中n＝4)；存儲器接口(Memory InterfaceI/F)522，其執(zhí)行存儲器宏521的各存儲體521-1～521-n和處理模塊51的數(shù)據(jù)傳送的匹配、和向各存儲體521-1～521-n的存取控制等。再有，附圖中，為了避免復(fù)雜化，省略存儲器宏521的存儲體等符號。
在夾置存儲器宏521的配置區(qū)域、并與處理模塊51的配置位置相對的位置處配置了存儲器接口522。
存儲器系統(tǒng)53相對于存儲器系統(tǒng)52并列配置在圖4中設(shè)定的正交坐標(biāo)系的X方向(第2方向)上。
存儲器系統(tǒng)53包括存儲器宏531，其包含在Y方向(第1方向)上按一列排列的多個存儲體531-1～531-n(本例中n＝4)；存儲器接口(MemoryInterfaceI/F)532，其執(zhí)行存儲器宏531的各存儲體531-1～531-n和處理模塊51的數(shù)據(jù)傳送的匹配、和向各存儲體531-1～531-n的存取控制等。
在夾置存儲器宏531的配置區(qū)域、并與處理模塊51的配置位置相對的位置處配置了存儲器接口532。
多個(本例中為2個)存儲器系統(tǒng)52、53的各存儲器宏521、531并列配置在與Y方向(第1方向)大致正交的X方向(第2方向)上，其中Y方向是處理模塊51同與輸入輸出端口511的配置位置相對配置的存儲器接口522、532的連接方向。
對于存儲器宏521的各存儲體521-1～521-n和存儲器宏531的各存儲體531-1～531-n，使Y方向的2維高度分別相同，從而被并列配置在X方向上。
并且，在被并列配置在X方向上的存儲器宏521的各存儲體521-1～521-n和存儲器宏531的各存儲體531-1～531-n之間的連接布線上配置了作為緩沖器的觸發(fā)器FF。
通過在多個存儲器宏521、531的配置區(qū)域(的上層)上沿Y方向(第1方向)及X方向(第2方向)以矩陣狀(柵格狀)布線的連接布線，處理模塊51的輸入輸出端口511、各存儲器接口522、532和各存儲器存儲體521-1～521-n、531-1～531-n進(jìn)行連接。
圖4的例子中，處理模塊51的輸入輸出端口511和存儲器系統(tǒng)52的存儲器接口522通過Y方向(第1方向)的連接布線直線地連接。
連接布線是對指示信息布線(指令地址布線)和數(shù)據(jù)布線(寫入數(shù)據(jù)布線和讀出數(shù)據(jù)布線，或共用布線)進(jìn)行多層布線，后面將詳細(xì)敘述連接布線。
存取簇50和存取簇40并列配置在X方向(第2方向)，對應(yīng)于上述多個存儲器宏的矩陣配置的存儲器存儲體，通過在X方向(第2方向)上布線的總線彼此連接。
此外，使存取簇50的存儲器宏521的各存儲體521-1～521-n和存取簇40的存儲器宏431的各存儲體431-1～431-n的Y方向的2維高度分別相同，從而被并列配置在X方向上。
并且，在被并列配置在X方向上的存儲器宏521的各存儲體521-1～521-n和存儲器宏431的各存儲體431-1～431-n之間的連接布線上配置了作為緩沖器的觸發(fā)器FF。
并且，存取簇30和存取簇50通過接口對稱配置在Y方向(第1方向)上，配置在相互對應(yīng)的位置上的存儲器接口322和522、332和532彼此連接。
在本實施方式中，對稱配置的多個存取簇30和50的各存儲器系統(tǒng)，共用了存儲器接口。
具體地，存儲器系統(tǒng)32的存儲器接口322和存儲器系統(tǒng)52的存儲器接口522彼此共用。同樣地，存儲器系統(tǒng)33的存儲器接口332和存儲器系統(tǒng)53的存儲器接口532彼此共用。
這些共用存儲器接口包含協(xié)調(diào)向其它的存儲器系統(tǒng)進(jìn)行存取的協(xié)調(diào)部。在后面將說明協(xié)調(diào)部。
以上說明的本實施方式的集成裝置10，其結(jié)構(gòu)具有如下特征。
集成裝置10利用存儲器和邏輯電路混裝的結(jié)構(gòu)，如圖4所示，在存儲器上映射由常規(guī)的縱橫交叉(X-bar)構(gòu)成的總線系統(tǒng)。
近年來的制造技術(shù)中，雖然因邏輯電路規(guī)模的增大而增加了布線層，但存儲器電路即使規(guī)模增大，所需的布線層數(shù)也幾乎沒有增加。為此，存儲器上的上部側(cè)的布線層多為未使用的。利用它，在存儲器系統(tǒng)上借助于通過總線系統(tǒng)的布線，就能夠幾乎不增加存儲器面積，而構(gòu)筑總線系統(tǒng)。
在本實施方式中，為了避免因布線長度增加而導(dǎo)致的頻率下降，使作為連接布線的總線管線(pipeline)化。
此外，為了避免布線面積增大，各處理模塊-存儲器系統(tǒng)間的布線不1對1地連接，而為共用布線。
各存儲器系統(tǒng)的存儲器接口I/F，配置在Y方向(第1方向)的布圖(Layout)上中心處。這是為了使到各處理模塊和各處理接口I/F的之間的距離相等并且最短，減少布線量。
由于存儲器接口I/F處于布圖中心，所以能夠2倍地有效地活用存儲器內(nèi)資源。這是因為圖4的多個存取簇20、30、40、50的Y方向(第1方向)及X方向(第2方向)結(jié)構(gòu)中，由于以存儲器接口I/F為界線將存儲器內(nèi)資源分為2份，所以，即使對同一存儲器同時執(zhí)行多個存取，如果以存儲器接口I/F為界線分別進(jìn)行存取，也能夠同時進(jìn)行存取。
圖4中，X方向(第2方向或橫方向)的連接布線，以各處理模塊PM(0～3)為起點，縱向貫穿于X方向(第2方向)，以便能夠?qū)λ械拇鎯ζ飨到y(tǒng)進(jìn)行存取。
圖5中，利用此布線，如布線LNX所示的，也可以進(jìn)行X方向(第2方向)存儲器-存儲器間的傳送。
由于根據(jù)模式的設(shè)定，僅將X方向(第2方向)的同一布線進(jìn)行圖4的連接形態(tài)和圖5的連接形態(tài)的轉(zhuǎn)換，所以幾乎不增加面積，就能夠?qū)崿F(xiàn)高速的存儲器-存儲器間傳送。
在不需要的用途中可以刪除此X方向傳送模式(橫向傳送模式)。
由于集成裝置10在存儲器系統(tǒng)上映射總線系統(tǒng)，所以，如圖6所示，如果在數(shù)據(jù)總線和存儲器接口I/F間存在存取目的地的存儲體，就能夠直接地存取。
在圖6的例子中，存取簇20的處理模塊21(PM0)對處于左端的存儲器宏221的存儲體221-2進(jìn)行存取，存取簇30的處理模塊31(PM1)對相同的存儲器宏221的存儲體221-1進(jìn)行存取。
如圖7所示，這在通常的X-bar系統(tǒng)中，為跳過存儲器接口I/F的存取。
其結(jié)果是，能夠?qū)崿F(xiàn)存取等待時間的縮短。
本實施方式的集成裝置10中，路徑中如存在存取目的地，則即使屬于同一存儲器的同時存取，存儲體也不同，并且如果Y方向(第1方向或縱方向)布線LNY沒有競爭，就能進(jìn)行同時存取。
由此，如圖6及圖8所示，與單純映射X-bar的情形相比較，不增加面積也能夠提高總處理能力。
如上所述，在圖6的例子中，存取簇20的處理模塊21(PM0)對處于左端的存儲器宏221的存儲體221-2進(jìn)行存取，存取簇30的處理模塊31(PM1)對相同的存儲器宏221的存儲體221-1進(jìn)行存取。
在通常的X-bar中，如圖3及9所示，Y方向(第1方向或者縱方向)的布線資源僅為1系統(tǒng)時不能同時進(jìn)行存取。
相對于此，在本實施方式中，如圖8所示，能夠以同程度的面積實現(xiàn)同時存取，并且還能夠?qū)崿F(xiàn)等待時間的縮短。
此外，雖然X方向(第2方向或橫方向)的布線在各處理模塊PM中需要單獨(private)地配置，但Y方向(第1方向或縱方向)的布線根據(jù)要求的性能及允許的資源(面積)，如圖10及圖11(A)～(C)所示，能夠采用專用(private)布線PRL、公用(public)布線PBL及通用(common)布線CML這3種形態(tài)。
專用(Private)的情況下，如圖10(A)、(B)所示，相對于各處理模塊PM，要引出單獨(專用)的布線，性能變成最高，也最需要布線資源(面積)。
公用(public)布線的情況下，對跨越存儲器接口I/F的區(qū)域進(jìn)行存取的情況下，能夠共用各處理模塊PM的讀出(read)數(shù)據(jù)線、寫入(write)數(shù)據(jù)線。
例如，從圖中上側(cè)的存取簇20、30的處理模塊21、31(PM0、PM1)向下側(cè)的區(qū)域進(jìn)行存取的情況下，在由讀出(Read)、寫入(write)匯集時，能夠共用。
當(dāng)同時存取時，僅公用(public)的系統(tǒng)數(shù)能夠進(jìn)行存取，但能夠抑制面積。
通用(Common)的情況下，按朝向存儲器接口I/F的方向(up)，離開的方向(dwon)分別執(zhí)行共用化。讀出(Read)、寫入(Write)的區(qū)別沒關(guān)系。如圖10(C)所示，只要方向一致，就能夠在所有的處理模塊PM間共用資源。
按照圖10(A)～(C)所示的專用(private)布線、共用(public)布線及通用(common)布線的實施列在圖11(A)～(C)中分別示出。
圖4所示的集成裝置10，雖然以各存取簇的處理模塊21、31、41、51具有一個輸入輸出端口211、311、411、511的情形為一個例子示出，但也可以采用在各處理模塊21、31、41、51中具有多個輸入輸出端口的結(jié)構(gòu)。
圖12是表示各處理模塊具有多個輸入輸出端口的集成裝置的結(jié)構(gòu)例的附圖。
圖12的集成裝置10A，各存取簇20A、30A、40A、50A的處理模塊21A、31A、41A、51A具有2個輸入輸出端口211、212、311、312，411、412及511、512。
如此，由于各處理模塊PM具有多個端口，故能夠進(jìn)一步提高總處理能力。這種情況下，如圖12所示，由于僅分割存取目的地的區(qū)域，所以幾乎不增加面積。
此外，圖4的集成裝置10，雖然以含有4個存取簇的結(jié)構(gòu)為一個例子示出，但也可以采用包含1個、2個、6個或大于這些數(shù)量的存取簇的結(jié)構(gòu)。
圖13是表示包含1個存取簇的集成裝置的結(jié)構(gòu)例的附圖。
圖14及圖15是表示包含2個存取簇的集成裝置的結(jié)構(gòu)例的附圖。
圖16及圖17是表示包含6個存取簇的集成裝置的結(jié)構(gòu)例的附圖。
圖13的集成裝置10B包含1個存取簇20。
圖14的集成裝置10C包含在Y方向(第1方向)上共用存儲器接口I/F的存取簇20和存取簇40兩個。
圖15的集成裝置10D包含在X方向(第2方向)上并列配置的存取簇20和存取簇30兩個。
圖16及圖17的集成裝置10E、10F具有包含6個存取簇的如下結(jié)構(gòu)在X方向上(第2方向)并列配置3個存取簇20、30、40，并在Y方向(第1方向)配置了和這些存取簇20、30、40共用存儲器接口I/F的3個存取簇50、60、70。
這樣，能夠構(gòu)成對應(yīng)于存取簇的數(shù)量，換言之，對應(yīng)于處理模塊PM的數(shù)量的系統(tǒng)。
以上，以集成裝置的系統(tǒng)結(jié)構(gòu)為中心進(jìn)行了說明，下面，雖然存在重復(fù)的部分，但對存儲體結(jié)構(gòu)、連接布線、存儲器接口的結(jié)構(gòu)、功能進(jìn)行進(jìn)一步具體的說明。
(存儲器宏結(jié)構(gòu))在本實施方式中，如圖18所示，存儲器宏由多個存儲器存儲體BNK和1個存儲器接口I/F構(gòu)成。
在本實施方式中，在排列配置于Y方向(第1方向)上的存儲器系統(tǒng)中，共用了存儲器接口I/F。
如圖18所示，物理上，以存儲器接口I/F為中心，原則上配置同數(shù)目(各半數(shù))的存儲體。
(存儲體的結(jié)構(gòu))圖19是表示本實施方式的存儲器存儲體的結(jié)構(gòu)例的附圖。
各存儲體BNK的結(jié)構(gòu)為包括存儲器陣列101、寫入電路102、讀出電路103及選擇器(S)104～109。
此外，在圖19中，分別以PRL-WX表示X方向(第2方向或橫方向)的專用的寫入數(shù)據(jù)總線(布線)，PRL-RX表示X方向(第2方向或橫方向)的專用的讀出數(shù)據(jù)總線(布線)，PRL-WY表示Y方向(第1方向或縱方向)的專用的寫入數(shù)據(jù)總線(布線)，PBL-WY表示Y方向(第1方向或縱方向)的公用的寫入數(shù)據(jù)總線(布線)，PRL-RY表示Y方向(第1方向或縱方向)的專用的讀出數(shù)據(jù)總線(布線)，PBL-RY表示Y方向(第1方向或縱方向)的公用的讀出數(shù)據(jù)總線(布線)，CML-U表示Y方向(第1方向或縱方向)中的向上方向的通用的指令地址總線，CML-D表示Y方向(第1方向或縱方向)中的向下方向的通用的指令地址總線。
在本實施方式中，對指示信息布線(指令地址布線)和數(shù)據(jù)布線(讀出數(shù)據(jù)布線和寫入數(shù)據(jù)布線、或共用布線)進(jìn)行多層布線，在圖20中示出被多層布線在存儲體BNK上的立體狀態(tài)。
各存儲體BNK中，從橫方向(X方向)的寫入數(shù)據(jù)總線PRL-WX，縱方向(Y方向)的寫入數(shù)據(jù)總線(private、public)PRL-WY、PBL-WY、縱方向的通用(common)的指令地址總線CML-U、CML-D(上(up)、下(down))，通過選擇器104向?qū)懭腚娐?02發(fā)送有關(guān)選擇寫入的信息。
此外，通過選擇器105～109，向橫方向(X方向)的讀出總線PRL-RX、縱方向(Y方向)的讀出數(shù)據(jù)總線(private、public)PRL-RY、PBL-RY、縱方向的通用(common)的指令地址總線CML-U、CML-D(上(up)、下(down))選擇地傳送數(shù)據(jù)。
(橫方向(X方向、第2方向)指令地址總線布線)指令地址總線CML-X中，含有存取目的地的宏、存儲體、地址、讀出/寫入(Read/Write)、寫入掩碼(Write Mask)、ID、脈沖長等信息。
如圖21所示，從各處理模塊PM相對于X方向(第2方向或橫方向)的所有存儲器系統(tǒng)的存儲器宏，連接指令地址總線CML-X。
處理模塊PM和各存儲器接口I/F間，通過“點對點(Point to Point)”(以下簡記為P2P)連接，布線量龐大。因此進(jìn)行共用連接。
橫方向(X方向)對每一處理模塊PM是專用(private)的。各分支BRNC中按存取目的地的宏進(jìn)行分支。
分支后，到達(dá)存儲器接口I/F為止通過專用(private)總線布線進(jìn)行連接。
(橫方向(X方向、第2方向)寫入數(shù)據(jù)總線布線)橫方向的寫入數(shù)據(jù)總線PRL-WX雖然是專用布線，但如圖22所示，在每一存取目的地不通過P2P連接，是共用的。
從分支BRNC到達(dá)存儲器接口I/F的縱方向(Y方向、第1方向)布線，按照可利用的布線資源，由專用(private)、公用(public)、通用(common)的總線布線進(jìn)行連接。
(縱方向(Y方向、第2方向)寫入數(shù)據(jù)總線布線)從處理模塊PM到正下方的存儲器接口I/F的縱方向(Y方向、第1方向)的寫入數(shù)據(jù)總線，如圖23所示，構(gòu)成為通過專用(private)總線PRL-WY進(jìn)行連接。
專用的寫入數(shù)據(jù)總線PRL-WY，與在橫方向(X方向、第2方向)布線的寫入數(shù)據(jù)總線PRL-WX直接連接(來自圖23的第2行的存儲體BNK2)。
處理模塊PM正下方以外的專用縱布線中，如圖24所示，與從橫方向(X方向)傳送數(shù)據(jù)的寫入數(shù)據(jù)總線直接連接，從那里按縱方向(Y方向)傳送寫入數(shù)據(jù)。
跨越存儲器接口I/F的縱方向?qū)懭肟偩€不與橫方向布線連接。
此外，如圖25所示，根據(jù)延遲的電平，在存儲器接口I/F中，利用觸發(fā)器FF，一旦鎖存就進(jìn)行傳送。
跨越存儲器接口I/F的情況下，如圖26所示，按布線資源的狀況，利用選擇器S選擇存儲器接口I/F附近的多個專用布線，由公用布線形成。
專用布線，由于相對于處理模塊PM是專用布線，故增加處理模塊PM的數(shù)量時，由專用的布線連接所有的布線時，必定需要龐大的布線資源。在這種情況下，有關(guān)正下方以外的布線，采用通用(common)的形態(tài)。
(橫方向(X方向、第2方向)讀出數(shù)據(jù)總線布線)讀出數(shù)據(jù)總線，相對于處理模塊PM正下方的存儲器接口I/F，如圖27所示，由專用布線PRL-RX連接。橫方向(X方向)的讀出數(shù)據(jù)總線布線雖然是專用的，但在每一存取目的地不通過P2P連接，是共用的。
如圖27所示，與縱方向(Y方向、第2方向)布線的連接部分，由選擇器SLC構(gòu)成，選擇從橫方向(X方向)傳送過來的數(shù)據(jù)和從縱方向(Y方向)傳送過來的數(shù)據(jù)。
(縱方向(Y方向、第1方向)讀出數(shù)據(jù)總線布線)從處理模塊PM到正下方的存儲器接口I/F的縱方向(Y方向)讀出數(shù)據(jù)總線，如圖28所示，構(gòu)成為通過專用總線PRL-RY連接的結(jié)構(gòu)。
專用的讀出數(shù)據(jù)總線PRL-RY，通過選擇器S與在橫方向(X方向)上布線的讀出數(shù)據(jù)總線PRL-RX連接(從圖28的上方起第2行的存儲體BNK2)。
處理模塊PM正下方以外的專用縱布線中，如圖29所示，通過選擇器S與從橫方向X方向傳送數(shù)據(jù)的讀出數(shù)據(jù)總線PRL-RX連接。從那里向下一橫方向(X方向)選擇地傳送讀出數(shù)據(jù)。
跨越存儲器接口I/F的縱方向(Y方向)的讀出數(shù)據(jù)總線，不與橫方向(X方向)布線連接。
此外，如圖30所示，根據(jù)延遲電平，在存儲器接口I/F中，利用觸發(fā)器FF一旦鎖存就進(jìn)行傳送。
跨越存儲器接口I/F的情況下，如圖31所示，按照布線資源的狀況，分配成存儲器接口I/F附近的多個專用布線，由公用布線形成。
專用布線，由于相對于處理模塊PM是專用布線，故增加處理模塊PM的數(shù)量的情況下，由專用的布線連接所有的布線時，必定需要龐大的布線資源。這種情況下，有關(guān)正下方以外的布線，采用通用(common)的形態(tài)。
(縱方向(Y方向、第1方向)數(shù)據(jù)總線布線(通用))縱方向(Y方向)的數(shù)據(jù)總線，限制了布線資源的情況下，利用通用布線，能夠減少布線數(shù)量。
通用不是用寫入和讀出進(jìn)行區(qū)分的，而是如圖32及圖33所示，按數(shù)據(jù)的流動方向形成布線。為了方便，向存儲器接口I/F的方向稱為向上(up)，背離的方向稱為向下(dowm)。
通用布線中，橫方向(X方向)對寫入數(shù)據(jù)總線進(jìn)行了布線的情況下，采用圖32的(1)、圖33的(1)的結(jié)構(gòu)。
通用布線中，橫方向(X方向)對讀出數(shù)據(jù)總線進(jìn)行了布線的情況下，采用圖32的(2)、圖33的(2)的結(jié)構(gòu)。
(I/F結(jié)構(gòu))在存儲器I/F中，協(xié)調(diào)從各處理模塊PM送過來的指令，在宏內(nèi)的存儲體的資源空閑時，進(jìn)行發(fā)送處理。
作為基本結(jié)構(gòu)，如圖34所示，最低各具有1個對應(yīng)于各處理模塊PM的指令緩沖器(Command Buffer以下簡稱CB)111-0～111-n，還具有判優(yōu)器(arbiter)112、及選擇器(S)113、114。
此外，判優(yōu)器112按照選擇信號S112a、S112b，從CB111-0～111-n的命令中選擇可進(jìn)行發(fā)送的命令進(jìn)行發(fā)送。以存儲器接口I/F為中心，可同時對Y方向(第1方向)上側(cè)(第1側(cè))的存儲器系統(tǒng)的存儲體和下側(cè)(第2側(cè))的存儲器系統(tǒng)的存儲體進(jìn)行發(fā)送。
此外，如圖35所示，布線資源允許的情況下，能夠分別相對于上側(cè)和下側(cè)對多個命令布線進(jìn)行布線(引出)。
并且，如果面積上允許，則如圖36所示，也可以具有多個CB。此時，例如，在向上側(cè)的處理模塊PM的傳送路徑中，設(shè)置OR門115-0～115-n。
(縱方向(Y方向、第1方向)地址總線布線)如圖37所示，基本上，從存儲器接口I/F進(jìn)行發(fā)送的地址(指令)按縱方向(Y方向)傳送，在BRNC中，按存取目的地的存儲體劃分成分支。
此外，如圖35或圖36所示，在布線資源中存有余量，引出多個地址布線的情況下，如圖38所示，通過選擇器(S)最終輸入到存儲體。
圖39是匯總表示上述本實施方式的集成裝置的基本結(jié)構(gòu)及連接布線的特征的附圖。
在圖39中，分別以CMD表示指令類布線，WDT表示寫入數(shù)據(jù)類布線，RDT表示讀出數(shù)據(jù)類布線。
本實施方式的集成裝置的基本結(jié)構(gòu)及連接布線的特點(1)～(9)如下(1)數(shù)據(jù)的X方向(橫)布線，為了避免與其它處理模塊PM的橫方向的競爭，設(shè)為專用布線。
(2)在存儲器接口I/F附近有目標(biāo)時直接進(jìn)行存取。由此，能夠縮短等待時間，降低資源競爭。
(3)數(shù)據(jù)的Y方向(縱)布線由布線資源決定是專用還是組合。由此能夠?qū)崿F(xiàn)布線資源的效率化。
(4)來自存儲器接口I/F的指令發(fā)送，如果資源允許則可為多個。由此能夠?qū)崿F(xiàn)總處理能力的提高。
(5)指令在Y方向(縱方向)、X方向(橫方向)全都為專用布線，由此能夠避免與其它處理模塊PM的競爭。
(6)數(shù)據(jù)處理模塊PM正下方的Y(縱)方向布線為專用布線。由此能夠避免與其它處理模塊PM的競爭。
(7)存儲器接口I/F配置在Y方向(第1方向)的中央，由此能夠2倍地有效利用布線資源。
(8)X(橫)方向的數(shù)據(jù)布線能夠作為橫向傳送模式使用。由此，能夠?qū)崿F(xiàn)存儲器-存儲器間傳送性能的提高。
(9)處理模塊PM也可以具有多個端口。由此能夠?qū)崿F(xiàn)總處理能力的提高。
如上述所說明的那樣，根據(jù)本第1實施方式，在裝載多個存儲器存儲體的存儲器系統(tǒng)中，通過在存儲器宏上構(gòu)筑總線系統(tǒng)，相比于由通常的X-bar等構(gòu)成的共用存儲器系統(tǒng)，能夠更高速(高總處理能力)地執(zhí)行存儲器存取。
此外，利用如圖4等那樣構(gòu)成的總線系統(tǒng)的布線，通過構(gòu)筑存儲器存儲體間的總線，由此幾乎不增大電路規(guī)模，就能夠?qū)崿F(xiàn)高速的存儲器-存儲器間的數(shù)據(jù)傳送。
此外，由于在存儲器宏上布線，布線通過存取目的地的存儲體時能夠直接地存取，所以就能夠執(zhí)行低等待時間。
此外，根據(jù)所要求的性能和布線性的折衷選擇，能夠構(gòu)筑變更布線方法的系統(tǒng)、即、可根據(jù)處理模塊PM數(shù)、布線資源和要求性能構(gòu)筑系統(tǒng)。
并且，通過在1個處理模塊PM中具有多個與存儲器系統(tǒng)連接的端口，不浪費資源(面積)，就能夠?qū)崿F(xiàn)構(gòu)筑更高性能的系統(tǒng)。
此外，雖然處理模塊PM數(shù)增加時布線也增加，但能夠根據(jù)總線寬度來構(gòu)筑改變了總線結(jié)構(gòu)的系統(tǒng)。
圖40是本發(fā)明第2實施方式的集成裝置的系統(tǒng)結(jié)構(gòu)圖。
本第2實施方式與上述第1實施方式的不同點在于，在存取簇20、40的存儲器宏的配置區(qū)域之X方向(第2方向)的至少一側(cè)(圖40中左側(cè))，配置了能夠在X方向(第2方向)上選擇地訪問多個存儲器宏的規(guī)定的至少一個存儲器存儲體的子處理模塊群80、81。
子處理模塊群80，根據(jù)存取簇20、30的存儲器宏的存儲體數(shù)，配置了4個子處理模塊80-1～80-4。
子處理模塊群81，根據(jù)存取簇40、50的存儲器宏的存儲體數(shù)，配置了4個子處理模塊81-1～81-4。
在圖40中，左端的存儲器存儲體群中，存取簇40的存儲器宏421的存儲體421-2、421-3、421-4是以橫向傳送模式進(jìn)行存取的區(qū)域，剩余的存儲器存儲體是常規(guī)存取區(qū)域。
各處理模塊21、31、41、51一面對常規(guī)存取區(qū)域進(jìn)行訪問，一面從橫方向進(jìn)行數(shù)據(jù)的輸入輸出，通過對各存儲體依次進(jìn)行這些模式的轉(zhuǎn)換，不停止處理就能夠執(zhí)行存儲器的數(shù)據(jù)的交換。
這樣，使用橫向傳送模式的情況下，在橫(X)方向配置子處理模塊。
在這種情況下，子處理模塊也可以相對于轉(zhuǎn)換傳送模式的區(qū)域(存儲體)，獨自地進(jìn)行存取，也可以從各處理模塊PM接收請求進(jìn)行存取。
處理模塊PM數(shù)量少時，例如2個時，由于減少所需的縱方向布線，所以存儲器上的布線區(qū)域可空余的區(qū)域增多。這種情況下，如圖41所示，與對多個專用布線進(jìn)行布線相比，也能夠提高性能。
相反，處理模塊PM數(shù)量較多時，例如，6個時，由于增加所需的縱(Y)方向布線，所以存儲器上的布線區(qū)域不足。這種情況下，例如，也可以如圖16所示，減少總線寬度，增加專用布線的系統(tǒng)數(shù)量。
此外，如圖17所示，不減少總線寬度將專用布線減少到最低限，也能夠增加通用布線。
這些選擇按系統(tǒng)要求是任意的。
下面，說明第2實施方式的傳送模式的轉(zhuǎn)換。
(傳送模式的轉(zhuǎn)換)橫(X)方向的讀出數(shù)據(jù)總線、寫入數(shù)據(jù)總線，如前所述，通過模式的轉(zhuǎn)換可利用在向橫方向的傳送中。
此模式的轉(zhuǎn)換，如圖42及圖43所示，能夠?qū)M(X)方向全體布線進(jìn)行。
此外，模式的轉(zhuǎn)換，如圖44及圖45所示，能夠部分地進(jìn)行。
在轉(zhuǎn)換為用于橫方向的傳送時，由于此布線處于子處理模塊S-PM的管理下，所以處理模塊PM不使用橫方向數(shù)據(jù)總線。但是，如圖46所示，通常能夠?qū)φ路降拇鎯w進(jìn)行存取。
橫方向傳送的需要較少的情況下，如圖47所示，能夠在存儲器接口I/F上敷設(shè)橫方向?qū)Ｓ玫臄?shù)據(jù)總線DBS。
這種情況下，既可以安裝傳送模式的轉(zhuǎn)換，也可以不進(jìn)行。
圖48是表示如圖40所示，在4個處理模塊PM結(jié)構(gòu)中，各處理模塊PM具有2個端口(port)時的例子的附圖。
在此例中，由于處理模塊21(PM0)，相對于圖中用(1)表示的區(qū)域僅使用縱(Y)方向總線，所以即使在子處理模塊S-PM中釋放橫(X)方向總線，通常也能夠進(jìn)行存取，但相對于用(2)表示的區(qū)域，需要將對應(yīng)的橫方向總線置于處理模塊PM側(cè)的支配下。
在部分置于橫向傳送模式的情況下，以圖49所示的數(shù)據(jù)流執(zhí)行處理時，不停止處理模塊PM中的處理就能夠處理數(shù)據(jù)。
(存取簇群間連接)增加存取簇，換言之，增加處理模塊PM數(shù)量時，則布線資源變得龐大。
因此，現(xiàn)實中，由數(shù)量為某種程度的存取簇(處理模塊PM)的整體(まとまぃ)，即存取簇群90構(gòu)成，如圖50～圖53所示，通過子處理模塊80(S-PM)連接存取簇群90間，能夠抑制布線量。
圖50及圖51是表示在經(jīng)過子處理模塊S-PM的2個存取簇群間的傳送例的附圖。該例中，存取簇群90-1、90-2具有與圖4等的集成裝置相同的結(jié)構(gòu)。
在圖50的例子中，存取簇群90-1的處理模塊PM1對存取簇群90-2的區(qū)域進(jìn)行寫入。
這種情況下，最初，對子處理模塊S-PM發(fā)送寫入請求(ST1)，子處理模塊S-PM進(jìn)行寫入(ST2)。
此外，該圖中，存取簇群90-2的處理模塊PM2從存取簇群90-1的區(qū)域中進(jìn)行讀出。
這種情況下，最初，對子處理模塊S-PM發(fā)送讀出請求(ST3)，子處理模塊S-PM對該區(qū)域發(fā)送讀出指令(ST4)，從該區(qū)域中讀出數(shù)據(jù)(ST5)，子處理模塊S-PM將數(shù)據(jù)返回到存取簇群90-2的處理模塊PM2中(ST6)。
圖51，作為存取簇群間的傳送裝置，示出了在子處理模塊80(S-PM)內(nèi)配置了局部存儲器(Local Memory)82的例子。
在圖51的例子中，存取簇群90-2的處理模塊PM0對子處理模塊80(S-PM)的局部存儲器82進(jìn)行寫入(ST11)，同處理模塊PM0對存取簇群90-1的處理模塊PM1進(jìn)行通知(ST12)，收到通知后的同處理模塊PM1從子處理模塊80(S-PM)的局部存儲器82中進(jìn)行讀出(ST3)。
并且，存取簇群的數(shù)量增加時，如圖52所示，通過網(wǎng)絡(luò)布線單元(interconnect)91，子處理模塊80-1、80-2之間可彼此連接。
圖52的例子中，存取簇群90-1的處理模塊PM0請求對子處理模塊80-1進(jìn)行寫入(ST21)，子處理模塊80-1請求對網(wǎng)絡(luò)布線單元91進(jìn)行寫入(ST22)，網(wǎng)絡(luò)布線單元91請求對子處理模塊80-2進(jìn)行寫入(ST23)，子處理模塊80-2在存取簇群90-4的規(guī)定區(qū)域中進(jìn)行寫入(ST24)。
如此，增加存取簇群的數(shù)量時，所需的布線區(qū)域也增大。但是，沒有必要在所有的處理模塊PM間，必須等效地共用所有的存儲器。
例如，在幾個存取簇群中，進(jìn)行一次統(tǒng)一的處理的情況下，對處于該存取簇群外側(cè)的存儲器，存儲器存取的頻率顯著下降。
在這種情況下，如圖52中的例子所示，通過子處理模塊S-PM，如果通過網(wǎng)絡(luò)連接存取簇群90-1～904進(jìn)行存取，就能夠抑制布線區(qū)域的增大。
此外，如圖53所示，如果存取簇群間的連接為橫(X)方向(第2方向)，則通過將存取簇群90-1、90-2、…和子處理模塊80-1、80-2聯(lián)成一串，就能夠進(jìn)一步地連接。
此外，如圖54所示，子處理模塊80(S-PM)，不僅是存取簇群90間的連接，還可以經(jīng)過總線連接器92連接到其它的總線，也可以連接外部存儲器I/F93并對外部存儲器94進(jìn)行訪問。
這種情況下，能夠?qū)⒋嫒〈厝簝?nèi)的存儲器、連接到總線連接器92的各周邊電路95、外部存儲器94配置在統(tǒng)一的地址空間上。
根據(jù)本第2實施方式，除了第1實施方式的效果外，傳送模塊不僅能在存儲器系統(tǒng)整體中進(jìn)行轉(zhuǎn)換，還能夠進(jìn)行部分轉(zhuǎn)換。利用它，可不停止系統(tǒng)的工作，就能夠進(jìn)行系統(tǒng)和外部的數(shù)據(jù)傳送。
此外，增加了存取簇群數(shù)量的情況下，雖然布線得到增大，但將幾個存取簇群作為整體，通過網(wǎng)絡(luò)連接在它們之間，就能夠抑制布線的增大。
本實施方式的集成裝置，通過由存儲器獨自的數(shù)據(jù)線連接裝載于SOC上的多個存儲器宏，就能夠?qū)崿F(xiàn)高速的共用存儲器。此外，不通過總線主設(shè)備(busmaster)就能夠?qū)崿F(xiàn)存儲器-存儲器間的傳送。
在以上的第1及第2實施方式中，雖然以基本的2維平面結(jié)構(gòu)的情形為例進(jìn)行了說明，但本發(fā)明不僅僅限于此平面結(jié)構(gòu)，也能夠適用于3維的結(jié)構(gòu)。
下面作為第3實施方式，說明采用了3維結(jié)構(gòu)的集成裝置。本第3實施方式的3維結(jié)構(gòu)稱為系統(tǒng)級封裝(System in packageSiP)。
SiP的基本結(jié)構(gòu)與上述的平面結(jié)構(gòu)相同，以下描述的SiP的說明，只不過是將在上述第1及第2實施方式中說明的平面結(jié)構(gòu)制作成SiP結(jié)構(gòu)時的變更。
因此，以下，以SiP結(jié)構(gòu)中所固有的結(jié)構(gòu)為中心進(jìn)行描述。特別地，只要沒有特別的預(yù)先說明，就和平面結(jié)構(gòu)的情況相同。
SiP結(jié)構(gòu)中，可以將布線資源布線在層疊方向中的上下任意的管芯中。通過在某個地方對各布線進(jìn)行布線，從而進(jìn)行無限的組合。
因此，在本第3實施方式中，說明主要的3個變更。
圖55及圖56是表示第3實施方式的集成裝置的系統(tǒng)結(jié)構(gòu)圖。圖55是用于說明命令(指令)總線的配置的附圖，圖56是用于說明數(shù)據(jù)總線的配置的附圖。
圖55的集成裝置100采用了SiP結(jié)構(gòu)，設(shè)置間隔地配置第1管芯(位于圖55中上側(cè)的管芯；存儲器側(cè)管芯)110和第2管芯(位于圖55中下側(cè)的管芯邏輯電路側(cè)管芯)120。
第1管芯110，形成有存儲器存儲體陣列111～114及共用存儲器接口(I/F)115、116。
存儲器接口115由存儲器存儲體陣列111和114共用，存儲器接口116由存儲器存儲體陣列112和115共用。
第1管芯120，形成有處理模塊(PM)121～124及處理模塊接口(PMI/F)125、126。
例如，與具有平面結(jié)構(gòu)的附圖4的集成裝置10相對應(yīng)時，圖55的存儲器存儲體陣列111具有與圖4的存儲器系統(tǒng)22、23相同的結(jié)構(gòu)，存儲器存儲體陣列112具有與圖4的存儲器系統(tǒng)32、33相同的結(jié)構(gòu)，存儲器存儲體陣列113具有與圖4的存儲器系統(tǒng)42、43相同的結(jié)構(gòu)，存儲器存儲體陣列114具有與圖4的存儲器系統(tǒng)52、53相同的結(jié)構(gòu)。
而且，圖55的存儲器接口115相當(dāng)于圖4的存儲器接口222、232，存儲器接口116相當(dāng)于圖4的存儲器接口322、332。
此外，圖55的處理模塊121相當(dāng)于圖4的處理模塊21，處理模塊122相當(dāng)于圖4的處理模塊31，處理模塊123相當(dāng)于圖4的處理模塊41，處理模塊124相當(dāng)于圖4的處理模塊51。
而且，圖55的處理模塊接口125相當(dāng)于圖4的處理模塊21的輸入輸出端口211，處理模塊接口126相當(dāng)于圖4的處理模塊31的輸入輸出端口311，處理模塊接口127相當(dāng)于圖4的處理模塊41的輸入輸出端口411，處理模塊接口128相當(dāng)于圖4的處理模塊51的輸入輸出端口511。
在圖55的SiP結(jié)構(gòu)的集成裝置100中，形成在第1管芯110的存儲器側(cè)的配置與平面結(jié)構(gòu)的情形相同。
在第2管芯120側(cè)，在處理模塊121～124的中心，集中有接口125～128。
由此，布圖的存儲器接口115、116和處理模塊接口125～128重合(相對)。
存儲器接口115和處理模塊接口125、127相對，存儲器接口116和處理模塊接口126、128相對。
此外，存儲器存儲體陣列111～114和處理模塊121～124相互重合(相對)。
存儲器存儲體陣列111和處理模決121相對，存儲器存儲體陣列112和處理模塊122相對，存儲器存儲體陣列113和處理模塊123相對，存儲器存儲體陣列114和處理模塊124相對。
例如，從處理模塊121～124發(fā)送的命令(指令)，對正上方的存儲器存儲體陣列、及圖中、相鄰于正上方的縱方向的存儲體直接進(jìn)行發(fā)送命令。
其具有采用SiP結(jié)構(gòu)的優(yōu)點，此外，具有將等待時間、功率抑制在最下限的特點。
再有，根據(jù)第1管芯110和第2管芯120(上下)間的管芯的布線資源，對用于對任意的中央的接口(I/F)傳送命令的總線進(jìn)行布線(走線)。這些布線既可以是專用的，也可以是公用的。
此外，向正上方附圖中的左右方向的存儲體的存取通過該命令總線，訪問作為目標(biāo)的存儲體的存儲器接口(I/F)。
這種情況下，相比于平面結(jié)構(gòu)的集成裝置，沒有縱方向的存取，故能夠減少等待時間、功率。
由于指令(命令)系統(tǒng)的總線沒有形成縱方向的存儲器接口和處理模塊接口間的布線，故與平面結(jié)構(gòu)相比在布線資源方面更有利。
接著，參照附圖56說明數(shù)據(jù)總線的布線。
例如，向正上方的存儲器存儲體陣列的存取，從處理模塊側(cè)對正上方的存儲體直接進(jìn)行存取。
其具有采用SiP結(jié)構(gòu)的優(yōu)點，此外，具有將等待時間、功率抑制在最下限。此外，具有所謂能夠省略縱方向的專用(private)數(shù)據(jù)布線的特征。
向縱方向的存儲體的數(shù)據(jù)存取，(1)通過超過接口(I/F)的縱方向的數(shù)據(jù)總線進(jìn)行存取。此總線既可以是專用(private)布線也可以是公用(public)布線。
(2)在橫方向上與平面結(jié)構(gòu)相同地對專用(private)總線進(jìn)行布線(走線)。
相對于上述以外的存儲體，組合上述(1)、(2)進(jìn)行存取。這與平面結(jié)構(gòu)相同。
(1)、(2)都根據(jù)布線資源，分配到上下各個管芯110、120。
即使在正上方的存儲體以外，也比平面結(jié)構(gòu)在功耗、等待時間、布線資源方面上有利。
下面，說明SiP結(jié)構(gòu)的集成裝置100的布線實例。
圖57是用于說明SiP結(jié)構(gòu)的集成裝置的第1布線實例的附圖。圖58是采用了第1布線實例時的集成裝置的示意性剖面圖。
圖57及圖58的集成裝置100A，是在邏輯電路側(cè)、即第2管芯120側(cè)配置了所有布線的例子。如圖58所示，在第2管芯120側(cè)，在處理模塊層上129A形成了布線總線層130。
此外，在圖57中，131表示指令線(布線)，132表示寫入數(shù)據(jù)線，133表示讀出數(shù)據(jù)線。此外，在圖57中，用虛線134表示數(shù)據(jù)流。
該第1布線實例，首先，使邏輯側(cè)(第2管芯120側(cè))移動到存取目的地的存儲體的正下方。接著，能夠在上下的第2管芯120和第1管芯110間移動。
移動邏輯側(cè)時的工作按照平面結(jié)構(gòu)的情況。
圖59是用于說明SiP結(jié)構(gòu)的集成裝置的第2布線實例的附圖。圖60是采用了第2布線實例時的集成裝置的示意性剖面圖。
圖59及圖60的集成裝置100B是在存儲器側(cè)，即第1管芯110側(cè)配置了所有布線的例子。如圖60所示，在第1管芯110側(cè)，在和存儲器層119B的第2管芯相對的面?zhèn)刃纬闪瞬季€總線層140。
此外，在圖59中，分別以141表示指令線(布線)，142表示寫入數(shù)據(jù)線，143表示讀出數(shù)據(jù)線。此外，在圖59中，用虛線144表示數(shù)據(jù)流。
此第2布線實例，首先，在上下的第1管芯110和第2管芯120間移動，接著，移動存儲器側(cè)(第1管芯110側(cè))一直到存取目的地的存儲體。
移動存儲器側(cè)時的工作依據(jù)平面結(jié)構(gòu)的情形。
圖61是用于說明SiP結(jié)構(gòu)的集成裝置的第3布線實例的附圖。圖62是采用了第3布線實例時的集成裝置的示意性剖面圖。
圖61及圖62的集成裝置100C是在邏輯側(cè)(第2管芯120側(cè))配置讀出布線，在存儲器側(cè)(第1管芯110側(cè))配置指令(命令)布線及寫入布線的例子。如圖60所示，在第1管芯110側(cè)，在和存儲器層的第2管芯相對的面?zhèn)刃纬闪瞬季€總線層140C。
此外，在圖61中，分別以151表示指令線(布線)，152表示寫入數(shù)據(jù)線，153表示讀出數(shù)據(jù)線。此外，在圖61中，用虛線154表示數(shù)據(jù)流。
在第2管芯120側(cè)，在處理模塊層上129C形成有布線總線層130C。在第1管芯110側(cè)，在和存儲器層119C的第2管芯相對的面?zhèn)刃纬捎胁季€總線層140C。
與上述的第1布線實例同樣地執(zhí)行該第3布線實例中的讀出存取。并且，與上述第2布線實例同樣地執(zhí)行寫入存取。
再有，就從各處理模塊對作為目標(biāo)的單位存儲器(存儲器存儲體或者存儲器宏)進(jìn)行訪問的路徑(存取路線)而言，概念上有可稱為“基本路線(root)”和“旁通路線(by-pass root)”的2種路線。
在此，“基本路線”是，例如利用存儲器接口I/F、通用布線或者公用布線，多個單位存儲器共用，并相當(dāng)于用于從各處理模塊對任意的一個單位存儲器執(zhí)行選擇地存取的存取路線。
此外，“旁通路線”相當(dāng)于例如不通過存儲器接口I/F而進(jìn)行直接訪問或利用了專用布線進(jìn)行訪問的情況下的存取路線，是相對于多個單位存儲器中的規(guī)定的(至少一個預(yù)定的)單位存儲器，用于執(zhí)行來自處理模塊的存取的存取路線，其可具有兼用基本路線的一部分，完全不通過從中途分支的路線和基本路線的路線。
并且，本發(fā)明中，通過同時設(shè)置上述“基本路線”和“旁通路線”，例如涉及上述基本結(jié)構(gòu)及連接布線的特征(1)～(9)中的(2)(3)(6)等，能夠獲得在上述各實施方式中說明的各種作用、效果，其結(jié)果是，能夠簡化到達(dá)存儲器的布線，并能夠防止因面積增加和長距離布線引起的性能下降，能夠?qū)崿F(xiàn)存儲器存取的高速化。
權(quán)利要求
1.一種集成裝置，包括至少一個處理模塊，具有至少一個輸入輸出端口；和可通過上述處理模塊進(jìn)行存取的多個存儲器系統(tǒng)，上述各存儲器系統(tǒng)包含含有多個存儲器存儲體的存儲器宏；和與上述處理模塊及各存儲器存儲體連接的存儲器接口，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體通過連接布線進(jìn)行連接，上述連接布線包含被多層布線的指示信息布線和數(shù)據(jù)布線，上述指示信息布線由專用布線形成，上述數(shù)據(jù)布線的至少一部分由專用布線形成。
2.根據(jù)權(quán)利要求1所述的集成裝置，其中在夾置上述存儲器宏的配置區(qū)域、并與上述處理模塊的配置位置相對的位置處配置上述存儲器接口，上述多個存儲器系統(tǒng)的各存儲器宏并列配置在與作為上述處理模塊和上述存儲器接口的連接方向的第1方向大致正交的第2方向上，通過在上述多個存儲器宏的區(qū)域沿第1方向及第2方向呈矩陣狀布線的連接布線，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體進(jìn)行連接，上述數(shù)據(jù)布線的至少上述第2方向的布線由專用布線形成。
3.根據(jù)權(quán)利要求2所述的集成裝置，其中相對于在上述輸入輸出端口的配置位置相對配置的存儲器系統(tǒng)，上述數(shù)據(jù)布線的第1方向的布線由專用布線形成；相對于沒有與輸入輸出端口的配置位置相對配置的存儲器系統(tǒng)，按照布線資源由專用布線或通用布線選擇地形成上述數(shù)據(jù)布線的第1方向的布線。
4.根據(jù)權(quán)利要求2所述的集成裝置，其中在上述多個存儲器宏的配置區(qū)域的上述第2方向的至少一側(cè)，具有能夠在第2方向上選擇地訪問上述多個存儲器宏的規(guī)定的至少一個存儲器存儲體的子處理模塊，上述第2方向的數(shù)據(jù)布線可作為第2方向傳送模式使用。
5.根據(jù)權(quán)利要求1所述的集成裝置，其中具有以規(guī)定間隔配置的多個管芯，在不同的管芯中形成了上述處理模塊及各存儲器系統(tǒng)。
6.一種集成裝置，包括至少一個處理模塊，具有至少一個輸入輸出端口；可通過上述處理模塊進(jìn)行存取的多個存儲器系統(tǒng)；以及以規(guī)定間隔配置的多個管芯，上述各存儲器系統(tǒng)包含含有多個存儲器存儲體的存儲器宏；和與上述處理模塊及各存儲器存儲體連接的存儲器接口，在不同管芯中形成上述處理模塊及上述存儲器系統(tǒng)，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體通過連接布線進(jìn)行連接。
7.根據(jù)權(quán)利要求6所述的集成裝置，上述多個管芯彼此相對配置，形成了上述處理模塊的管芯的上述輸入輸出端口形成在中央部，形成了上述存儲器系統(tǒng)的管芯的上述存儲器接口形成在中央部。
8.一種集成裝置，其中具有多個存取簇，上述各存取簇包括至少一個處理模塊，具有至少一個輸入輸出端口；和可通過上述處理模塊進(jìn)行存取的多個存儲器系統(tǒng)，上述各存儲器系統(tǒng)包含含有多個存儲器存儲體的存儲器宏；和與上述處理模塊及各存儲器存儲體連接的存儲器接口，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體通過連接布線進(jìn)行連接，上述多個存取簇通過總線進(jìn)行連接，上述連接布線包含被多層布線的指示信息布線和數(shù)據(jù)布線，上述指示信息布線由專用布線形成，上述數(shù)據(jù)布線的至少一部分由專用布線形成。
9.根據(jù)權(quán)利要求8所述的集成裝置，其中在上述各存取簇中，在夾置上述存儲器宏的配置區(qū)域、并與上述處理模塊的配置位置相對的位置處配置上述存儲器接口，上述多個存儲器系統(tǒng)的各存儲器宏并列配置在與作為上述處理模塊和上述存儲器接口的連接方向的第1方向大致正交的第2方向上，通過在上述多個存儲器宏的區(qū)域沿第1方向及第2方向呈矩陣狀布線的連接布線，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體進(jìn)行連接，上述多個存取簇并列配置在上述第2方向上，對應(yīng)于上述多個存儲器宏的矩陣配置的存儲器存儲體，通過在上述第2方向上布線的總線而實現(xiàn)連接，上述數(shù)據(jù)布線的至少上述第2方向的布線由專用布線形成。
10.根據(jù)權(quán)利要求9所述的集成裝置，其中相對于在上述輸入輸出端口的配置位置相對配置的存儲器系統(tǒng)，上述數(shù)據(jù)布線的第1方向的布線由專用布線形成；相對于沒有與輸入輸出端口的配置位置相對配置的存儲器系統(tǒng)，按照布線資源由專用布線或通用布線選擇地形成上述數(shù)據(jù)布線的第1方向的布線。
11.根據(jù)權(quán)利要求10所述的集成裝置，其中在上述多個存儲器宏的配置區(qū)域的上述第2方向的至少一側(cè)，具有能夠在第2方向上選擇地訪問上述多個存儲器宏的規(guī)定的至少一個存儲器存儲體的子處理模塊，上述第2方向的數(shù)據(jù)布線可作為第2方向傳送模式使用。
12.一種集成裝置，其中具有多個存取簇，上述各存取簇包括至少一個處理模塊，具有至少一個輸入輸出端口；可通過上述處理模塊進(jìn)行存取的多個存儲器系統(tǒng)；和以規(guī)定間隔配置的多個管芯，上述各存儲器系統(tǒng)包含含有多個存儲器存儲體的存儲器宏；和與上述處理模塊及各存儲器存儲體連接的存儲器接口，在不同的管芯中形成上述處理模塊及上述存儲器系統(tǒng)，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體通過連接布線進(jìn)行連接，上述多個存取簇通過總線進(jìn)行連接。
13.根據(jù)權(quán)利要求12所述的集成裝置，其中上述多個管芯彼此相對配置，形成了上述處理模塊的管芯的上述輸入輸出端口形成在中央部，形成了上述存儲器系統(tǒng)的管芯的上述存儲器接口形成在中央部。
14.一種集成裝置，其中具有多個存取簇，上述各存取簇包括至少一個處理模塊，具有至少一個輸入輸出端口；和可通過上述處理模塊進(jìn)行存取的多個存儲器系統(tǒng)，上述各存儲器系統(tǒng)包含含有多個存儲器存儲體的存儲器宏；和與上述處理模塊及各存儲器存儲體連接的存儲器接口，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體通過連接布線進(jìn)行連接，上述連接布線包含被多層布線的指示信息布線和數(shù)據(jù)布線，上述指示信息布線由專用布線形成，上述數(shù)據(jù)布線的至少一部分由專用布線形成，上述多個存取簇沿規(guī)定方向通過接口對稱配置，并共用配置在相互對應(yīng)的位置上的存儲器接口。
15.根據(jù)權(quán)利要求14所述的集成裝置，其中在上述各存取簇中，在夾置上述存儲器宏的配置區(qū)域、并與上述處理模塊的配置位置相對的位置處配置上述存儲器接口，上述多個存儲器系統(tǒng)的各存儲器宏并列配置在與作為上述處理模塊和上述存儲器接口的連接方向的第1方向大致正交的第2方向上，通過在上述多個存儲器宏的區(qū)域沿第1方向及第2方向呈矩陣狀布線的連接布線，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體進(jìn)行連接，上述數(shù)據(jù)布線的至少上述第2方向的布線由專用布線形成，上述多個存取簇在上述第1方向上通過接口對稱配置，并共用配置在相互對應(yīng)的位置上的存儲器接口。
16.根據(jù)權(quán)利要求15所述的集成裝置，其中相對于在上述輸入輸出端口的配置位置相對配置的存儲器系統(tǒng)，上述數(shù)據(jù)布線的第1方向布線由專用布線形成；相對于沒有與輸入輸出端口的配置位置相對配置的存儲器系統(tǒng)，按照布線資源由專用布線或通用布線選擇地形成上述數(shù)據(jù)布線的第1方向布線。
17.根據(jù)權(quán)利要求16所述的集成裝置，其中在從處理模塊到達(dá)存儲器接口以專用的布線形成了上述數(shù)據(jù)布線的情況下，對于跨越上述第1方向的上述存儲器接口側(cè)的存儲器系統(tǒng)的布線由通用布線形成，上述存儲器接口，將由專用布線傳送的數(shù)據(jù)選擇地傳送到沿第1方向布線在跨越上述存儲器接口側(cè)的通用布線。
18.根據(jù)權(quán)利要求17所述的集成裝置，其中上述存儲器接口將由上述通用布線傳送的數(shù)據(jù)選擇地傳送到跨越存儲器接口一側(cè)的第1方向的上述專用布線。
19.根據(jù)權(quán)利要求15所述的集成裝置，其中上述共用的存儲器接口包含協(xié)調(diào)向所希望的存儲器系統(tǒng)進(jìn)行訪問的協(xié)調(diào)部，上述協(xié)調(diào)部將從多個處理模塊發(fā)送過來的命令，選擇地向夾置上述存儲器接口且配置在第1方向上的第1側(cè)的存儲器系統(tǒng)及第2側(cè)的存儲器系統(tǒng)的至少一側(cè)的存儲器系統(tǒng)的存儲體進(jìn)行發(fā)送。
20.根據(jù)權(quán)利要求19所述的集成裝置，其中上述協(xié)調(diào)部能夠向第1側(cè)的存儲器系統(tǒng)及第2側(cè)的存儲器系統(tǒng)的至少一側(cè)發(fā)送多個命令。
21.根據(jù)權(quán)利要求15所述的集成裝置，其中在上述多個存儲器宏的配置區(qū)域的上述第2方向的至少一側(cè)，具有能夠在第2方向選擇地訪問上述多個存儲器宏的規(guī)定的至少一個存儲器存儲器體的子處理模塊，上述第2方向的數(shù)據(jù)布線可作為第2方向傳送模式使用。
22.一種集成裝置，其中具有多個存取簇，上述各存取簇包括至少一個處理模塊，具有至少一個輸入輸出端口；可通過上述處理模塊進(jìn)行存取的多個存儲器系統(tǒng)；和以規(guī)定間隔配置的多個管芯，上述各存儲器系統(tǒng)包含含有多個存儲器存儲體的存儲器宏；和與上述處理模塊及各存儲器存儲體連接的存儲器接口，在不同的管芯中形成上述處理模塊及上存儲器系統(tǒng)，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體通過連接布線進(jìn)行連接，上述多個存取簇沿規(guī)定方向上通過接口對稱配置，并共用配置在相互對應(yīng)的位置上的存儲器接口。
23.根據(jù)權(quán)利要求22所述的集成裝置，其中上述多個管芯彼此相對配置，形成了上述處理模塊的管芯的上述輸入輸出端口形成在中央部，形成了上述存儲器系統(tǒng)的管芯的上述存儲器接口形成在中央部。
24.一種集成裝置，其中具有多個存取簇，上述各存取簇包括至少一個處理模塊，具有至少一個輸入輸出端口；和可通過上述處理模塊進(jìn)行存取的多個存儲器系統(tǒng)，上述各存儲器系統(tǒng)包含含有多個存儲器存儲體的存儲器宏；和與上述處理模塊及各存儲器存儲體連接的存儲器接口，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體通過連接布線進(jìn)行連接，上述連接布線包含被多層布線的指示信息布線和數(shù)據(jù)布線，上述指示信息布線由專用布線形成，上述數(shù)據(jù)布線的至少一部分由專用布線形成，上述多個存取簇沿第1方向上通過接口對稱配置，并共用配置在相互對應(yīng)的位置上的存儲器接口，剩余的存取簇并列配置在與上述第1方向大致正交的第2方向上，對應(yīng)于上述多個存儲器宏的矩陣配置的存儲器存儲體通過在上述第2方向上布線的總線彼此進(jìn)行連接。
25.根據(jù)權(quán)利要求24所述的集成裝置，其中在上述各存取簇中，在夾置上述存儲器宏的配置區(qū)域、并與上述處理模塊的配置位置相對的位置處配置上述存儲器接口，上述多個存儲器系統(tǒng)的各存儲器宏并列配置在與作為上述處理模塊和上述存儲器接口的連接方向的第1方向大致正交的第2方向上，通過在上述多個存儲器宏的區(qū)域沿第1方向及第2方向呈矩陣狀布線的連接布線，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體進(jìn)行連接，上述數(shù)據(jù)布線的至少上述第2方向的布線由專用布線形成，上述多個存取簇沿第1方向通過接口對稱配置，并共用配置在相互對應(yīng)的位置上的存儲器接口，剩余的存取簇并列配置在第2方向上，對應(yīng)于上述多個存儲器宏的矩陣配置的存儲器存儲體通過在上述第2方向上布線的總線彼此進(jìn)行連接。
26.根據(jù)權(quán)利要求25所述的集成裝置，其中在從處理模塊到達(dá)存儲器接口以專用的布線形成了上述數(shù)據(jù)布線的情況下，對于跨越上述第1方向的上述存儲器接口側(cè)的存儲器系統(tǒng)的布線由通用布線形成，上述存儲器接口將由專用布線傳送的數(shù)據(jù)選擇地傳送到沿第1方向布線在跨越上述存儲器接口的一側(cè)的通用布線。
27.根據(jù)權(quán)利要求26所述的集成裝置，其中上述存儲器接口將由上述通用布線傳送的數(shù)據(jù)選擇地傳送到跨越存儲器接口側(cè)的第1方向的上述專用布線。
28.根據(jù)權(quán)利要求25所述的集成裝置，其中上述共用的存儲器接口包含協(xié)調(diào)向所希望的存儲器系統(tǒng)的訪問的協(xié)調(diào)部；上述協(xié)調(diào)部將從多個處理模塊發(fā)送過來的命令，選擇地向夾置上述存儲器接口且配置在第1方向上的第1側(cè)的存儲器系統(tǒng)及第2側(cè)的存儲器系統(tǒng)的至少一側(cè)的存儲器系統(tǒng)的存儲體進(jìn)行發(fā)送。
29.根據(jù)權(quán)利要求28所述的集成裝置，其中上述協(xié)調(diào)部能夠向第1側(cè)的存儲器系統(tǒng)及第2側(cè)的存儲器系統(tǒng)的至少一者發(fā)送多個命令。
30.根據(jù)權(quán)利要求25所述的集成裝置，其中在上述多個存儲器宏的配置區(qū)域的上述第2方向的至少一側(cè)，具有能夠在第2方向選擇地訪問上述多個存儲器宏的規(guī)定的至少一個存儲器存儲器體的子處理模塊，上述第2方向的數(shù)據(jù)布線可作為第2方向傳送模式使用。
31.一種集成裝置，其中具有多個存取簇，上述各存取簇包括至少一個處理模塊，具有至少一個輸入輸出端口；可通過上述處理模塊進(jìn)行存取的多個存儲器系統(tǒng)；和以規(guī)定間隔配置的多個管芯，上述各存儲器系統(tǒng)包含含有多個存儲器存儲體的存儲器宏；和與上述處理模塊及各存儲器存儲體連接的存儲器接口，在不同的管芯中形成上述處理模塊及上述存儲器系統(tǒng)，上述處理模塊的輸入輸出端口、上述各存儲器接口和各存儲器存儲體通過連接布線進(jìn)行連接，上述多個存取簇沿第1方向通過接口對稱配置，并共用配置在相互對應(yīng)的位置上的存儲器接口之間，剩余的存取簇并列配置在與上述第1方向大致正交的第2方向上，對應(yīng)于上述多個存儲器宏的矩陣配置的存儲器存儲體通過在上述第2方向上布線的總線彼此連接。
32.根據(jù)權(quán)利要求31所述的集成裝置，其中上述多個管芯彼此相對配置，形成了上述處理模塊的管芯的上述輸入輸出端口形成在中央部，形成了上述存儲器系統(tǒng)的管芯的上述存儲器接口形成在中央部。
33.一種集成電路，包括包含可分別獨立存取的多個單位存儲器的存儲器系統(tǒng)；相對于上述多個單位存儲器可進(jìn)行上述存取的至少一個處理模塊；上述多個單位存儲器共用，并用于從上述處理模塊相對于任意一個單位存儲器選擇地進(jìn)行上述存取的基本路線的布線；以及用于相對于上述多個單位存儲器中的至少一個預(yù)定的單位存儲器執(zhí)行來自上述處理模塊的上述存取的旁通路線的布線。
34.根據(jù)權(quán)利要求33所述的集成裝置，其中上述旁通路線應(yīng)用在比通過上述基本路線的路線長度更短的情形。
35.根據(jù)權(quán)利要求33或34所述的集成裝置，具有層疊以下各層而形成的平面結(jié)構(gòu)配置了上述多個單位存儲器的存儲器層；以及包含連接上述基本路線及上述旁通路線的至少一方、和上述存儲器層的層疊方向的布線的布線層。
36.根據(jù)權(quán)利要求33至35中任意一項所述的集成裝置，具有層疊以下各層而形成的平面結(jié)構(gòu)配置了上述處理模塊的處理模塊層；包含連接上述基本路線及上述旁通路線的至少一方、和上述處理模塊層的層疊方向的布線的布線層。
37.根據(jù)權(quán)利要求35或36所述的集成裝置，其中在上述旁通路線的布線中，含有與上述基本路線當(dāng)中連接的上述層疊方向的布線。
38.根據(jù)權(quán)利要求35至37中任意一項所述的集成裝置，其中上述布線層中，含有構(gòu)成上述基本路線及上述旁通路線的至少一方的一部分的平面方向的布線。
39.根據(jù)權(quán)利要求38所述的集成裝置，其中上述平面方向的布線構(gòu)成在上述布線層內(nèi)形成的矩陣狀的布線的一部分。
40.根據(jù)權(quán)利要求33至39中任意一項所述的集成裝置，包括平行配置的多個平面結(jié)構(gòu)；和連接在上述多個平面結(jié)構(gòu)之間的法線方向的布線，在上述多個平面結(jié)構(gòu)中，包含裝載了上述處理模塊的處理模塊用平面結(jié)構(gòu)；和裝載了上述單位存儲器的存儲器用平面結(jié)構(gòu)，在上述法線方向的布線中，含有構(gòu)成上述基本路線及上述旁通路線的一部分的布線。
41.根據(jù)權(quán)利要求33至40中任意一項所述的集成裝置，其中具有多個上述處理模塊，根據(jù)存取源的各處理模塊和存取對象的各單位存儲器的相對位置關(guān)系，決定是否利用上述基本路線及上述旁通路線的任意一條存取路線。
全文摘要
提供一種能夠簡化到達(dá)存儲器的布線、能夠防止因面積增加和長距離布線引起的性能下降、并能夠?qū)崿F(xiàn)存儲器存取的高速化的集成裝置。通過在多個存儲器宏(221、231)的配置區(qū)域(的上層)沿Y方向(第1方向)及X方向(第2方向)以矩陣狀(柵格狀)布線的連接布線，處理模塊(21)的輸入輸出端口(211)、各存儲器接口(222、232)和各存儲器存儲體(221－1～221－n，231－1～231－n)進(jìn)行連接。連接布線包含被多層布線的指示信息布線(指令地址布線)和數(shù)據(jù)布線，指示信息布線由專用布線(專用布線)形成，數(shù)據(jù)布線的至少第2方向(X方向)的布線由專用布線形成。
文檔編號G11C8/16GK101051521SQ200610172909
公開日2007年10月10日 申請日期2006年9月7日 優(yōu)先權(quán)日2005年9月7日
發(fā)明者柏谷元史 申請人:索尼株式會社