專利名稱：Bch編碼隨機錯誤偵測及更正裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種應用于閃存資料讀寫裝置，具有利用BCH編碼與譯 碼處理隨機錯誤偵測及更正的BCH編碼隨機錯誤偵測及更正裝置。二、 背景技術(shù)閃存廣泛使用于計算機主機或消費性電子產(chǎn)品中，例如現(xiàn)有隨身碟、 MP3播放器中的閃存，即為最常見的閃存應用場合。然而，閃存在資料讀寫過程中，必需借助資料讀寫裝置或電路進行資料讀寫動作，在閃存資料讀寫過 程中，必需對讀寫資料內(nèi)容進行錯誤碼偵測與更正動作，以確保閃存資料讀 寫的正確性?，F(xiàn)有閃存資料讀寫的錯誤碼偵錯及更正方式，采用Reed-Solomon Code 是以byte為運算基礎(chǔ)，其編碼器(encoder)與譯碼器(decoder)較為復雜，如 在編碼器結(jié)構(gòu)與運作方面，包括--個偵錯碼位b(x)、產(chǎn)生器多項式g(x)、編 碼向量v(x)及訊息u(x)，各多項式間的關(guān)系為g(X)=:Kg,X+g2X2+ g:,XJ+…gn-k—,X『"+ Xn—k V (X) =U (X) *g (X)v(x)=b(x)+x『ku(x)=b0+blX + ".. bn七,Xn+'+U。X"、U,Xn+' +…..+Uk-=[b0, bi,…b出,u0, Ui,…Uk—J b (x) 二bo+biX+b2x2+b乂+…b因此，可以根據(jù)上述各多項式關(guān)系予以揭示如圖1所示現(xiàn)有偵錯碼編碼 電路結(jié)構(gòu)，其中，顯示偵錯運算單元b。至b『H間以加法運算，該產(chǎn)生器多項 式運算單元g。至gn_H間以乘法運算，該現(xiàn)有的偵錯碼編碼電路需4096個周期時間方能移位(SHIFT)傳遞至最后一級偵錯運算單元bn-H，運算時間太長，不利于偵錯碼的運算與更正。另外，在現(xiàn)有的偵測碼澤碼電路方面，由于采用Reed-Solomon Code方 式來進行特征值計算、錯誤地址多項式及錯誤地址計算，除了需花費較多的運算時間外，現(xiàn)有的偵測碼譯碼電路需要至少14個13位的乘法器與12個13 位的加法器方能完成。偵測碼需耗費較多硬件電路組成，從而增加組件及線 路設(shè)計的成本。在相關(guān)的在先專利技術(shù)文獻方面，如中國臺灣專利公報第1336758號"交 錯式周期碼的編碼方法與裝置"發(fā)明專利案，即為典型現(xiàn)有的Reed-Solomon Code方式進行偵錯碼的編碼及譯碼電路，除了運算過程繁復及運算時間較長 外，該硬件電路復雜，成本較高。 三、實用新型內(nèi)容本實用新型的主要目的在于克服現(xiàn)有產(chǎn)品存在的上述缺點，而提供一種 BCH編碼隨機錯誤偵測及更正裝置，是以BCH編碼電路進行偵錯碼的編碼，可 以大幅度縮短偵錯碼的編碼運算時間及運算電路級數(shù)。本實用新型的再一 目的在于提供一種BCH編碼隨機錯誤偵測及更正裝置， 是以BCH譯碼電路進行偵錯碼的譯碼，大幅度精簡電路的硬件組件與線路設(shè)計成本o本實用新型的目的是由以下技術(shù)方案實現(xiàn)的。本實用新型BCH編碼隨機錯誤偵測及更正裝置，其特征在于，包括 一BCH偵錯碼編碼單元，是通過BCH編碼方式進行偵錯碼的編碼，以輸 出偵錯碼位；--信道器，連接BCH偵錯碼編碼單元，將一閃存讀寫資料訊息與BCH偵 錯碼編碼單元輸出的偵錯碼位進行運算形成接收資料輸出；一 BCH偵錯碼譯碼單元，連接信道器，將信道器輸出的接收資料與偵錯 碼位，根據(jù)BCH譯碼方式計算出偵錯碼最小多項式、特征值、錯誤地址多項 式及錯誤地址，以輸出錯誤地址資料；一靜態(tài)隨機存取內(nèi)存，連接BCH偵錯碼譯碼單元，并暫存閃存的錯誤資 料，根據(jù)BCH偵錯碼譯碼單元輸出的錯誤地址進行反相更正再寫回。前述的BCH編碼隨機錯誤偵測及更正裝置，其特征在于，所述BCH偵錯 碼編碼單元輸出的偵錯碼位由數(shù)個互斥或門運算構(gòu)成。前述的BCH編碼隨機錯誤偵測及更正裝置，其特征在于，所述BCH偵錯 碼譯碼單元，包括一最小多項式處理電路，連接信道器，將該偵錯碼位加以運算化簡；
一特征值計算電路，最小多項式處理電路，根據(jù)化簡后的偵錯碼位計算 出數(shù)個特征值；一錯誤地址多項式計算電路，連接特征值計算電路，根據(jù)特征值計算電 路計算而得的特征值在不為零時進行錯誤地址多項式計算，以計算得到一錯 誤地址多項式；一錯誤地址計算電路，連接上述的錯誤地址多項式計算電路，根據(jù)該錯 誤地址多項式計算電路得到的錯誤地址多項式計算出錯誤地址資料輸出。前述的BCH編碼隨機錯誤偵測及更正裝置，其特征在于，所述錯誤地址 多項式計算電路為一個13位加法器及一個13位乘法器構(gòu)成。前述的BCH編碼隨機錯誤偵測及更正裝置，其特征在于，所述錯誤地址 計算電路為一個13位加法器及一個13位乘法器構(gòu)成。前述的BCH編碼隨機錯誤偵測及更正裝置，其特征在于，所述靜態(tài)隨機 存取內(nèi)存連接數(shù)個反相器。本實用新型的有益效果是，該BCH編碼隨機錯誤偵測及更正的裝置，包 括一BCH偵錯碼編碼單元、信道器、BCH偵錯碼譯碼單元及一靜態(tài)隨機存取內(nèi) 存，該BCH偵錯碼編碼單元通過BCH編碼方式進行閃存資料讀寫時的偵錯碼 編碼，信道器連接BCH偵錯碼編碼單元，以運算偵錯碼編碼與訊息多項式形 成一接收資料，BCH偵錯碼譯碼單元連接信道器，以輸入該接收資料，并經(jīng)由 BCH譯碼方式計算出特征值及錯誤地址，該靜態(tài)隨機存取內(nèi)存連接該BCH偵 錯碼譯碼單元，自該靜態(tài)存取內(nèi)存內(nèi)讀出錯誤地址資料更正后再寫入靜態(tài)隨 機存取內(nèi)存，達到本實用新型具有BCH編碼及譯碼的隨機錯誤偵測及更正的 功效。

圖1為現(xiàn)有偵錯碼編碼電路圖。 圖2為本實用新型方塊電路圖。圖3為本實用新型中的BCH偵錯碼譯碼電路的詳細方塊圖。 圖4為本實用新型中簡化后的偵錯碼位電路圖。 圖5為本實用新型中BCH偵錯碼澤碼單元的譯碼操作流程圖。 圖6為本實用新型中錯誤地址計算電路及靜態(tài)隨機存取內(nèi)存進行錯誤碼 錯誤地址偵測及資料更正的操作流程圖。圖中主要標號說明100為BCH編碼隨機錯誤偵測及更正裝置、IO為BCH
偵錯碼編碼單元、20信道器、30為BCH偵錯碼譯碼單元、31最小多項式處理 電路、32特征值計算電路、33錯誤地址多項式計算電路、34錯誤地址計算電路、40靜態(tài)隨機存取內(nèi)存、41反相器、200偵錯碼位最小多項式計算、210 特征值計算、220判斷特征值是否都為0、 230錯誤地址多項式的尋找、240 錯誤地址尋找、250錯誤資料更正、260為BCH偵錯碼譯碼完成、300計算編 碼向量V(X)、 310判斷編碼向量的階數(shù)是否等于錯誤地址多項式的階數(shù)、320 錯誤且可更正、321從錯誤地址讀出靜態(tài)隨機內(nèi)存的相對資料、322靜態(tài)隨機 存取內(nèi)存資料反相更正、323將反相更正資料重新寫回靜態(tài)存取內(nèi)存、330結(jié) 束、340錯誤發(fā)生且無法更正、341錯誤報告發(fā)生、b(x)偵錯碼位、g(x)產(chǎn)生 器多項式、r(x)接收資料、u(x)訊息、B0 B12偵錯碼位單元、b。 b^偵錯 運算單元、g。 g。+,產(chǎn)生器多項式運算單元。 五具體實施方式
參閱圖2所示，為本實用新型的BCH編碼隨機錯誤偵測及更正裝置100, 包括一BCH偵錯碼編碼單元10，是通過BCH編碼方式進行偵錯碼的編碼，其 中，本實用新型列舉BCH(8191， 8139)編碼方式進行偵錯碼的編碼，其它的 BCH編碼方式，也屬于本實用新型的技術(shù)范疇。圖2中所示的各訊號標示包括 一偵錯碼位b(x) 、 BCH(819L 9139)編碼的產(chǎn)生器多項式g(x)、接收資料r(x) 及訊息u (x)。本實用新型的BCH偵錯碼編碼單元IO編碼原理如下，BCH(8191， 8139) 編碼的產(chǎn)生器多項式g(x)表示如下g(x) = {1101, 0101, 0110, 0001, 1101,0101,1100, 0010, 0000， 1100,0100,1010， 0010, 1}此處g(OH, ，.......... g(51)=0, g(52)=l...............(4-l)式而原先現(xiàn)有偵錯碼編碼電路的4096位的資料必須經(jīng)過4096個時間周期才能移位到最后一級電路， 所以此編碼的時間須4096個時間周期，此運算時間太長，故需針對偵錯碼位 b(x)進行化簡，本創(chuàng)作之BCH偵錯碼編碼單元10將8個時間周期之后的偵錯 碼位b(x)用下式去簡化成1個周期b,(i)=b,(i-8)+g(i-7)k +g(i-6)k,+g(i-5)k2+g(i-4)k3+g(i-3)k4+g(i-2)k5+g(i-l)k6+g(i)k7(i=lto51) ............... (4-2)式此處各"+ "表示modulo-2加法，可用若干個互斥或(XOR)閘進行實施， 并可以根據(jù)上述(4一1)式與(4一2)式把一常數(shù)多項式k(x)簡化如下-k0=b,(51)+u(7)，g(51)=0(4-3)式...k,=b, (50) +g (51) k()+u (6) =b, (50) +u (6)同理可得k.z=bx(49)+g(50)k。+u(5)k,二b, (48) +g (50) k,+u (4)k4=bx(47)+g(50) k2+u(3)ks二bx(46)+g(50)k3+u(2)(4-4)式k6=bK (45) +g (46) k +g (50) k4+u (1)根據(jù)式(4-1)k7=b, (44〉 +g (46) k,+g (50) k5+u (0)(4-2)， (4-3)， (4-4)同理也可得bx(7"bx(51)+u(7)十g(l)k,+g(3)k3+g(5)k5+g(7)k7bx(6)=bx(50)+u(6)+g( 1 )k2+g(3)k4+g(5)k6bx(5)=bx(49)+g(50)ko+u(5)+g(l)k3+g(3)k5+g(5)k7(4-5)式b/、4、尸bx(48)+g(50)ld+u(4)+g(l)k4+g(3)k6bx(3)=bx(47)+g(50)k2+u(3)+g(l)k5+g(3)k7bx(2)=ox(46)+g(50)k3+u(2)+g(l)k6W1 )=b/、45)+g(46)ko+g(50)k4+u( 1 )+g( 1 )k7bx(0戶b、(44)+g(46)k,+g(50)k5+u(0Hc7根據(jù)以上(4-3)、 (4-4)、 (4-5)式結(jié)果，可推導本創(chuàng)作之BCH偵錯碼編碼 單元10用若干互斥或門加以構(gòu)成，且該BCH偵錯碼編碼單元10電路的運算 時間可以由原先的4096個周期時間縮減成512個吋間周期。一信道器20，連接該BCH偵錯碼編碼單元10，以將該8位之訊息u(x) 與52位之偵錯碼位b(x)加以運算形成接收資料r (x)輸出。參閱圖3所示，一BCH偵錯碼譯碼單元30,包括一最小多項式處理電路 31、特征值計算電路32、錯誤地址多項式計算電路33、錯誤地址計算電路34， 其中，最小多項式處理電路31連接該信道器20，系將該偵錯碼位b(x)加以 運算化簡，使該運算時間可由8個周期減少成一個時間周期，其原理為-特征值SyH'........... (5-l)式接收資料r(x)可表示為-r(x):a;(x)0i(x)+bi(x).........(5-2)式因為最小多項0' (x) =0時，我們可得S-r(a i)=b(a i)-b。+b,a +……b,,_, a (n—')...............(5-3)式根據(jù)上列運算，可以得知BCH(8191,8139)譯碼的多項式為 原始多項式為P(x)=l+x+x3+x4..................(5-31)式BCH譯碼之產(chǎn)生器多項式為g (x) =LCM (0' (x), 03 (x), 05 (x) 07 (x))............. (5-4)式最小多項式為0, (x) = l+x+x3+x4+x'30:, (X) = 1+X1+X5+X7+X9+X10+X'305(x) =l+x+x4+x7+x8+x"+x':i 07(x)=l+X+X2+X3+X6+X8+X9+X'°+X'3參閱圖4所示，接下來，對最小多項式0,(x)二l+x+ +xVx^0，用此式去化簡偵錯碼位b(X)，其中bl2(8)=b4(0)bH(8)^a^b3(0)+bu(0)bi0 (8) =b4 (2) =b:, (1) +b12 (1) =b2 (0) +b12 (0)化 (0)............ (5-5)式依以上方式，相似的運算過程可得到bs(8):b4(3)-b,(0) +、(())+^(0)bs (8) =b4 (4) =bn (0) +b12 (0) +b!0 (0) +b9 (0)b7 (8) =b4 (5) =u (0) +bl2 (0) +b (0) +b9 (0) +bs (0)b6 (8) =b4 (6) =u (1) +b,, (0) +b10 (0) +b8 (0) +b., (0)b5 (8) =b4 (4) =u (2) +b,。 (0) +b9 (0) +b7 (0) +b6 (0)b4 (8) =u (3) +b9 (0) +b8 (0) +b6 (0) +b5 (0)........................ (5-6)式b3(8)=u(4)+b8(0)+b7(0)+b"0) b2(8)=u(5)+b7(0) +b6(0) b,(8)-u(6)+b6(0)+bs(0) b0(8〉=u(7)+b5(0)其中訊息u(x)為從閃存讀出的資料，該(5-5)及(5-6)式中之"+ "表modulo-2加法。 同理可求出當最小多項式0:,(x)=l+x4+x5+x7+X9+X'°+x':i=O， 05 (x) =1 +x+x4+x7+xs+x' '+x'3=007(x)=l+X+X2+X3+X6+x8+X9+X'°+X'3=0所推算出如第四圖所示的偵錯碼位b (X)之電 路，其中偵錯碼位單元B0 B12間連接之"+ "號為modulo-2加法，可由互 斥或門來表示之，訊息u(x)與偵錯碼位單元BO進行modulo-2加法運算，使 原先電路需8個小時周期縮減成1個時間周期。上述之特征值計算電路32系連接最小多項式處理電路31，以計算出八個 特征值如下S,-r(a )=b(a )=b0+b, a +'... +b12a 12S2=r( a 2)=b( a 2)=b()+b, a "+…..+bl2a '"S:,-r ( a =b ( a 3)S4=r ( a 4) =b ( a 4)S5=r(a5)=b(a5) (5-7)式S6-r(a6)=b(a6)S7=r(a 7)=b(a 7)SK=r(0=b(0而藉由此特征值計算電路32所計算而得之八個特征值S, S8，來判斷資料偵錯，如八個特征值S, S8皆為零來表示資料沒有錯誤，可以繼續(xù)讀資料；反之，如果八個特征值S! S^不為零，則表示資料讀寫有錯誤，可得到512 字節(jié)資料的特征值S廣'Sk，且更正能力為4位。一錯誤地址多項式計算電路33，連接該特征值計算電路32,該以根據(jù)該 特征值計算電路32之特征值SrS8的計算結(jié)果，如果不為零時，即由錯誤地址 多項式計算電路33進行錯誤地址多項式計算，其計算方法如下，根據(jù) Inversionless Ber]—ekamp-Massey Algorithm, 錯誤地址多項公式為(l+S)V(kXl+S,Z+…..+S7Z7) (v。+v,Z+…v^4)k=0—d(1>= v。S,+v,k=l—d(3)= v。S3+v,S2+V2S,+V3k=3—d(7)= VoST+VtSs+VuSs+v^+v^ k=4—finish(5-12)式根據(jù)上述(5 — 12)式運算結(jié)果，可以使本創(chuàng)作之錯誤地址多項式計算電 路33為一個13位加法器及13位乘法器構(gòu)成。
上述的錯誤地址計算電路34，連接上述的錯誤地址多項式計算電路33， 以根據(jù)上述(5 — 12)式在算出錯誤地址多項式后，再將每個位的值分別代入 下列(5—13)式中去算出錯誤的地址，其中v (x) =v,,+ViX+V2X2+v3x3+v_iX4， where, x= a 1(5-13)式因此，該錯誤地址計算電路34可以是一個13位的乘法器與13位的加法 器所構(gòu)成，且可在不同的時間做運算。一靜態(tài)隨機存取內(nèi)存40，內(nèi)部儲存?zhèn)慑e碼錯誤地址資料，且連接該BCH 偵錯碼譯碼單元30之錯誤地址計算電路34，若編碼向量V(X)的階數(shù)(degree) 等于(5-12)式所示之錯誤地址多項式的階數(shù)，則完成尋找錯誤地址的工作， 再把錯誤地址的資料從靜態(tài)隨機存取內(nèi)存40讀出，經(jīng)若干反相器41更正后 重新寫入靜態(tài)隨機存取內(nèi)存40，即完成偵錯碼之偵測與更正，該更正能力為 4位，此時該閃存可讀下一筆資料；反之，若編碼向量V(X)的階數(shù)不等于錯 誤地址多項式的階數(shù)，則表示有錯誤發(fā)生，但是無法自動更正，此時偵測到 有無法更正之錯誤發(fā)生，而發(fā)出錯誤報告。參閱圖5所示，為本創(chuàng)作之BCH編碼隨機錯誤偵測及更正之裝置100之 BCH偵錯碼譯碼單元30之譯碼操作流程，其步驟包括200 260,其中(200)偵錯碼位最小多項式計算，即由最小多項式處理電路31針對偵錯 碼位b(x)進行最小多項式的化簡。(210)特征值計算，即根據(jù)步驟200所得偵錯碼位b(x)，由特征值計算電 路32進行特征值S, Ss計算。(220)判斷特征值是否都為0 如果不是進行步驟230，如果是進行步驟 260，即判斷步驟210所得的特征值S, S8的值。(230)錯誤地址多項式的尋找，即在特征值S, S8都不為零時，表示資料 讀寫有錯誤發(fā)生，通過錯誤地址多項式計算電路33進行錯誤地址多項式計算。(240)錯誤地址尋找，根據(jù)步驟230所得的錯誤地址多項式由錯誤地址計 算電路34計算出錯誤地址。(250)錯誤資料更正，即通過靜態(tài)隨機存取內(nèi)存40將錯誤資料讀出后經(jīng) 反相器41進行更正再寫回靜態(tài)隨機存取內(nèi)存40中。(260)BCH偵錯碼譯碼完成。參閱圖6所示，為本實用新型的BCH偵錯碼譯碼單元30的錯誤地址計算
電路34及靜態(tài)隨機存取內(nèi)存40進行錯誤碼錯誤地址偵測及資料更正的操作 流程，其步驟包括300 360，其中(300)計算編碼向量V(X)，即由錯誤地址計算電路34計算出編碼向量v(x)。(310)判斷編碼向量的階數(shù)是否等于錯誤地址多項式的階數(shù)？如果是則進 行步驟320，如果不是則進行步驟340，即由錯誤地址計算電路34判斷該編 碼向量的階數(shù)是否等于錯誤地址多項式的階數(shù)。(320) 錯誤且可更正，即由該錯誤地址計算電路34判斷為錯誤且可更正 的錯誤狀態(tài)。(321) 從錯誤地址讀出靜態(tài)隨機內(nèi)存的相對資料，即由靜態(tài)隨機存取內(nèi)存 40根據(jù)錯誤地址計算電路34計算出來的錯誤地址讀出相對的暫存資料。(322) 靜態(tài)隨機存取內(nèi)存資料反相更正，即由步驟321根據(jù)靜態(tài)隨機存取 內(nèi)存40讀出的錯誤資料經(jīng)反相器41反相更正。(323) 將反相更正資料重新寫回靜態(tài)存取內(nèi)存，即由步驟322的反相更正 后，將已錯誤更正的資料重新寫回靜態(tài)隨機存取內(nèi)存40中，從而完成資料的 偵錯與更正動作。(330)結(jié)束。(340) 錯誤發(fā)生且無法更正，即由該錯誤地址計算電路34判斷為錯誤且 無法更正的錯誤狀態(tài)。(341) 錯誤報告發(fā)生，由錯誤地址計算電路34發(fā)出錯誤報告，返回步驟330。本實用新型的BCH編碼隨機錯誤偵測及更正裝置100的優(yōu)點是1、使偵 錯碼編碼及特征值計算時間可由4148個時間周期縮短至528個時間周期。2、 BCH偵錯碼編碼單元10及BCH偵錯碼譯碼單元30的硬件電路最為精簡，且線 路設(shè)計成本可大幅降低。3、硬件電路達到每512字節(jié)隨機8位內(nèi)存資料的錯 誤偵測及隨機4位內(nèi)存資料更正能力。以上圖2至圖6中所示本實用新型的BCH編碼隨機錯誤偵測及更正裝置， 其中所揭示的相關(guān)說明及圖式，是為便于闡明本實用新型的技術(shù)內(nèi)容及技術(shù) 手段，所揭示一較佳實施例而已，并非對本實用新型作任何形式上的限制， 凡是依據(jù)本實用新型的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變 化與修飾，均仍屬于本實用新型技術(shù)方案的范圍內(nèi)。
權(quán)利要求1、一種BCH編碼隨機錯誤偵測及更正裝置，其特征在于，包括一BCH偵錯碼編碼單元，是通過BCH編碼方式進行偵錯碼的編碼，以輸出偵錯碼位；一信道器，連接BCH偵錯碼編碼單元，將一閃存讀寫資料訊息與BCH偵錯碼編碼單元輸出的偵錯碼位進行運算形成接收資料輸出；一BCH偵錯碼譯碼單元，連接信道器，將信道器輸出的接收資料與偵錯碼位，根據(jù)BCH譯碼方式計算出偵錯碼最小多項式、特征值、錯誤地址多項式及錯誤地址，以輸出錯誤地址資料；一靜態(tài)隨機存取內(nèi)存，連接BCH偵錯碼譯碼單元，并暫存閃存的錯誤資料，根據(jù)BCH偵錯碼譯碼單元輸出的錯誤地址進行反相更正再寫回。
2、 根據(jù)權(quán)利要求1所述的BCH編碼隨機錯誤偵測及更正裝置，其特征在 于，所述BCH偵錯碼編碼單元輸出的偵錯碼位由數(shù)個互斥或門運算構(gòu)成。
3、 根據(jù)權(quán)利要求1所述的BCH編碼隨機錯誤偵測及更正裝置，其特征在 于，所述BCH偵錯碼譯碼單元，包括一最小多項式處理電路，連接信道器，將該偵錯碼位加以運算化簡； 一特征值計算電路，最小多項式處理電路，根據(jù)化簡后的偵錯碼位計算 出數(shù)個特征值；一錯誤地址多項式計算電路，連接特征值計算電路，根據(jù)特征值計算電 路計算而得的特征值在不為零時進行錯誤地址多項式計算，以計算得到一錯 誤地址多項式；一錯誤地址計算電路，連接上述的錯誤地址多項式計算電路，根據(jù)該錯 誤地址多項式計算電路得到的錯誤地址多項式計算出錯誤地址資料輸出。
4、 根據(jù)權(quán)要求3所述的BCH編碼隨機錯誤偵測及更正裝置，其特征在于， 所述錯誤地址多項式計算電路為一個13位加法器及一個13位乘法器構(gòu)成。
5、 根據(jù)權(quán)利要求3所述的BCH編碼隨機錯誤偵測及更正裝置，其特征在 于，所述錯誤地址計算電路為一個13位加法器及一個13位乘法器構(gòu)成。
6、 根據(jù)權(quán)利要求1所述的BCH編碼隨機錯誤偵測及更正裝置，其特征在 于，所述靜態(tài)隨機存取內(nèi)存連接數(shù)個反相器。
專利摘要BCH編碼隨機錯誤偵測及更正裝置，包括BCH偵錯碼編碼單元，通過BCH編碼方式進行偵錯碼的編碼，輸出偵錯碼位；信道器連接BCH偵錯碼編碼單元，將閃存讀寫資料訊息與BCH偵錯碼編碼單元輸出的偵錯碼位運算形成接收資料輸出；BCH偵錯碼譯碼單元連接信道器，將信道器輸出的接收資料與偵錯碼位，根據(jù)BCH譯碼方式計算出偵錯碼最小多項式、特征值、錯誤地址多項式及錯誤地址，輸出錯誤地址資料；靜態(tài)隨機存取內(nèi)存連接BCH偵錯碼譯碼單元，暫存閃存錯誤資料，根據(jù)BCH偵錯碼譯碼單元輸出的錯誤地址進行反相更正再寫回；縮短偵錯碼的編碼運算時間及運算電路級數(shù)，精簡電路硬件與線路成本。
文檔編號G11C29/42GK201025531SQ20062017516
公開日2008年2月20日 申請日期2006年12月31日 優(yōu)先權(quán)日2006年12月31日
發(fā)明者王嗣鈞 申請人:創(chuàng)惟科技股份有限公司