專利名稱：具有多個(gè)內(nèi)部數(shù)據(jù)總線和存儲(chǔ)器庫(kù)交錯(cuò)的存儲(chǔ)器裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器系統(tǒng)，且更明確地說(shuō)涉及用于在存儲(chǔ)器控制器與一個(gè)或一個(gè)以上 存儲(chǔ)器裝置之間耦合命令、地址和數(shù)據(jù)信號(hào)的系統(tǒng)和方法。
背景技術(shù)：
計(jì)算機(jī)系統(tǒng)使用存儲(chǔ)器裝置(例如，動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器("DRAM")裝置)來(lái)存 儲(chǔ)由處理器存取的數(shù)據(jù)。這些DRAM裝置通常用作計(jì)算機(jī)系統(tǒng)中的系統(tǒng)存儲(chǔ)器。在典型 的計(jì)算機(jī)系統(tǒng)中，處理器通過(guò)處理器總線和存儲(chǔ)器控制器與系統(tǒng)存儲(chǔ)器通信。系統(tǒng)存儲(chǔ) 器通常布置在存儲(chǔ)器模塊中，每一存儲(chǔ)器模塊具有多個(gè)存儲(chǔ)器裝置，且存儲(chǔ)器模塊通過(guò) 存儲(chǔ)器總線耦合到存儲(chǔ)器控制器。處理器發(fā)出存儲(chǔ)器請(qǐng)求，所述存儲(chǔ)器請(qǐng)求包含存儲(chǔ)器 命令(例如，讀取命令)，和指定將從中讀取數(shù)據(jù)或指令或者數(shù)據(jù)或指令將被寫(xiě)入到的位 置的地址。存儲(chǔ)器控制器使用命令和地址來(lái)產(chǎn)生適當(dāng)?shù)拿钚盘?hào)以及行和列地址，其通 過(guò)存儲(chǔ)器總線而施加到系統(tǒng)存儲(chǔ)器。響應(yīng)于所述命令和地址，在系統(tǒng)存儲(chǔ)器與處理器之 間傳遞數(shù)據(jù)。存儲(chǔ)器控制器通常是系統(tǒng)控制器的一部分，其還包含用于將處理器總線耦 合到擴(kuò)展總線(例如，PCI總線)的總線橋接器電路。
高數(shù)據(jù)帶寬是存儲(chǔ)器系統(tǒng)的所需的能力。 一般來(lái)說(shuō)，帶寬限制與存儲(chǔ)器控制器無(wú)關(guān)， 因?yàn)榇鎯?chǔ)器控制器以存儲(chǔ)器裝置所允許的那樣快的速度與系統(tǒng)存儲(chǔ)器之間進(jìn)行數(shù)據(jù)傳 遞。 一種增加帶寬的方法是增加將存儲(chǔ)器控制器耦合到存儲(chǔ)器裝置的存儲(chǔ)器數(shù)據(jù)總線的 速度。然而，存儲(chǔ)器裝置尚不能夠跟上存儲(chǔ)器控制器和存儲(chǔ)器數(shù)據(jù)總線的數(shù)據(jù)帶寬的增 加。具體來(lái)說(shuō)，存儲(chǔ)器控制器必須以允許存儲(chǔ)器裝置響應(yīng)命令的方式將所有存儲(chǔ)器命令 調(diào)度到存儲(chǔ)器裝置。盡管可通過(guò)存儲(chǔ)器裝置的設(shè)計(jì)將這些硬件限制減少到某種程度，但 必須作出折衷，因?yàn)闇p少硬件限制通常會(huì)增加存儲(chǔ)器裝置的成本、功率和/或大小，所有 這些均是不合需要的替代方案。雖然存儲(chǔ)器裝置可以不斷增加的速率快速處理"表現(xiàn)良好的"存取，例如到達(dá)存儲(chǔ)器裝置的同一頁(yè)的后續(xù)通信量，但存儲(chǔ)器裝置解決"表現(xiàn)不 佳的通信量"會(huì)困難得多，例如對(duì)存儲(chǔ)器裝置的不同頁(yè)的存取。因此，存儲(chǔ)器數(shù)據(jù)總線 帶寬的增加不會(huì)導(dǎo)致存儲(chǔ)器系統(tǒng)的帶寬相應(yīng)增加。
一種增加存儲(chǔ)器系統(tǒng)的帶寬的方法是使用庫(kù)交錯(cuò)。在庫(kù)交錯(cuò)過(guò)程中，交替存取兩個(gè) 或兩個(gè)以上存儲(chǔ)器庫(kù)，使得可在將數(shù)據(jù)寫(xiě)入到一個(gè)庫(kù)或從一庫(kù)讀取數(shù)據(jù)的同時(shí)為存取另 一存儲(chǔ)器庫(kù)中的數(shù)據(jù)作準(zhǔn)備?？墒褂么朔椒▉?lái)增加存儲(chǔ)器系統(tǒng)的帶寬，因?yàn)樵诳蓪?shù)據(jù) 耦合到存儲(chǔ)器裝置或從存儲(chǔ)器裝置耦合數(shù)據(jù)之前不必等待完成如預(yù)充電的存儲(chǔ)器存取準(zhǔn) 備。然而，利用庫(kù)交錯(cuò)可實(shí)現(xiàn)的存儲(chǔ)器帶寬的改進(jìn)受到不能同時(shí)對(duì)多個(gè)存儲(chǔ)器庫(kù)進(jìn)行寫(xiě) 入或讀取的限制。雖然可在從一庫(kù)讀取數(shù)據(jù)或?qū)?shù)據(jù)寫(xiě)入到一庫(kù)的同時(shí)為對(duì)另一庫(kù)進(jìn)行 讀取或?qū)懭胱鳒?zhǔn)備，但實(shí)際上直到已完成對(duì)一庫(kù)的存取才可能從另一庫(kù)耦合讀取數(shù)據(jù)或 將寫(xiě)入數(shù)據(jù)耦合到另一庫(kù)。
一種與庫(kù)交錯(cuò)具有某些類似之處的增加存儲(chǔ)器帶寬的方法是存儲(chǔ)器裝置交錯(cuò)。在存 儲(chǔ)器裝置交錯(cuò)過(guò)程中，交替存取不同的存儲(chǔ)器裝置。因此，可在從一個(gè)存儲(chǔ)器裝置讀取 數(shù)據(jù)或?qū)?shù)據(jù)寫(xiě)入到另一存儲(chǔ)器裝置的同時(shí)為存取另一存儲(chǔ)器裝置作準(zhǔn)備。雖然存儲(chǔ)器 裝置交錯(cuò)以與庫(kù)交錯(cuò)增加存儲(chǔ)器帶寬的方式類似的方式增加存儲(chǔ)器帶寬，但其遭受實(shí)質(zhì) 上相同的限制。具體來(lái)說(shuō)，實(shí)際上直到己完成與一存儲(chǔ)器裝置之間進(jìn)行的數(shù)據(jù)傳遞才可 能從另一存儲(chǔ)器裝置耦合讀取數(shù)據(jù)或?qū)?xiě)入數(shù)據(jù)耦合到另一存儲(chǔ)器裝置。
除了存儲(chǔ)器裝置的有限帶寬外，計(jì)算機(jī)系統(tǒng)的性能還受到等待時(shí)間問(wèn)題限制，所述 等待時(shí)間問(wèn)題增加從存儲(chǔ)器裝置讀取數(shù)據(jù)所需的時(shí)間。更確切地說(shuō)，當(dāng)存儲(chǔ)器裝置讀取 命令耦合到系統(tǒng)存儲(chǔ)器裝置(例如，同步DRAM ("SDRAM")裝置)時(shí)，直到發(fā)生了若 干時(shí)鐘周期的延遲才可從SDRAM裝置輸出讀取數(shù)據(jù)。盡管SDRAM裝置可以高數(shù)據(jù)速 率同時(shí)輸出突發(fā)數(shù)據(jù)，但初始提供數(shù)據(jù)時(shí)的延遲可能顯著減慢使用此類SDRAM裝置的 計(jì)算機(jī)系統(tǒng)的操作速度。通常，僅通過(guò)增加存儲(chǔ)器數(shù)據(jù)總線帶寬無(wú)法將這些等待時(shí)間問(wèn)
題減輕到任何顯著程度。
存儲(chǔ)器等待時(shí)間問(wèn)題因讀取存取與寫(xiě)入存取交替(這種情況稱為"讀取/寫(xiě)入周轉(zhuǎn)")
而大大惡化。當(dāng)存儲(chǔ)器控制器向存儲(chǔ)器裝置發(fā)出讀取命令時(shí)，存儲(chǔ)器裝置必須將來(lái)自存 儲(chǔ)器陣列的讀取數(shù)據(jù)耦合到存儲(chǔ)器裝置的外部數(shù)據(jù)總線端子。接著必須通過(guò)存儲(chǔ)器總線 的數(shù)據(jù)總線部分將讀取數(shù)據(jù)從存儲(chǔ)器裝置耦合到存儲(chǔ)器控制器。只有這時(shí)，存儲(chǔ)器控制 器才可通過(guò)數(shù)據(jù)總線將寫(xiě)入數(shù)據(jù)耦合到存儲(chǔ)器裝置以啟始寫(xiě)入存儲(chǔ)器存取。
打開(kāi)頁(yè)需要將存儲(chǔ)器命令以及行地址和列地址從存儲(chǔ)器控制器耦合到存儲(chǔ)器裝置。 響應(yīng)于讀取地址，存儲(chǔ)器裝置必須使相應(yīng)的行平衡，為所述行接通存取晶體管，并允許用于每一列的讀出放大器感測(cè)各自存儲(chǔ)器單元耦合到讀出放大器的電壓。所有這些可能 花費(fèi)相當(dāng)長(zhǎng)的一段時(shí)間。由于這個(gè)原因，從關(guān)閉的頁(yè)進(jìn)行的讀取操作和讀取/寫(xiě)入轉(zhuǎn)變甚 至可防止存儲(chǔ)器裝置接近實(shí)現(xiàn)利用高速存儲(chǔ)器控制器和存儲(chǔ)器總線可能實(shí)現(xiàn)的數(shù)據(jù)帶寬。
因此，需要一種允許實(shí)現(xiàn)較高數(shù)據(jù)帶寬的存儲(chǔ)器裝置和存儲(chǔ)器系統(tǒng)。
發(fā)明內(nèi)容
一種存儲(chǔ)器系統(tǒng)能夠通過(guò)使用將存儲(chǔ)器控制器耦合到一個(gè)或一個(gè)以上存儲(chǔ)器裝置的 兩個(gè)單獨(dú)數(shù)據(jù)總線而實(shí)現(xiàn)高帶寬和低等待時(shí)間。下游總線將寫(xiě)入數(shù)據(jù)從存儲(chǔ)器控制器耦 合到每一存儲(chǔ)器裝置，且上游總線將讀取數(shù)據(jù)從每一存儲(chǔ)器裝置耦合到存儲(chǔ)器控制器。 因此，在可將寫(xiě)入數(shù)據(jù)從存儲(chǔ)器控制器耦合到每一存儲(chǔ)器裝置的同時(shí)，可將讀取數(shù)據(jù)從 每一存儲(chǔ)器裝置耦合到存儲(chǔ)器控制器。下游存儲(chǔ)器總線可用于將存儲(chǔ)器命令和存儲(chǔ)器地 址連同寫(xiě)入數(shù)據(jù)一起耦合到每一存儲(chǔ)器裝置。每一存儲(chǔ)器裝置可包含雙內(nèi)部寫(xiě)入數(shù)據(jù)總 線，所述雙內(nèi)部寫(xiě)入數(shù)據(jù)總線可同時(shí)將寫(xiě)入數(shù)據(jù)傳遞到不同的存儲(chǔ)器庫(kù)。每一存儲(chǔ)器裝 置還可或替代性地包含可同時(shí)將讀取數(shù)據(jù)傳遞到不同庫(kù)的雙內(nèi)部讀取數(shù)據(jù)總線。此外， 寫(xiě)入數(shù)據(jù)總線可在從不同的庫(kù)將讀取數(shù)據(jù)傳遞到讀取數(shù)據(jù)總線的同時(shí)將寫(xiě)入數(shù)據(jù)傳遞到 不同的庫(kù)。
圖1是根據(jù)本發(fā)明一個(gè)實(shí)例的存儲(chǔ)器系統(tǒng)的方框圖。 圖2是根據(jù)本發(fā)明另一實(shí)例的存儲(chǔ)器系統(tǒng)的方框圖。
圖3是可用于圖1和2的存儲(chǔ)器系統(tǒng)中的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器裝置的一部分的方框圖。
圖4是展示圖3的存儲(chǔ)器裝置中的存儲(chǔ)器庫(kù)與雙寫(xiě)入和讀取數(shù)據(jù)總線之間的連接的 一個(gè)實(shí)例的示意圖。
圖5是展示從耦合到圖3的存儲(chǔ)器裝置的寫(xiě)入數(shù)據(jù)總線獲得命令和地址信號(hào)的一個(gè) 實(shí)例的方框圖。
圖6是使用圖1或2或本發(fā)明的某一其它實(shí)例的存儲(chǔ)器系統(tǒng)的計(jì)算機(jī)系統(tǒng)的方框圖。
具體實(shí)施例方式
圖1中說(shuō)明根據(jù)本發(fā)明的一個(gè)實(shí)例的存儲(chǔ)器系統(tǒng)10。存儲(chǔ)器系統(tǒng)IO包含存儲(chǔ)器控 制器14，其耦合到四個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器("DRAM")裝置20、 22、 24、 26。存儲(chǔ)器 控制器14通過(guò)8位寫(xiě)入數(shù)據(jù)總線30和8位讀取數(shù)據(jù)總線32耦合到DRAM裝置20-26 中的每一者。存儲(chǔ)器控制器14通過(guò)寫(xiě)入數(shù)據(jù)總線30、單獨(dú)的命令/地址總線(未圖示)或單獨(dú)的命令和地址總線(未圖示)將存儲(chǔ)器命令和存儲(chǔ)器地址"下游"耦合到DRAM 裝置20-26。如果通過(guò)下游總線來(lái)耦合存儲(chǔ)器命令和存儲(chǔ)器地址，那么所述命令和地址可 采取包的形式，所述包對(duì)于寫(xiě)入命令來(lái)說(shuō)也可包含寫(xiě)入數(shù)據(jù)。
在操作中，存儲(chǔ)器控制器14通過(guò)寫(xiě)入數(shù)據(jù)總線30將寫(xiě)入數(shù)據(jù)"下游"耦合到DRAM 裝置20-26，且DRAM裝置20-26通過(guò)讀取數(shù)據(jù)總線32將讀取數(shù)據(jù)"上游"耦合到存儲(chǔ) 器控制器14。寫(xiě)入數(shù)據(jù)總線30的帶寬可與讀取數(shù)據(jù)總線32的帶寬相同?；蛘?，寫(xiě)入數(shù) 據(jù)總線30和讀取數(shù)據(jù)總線32可具有不同的帶寬以適應(yīng)通過(guò)總線30、32的不同數(shù)據(jù)速率。 通過(guò)分別使用單獨(dú)的寫(xiě)入和讀取數(shù)據(jù)總線30、32，存儲(chǔ)器控制器14可在存儲(chǔ)器裝置20-26 將讀取耦合到存儲(chǔ)器控制器14的同時(shí)將寫(xiě)入數(shù)據(jù)耦合到DRAM裝置20-26。
圖2中說(shuō)明根據(jù)本發(fā)明另一實(shí)例的存儲(chǔ)器系統(tǒng)40。圖2的存儲(chǔ)器系統(tǒng)40與圖1的 存儲(chǔ)器系統(tǒng)IO基本上相同。因此，出于簡(jiǎn)明起見(jiàn)，存儲(chǔ)器系統(tǒng)IO、 40兩者共同的組件 擁有相同的參考標(biāo)號(hào)，且將不重復(fù)對(duì)其結(jié)構(gòu)和操作的描述。存儲(chǔ)器系統(tǒng)40由于使用同步 DRAM ("SDRAM")裝置20'-26'裝置而不同于圖1的存儲(chǔ)器系統(tǒng)10,所述SDRAM裝置 20'-26'與時(shí)鐘信號(hào)同步地執(zhí)行操作。在圖2的存儲(chǔ)器系統(tǒng)40中，存儲(chǔ)器控制器14將寫(xiě)入 時(shí)鐘("WCLK")信號(hào)與寫(xiě)入數(shù)據(jù)的每一者一起耦合到SDRAM裝置20'-26'中的每一者。 WCLK信號(hào)用于俘獲SDRAM裝置20'-26'中的寫(xiě)入存儲(chǔ)器存取所指向的寫(xiě)入數(shù)據(jù)。在圖 2的存儲(chǔ)器系統(tǒng)40中，WCLK信號(hào)具有基本上在相應(yīng)的寫(xiě)入數(shù)據(jù)有效時(shí)的中間時(shí)間發(fā)生 的轉(zhuǎn)變。并且，SDRAM裝置20'-26'可以是雙數(shù)據(jù)速率("DDR")裝置，其中響應(yīng)于WCLK 信號(hào)的上升沿和下降沿來(lái)鎖存寫(xiě)入數(shù)據(jù)。然而，可使用WCLK信號(hào)與寫(xiě)入數(shù)據(jù)的轉(zhuǎn)變的 階段和數(shù)目之間的其它關(guān)系。
以類似方式，每當(dāng)將讀取數(shù)據(jù)從SDRAM裝置20'-26'耦合到存儲(chǔ)器控制器14時(shí)， SDRAM裝置20'-26'中的每一者將讀取時(shí)鐘("RCLK")信號(hào)耦合到存儲(chǔ)器控制器14。 RCLK信號(hào)由存儲(chǔ)器控制器14使用以俘獲讀取數(shù)據(jù)。在圖2的存儲(chǔ)器系統(tǒng)40中，RCLK
信號(hào)具有基本上在相應(yīng)的讀取數(shù)據(jù)有效時(shí)的周期的開(kāi)始和邊緣處發(fā)生的轉(zhuǎn)變。由于 SDRAM裝置20'-26'是雙數(shù)據(jù)速率("DDR")裝置，所以響應(yīng)于RCLK信號(hào)的上升沿和 下降沿將讀取數(shù)據(jù)鎖存在存儲(chǔ)器控制器14中。同樣，RCLK信號(hào)可與讀取數(shù)據(jù)的轉(zhuǎn)變的 階段和數(shù)目具有其它關(guān)系。
圖3中更詳細(xì)地展示SDRAM裝置20'-26'的一部分。SDRAM裝置20'-26'中的每一者 包含八個(gè)存儲(chǔ)器庫(kù)44a-h，其每一者耦合到一對(duì)內(nèi)部寫(xiě)入數(shù)據(jù)總線46a、 b和一對(duì)內(nèi)部讀 取數(shù)據(jù)總線48a、 b。寫(xiě)入數(shù)據(jù)總線46a、 b從寫(xiě)入緩沖器50接收寫(xiě)入數(shù)據(jù)，且讀取數(shù)據(jù) 總線48a、 b將讀取數(shù)據(jù)耦合到讀取鎖存器52。寫(xiě)入數(shù)據(jù)通過(guò)寫(xiě)入數(shù)據(jù)總線54耦合到寫(xiě)入緩沖器50，并通過(guò)經(jīng)由線路56耦合的時(shí)鐘信號(hào)而鎖存到緩沖器50中。存儲(chǔ)器命令和 地址也通過(guò)寫(xiě)入數(shù)據(jù)總線54耦合，且其被存儲(chǔ)在命令/地址寄存器58中。
讀取鎖存器52與也在線路62上從讀取鎖存器52耦合的時(shí)鐘信號(hào)同步地在8位讀取 數(shù)據(jù)總線60上輸出讀取數(shù)據(jù)。存儲(chǔ)器裝置20'-26'包含大量其它常規(guī)存儲(chǔ)器裝置組件，但 出于簡(jiǎn)明和清楚起見(jiàn)已在圖3中省略這些組件。
在操作中，存儲(chǔ)器命令(例如，寫(xiě)入命令和讀取命令)以及存儲(chǔ)器地址通過(guò)寫(xiě)入數(shù) 據(jù)總線54耦合。存儲(chǔ)器命令和地址存儲(chǔ)在命令/地址寄存器58中。寫(xiě)入數(shù)據(jù)也通過(guò)寫(xiě)入 數(shù)據(jù)總線54耦合并存儲(chǔ)在寫(xiě)入緩沖器50中。響應(yīng)于耦合到命令/地址寄存器58的讀取 命令，存儲(chǔ)器裝置20'-26'輸出讀取數(shù)據(jù)，所述讀取數(shù)據(jù)耦合到讀取鎖存器52。讀取鎖存 器52存儲(chǔ)讀取數(shù)據(jù)，直到讀取數(shù)據(jù)總線60和存儲(chǔ)器控制器14 (圖1)能夠接收讀取數(shù) 據(jù)為止。接著通過(guò)讀取數(shù)據(jù)總線60將讀取數(shù)據(jù)從讀取鎖存器52進(jìn)行時(shí)鐘輸出。讀取存 儲(chǔ)器存取優(yōu)選相對(duì)于寫(xiě)入存儲(chǔ)器存取而被給予優(yōu)先權(quán)，使得許多寫(xiě)入命令和相關(guān)聯(lián)的地 址存儲(chǔ)在命令/地址寄存器58中，而寫(xiě)入數(shù)據(jù)聚集在寫(xiě)入緩沖器48中。當(dāng)已聚集足夠數(shù)
目的寫(xiě)入存取時(shí)，可在不干擾讀取存取的情況下對(duì)所述寫(xiě)入存取進(jìn)行循序處理。因此， 避免了讀取/寫(xiě)入轉(zhuǎn)變中固有的等待時(shí)間損失。
使用兩個(gè)寫(xiě)入數(shù)據(jù)總線46a、 b使得可在將寫(xiě)入數(shù)據(jù)耦合到庫(kù)44a-h中的一者的同時(shí) 將寫(xiě)入數(shù)據(jù)耦合到庫(kù)44a-h中的另一者。類似地，使用兩個(gè)讀取數(shù)據(jù)總線48a、 b使得可 在從庫(kù)44a-h中的一者耦合讀取數(shù)據(jù)的同時(shí)從庫(kù)44a-h中的另一者耦合讀取數(shù)據(jù)。此外， 可在從庫(kù)44a-h中的一者耦合讀取數(shù)據(jù)的同時(shí)將寫(xiě)入數(shù)據(jù)耦合到庫(kù)44a-h中的另一者。甚 至可能在同時(shí)從兩個(gè)不同的庫(kù)44a-h耦合讀取數(shù)據(jù)的同時(shí)，將寫(xiě)入數(shù)據(jù)同時(shí)耦合到兩個(gè) 庫(kù)44a-h。所屬領(lǐng)域的技術(shù)人員將了解數(shù)據(jù)耦合的其它組合。因此，如下文更詳細(xì)闡釋， 可同時(shí)在存儲(chǔ)器裝置20-26中實(shí)現(xiàn)庫(kù)交錯(cuò)。并且，憑借允許通過(guò)寫(xiě)入數(shù)據(jù)總線54來(lái)耦合 讀取命令并將其存儲(chǔ)在命令/地址寄存器58中，可在寫(xiě)入或讀取操作期間將讀取命令耦 合到存儲(chǔ)器裝置20-26。因此，使讀取操作的等待時(shí)間最小化。否則，在可發(fā)送讀取命令
之前將有必要等待寫(xiě)入操作的完成。
DRAM裝置20-26中的每一者與圖3所示的SDRAM裝置20'-26'基本上相同，只是 WCLK信號(hào)不通過(guò)線路56耦合到寫(xiě)入緩沖器50，且不通過(guò)線路62從讀取鎖存器52耦 合RCLK信號(hào)。
在本發(fā)明的一個(gè)實(shí)施例中，存儲(chǔ)器控制器14 (圖1)簡(jiǎn)單地向存儲(chǔ)器裝置20-26和 20'-26'發(fā)出讀取和寫(xiě)入存儲(chǔ)器命令及地址。存儲(chǔ)器命令存儲(chǔ)在命令/地址寄存器58中，直 到存儲(chǔ)器裝置20-26和20'-26'能夠處理它們?yōu)橹埂Ｋ雒罱又纱鎯?chǔ)器裝置20-26和20'-26'中的每一者處理。存儲(chǔ)器裝置20-26和20'-26'還可將讀取響應(yīng)或?qū)懭腠憫?yīng)通過(guò)讀取 數(shù)據(jù)總線60耦合到存儲(chǔ)器控制器14。讀取響應(yīng)和寫(xiě)入響應(yīng)向存儲(chǔ)器控制器14指示對(duì)相 應(yīng)的存儲(chǔ)器請(qǐng)求的處理已完成。所述響應(yīng)唯一地識(shí)別對(duì)應(yīng)于所述響應(yīng)的存儲(chǔ)器請(qǐng)求，使 得存儲(chǔ)器控制器14不必跟蹤存儲(chǔ)器請(qǐng)求，且可無(wú)序地處理存儲(chǔ)器請(qǐng)求。在讀取響應(yīng)的情 況下，讀取響應(yīng)也可包含由相應(yīng)的讀取請(qǐng)求引起的讀取數(shù)據(jù)。
圖4中展示用于將庫(kù)44a-h耦合到內(nèi)部寫(xiě)入數(shù)據(jù)總線46a、 b以及耦合到內(nèi)部讀取數(shù) 據(jù)總線48a、 b的電路的一個(gè)實(shí)例。內(nèi)部寫(xiě)入數(shù)據(jù)總線46a、 b耦合到多路復(fù)用器70a的 各自輸入。盡管圖4中未圖示，但為庫(kù)44a-h中的每一者分別提供一個(gè)多路復(fù)用器70a-h， 且所有的多路復(fù)用器70a-h的輸入均耦合到內(nèi)部寫(xiě)入數(shù)據(jù)總線46a、 b兩者。多路復(fù)用器 70a-h中的每一者的輸出通過(guò)單一的各自的庫(kù)寫(xiě)入總線72a-h而耦合到其各自的庫(kù)44a-h。 多路復(fù)用器70a-h通過(guò)控制信號(hào)(圖4中未圖示)而操作，使得內(nèi)部寫(xiě)入數(shù)據(jù)總線46a、 b中的任一者可耦合到庫(kù)44a-h中的任一者。
內(nèi)部讀取數(shù)據(jù)總線48a、 b以與寫(xiě)入數(shù)據(jù)總線46a、 b耦合到庫(kù)44a-h的方式略微不同 的方式耦合到庫(kù)44a-h。兩個(gè)多路復(fù)用器74a、 b中的每一者的輸出耦合到內(nèi)部讀取數(shù)據(jù) 總線48a、 b中的各自一者。多路復(fù)用器74a、 b的相應(yīng)輸入彼此耦合，并通過(guò)單一的各 自的庫(kù)讀取總線78a-h而耦合到庫(kù)44a-h中的各自一者。因此，為庫(kù)44a-h中的每一者提 供多路復(fù)用器74a-b中的每一者的各自輸入。多路復(fù)用器74a-b通過(guò)控制信號(hào)(圖4中未 圖示)而操作，使得庫(kù)44a-h中的任一者可耦合到內(nèi)部讀取數(shù)據(jù)總線48a、 b中的任一者。
圖5中更詳細(xì)地展示圖3所示的SDRAM裝置20'-26'中的電路的一部分。寫(xiě)入數(shù)據(jù) 總線54和時(shí)鐘線路56耦合到解多路復(fù)用器80的各自輸入，且解多路復(fù)用器80將寫(xiě)入 數(shù)據(jù)路由到寫(xiě)入緩沖器84，將存儲(chǔ)器命令路由到命令寄存器86，并將存儲(chǔ)器地址路由到 地址寄存器88。命令寄存器86包含控制邏輯以對(duì)存儲(chǔ)器命令進(jìn)行解碼并輸出相應(yīng)的控 制信號(hào)，圖5中展示其中一些控制信號(hào)。寫(xiě)入緩沖器84存儲(chǔ)用于一個(gè)或一個(gè)以上寫(xiě)入存 儲(chǔ)器存取的寫(xiě)入數(shù)據(jù)，并接著，在由從命令寄存器86中的控制邏輯輸出的控制信號(hào)確定 的適當(dāng)時(shí)間，將寫(xiě)入數(shù)據(jù)耦合到DRAM陣列90。 DRAM陣列90包含圖3所示的雙內(nèi)部 寫(xiě)入數(shù)據(jù)總線46a、 b、雙內(nèi)部讀取數(shù)據(jù)總線48a、 b以及庫(kù)44a-h。 DRAM陣列90還包 含圖4所示的多路復(fù)用器70a-h以及74a、 b。因此，來(lái)自寫(xiě)入緩沖器84的寫(xiě)入數(shù)據(jù)耦合 到庫(kù)44a-h。用于循序?qū)懭氪嫒〉膶?xiě)入數(shù)據(jù)優(yōu)選耦合到不同的庫(kù)44a-h，使得可同時(shí)存儲(chǔ) 來(lái)自兩個(gè)寫(xiě)入存取的寫(xiě)入數(shù)據(jù)。
地址寄存器88存儲(chǔ)通過(guò)寫(xiě)入數(shù)據(jù)總線56耦合的存儲(chǔ)器地址連同存儲(chǔ)器命令以及(在 寫(xiě)入請(qǐng)求的情況下)寫(xiě)入數(shù)據(jù)。地址寄存器88將對(duì)應(yīng)于庫(kù)地址的地址位耦合到庫(kù)控制電路92，將對(duì)應(yīng)于行地址的地址位耦合到行地址鎖存器94,并將對(duì)應(yīng)于列地址的地址位耦 合到列地址計(jì)數(shù)器96。庫(kù)控制電路92促使將寫(xiě)入數(shù)據(jù)或讀取數(shù)據(jù)耦合到庫(kù)44a-h中的選 定一者或從庫(kù)44a-h中的選定一者耦合寫(xiě)入數(shù)據(jù)或讀取數(shù)據(jù)，且存儲(chǔ)在鎖存器94中的行 地址打開(kāi)選定的庫(kù)44a-h中的相應(yīng)的行。施加到計(jì)數(shù)器96的列地址設(shè)定內(nèi)部計(jì)數(shù)器的初 始計(jì)數(shù)，接著將其輸出到選定的庫(kù)44a-h。
圖6中展示使用圖1的存儲(chǔ)器系統(tǒng)10、圖2的存儲(chǔ)器系統(tǒng)40或根據(jù)本發(fā)明某一其 它實(shí)例的存儲(chǔ)器系統(tǒng)的計(jì)算機(jī)系統(tǒng)100。計(jì)算機(jī)系統(tǒng)100包含用于執(zhí)行各種計(jì)算功能的 處理器102，例如執(zhí)行用于執(zhí)行特定計(jì)算或任務(wù)的特定軟件。處理器102包含處理器總 線104，其通常包含地址總線、控制總線和數(shù)據(jù)總線。處理器總線通過(guò)系統(tǒng)控制器110 耦合到擴(kuò)展總線108，例如外圍組件互連("PCI")總線。計(jì)算機(jī)系統(tǒng)100包含一個(gè)或一 個(gè)以上輸入裝置114 (例如，鍵盤(pán)或鼠標(biāo))，其通過(guò)擴(kuò)展總線108、系統(tǒng)控制器110和處 理器總線104耦合到處理器102，以允許操作員與計(jì)算機(jī)系統(tǒng)100介接。通常，計(jì)算機(jī) 系統(tǒng)100還包含耦合到擴(kuò)展總線108的一個(gè)或一個(gè)以上輸出裝置116，例如通常為打印機(jī) 或視頻終端等輸出裝置。 一個(gè)或一個(gè)以上大容量數(shù)據(jù)存儲(chǔ)裝置118通常也耦合到擴(kuò)展總 線108，以存儲(chǔ)或檢索來(lái)自內(nèi)部存儲(chǔ)媒體(未圖示)的數(shù)據(jù)。典型的大容量數(shù)據(jù)存儲(chǔ)裝 置118的實(shí)例包含硬盤(pán)和軟盤(pán)、盒式磁帶以及光盤(pán)只讀存儲(chǔ)器(CD-ROM)。處理器102 通常還耦合到高速緩沖存儲(chǔ)器126，高速緩沖存儲(chǔ)器126通常是靜態(tài)隨機(jī)存取存儲(chǔ)器 ("SRAM")。如上所述，計(jì)算機(jī)系統(tǒng)100還包含存儲(chǔ)器系統(tǒng)，例如存儲(chǔ)器系統(tǒng)10或40。 明確地說(shuō)，系統(tǒng)控制器110包含存儲(chǔ)器控制器114，如上文參看圖1和2所闡釋，存儲(chǔ)器 控制器14耦合到若干DRAM裝置20-26或20'-26'。存儲(chǔ)器控制器14通過(guò)寫(xiě)入數(shù)據(jù)總線 30和讀取數(shù)據(jù)總線32以及命令總線130和地址總線134而耦合到DRAM裝置20-26或 20'-26'中的每一者。
雖然已參照所揭示的實(shí)施例描述了本發(fā)明，但所屬領(lǐng)域的技術(shù)人員將了解，在不脫 離本發(fā)明的精神和范圍的情況下可作出形式和細(xì)節(jié)上的變化。這些修改完全在所屬領(lǐng)域 的一般技術(shù)人員的技術(shù)能力之內(nèi)。因此，本發(fā)明僅由所附權(quán)利要求書(shū)限定。
權(quán)利要求
1.一種存儲(chǔ)器系統(tǒng)，其包括存儲(chǔ)器控制器，其具有多個(gè)輸出端子和多個(gè)輸入端子；至少一個(gè)存儲(chǔ)器裝置，其具有多個(gè)輸出端子和多個(gè)輸入端子，所述至少一個(gè)存儲(chǔ)器裝置包括存儲(chǔ)器單元的多個(gè)庫(kù)，其可操作以響應(yīng)于寫(xiě)入命令而存儲(chǔ)寫(xiě)入數(shù)據(jù)，并響應(yīng)于讀取命令而輸出讀取數(shù)據(jù)；至少一對(duì)內(nèi)部寫(xiě)入數(shù)據(jù)總線，其每一者將所述存儲(chǔ)器裝置的輸入端子耦合到所述存儲(chǔ)器單元的庫(kù)中的每一者；至少一對(duì)內(nèi)部讀取數(shù)據(jù)總線，其每一者將所述存儲(chǔ)器裝置的輸出端子耦合到所述存儲(chǔ)器單元的庫(kù)中的每一者，所述內(nèi)部讀取數(shù)據(jù)總線與所述內(nèi)部寫(xiě)入數(shù)據(jù)總線隔離；寫(xiě)入數(shù)據(jù)選擇電路，其耦合到所述內(nèi)部寫(xiě)入數(shù)據(jù)總線和所述庫(kù)中的每一者，所述寫(xiě)入數(shù)據(jù)選擇電路可操作以選擇性地將所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的每一者耦合到所述庫(kù)中的任一者；讀取數(shù)據(jù)選擇電路，其耦合到所述內(nèi)部讀取數(shù)據(jù)總線和所述庫(kù)中的每一者，所述讀取數(shù)據(jù)選擇電路可操作以選擇性地將所述庫(kù)中的任一者耦合到所述內(nèi)部讀取數(shù)據(jù)總線中的每一者；尋址電路，其可操作以選擇所述庫(kù)中的一者用于讀取或?qū)懭氪鎯?chǔ)器存取，并選擇所述選定庫(kù)中的存儲(chǔ)器單元行和列；以及命令解碼器，其可操作以接收并解碼存儲(chǔ)器命令且產(chǎn)生對(duì)應(yīng)于所述存儲(chǔ)器命令的控制信號(hào)，所述控制信號(hào)中的至少一些控制信號(hào)對(duì)寫(xiě)入數(shù)據(jù)選擇電路進(jìn)行控制，以促使通過(guò)所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的任一者將寫(xiě)入數(shù)據(jù)從所述存儲(chǔ)器裝置的輸入端子耦合到選定的庫(kù)，且所述控制信號(hào)中的至少一些控制信號(hào)控制所述讀取數(shù)據(jù)選擇電路，以促使將讀取數(shù)據(jù)通過(guò)所述內(nèi)部讀取數(shù)據(jù)總線中的任一者從選定的庫(kù)耦合到所述存儲(chǔ)器裝置的輸入端子；下游總線，其將所述存儲(chǔ)器控制器的輸出端子耦合到所述存儲(chǔ)器裝置的輸入端子，所述下游總線與所述存儲(chǔ)器控制器的輸入端子和所述存儲(chǔ)器裝置的輸出端子隔離以及上游總線，其將所述存儲(chǔ)器裝置的輸出端子耦合到所述存儲(chǔ)器控制器的輸入端子，所述上游總線與所述存儲(chǔ)器控制器的輸出端子和所述存儲(chǔ)器裝置的輸入端子隔離。
2. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其中所述存儲(chǔ)器裝置進(jìn)一步包括耦合到所述存 儲(chǔ)器裝置的輸入端子的寫(xiě)入緩沖器，所述寫(xiě)入緩沖器可操作以存儲(chǔ)來(lái)自至少一個(gè)寫(xiě) 入請(qǐng)求的寫(xiě)入數(shù)據(jù)，并將所述寫(xiě)入數(shù)據(jù)從所述寫(xiě)入緩沖器耦合到所述內(nèi)部寫(xiě)入數(shù)據(jù) 總線中的任一者以便存儲(chǔ)在所述庫(kù)中的一者中。
3. 根據(jù)權(quán)利要求2所述的存儲(chǔ)器系統(tǒng)，其中所述寫(xiě)入緩沖器可操作以通過(guò)所述內(nèi)部寫(xiě) 入數(shù)據(jù)總線中的任一者將所述寫(xiě)入數(shù)據(jù)從所述寫(xiě)入緩沖器耦合到所述庫(kù)中的一者， 同時(shí)將讀取數(shù)據(jù)從所述庫(kù)中的另一者耦合到所述內(nèi)部讀取數(shù)據(jù)總線中的一者。
4. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其中所述由所述命令解碼器產(chǎn)生的控制信號(hào)可 操作以促使通過(guò)所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的任一者將寫(xiě)入數(shù)據(jù)從所述存儲(chǔ)器裝置 的輸入端子耦合到選定的庫(kù)，同時(shí)促使通過(guò)所述內(nèi)部讀取數(shù)據(jù)總線中的任一者將讀 取數(shù)據(jù)從選定的庫(kù)耦合到所述存儲(chǔ)器裝置的輸入端子。
5. 根據(jù)權(quán)利要求l所述的存儲(chǔ)器系統(tǒng)，其中所述由所述命令解碼器產(chǎn)生的控制信號(hào)可 操作以促使將寫(xiě)入數(shù)據(jù)從所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的一者耦合到選定的庫(kù)，同時(shí)促 使將寫(xiě)入數(shù)據(jù)從所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的另一者耦合到不同的選定的庫(kù)。
6. 根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其中所述由所述命令解碼器產(chǎn)生的控制信號(hào)可 操作以促使將讀取數(shù)據(jù)從選定的庫(kù)耦合到所述內(nèi)部讀取數(shù)據(jù)總線中的一者，同時(shí)促 使將讀取數(shù)據(jù)從不同的選定的庫(kù)耦合到所述內(nèi)部讀取數(shù)據(jù)總線中的另一者。
7. 根據(jù)權(quán)利要求l所述的存儲(chǔ)器系統(tǒng)，其中所述存儲(chǔ)器裝置進(jìn)一步包括耦合到所述存 儲(chǔ)器裝置的輸入端子的命令/地址寄存器，所述命令/地址寄存器可操作以存儲(chǔ)通過(guò) 所述下游總線耦合到所述存儲(chǔ)器裝置的存儲(chǔ)器命令以及行和列地址。
8. 根據(jù)權(quán)利要求l所述的存儲(chǔ)器系統(tǒng)，其中所述存儲(chǔ)器單元的庫(kù)包括動(dòng)態(tài)隨機(jī)存取存 儲(chǔ)器單元的庫(kù)。
9. 根據(jù)權(quán)利要求7所述的存儲(chǔ)器系統(tǒng)，其中所述存儲(chǔ)器控制器進(jìn)一步可操作以輸出時(shí) 鐘信號(hào)，且所述存儲(chǔ)器裝置包括同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器裝置并包含時(shí)鐘輸入端 子，所述存儲(chǔ)器系統(tǒng)進(jìn)一步包括時(shí)鐘信號(hào)線，所述時(shí)鐘信號(hào)線將所述時(shí)鐘信號(hào)從所 述存儲(chǔ)器控制器耦合到所述存儲(chǔ)器裝置的時(shí)鐘輸入。
10. 根據(jù)權(quán)利要求l所述的存儲(chǔ)器系統(tǒng)，其中所述寫(xiě)入數(shù)據(jù)選擇電路包括用于所述庫(kù)中的每一者的寫(xiě)入多路復(fù)用器，所述寫(xiě)入多路復(fù)用器中的每一者具有耦合到各自內(nèi)部 寫(xiě)入數(shù)據(jù)總線的多個(gè)輸入和耦合到各自庫(kù)的一輸出。
11. 根據(jù)權(quán)利要求l所述的存儲(chǔ)器系統(tǒng)，其中所述讀取數(shù)據(jù)選擇電路包括用于所述內(nèi)部 讀取數(shù)據(jù)總線的每一者的讀取多路復(fù)用器，所述讀取多路復(fù)用器的每一者具有耦合 到各自庫(kù)的多個(gè)輸入和耦合到各自內(nèi)部讀取數(shù)據(jù)總線的一輸出。
12. —種存儲(chǔ)器裝置，其包括具有多個(gè)輸出端子和多個(gè)輸入端子，所述至少一個(gè)存儲(chǔ)器裝置包括 存儲(chǔ)器單元的多個(gè)庫(kù)，其可操作以響應(yīng)于寫(xiě)入命令而存儲(chǔ)寫(xiě)入數(shù)據(jù)并響應(yīng)于讀取 命令而輸出讀取數(shù)據(jù)；至少一對(duì)內(nèi)部寫(xiě)入數(shù)據(jù)總線，其每一者將多個(gè)存儲(chǔ)器裝置輸入端子耦合到所述存 儲(chǔ)器單元的庫(kù)中的每一者；至少一對(duì)內(nèi)部讀取數(shù)據(jù)總線，其每一者將多個(gè)存儲(chǔ)器裝置輸出端子耦合到所述存 儲(chǔ)器單元的庫(kù)中的每一者，所述內(nèi)部讀取數(shù)據(jù)總線與所述內(nèi)部寫(xiě)入數(shù)據(jù)總線隔離；寫(xiě)入數(shù)據(jù)選擇電路，其耦合到所述內(nèi)部寫(xiě)入數(shù)據(jù)總線和所述庫(kù)中的每一者，所述 寫(xiě)入數(shù)據(jù)選擇電路可操作以選擇性地將所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的每一者耦合到 所述庫(kù)中的任一者；讀取數(shù)據(jù)選擇電路，其耦合到所述內(nèi)部讀取數(shù)據(jù)總線和所述庫(kù)中的每一者，所述 讀取數(shù)據(jù)選擇電路可操作以選擇性地將所述庫(kù)中的任一者耦合到所述內(nèi)部讀取數(shù) 據(jù)總線中的每一者；尋址電路，其可操作以選擇所述庫(kù)中的一者用于讀取或?qū)懭氪鎯?chǔ)器存取，并選擇 所述選定庫(kù)中的存儲(chǔ)器單元的行和列；以及命令解碼器，其可操作以接收并解碼存儲(chǔ)器命令并產(chǎn)生對(duì)應(yīng)于所述存儲(chǔ)器命令的 控制信號(hào)，所述控制信號(hào)中的至少一些控制信號(hào)對(duì)寫(xiě)入數(shù)據(jù)選擇電路進(jìn)行控制，以 促使通過(guò)所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的任一者將寫(xiě)入數(shù)據(jù)從所述存儲(chǔ)器裝置的輸入 端子耦合到選定的庫(kù)，且所述控制信號(hào)中的至少一些控制信號(hào)控制所述讀取數(shù)據(jù)選 擇電路，以促使通過(guò)所述內(nèi)部讀取數(shù)據(jù)總線中的任一者將讀取數(shù)據(jù)從選定的庫(kù)耦合 到所述存儲(chǔ)器裝置的輸入端子。
13. 根據(jù)權(quán)利要求12所述的存儲(chǔ)器裝置，其中所述存儲(chǔ)器裝置進(jìn)一步包括耦合到所述 存儲(chǔ)器裝置的輸入端子的寫(xiě)入緩沖器，所述寫(xiě)入緩沖器可操作以存儲(chǔ)來(lái)自至少一個(gè) 寫(xiě)入請(qǐng)求的寫(xiě)入數(shù)據(jù)，并將所述寫(xiě)入數(shù)據(jù)從所述寫(xiě)入緩沖器耦合到所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的任一者以便存儲(chǔ)在所述庫(kù)中的一者中。
14. 根據(jù)權(quán)利要求13所述的存儲(chǔ)器裝置，其中所述寫(xiě)入緩沖器可操作以通過(guò)所述內(nèi)部 寫(xiě)入數(shù)據(jù)總線中的任一者將所述寫(xiě)入數(shù)據(jù)從所述寫(xiě)入緩沖器耦合到所述庫(kù)中的一 者，同時(shí)將讀取數(shù)據(jù)從所述庫(kù)中的另一者耦合到所述內(nèi)部讀取數(shù)據(jù)總線中的一者。
15. 根據(jù)權(quán)利要求12所述的存儲(chǔ)器裝置，其中所述由所述命令解碼器產(chǎn)生的控制信號(hào) 可操作以促使通過(guò)所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的任一者將寫(xiě)入數(shù)據(jù)從所述存儲(chǔ)器裝 置的輸入端子耦合到選定的庫(kù)，同時(shí)促使通過(guò)所述內(nèi)部讀取數(shù)據(jù)總線中的任一者將 讀取數(shù)據(jù)從選定的庫(kù)耦合到所述存儲(chǔ)器裝置的輸入端子。
16. 根據(jù)權(quán)利要求12所述的存儲(chǔ)器裝置，其中所述由所述命令解碼器產(chǎn)生的控制信號(hào) 可操作以促使將寫(xiě)入數(shù)據(jù)從所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的一者耦合到選定的庫(kù)，同時(shí) 促使將寫(xiě)入數(shù)據(jù)從所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的另一者耦合到不同的選定的庫(kù)。
17. 根據(jù)權(quán)利要求12所述的存儲(chǔ)器裝置，其中所述由所述命令解碼器產(chǎn)生的控制信號(hào) 可操作以促使將讀取數(shù)據(jù)從選定的庫(kù)耦合到所述內(nèi)部讀取數(shù)據(jù)總線中的一者，同時(shí) 促使將讀取數(shù)據(jù)從不同的選定的庫(kù)耦合到所述內(nèi)部讀取數(shù)據(jù)總線中的另一者。
18. 根據(jù)權(quán)利要求12所述的存儲(chǔ)器裝置，其中所述存儲(chǔ)器裝置進(jìn)一步包括耦合到所述 存儲(chǔ)器裝置輸入端子的命令/地址寄存器，所述命令/地址寄存器可操作以存儲(chǔ)耦合 到所述存儲(chǔ)器裝置輸入端子的存儲(chǔ)器命令以及行和列地址。
19. 根據(jù)權(quán)利要求12所述的存儲(chǔ)器裝置，其中所述存儲(chǔ)器單元的庫(kù)包括動(dòng)態(tài)隨機(jī)存取 存儲(chǔ)器單元的庫(kù)。
20. 根據(jù)權(quán)利要求19所述的存儲(chǔ)器裝置，其中所述存儲(chǔ)器裝置包括同步動(dòng)態(tài)隨機(jī)存取 存儲(chǔ)器裝置。
21. 根據(jù)權(quán)利要求12所述的存儲(chǔ)器系統(tǒng)，其中所述寫(xiě)入數(shù)據(jù)選擇電路包括用于所述庫(kù) 中的每一者的寫(xiě)入多路復(fù)用器，所述寫(xiě)入多路復(fù)用器中的每一者具有耦合到各自內(nèi) 部寫(xiě)入數(shù)據(jù)總線的多個(gè)輸入和耦合到各自庫(kù)的一輸出。
22. 根據(jù)權(quán)利要求12所述的存儲(chǔ)器裝置，其中所述讀取數(shù)據(jù)選擇電路包括用于所述內(nèi) 部讀取數(shù)據(jù)總線中的每一者的讀取多路復(fù)用器，所述讀取多路復(fù)用器中的每一者具 有耦合到各自庫(kù)的多個(gè)輸入和耦合到各自內(nèi)部讀取數(shù)據(jù)總線的一輸出。
23. —種基于處理器的系統(tǒng)，其包括處理器，其具有處理器總線；輸入裝置，其通過(guò)所述處理器總線耦合到所述處理器，以允許將數(shù)據(jù)輸入到計(jì)算機(jī)系統(tǒng)中；輸出裝置，其通過(guò)所述處理器總線耦合到所述處理器，以允許從所述計(jì)算機(jī)系統(tǒng) 輸出數(shù)據(jù)；大容量數(shù)據(jù)存儲(chǔ)裝置，其通過(guò)所述處理器總線耦合到所述處理器，以允許從所述 大容量存儲(chǔ)裝置讀取數(shù)據(jù)；存儲(chǔ)器控制器，其通過(guò)所述處理器總線耦合到所述處理器，所述存儲(chǔ)器控制器具 有多個(gè)輸出端子和多個(gè)輸入端子；至少一個(gè)存儲(chǔ)器裝置，其具有多個(gè)輸出端子和多個(gè)輸入端子，所述至少一個(gè)存儲(chǔ) 器裝置包括存儲(chǔ)器單元的多個(gè)庫(kù)，其可操作以響應(yīng)于寫(xiě)入命令而存儲(chǔ)寫(xiě)入數(shù)據(jù)并響應(yīng)于讀 取命令而輸出讀取數(shù)據(jù)；至少一對(duì)內(nèi)部寫(xiě)入數(shù)據(jù)總線，其每一者將所述存儲(chǔ)器裝置的輸入端子耦合到所 述存儲(chǔ)器單元的庫(kù)中的每一者；至少一對(duì)內(nèi)部讀取數(shù)據(jù)總線，其每一者將所述存儲(chǔ)器裝置的輸出端子耦合到所 述存儲(chǔ)器單元的庫(kù)中的每一者，所述內(nèi)部讀取數(shù)據(jù)總線與所述內(nèi)部寫(xiě)入數(shù)據(jù)總線隔離；寫(xiě)入數(shù)據(jù)選擇電路，其耦合到所述內(nèi)部寫(xiě)入數(shù)據(jù)總線和所述庫(kù)中的每一者，所 述寫(xiě)入數(shù)據(jù)選擇電路可操作以選擇性地將所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的每一者耦合 到所述庫(kù)中的任一者；讀取數(shù)據(jù)選擇電路，其耦合到所述內(nèi)部讀取數(shù)據(jù)總線和所述庫(kù)中的每一者，所 述讀取數(shù)據(jù)選擇電路可操作以選擇性地將所述庫(kù)中的任一者耦合到所述內(nèi)部讀取 數(shù)據(jù)總線中的每一者；尋址電路，其可操作以選擇所述庫(kù)中的一者用于讀取或?qū)懭氪鎯?chǔ)器存取，并選 擇所述選定庫(kù)中的存儲(chǔ)器單元的行和列；以及命令解碼器，其可操作以接收并解碼存儲(chǔ)器命令并產(chǎn)生對(duì)應(yīng)于所述存儲(chǔ)器命令的控制信號(hào)，所述控制信號(hào)中的至少一些控制信號(hào)對(duì)寫(xiě)入數(shù)據(jù)選擇電路進(jìn)行控制， 以促使通過(guò)所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的任一者將寫(xiě)入數(shù)據(jù)從所述存儲(chǔ)器裝置的輸 入端子耦合到選定的庫(kù)，且所述控制信號(hào)中的至少一些控制信號(hào)控制所述讀取數(shù) 據(jù)選擇電路，以促使通過(guò)所述內(nèi)部讀取數(shù)據(jù)總線中的任一者將讀取數(shù)據(jù)從選定的 庫(kù)耦合到所述存儲(chǔ)器裝置的輸入端子；下游總線，其將所述存儲(chǔ)器控制器的輸出端子耦合到所述存儲(chǔ)器裝置的輸入端 子，所述下游總線與所述存儲(chǔ)器控制器的輸入端子和所述存儲(chǔ)器裝置的輸出端子隔 離；以及上游總線，其將所述存儲(chǔ)器裝置的輸出端子耦合到所述存儲(chǔ)器控制器的輸入端 子，所述上游總線與所述存儲(chǔ)器控制器的輸出端子和所述存儲(chǔ)器裝置的輸入端子隔 離。
24. 根據(jù)權(quán)利要求23所述的基于處理器的系統(tǒng)，其中所述存儲(chǔ)器裝置進(jìn)一步包括耦合 到所述存儲(chǔ)器裝置的輸入端子的寫(xiě)入緩沖器，所述寫(xiě)入緩沖器可操作以存儲(chǔ)來(lái)自至 少一個(gè)寫(xiě)入請(qǐng)求的寫(xiě)入數(shù)據(jù)，并將所述寫(xiě)入數(shù)據(jù)從所述寫(xiě)入緩沖器耦合到所述內(nèi)部 寫(xiě)入數(shù)據(jù)總線中的任一者以便存儲(chǔ)在所述庫(kù)中的一者中。
25. 根據(jù)權(quán)利要求24所述的基于處理器的系統(tǒng)，其中所述寫(xiě)入緩沖器可操作以通過(guò)所 述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的任一者將所述寫(xiě)入數(shù)據(jù)從所述寫(xiě)入緩沖器耦合到所述庫(kù) 中的一者，同時(shí)將讀取數(shù)據(jù)從所述庫(kù)中的另一者耦合到所述內(nèi)部讀取數(shù)據(jù)總線中的 一者。
26. 根據(jù)權(quán)利要求23所述的基于處理器的系統(tǒng)，其中所述由所述命令解碼器產(chǎn)生的控 制信號(hào)可操作以促使通過(guò)所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的任一者將寫(xiě)入數(shù)據(jù)從所述存儲(chǔ)器裝置的輸入端子耦合到選定的庫(kù)，同時(shí)促使通過(guò)所述內(nèi)部讀取數(shù)據(jù)總線中的任 一者將讀取數(shù)據(jù)從選定的庫(kù)耦合到所述存儲(chǔ)器裝置的輸入端子。
27. 根據(jù)權(quán)利要求23所述的基于處理器的系統(tǒng)，其中所述由所述命令解碼器產(chǎn)生的控 制信號(hào)可操作以促使將寫(xiě)入數(shù)據(jù)從所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的一者耦合到選定的庫(kù)，同時(shí)促使將寫(xiě)入數(shù)據(jù)從所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的另一者耦合到不同的選定的 庫(kù)。
28. 根據(jù)權(quán)利要求23所述的基于處理器的系統(tǒng)，其中所述由所述命令解碼器產(chǎn)生的控 制信號(hào)可操作以促使將讀取數(shù)據(jù)從選定的庫(kù)耦合到所述內(nèi)部讀取數(shù)據(jù)總線中的一者，同時(shí)促使將讀取數(shù)據(jù)從不同的選定的庫(kù)耦合到所述內(nèi)部讀取數(shù)據(jù)總線中的另一 者。
29. 根據(jù)權(quán)利要求23所述的基于處理器的系統(tǒng)，其中所述存儲(chǔ)器裝置進(jìn)一步包括耦合 到所述存儲(chǔ)器裝置的輸入端子的命令/地址寄存器，所述命令/地址寄存器可操作以 存儲(chǔ)通過(guò)所述下游總線耦合到所述存儲(chǔ)器裝置的存儲(chǔ)器命令以及行和列地址。
30. 根據(jù)權(quán)利要求23所述的基于處理器的系統(tǒng)，其中所述存儲(chǔ)器單元的庫(kù)包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器單元的庫(kù)。
31. 根據(jù)權(quán)利要求30所述的基于處理器的系統(tǒng)，其中所述存儲(chǔ)器控制器進(jìn)一步可操作 以輸出時(shí)鐘信號(hào)，且所述存儲(chǔ)器裝置包括同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器裝置并包含時(shí)鐘 輸入端子，所述存儲(chǔ)器系統(tǒng)進(jìn)一步包括時(shí)鐘信號(hào)線，所述時(shí)鐘信號(hào)線將所述時(shí)鐘信 號(hào)從所述存儲(chǔ)器控制器耦合到所述存儲(chǔ)器裝置的時(shí)鐘輸入。
32. 根據(jù)權(quán)利要求23所述的基于處理器的系統(tǒng)，其中所述寫(xiě)入數(shù)據(jù)選擇電路包括用于 所述庫(kù)中的每一者的寫(xiě)入多路復(fù)用器，所述寫(xiě)入多路復(fù)用器中的每一者具有耦合到 各自內(nèi)部寫(xiě)入數(shù)據(jù)總線的多個(gè)輸入和耦合到各自庫(kù)的一輸出。
33. 根據(jù)權(quán)利要求23所述的基于處理器的系統(tǒng)，其中所述讀取數(shù)據(jù)選擇電路包括用于 所述內(nèi)部讀取數(shù)據(jù)總線中的每一者的讀取多路復(fù)用器，所述讀取多路復(fù)用器中的每 一者具有耦合到各自庫(kù)的多個(gè)輸入和耦合到各自內(nèi)部讀取數(shù)據(jù)總線的一輸出。
34. —種往來(lái)于具有存儲(chǔ)器單元的多個(gè)庫(kù)的存儲(chǔ)器裝置耦合數(shù)據(jù)的方法，其包括-將寫(xiě)入數(shù)據(jù)通過(guò)多個(gè)寫(xiě)入數(shù)據(jù)總線端子耦合到所述存儲(chǔ)器裝置；以及 通過(guò)多個(gè)讀取數(shù)據(jù)總線端子從所述存儲(chǔ)器裝置耦合讀取數(shù)據(jù)；以及 在將所述寫(xiě)入數(shù)據(jù)從所述寫(xiě)入數(shù)據(jù)總線端子耦合到所述庫(kù)中的一者的同時(shí)將所 述讀取數(shù)據(jù)從所述庫(kù)中的另一者耦合到所述讀取數(shù)據(jù)總線端子。
35. 根據(jù)權(quán)利要求34所述的方法，其中所述在將所述寫(xiě)入數(shù)據(jù)從所述寫(xiě)入數(shù)據(jù)總線端 子耦合到所述庫(kù)中的一者的同時(shí)將所述讀取數(shù)據(jù)從所述庫(kù)中的另一者耦合到所述 讀取數(shù)據(jù)總線端子的動(dòng)作包括通過(guò)內(nèi)部寫(xiě)入數(shù)據(jù)總線將所述寫(xiě)入數(shù)據(jù)從所述寫(xiě)入 數(shù)據(jù)總線端子耦合到所述庫(kù)中的一者，以及通過(guò)內(nèi)部讀取數(shù)據(jù)總線將所述讀取數(shù)據(jù) 從所述庫(kù)中的另一者耦合到所述讀取數(shù)據(jù)總線端子。
36. 根據(jù)權(quán)利要求34所述的方法，其進(jìn)一步包括在將所述寫(xiě)入數(shù)據(jù)從所述寫(xiě)入數(shù)據(jù)總 線端子耦合到所述庫(kù)中的一者的同時(shí)將寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的另一者。
37. 根據(jù)權(quán)利要求36所述的方法，其中所述在將所述寫(xiě)入數(shù)據(jù)從所述寫(xiě)入數(shù)據(jù)總線端 子耦合到所述庫(kù)中的一者的同時(shí)將寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的另一者的動(dòng)作包括 通過(guò)第一內(nèi)部寫(xiě)入數(shù)據(jù)總線將所述寫(xiě)入數(shù)據(jù)從所述寫(xiě)入數(shù)據(jù)總線端子耦合到所述 庫(kù)中的一者，以及通過(guò)第二內(nèi)部寫(xiě)入數(shù)據(jù)總線將所述寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的另 一者。
38. 根據(jù)權(quán)利要求34所述的方法，其進(jìn)一步包括在將所述讀取數(shù)據(jù)從所述庫(kù)中的一者 耦合到所述讀取數(shù)據(jù)總線端子的同時(shí)從所述庫(kù)中的另一者耦合讀取數(shù)據(jù)。
39. 根據(jù)權(quán)利要求38所述的方法，其中所述在將所述讀取數(shù)據(jù)從所述庫(kù)中的一者耦合 到所述讀取數(shù)據(jù)總線端子的同時(shí)從所述庫(kù)中的另一者耦合讀取數(shù)據(jù)的動(dòng)作包括通 過(guò)第一內(nèi)部讀取數(shù)據(jù)總線將所述讀取數(shù)據(jù)從所述讀取數(shù)據(jù)總線端子耦合到所述庫(kù) 中的一者，以及通過(guò)第二內(nèi)部讀取數(shù)據(jù)總線將所述讀取數(shù)據(jù)從所述庫(kù)中的另一者耦 合到所述讀取數(shù)據(jù)總線端子。
40. 根據(jù)權(quán)利要求34所述的方法，其進(jìn)一步包括當(dāng)接收到所述寫(xiě)入數(shù)據(jù)時(shí)，將所述寫(xiě)入數(shù)據(jù)保留在所述存儲(chǔ)器裝置中以用于多個(gè) 寫(xiě)入請(qǐng)求，而不將所述寫(xiě)入數(shù)據(jù)耦合到所述存儲(chǔ)器單元的庫(kù)中的一者；以及在將用于所述寫(xiě)入請(qǐng)求中的一者的所述保留的寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的一者 的同時(shí)將用于所述寫(xiě)入請(qǐng)求中的另一者的所述保留的寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的 另一者。
41. 根據(jù)權(quán)利要求34所述的方法，其中所述存儲(chǔ)器裝置包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器裝置。
42. —種將寫(xiě)入數(shù)據(jù)耦合到具有存儲(chǔ)器單元的多個(gè)庫(kù)的存儲(chǔ)器裝置的方法，其包括-通過(guò)多個(gè)寫(xiě)入數(shù)據(jù)總線端子將寫(xiě)入數(shù)據(jù)耦合到所述存儲(chǔ)器裝置以用于多個(gè)各自 的寫(xiě)入請(qǐng)求；以及在將用于所述寫(xiě)入請(qǐng)求中的一者的所述寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的一者的同時(shí) 將用于所述寫(xiě)入請(qǐng)求中的另一者的所述寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的另一者。
43. 根據(jù)權(quán)利要求42所述的方法，其中所述在將寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的一者的同 時(shí)將所述寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的另一者的動(dòng)作包括通過(guò)第一內(nèi)部寫(xiě)入數(shù)據(jù)總 線將所述寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的一者，以及通過(guò)第二內(nèi)部寫(xiě)入數(shù)據(jù)總線將所述 寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的另一者。
44. 根據(jù)權(quán)利要求43所述的方法，其進(jìn)一步包括在將所述寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的 一者或另一者的同時(shí)從所述庫(kù)中的另一者耦合讀取數(shù)據(jù)。
45. 根據(jù)權(quán)利要求44所述的方法，其中所述在將所述寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的一者 或另一者的同時(shí)從所述庫(kù)中的另一者耦合讀取數(shù)據(jù)的動(dòng)作包括通過(guò)與所述第一和 第二內(nèi)部寫(xiě)入數(shù)據(jù)總線隔離的內(nèi)部讀取數(shù)據(jù)總線從所述庫(kù)中的另一者耦合所述讀 取數(shù)據(jù)。
46. 根據(jù)權(quán)利要求42所述的方法，其進(jìn)一步包括在將所述寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的 一者或另一者的同時(shí)從所述庫(kù)中的另一者耦合讀取數(shù)據(jù)。
47. 根據(jù)權(quán)利要求42所述的方法，其中所述在將用于所述寫(xiě)入請(qǐng)求中的一者的所述寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的一者的同時(shí)將用于所述寫(xiě)入請(qǐng)求中的另一者的所述寫(xiě)入 數(shù)據(jù)耦合到所述庫(kù)中的另一者的動(dòng)作包括當(dāng)接收到所述寫(xiě)入數(shù)據(jù)時(shí)，將用于所述寫(xiě)入請(qǐng)求中的所述一者的所述寫(xiě)入數(shù)據(jù)和 用于所述寫(xiě)入請(qǐng)求中的所述另一者的所述寫(xiě)入數(shù)據(jù)保留在所述存儲(chǔ)器裝置中，而不 將所述寫(xiě)入數(shù)據(jù)耦合到所述存儲(chǔ)器單元的庫(kù)；以及在將用于所述寫(xiě)入請(qǐng)求中的所述一者的所述保留的寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的 一者的同時(shí)將用于所述寫(xiě)入請(qǐng)求中的所述另一者的所述保留的寫(xiě)入數(shù)據(jù)耦合到所 述庫(kù)中的另一者。
48. 根據(jù)權(quán)利要求42所述的方法，其中所述存儲(chǔ)器裝置包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器裝置。
49. 一種從具有存儲(chǔ)器單元的多個(gè)庫(kù)的存儲(chǔ)器裝置耦合讀取數(shù)據(jù)的方法，其包括響應(yīng)于多個(gè)讀取請(qǐng)求中的一者從所述庫(kù)中的一者耦合所述讀取數(shù)據(jù)，同時(shí)響應(yīng)于 所述多個(gè)讀取請(qǐng)求中的另一者從所述庫(kù)中的另一者耦合所述讀取數(shù)據(jù)；以及響應(yīng)于所述多個(gè)各自的讀取請(qǐng)求通過(guò)多個(gè)讀取數(shù)據(jù)總線端子從所述存儲(chǔ)器裝置 耦合所述讀取數(shù)據(jù)。
50. 根據(jù)權(quán)利要求49所述的方法，其中所述在從所述庫(kù)中的一者耦合讀取數(shù)據(jù)的同時(shí) 從所述庫(kù)中的另一者耦合所述讀取數(shù)據(jù)的動(dòng)作包括通過(guò)第一內(nèi)部讀取數(shù)據(jù)總線從 所述庫(kù)中的一者耦合所述讀取數(shù)據(jù)，以及通過(guò)第二內(nèi)部讀取數(shù)據(jù)總線從所述庫(kù)中的 另一者耦合所述讀取數(shù)據(jù)。
51. 根據(jù)權(quán)利要求50所述的方法，其進(jìn)一步包括在從所述庫(kù)中的一者或另一者耦合所 述讀取數(shù)據(jù)的同時(shí)將寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的另一者。
52. 根據(jù)權(quán)利要求51所述的方法，其中所述在從所述庫(kù)的一者或另一者耦合所述讀取 數(shù)據(jù)的同時(shí)將寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的另一者的動(dòng)作包括通過(guò)與所述第一和第 二內(nèi)部讀取數(shù)據(jù)總線隔離的內(nèi)部寫(xiě)入數(shù)據(jù)總線將所述寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的 另一者。
53. 根據(jù)權(quán)利要求49所述的方法，其進(jìn)一步包括在從所述庫(kù)中的一者或另一者耦合所 述讀取數(shù)據(jù)的同時(shí)將寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的另 一者。
54. 根據(jù)權(quán)利要求49所述的方法，其中所述存儲(chǔ)器裝置包括動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器裝置。
全文摘要
一種存儲(chǔ)器裝置和方法通過(guò)單向下游總線接收寫(xiě)入數(shù)據(jù)，并通過(guò)單向上游總線輸出讀取數(shù)據(jù)。所述下游總線耦合到一對(duì)內(nèi)部寫(xiě)入數(shù)據(jù)總線，且所述上游總線耦合到一對(duì)內(nèi)部讀取數(shù)據(jù)總線。第一組多路復(fù)用器選擇性地將所述內(nèi)部寫(xiě)入數(shù)據(jù)總線中的每一者耦合到存儲(chǔ)器單元的多個(gè)庫(kù)中的任一者。類似地，第二組多路復(fù)用器選擇性地將存儲(chǔ)器單元的多個(gè)庫(kù)中的每一者耦合到所述內(nèi)部讀取數(shù)據(jù)總線中的任一者?？稍趶乃鰩?kù)中的一者耦合讀取數(shù)據(jù)的同時(shí)將寫(xiě)入數(shù)據(jù)耦合到所述庫(kù)中的另一者。并且，寫(xiě)入數(shù)據(jù)可同時(shí)從各自的寫(xiě)入數(shù)據(jù)總線耦合到兩個(gè)不同的庫(kù)，且讀取數(shù)據(jù)可同時(shí)從兩個(gè)不同的庫(kù)耦合到各自的讀取數(shù)據(jù)總線。
文檔編號(hào)G11C8/00GK101310339SQ200680005766
公開(kāi)日2008年11月19日 申請(qǐng)日期2006年1月11日 優(yōu)先權(quán)日2005年2月23日
發(fā)明者約瑟夫·M·杰德羅 申請(qǐng)人:美光科技公司