專利名稱：用于寄存器文件的快速讀取端口的制作方法
技術領域：
本發(fā)明涉及存儲器系統(tǒng)和讀取操作。更具體地說，本發(fā)明是具有整體預充電能力的 單端讀取端口和讀出放大器。
背景技術：
在存儲器設計中通常應用由六個晶體管構成的靜態(tài)存儲器單元來滿足針對短存取循 環(huán)時間、高頻數(shù)據(jù)速率、低功率消耗和對極端環(huán)境條件的極好免疫性的要求。
參看圖1A,在現(xiàn)有技術靜態(tài)存儲器單元圖101中，六晶體管(6-T)單元鎖存由一 對交叉耦合的反相器形成的存儲器單元鎖存環(huán)路中的數(shù)字數(shù)據(jù)。第一互補反相器是由第 一 PMOS晶體管115和第一 NMOS晶體管125構成的。第二互補反相器是由第二 PMOS 晶體管120和第二NMOS晶體管130構成的。 一對存取裝置用于使存儲器單元鎖存環(huán)路 與位線BL及互補位線^Z連接和斷開。所述存取裝置是連接到第一互補反相器的輸入的 第三NMOS晶體管105和連接到第二互補反相器的輸入的第四NMOS晶體管110。存取 裝置由字線WL上的選擇信號啟用。
參看圖1B，在現(xiàn)有技術雙端口存儲器單元圖102中，存儲器單元鎖存環(huán)路表示為交 叉耦合的反相器140、 145，且具有形成兩個存取端口的兩對存取裝置。利用存儲器陣列 改進了對由雙存儲器端口提供的兩個不同存儲器位置的同時存取。由從存儲器單元鎖存 環(huán)路連接到第一位線BL1和第一互補位線^Zi的第一對NMOS晶體管110、 105形成第 一存取端口。第一字線WL1啟用所述第一對存取裝置。從存儲器單元鎖存環(huán)路連接到第 二位線BL2和第二互補位線^的第二對NMOS晶體管165、 160形成第二存取端口。 第二字線WL2啟用所述第二對存取裝置。
參看圖1C，在現(xiàn)有技術存儲器系統(tǒng)圖103中，行解碼器180選擇連接到存儲器單元 陣列170內的存儲器單元的字線。列解碼器185選擇存儲器單元的位線。讀出與寫入放 大器190連接到位線以用于在選定一對位線之后讀取和寫入存儲器單元?？刂茐K175連 接到行解碼器180、列解碼器185和讀出與寫入放大器190，以提供用于讀取和寫入操作 的地址和控制信號。
頒予Sheffield等人的題為"Static Memory with Low Power Write Port"的第6,005,794號美國專利描述靜態(tài)存儲器單元的寫入端口電路，其包含在鎖存器的第一輸出與接地之 間的第一條件傳導路徑，所述路徑當且僅當字線輸入和寫入數(shù)據(jù)真位線輸入均接收有效 信號時有效。所述寫入端口電路包含在鎖存器的第二輸出與接地之間的第二條件傳導路 徑，所述路徑當且僅當字線和寫入數(shù)據(jù)補碼位線均接收有效信號時有效。所述第一和第 二條件傳導路徑可由兩個晶體管的源極-漏極路徑的串聯(lián)連接形成。在每一條件傳導路徑 中，第一晶體管的柵極接收相應的列信號，且第二晶體管的柵極連接到字線。在單一存 儲器單元或多個鄰接的相鄰列中的存儲器單元的位線晶體管之間可共享字線晶體管。存 儲器單元可包含多個寫入端口，其中寫入端口電路用于每一端口實例。盡管794專利使 用下拉堆疊和上拉堆疊兩者來驅動讀取位線，但在每個單元中重復的每一上拉堆疊中需 要兩個PMOS晶體管。上拉堆疊重復增加了總體存儲器陣列大小和復雜性。
參看圖2，在現(xiàn)有技術反相器傳遞特征圖200中，傳遞曲線210在Vin軸(橫坐標)和V。ut軸(縱坐標)的截距為約VDD/2的點處渡越等勢線205。所述等勢線是通過使輸入電壓等于輸出電壓(V。ut = Vin)而界定的點的軌跡。因此，所述等勢線是從原點開始的成 45度角的線。反相器的傳遞特征是一般的，其具有對應于高電平輸出電壓V咖的低電平 輸入電壓Vin，且反之亦然。在反相器的CMOS晶體管實施方案的情況下，上拉裝置和下拉裝置的P比率經(jīng)匹配以實現(xiàn)等勢線在約^處的傳遞曲線交叉。
更具體地說，上拉和下拉裝置在操作點Vin =VDD/1處在其各自的飽和區(qū)中操作。為了使等勢線的傳遞曲線渡越在約VDD/2處發(fā)生，盡可能接近地遵循以下設計考慮p型上拉裝置的飽和電流為Idsp=-βp/2(Vin-VDD-Vm)2 n型下拉裝置的飽和電流為Idsn=-βn/2(Vin-VDD-Vm)2 ，且由于上拉與下拉裝置串聯(lián)連接，那么IdsP=-Idsn。求解Vin:
<formula>complex formula see original document page 5</formula>并設定βn=βP且Vtn= - Vtp ，則結果為Vin=VDD/2.

發(fā)明內容
存儲器系統(tǒng)中的單獨讀取和寫入端口允許在讀取和寫入操作中同時存取存儲器單元 陣列。耦合到存儲器單元陣列的中央處理單元的單一循環(huán)操作依賴于并入有同時讀取和寫入操作的存儲器存取能力。耦合到存儲器單元鎖存環(huán)路的一對下拉晶體管堆疊允許所 述對中的選定單一下拉堆疊將存儲器單元鎖存環(huán)路觸發(fā)到所需的數(shù)據(jù)內容而不需要任何 預充電方案。連接到存儲器單元鎖存環(huán)路的額外單一下拉晶體管堆疊提供具有低輸入負 載和在讀取操作中打亂存儲器單元數(shù)據(jù)內容的最小可能性的讀取端口。讀出放大器提供 由前端反相級內的反饋裝置產(chǎn)生的中間電源電平預充電能力。與第二反相級級聯(lián)的前端 反相級提供快速讀取響應。本發(fā)明的存儲器單元可用于寄存器文件、專用SRAM或一般 SRAM。


圖1A是現(xiàn)有技術六晶體管靜態(tài)存儲器單元的示意圖。
圖1B是具有雙端口存取的現(xiàn)有技術六晶體管靜態(tài)存儲器單元的示意圖。
圖1C是具有由例如圖1A的六晶體管靜態(tài)存儲器單元的單元組成的存儲器單元陣列 的現(xiàn)有技術存儲器系統(tǒng)的圖。
圖2是現(xiàn)有技術CMOS反相器的傳遞曲線的圖。
圖3A是本發(fā)明的靜態(tài)存儲器單元的示范性示意圖。
圖3B是本發(fā)明的具有雙端口讀取存取的靜態(tài)存儲器單元的示范性示意圖。
圖4A是本發(fā)明的讀出放大器的示意性方框圖。
圖4B是針對圖4A的讀出放大器在圖3A的靜態(tài)存儲器單元的讀取操作中檢測到一
作為數(shù)據(jù)內容的等效電路電流流動圖。
圖4C是針對圖4A的讀出放大器在圖3A的靜態(tài)存儲器單元的讀取操作中檢測到零
作為數(shù)據(jù)內容的等效電路電流流動圖。
圖5是在圖4A的讀出放大器的第一級中反饋行為的概念圖。
圖6是對應于圖4A的讀出放大器中反相器序列的放大特征圖。
圖7是并入有存儲器陣列、多路復用器和讀出放大器的本發(fā)明的示范性系統(tǒng)方框圖。
圖8是圖4A的讀出放大器的讀取位線預充電和讀取循環(huán)的邏輯時序圖。
具體實施例方式
參看圖3A，在靜態(tài)存儲器單元301的示范性示意圖中，第一 CMOS反相器305與 第二 CMOS反相器310交叉耦合。所述第一和第二 CMOS反相器305、310形成靜態(tài)RAM 單元的存儲器單元鎖存環(huán)路333。由第一和第二 CMOS反相器305、 310的輸出分別形成
存儲器單元鎖存環(huán)路的第一輸出Q和存儲器單元鎖存環(huán)路的第二輸出5。存儲器單元鎖 存環(huán)路的第一輸出Q連接到第一雙晶體管堆疊315的輸出漏極。存儲器單元鎖存環(huán)路的
第二輸出5連接到第二雙晶體管堆疊320的輸出漏極。存儲器單元鎖存環(huán)路的第二輸出5 還連接到第三雙晶體管堆疊345的數(shù)據(jù)輸入。所述第一、第二和第三雙晶體管堆疊315、 320、 345展示為(例如)NMOS晶體管的串聯(lián)連接，其中共用源極-漏極擴散與傳導溝道 串聯(lián)。
字線WL連接到第一和第二雙晶體管堆疊315、 320中每一者的控制輸入。第一和第 二雙晶體管堆疊315、 320連接到一對位線。第一位線BL連接到第二雙晶體管堆疊320的數(shù)據(jù)輸入。第二位線^Z連接到第一雙晶體管堆疊315的數(shù)據(jù)輸入。讀取位線RBL連 接到第三雙晶體管堆疊345的輸出漏極以形成讀取端口 。讀取字線RWL連接到第三雙晶 體管堆疊345的第一控制輸入。
在另一實施例(未圖示)中，由第三雙晶體管堆疊345形成的讀取端口可與并入有 如圖1A所示的標準寫入端口的單元陣列一起使用。如先前描述，第三雙晶體管堆疊345 連接到5和讀取字線RWL，并驅動讀取位線RBL。
參看圖3B，在雙端口靜態(tài)存儲器單元302的示范性示意圖中，存儲器單元鎖存環(huán)路 的第二輸出^還連接到第三和第四雙晶體管堆疊345、 355的數(shù)據(jù)輸入。所述第三和第四 雙晶體管堆疊345、 355展示為(例如)NMOS晶體管的串聯(lián)連接，其中共用源極-漏極擴散與傳導溝道串聯(lián)。
第一讀取位線RBL1連接到第三雙晶體管堆疊345的輸出漏極以形成第一讀取端口。 第二讀取位線RBL2連接到第四雙晶體管堆疊355的輸出漏極以形成第二讀取端口 。第 一讀取字線RWL1連接到第三雙晶體管堆疊345的控制輸入。第二讀取字線RWL2連接 到第四雙晶體管堆疊355的控制輸入。
參看圖4A,讀取位線多路復用器405的輸出連接到示范性讀出放大器440。讀出放 大器440的輸入連接到上拉裝置410的輸出漏極和第一反相器420的輸入。上拉裝置410連接到VDD電平且在控制輸入處經(jīng)偏壓以連續(xù)處于上拉狀態(tài)。上拉裝置410可(例如)由具有連接到VDD的源節(jié)點、連接到讀出放大器440的輸入的漏極和連接到接地的控制 輸入的PMOS晶體管構成。第一反相器420的輸出連接到第二反相器430的輸入和反饋 裝置415的輸入。反饋裝置415的輸出連接到第一反相器420的輸入。由于電流傳導通 過反饋裝置415和第一反相器420的輸入的對稱性質的緣故，讀出放大器440的第一級 是互阻抗放大器。均衡信號連接到反饋裝置415的控制輸入EQ。第二反相器430的輸出 連接到數(shù)據(jù)輸出DOUT。在示范性實施例中，降低均衡信號以關閉反饋裝置的控制輸入 EQ，以便減少功率消耗。然而，在另一實施例中，可改為(例如)將EQ連續(xù)地連到VDD
以獲得較快的存取時間。在反饋裝置415啟用的同時，讀出放大器440將仍進行讀出。 可通過模擬布局技術來近似地匹配第一反相器420和第二反相器430的傳遞特征以減小 偏移。用以減小偏移的模擬布局技術是所屬領域的技術人員眾所周知的。
多條讀取位線(RBL1、 RBL2、 RBL3、…、RLBn)連接到讀取位線多路復用器405 的各個位線輸入。讀取位線多路復用器405的讀取地址輸入RA接收連接到待讀取的存儲器單元的讀取位線(RBL1、 RBL2、 RBL3.....RLBn)中一者的地址。讀取啟用輸入RD接收讀取啟用信號以控制讀取操作。由連接到(例如)最高階位線RBLn的讀取位線 負載電容器455表示示范性總讀取位線負載電容。
圖4A的本發(fā)明示范性實施例還包含具有固有預充電能力的示范性讀出放大器440。 讀出放大器440并入有跨越第一反相器420的反饋裝置415，其致使讀出放大器440的輸入尋求約在VDD與接地之間的中點處的靜止電壓電平(即，<formula>complex formula see original document page 8</formula> )。讀出放大器440是雙級非反相緩沖器。兩個反相緩沖級420、 430的級聯(lián)產(chǎn)生高增益和短讀取存取時間。 短讀取存取時間允許在單個時鐘循環(huán)系統(tǒng)中對同一存儲器單元陣列進行同時寫入。
參看圖4B，選定單元460的數(shù)據(jù)內容是一 ("l")。連接到讀取位線RBL的下拉堆 疊345 (圖3A)接收來自存儲器單元鎖存環(huán)路333的5輸出的低邏輯電平信號。由下拉 堆疊345形成的讀取端口斷開，且因此不滲漏任何電流穿過等效下拉電流源465 (即， 零電流或1=0)。上拉裝置410 (圖4A)提供由等效上拉裝置電流源411表示的值為I的 恒定源電流。來自等效上拉裝置電流源411的電流I流入讀出放大器440輸入。在由持 續(xù)連接到(例如)高電壓電平供應的輸入控制柵極啟用反饋裝置415的情況下，電流I 流入反饋裝置415并流入第一反相器420的輸出。第一等效電流源480指示穿過第一反 相器420的輸出的電流I流動到接地。為了提供對理解的幫助，假定的(即，實際上不 是讀出放大器440電路的一部分)電壓電位測量裝置499監(jiān)視第一反相器420的輸出， 并指示輸出電位處于第一反相器420的輸入電位以下(即，V。ut<Vin)。第一反相器420 處從輸出到輸入的電位差是由于上拉裝置411的等效電流源產(chǎn)生穿過(電阻性)反饋裝 置415的電流并導致反相器420上從輸入到輸出的電壓降(Vm - V。ut為正)的緣故。從 第一反相器420輸出的相對較低電壓饋入第二反相器430，并在DOUT節(jié)點處產(chǎn)生指示 選定單元460的數(shù)據(jù)內容為一的高電平輸出。
參看圖4C，選定單元460的數(shù)據(jù)內容是零("0")。連接到讀取位線RBL的下拉堆 疊345 (圖3A)接收來自存儲器單元鎖存環(huán)路333的5輸出的高邏輯電平信號。由雙晶 體管堆疊345形成的讀取端口接通且引導由等效下拉電流源465表示的電流21。上拉裝置410 (圖4A)提供由等效上拉裝置電流源411表示的值為I的恒定源電流。來自等效 上拉裝置電流源411的電流I流入選定單元460的讀取端口下拉堆疊345的輸出。在由 持續(xù)連接到(例如)高電壓電平供應的輸入控制柵極啟用反饋裝置415的情況下，電流 I流出第一反相器420的輸出并流入反饋裝置415。第二等效電流源485指示電流I在高 電平電源電壓節(jié)點處進入第一反相器420。為了提供對理解的幫助，假定的(即，實際 上不是讀出放大器440電路的一部分)電壓電位測量裝置499監(jiān)視第一反相器420的輸 出，并指示第一反相器420的輸出電位處于輸入電位以上。第一反相器420的升高輸出 電位是由于源自輸出處的電流產(chǎn)生穿過(電阻性)反饋裝置415的電流并導致反相器420 上從輸出到輸入的電壓降(Vin - V。ut為負)的緣故。從第一反相器420輸出的相對較高 電壓饋入第二反相器430并在DOUT節(jié)點處產(chǎn)生指示選定單元460的零數(shù)據(jù)內容的低電 平輸出。因此，讀出放大器440是讀出在讀出放大器440的輸入處的電流流動方向的互 阻抗放大器。
參看圖5，在圖4A的讀出放大器440的第一級中的反饋行為的概念反饋圖500中， 第一反相器傳遞特征505與第二反相器傳遞特征515級聯(lián)。在讀出放大器440的第一級 中，第一反相器420的輸出連接到反饋裝置415。反饋裝置415的輸出連接到第一反相 器420的輸入。由反相器傳遞特征的兩個實例505、 515的級聯(lián)形成反饋特征的圖形描繪。
在第一反相器傳遞特征505中， 一般反相器傳遞曲線510在約^處與等勢線交叉。
第二反相器傳遞特征515是第一反相器傳遞特征515的同一一般反相器傳遞曲線510順 時針旋轉90。并垂直翻轉。第一反相器420 (圖4A)的輸出信號在穿過反饋裝置415之 后變?yōu)榈谝环聪嗥?20的輸入信號。在圖形上觀看到，第一反相器傳遞特征505的V。ut 軸與第二反相器傳遞特征515的輸入軸對準，所述輸入軸為清楚起見被標記為VinFB，其 中向上描繪增加的電位。
由于上拉裝置410引起的讀出放大器440的輸入電壓改變被標記為AVpu。第一級的 輸入電壓改變被標記為AV。ut且由于第一級的反相性質而沿著V。ut軸向下變動。來自反饋 裝置415的對第一反相器420的相應新輸入為AVinFB，其同樣向下變動。由于第一級的
增益的緣故，AVi。FB的量值比AVpu的量值大得多。第二反相器傳遞特征515中AVinFB 的向下變動的電位與AVpu的向上(如圖示的軸)變動相反，且具有較大量值。因此，AVinFB
去除了在讀出放大器440輸入處由上拉裝置410引起的電位的增大的趨勢。第一級中的 增益量也是讀出放大器440的預充電能力的強度的指示器。
參看圖6，在對應于圖4A的讀出放大器440的放大特征圖600中，第一反相器傳遞特征605與第二反相器傳遞特征615級聯(lián)。第一反相器傳遞曲線510 (與圖5重復)在 接近^處與等勢線交叉。沿著第一反相器傳遞特征605的橫坐標的讀取位線信號范圍AVR禮對應于較大第一反相器信號輸出AV。utl。第二反相器傳遞曲線620在接近^L處與等勢線交叉。通過注意在第一和第二反相器420、 430的制作中所使用的物理布局設計規(guī) 則來匹配第一反相器傳遞曲線510和第二反相器傳遞曲線620。
第一反相器信號輸出AV。uu是第二反相器輸入信號AVin2和第二反相器傳遞特征615 的縱坐標。第二反相器430的放大特征經(jīng)指示為沿著第二反相器傳遞特征615的橫坐標的讀出放大器信號輸出AVD0UT。讀取位線信號范圍AVRBL的相對較小量值可產(chǎn)生在讀出 放大器信號輸出AVoouT中在電位上跨越近似邊界到邊界范圍的變化。
參看圖7，在示范性存儲器系統(tǒng)方框圖700中，存儲器單元陣列770通過讀取位線 多路復用器405連接到讀出放大器440。在讀取地址輸入RA處將讀取地址提供到讀取位 線多路復用器405。所提供的讀取地址由讀取位線多路復用器405使用以選擇讀取位線 (RBL1、 ...、 RBLn)中的單一一者。當讀取位線多路復用器405接收到讀取啟用信號 RD—EN時，將選擇讀取位線(RBL1、 ...、 RBLn)中的單一一者且將電路徑提供到讀取 位線多路復用器405的輸出。讀取位線多路復用器405的輸出連接到讀出放大器440(圖 4A)的輸入。控制器775連接到存儲器單元陣列770以提供用于字線和讀取字線選擇的 控制信號。
參看圖8,在圖7的存儲器系統(tǒng)的示范性邏輯時序圖中，恰好在時鐘信號CLK的上 升轉變之后接收讀取地址VRA。在讀出放大器440 (圖4A)的控制信號輸入EQ處施加 均衡預充電啟用信號EQ—EN作為典型讀取循環(huán)的標準分量。預充電啟用信號EQ一EN啟 動讀出放大器440內電耦合第一反相器420的輸入和輸出的反饋裝置415。讀出放大器 輸入電壓VsAjn通過上拉裝置410被保持在高電壓電平，直到反饋裝置415被啟動為止。
在反饋裝置415被啟動的情況下，讀出放大器輸入電壓VSA—in從高電壓電平轉變?yōu)榻朴陔娫措妷弘娖脚c接地之間中間的預充電電壓電位。由于穿過反饋裝置415的傳導路徑 的緣故，在第一反相器420嘗試維持VouT二V^的反相器操作條件時(如先前所述)，發(fā) 生預充電轉變。
施加到讀取位線多路復用器405(圖4A)的讀取啟用輸入RD的讀取啟用信號RD—EN 在選定的讀取位線(RBL1、 RBL2、 ...、 RBLn)與讀出放大器440之間提供傳導路徑。 通過施加讀取啟用信號RD—EN,讀取位線電壓VRBL將轉變?yōu)樵谧x出放大器440的輸入處產(chǎn)生的預充電電壓電平。因此，讀取位線電壓VRBL也呈現(xiàn)近似于電源電壓電平與接地之間中間的電壓電位。在達到預充電電壓電平時，讀出放大器440準備讀取沿著與選定 讀取位線(RBL1、RBL2、 ...、 RBLn)相關聯(lián)的存儲器單元列的存儲器單元。反饋裝置 啟用讀出放大器440第一級讀出電路以同樣對選定讀取位線進行預充電。用施加到讀取 字線RWL (圖3A)的選擇信號存取用于一個或一個以上存儲器單元的讀取端口。當將 讀取地址施加于讀取位線多路復用器405的讀取地址輸入RA時，選擇讀取位線(RBL1.....RBLn)中的單一一者。通過將讀取字線選擇信號RWL—SEL施加到讀取字線RWL和施加到讀取位線多路復用器405的讀取地址VKA來啟用從存儲器單元到讀出放 大器440的單一讀取路徑。讀出放大器440將讀取位線(RBL1、 ...、 RBLn)中的選定一者預充電到接近VDD/2的電平。僅對選定的讀取位線(RBL1、 ...、 RBLn)進行預充電，進而消除未選定的讀取位線(RBL1.....RBLn)上的浪費電荷并減少功率消耗。
控制器775 (圖7)使用讀取地址VRA來確定讀取字線RWL (圖3A)的選擇。讀取 字線選擇信號RWL—SEL由控制器775產(chǎn)生并施加于存儲器單元陣列770。讀取字線選擇 信號RWL—SEL施加到選定的讀取字線RWL且輸入到雙晶體管堆疊345讀取端口 。選定 存儲器單元的讀取端口輸出連接到讀取位線RBL。如果在選定單元中存儲零，那么讀取 端口將讀取位線RBL拉為低，從而產(chǎn)生低電平讀取位線信號VRBL，或者當選定單元的內 容為一時，讀取端口將維持相對于讀取位線RBL的打開或電三態(tài)條件。當選定單元的數(shù) 據(jù)內容為一時，由于上拉裝置410的緣故而產(chǎn)生高電平讀取位線信號VRBL。
讀出放大器440與讀取位線RBL之間穿過讀取位線多路復用器405 (圖4A)的傳導路徑意味著讀出放大器輸入電壓VsA一in將跟隨讀取位線信號VRBL。第一反相器420和第二反相器430串聯(lián)連接在讀出放大器440內并產(chǎn)生跟隨讀出放大器輸入電壓VsAjn的數(shù) 據(jù)諭出信號Vdout。在通過第一和第二反相器420、 430的傳播延遲之后，在數(shù)據(jù)輸出節(jié) 點DOUT處產(chǎn)生數(shù)據(jù)輸出信號VDOUT。
本發(fā)明具有所屬領域的技術人員將認識到的優(yōu)于現(xiàn)有技術的許多額外優(yōu)點。在本發(fā)明中，由下拉晶體管堆疊形成的讀取端口連接到具有較小單一裝置輸入負載的存儲器單 元鎖存環(huán)路。與現(xiàn)有技術相比，讀取端口電連接是連續(xù)的，且因此不會由于電開關而中 斷存儲器單元的數(shù)據(jù)內容。本發(fā)明的連續(xù)連接特征與現(xiàn)有技術的傳輸柵極配置中的場效 應晶體管形成的存取裝置形成對比。在現(xiàn)有技術中，傳輸柵極型連接導致在開關期間耦 合到存儲器單元的電容的重大改變。因此，由傳輸柵極存取裝置連接的位線上的電壓電 位的管理在現(xiàn)有技術中對于避免打亂單元的數(shù)據(jù)內容是關鍵的。嚴格的預充電方案由現(xiàn)有技術中位線電壓管理要求引起。本發(fā)明的讀取端口避免了這種關鍵性。
另外，本發(fā)明的作為單一裝置連接的讀取端口電連接被稱為單端讀取端口?，F(xiàn)有技 術的對比方案并入有差分讀取端口，其要求兩個裝置與存儲器單元鎖存環(huán)路、第二讀取 位線以及下拉和上拉晶體管堆疊電連接。與用本發(fā)明的單端讀取端口構造的存儲器單元 陣列相比，常規(guī)的差分讀取端口要求多得多的面積用于存儲器單元陣列。
本發(fā)明的存儲器單元讀取方案將每次僅選擇和預充電單個讀取位線。與批量預充電 讀取位線的現(xiàn)有技術方法相比，單一位線預充電顯著減少了讀取操作的每個循環(huán)所消耗 的功率量。本發(fā)明還將選定的單一讀取位線預充電為約電壓電源電平與接地之間的中間
值的電壓電位。為^的近似預充電電壓電平減少了完成讀取操作的預充電階段所需的 2
時間和功率量。節(jié)省的時間和功率量與要求預充電到完全或接近完全的電源電壓電平的 現(xiàn)有技術方案形成對比。對于要求預充電到用于差分讀取位線和用于所有讀取位線對的 完全電源電壓電平的常規(guī)方案來說，所述對比甚至更大。
本發(fā)明的讀出放大器和預充電電路通過僅將單個讀取位線預充電為^電平而使讀
取操作中的功率耗費減到最少。用于實現(xiàn)預充電電平的電壓反饋構件是簡練的；其既不 需要額外的自定時電路、額外的專用控制電路，也不需要控制信號路徑選擇。本發(fā)明的 讀取端口利用在讀取期間具有存儲器單元鎖存環(huán)路的低負載的單端電路。與基于傳輸柵 極連接性的常規(guī)讀取電路相比，單端方法節(jié)省了面積且較不可能在讀取操作期間干擾所 存儲的數(shù)據(jù)電平。
盡管己大體上按照特定實施例描述了本發(fā)明，但所屬領域的技術人員將認識到也可 用替代方法實現(xiàn)某些電路元件。舉例來說，盡管緩沖器構件展示為CMOS反相器，但緩 沖器構件也可實施為運算放大器。盡管已將反饋構件描繪為柵極連到高電平控制電壓的 NMOSFET，但所屬領域的技術人員將容易理解，控制柵極連到低電平控制電壓的PMOS FET或結型場效應晶體管也將實現(xiàn)相同的結果。盡管已將上拉構件表示為柵極連接到接 地電位的PMOS FET，但所屬領域的技術人員將容易設想出由電阻器制作以達到類似結 果的上拉構件。盡管已將寫入構件描繪為NMOS傳輸柵極，但所屬領域的技術人員將容 易想到提供等效能力的PMOS傳輸柵極。
權利要求
1.一種在存儲器系統(tǒng)中的存儲器單元，其包括第一和第二反相器，所述第一和第二反相器經(jīng)交叉耦合以形成存儲器單元鎖存環(huán)路，所述存儲器單元鎖存環(huán)路具有真輸出和互補輸出；第一寫入端口，所述第一寫入端口經(jīng)配置以耦合到所述存儲器單元鎖存環(huán)路的所述真輸出，所述第一寫入端口耦合到第一位線和字線；第二寫入端口，所述第二寫入端口經(jīng)配置以耦合到所述存儲器單元鎖存環(huán)路的所述互補輸出，所述第二寫入端口耦合到第二位線和所述字線；以及第一讀取端口，所述第一讀取端口經(jīng)配置以耦合到單一讀取位線，所述第一讀取端口耦合到所述存儲器單元鎖存環(huán)路的所述互補輸出和第一讀取字線，所述第一讀取端口為雙晶體管堆疊。
2. 根據(jù)權利要求1所述的存儲器單元，其中第二讀取端口經(jīng)配置以耦合到第二單一讀取位線，所述第二讀取端口耦合到所述存儲器單元鎖存環(huán)路的所述互補輸出和第二讀取字線。
3. 根據(jù)權利要求2所述的存儲器單元，其中所述第二讀取端口為雙晶體管堆疊，所述雙晶體管堆疊具有耦合到第二讀取字線的第一輸入、耦合到所述存儲器單元鎖存環(huán)路的所述互補輸出的第二輸入和經(jīng)配置以耦合到所述第二單一讀取位線的輸出。
4. 根據(jù)權利要求1所述的存儲器單元，其中耦合到所述互補輸出的所述第一讀取端口具有專用的單一裝置作為耦合到所述存儲器單元鎖存環(huán)路的第二輸入，所述第二輸入具有恒定的輸入負載。
5. 根據(jù)權利要求1所述的存儲器單元，其中所述寫入端口中的每一者是具有在所述真輸出或所述互補輸出處耦合到所述存儲器單元鎖存環(huán)路的擴散輸出的晶體管堆疊。
6. —種在存儲器系統(tǒng)中的讀出放大器，其包括第一反相器，所述第一反相器經(jīng)配置以讀出由所述讀出放大器接收的信號并在位線上產(chǎn)生預充電電壓，所述位線經(jīng)配置以耦合到所述讀出放大器；反饋裝置，所述反饋裝置耦合在所述第一反相器的輸入與所述第一反相器的輸出之間，所述反饋裝置經(jīng)配置以將所述預充電電壓傳送到所述第一反相器的輸入；上拉裝置，所述上拉裝置耦合在所述第一反相器的輸入與電源電平電壓源的輸出之間；以及第二反相器，所述第二反相器耦合到所述第一反相器的所述輸出且經(jīng)配置以從所述第一反相器接收第一輸出信號并產(chǎn)生第二輸出信號，所述第二輸出信號是所述讀 出放大器的輸出信號，所述第二輸出信號是所述第一輸出信號的放大型式。
7. 根據(jù)權利要求6所述的讀出放大器，其中所述產(chǎn)生的預充電電壓處于近似于電源電 平電壓與接地之間中間的電平。
8. 根據(jù)權利要求6所述的讀出放大器，其中所述第一反相器的電壓輸入到電壓輸出傳 遞特征大約等于所述第二反相器的電壓輸入到電壓輸出傳遞特征。
9. 根據(jù)權利要求6所述的讀出放大器，其中連續(xù)啟用所述反饋裝置以使存儲器單元的 存取吋間的量值最小化。
10. --種存儲器系統(tǒng)，其包括存儲器單元陣列，所述存儲器單元陣列是由行與列組織成的存儲器單元矩陣，所 述存儲器單元中的每一者均可由一對寫入端口和讀取端口存取，所述存儲器單元的 每一列由位線對和讀取位線共同耦合；行解碼器，所述行解碼器耦合到所述寫入端口對中的每一者和所述讀取端口中的每一者，所述行解碼器經(jīng)配置以接收存儲位置地址并將所述寫入端口對的子組和所 述讀取端口的子組耦合到對應于所述存儲位置地址的各自位線對和各自讀取位線； 列解碼器，所述列解碼器耦合到所述存儲器單元陣列中的所述寫入端口對中的每一者，且經(jīng)配置以在存儲器單元寫入操作中每次存取單一存儲器單元列中所述寫入 端口對的一子組；讀取位線多路復用器，所述讀取位線多路復用器耦合到所述存儲器單元陣列的所 述讀取端口，且經(jīng)配置以在存儲器單元讀取操作中每次選擇對應于單一存儲器單元 列的所述讀取端口的一子組；讀出放大器，所述讀出放大器耦合到所述讀取位線多路復用器且經(jīng)配置以從選定 存儲器單元讀取數(shù)據(jù)內容，所述讀出放大器進一步經(jīng)配置以在讀取操作中每次對所 述讀取位線中的單一一者進行預充電；以及控制塊，所述控制塊耦合到所述行解碼器、所述列解碼器、所述讀取位線多路復 用器和所述讀出放大器，且經(jīng)配置以在讀取和寫入操作中產(chǎn)生控制信號。
全文摘要
存儲器系統(tǒng)中的單獨讀取(RWL、RBL)和寫入(WL、BL、BL)端口允許通過讀取和寫入操作同時存取存儲器單元陣列(302)。耦合到存儲器陣列的中央處理單元的單一循環(huán)操作依賴于提供對不同位置的同時讀取和寫入的存儲器存取能力。連接到存儲器單元鎖存環(huán)路(305、310)的一對下拉晶體管堆疊(315、320)允許所述對中的單一選定下拉堆疊將存儲器單元鎖存環(huán)路轉換到所需的數(shù)據(jù)內容而不需要任何預充電方案。連接到存儲器單元鎖存環(huán)路的單一下拉晶體管堆疊(345)提供具有低輸入負載的讀取端口。讀出放大器(440)提供由前端反相級(420)內的反饋裝置(415)提供的中間電源電平預充電能力。當不在反饋模式中時，與第二反相級(430)級聯(lián)的所述前端反相級提供快速讀取響應。
文檔編號G11C11/00GK101203919SQ200680007156
公開日2008年6月18日 申請日期2006年2月2日 優(yōu)先權日2005年3月4日
發(fā)明者埃米爾·蘭布朗克, 本杰明·弗勒明 申請人:愛特梅爾公司