專利名稱：具有源極線偏置誤差補(bǔ)償?shù)姆且资源鎯?chǔ)器及方法
技術(shù)領(lǐng)域：
大體來說，本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)器，例如，電可擦除可編程只讀存儲(chǔ) 器(EEPROM)及快閃EEPROM，且具體來說，本發(fā)明涉及具有經(jīng)改進(jìn)感測(cè)電路的非 易失性存儲(chǔ)器，所述經(jīng)改進(jìn)感測(cè)電路可補(bǔ)償由于接地回路中的有限電阻而引起的源極 偏置誤差。
背景技術(shù)：
最近，具有電荷非易失性存儲(chǔ)能力的固態(tài)存儲(chǔ)器，尤其封裝成小波形因子卡的 EEPROM及快閃EEPROM形式的固態(tài)存儲(chǔ)器，已成為各種移動(dòng)及手持裝置、尤其是 信息用具和消費(fèi)電子產(chǎn)品中的首選存儲(chǔ)器。與同樣為固態(tài)存儲(chǔ)器的RAM (隨機(jī)存取存 儲(chǔ)器)不同，快閃存儲(chǔ)器具有非易失性，即使在電源關(guān)閉的后也能保留其存儲(chǔ)的數(shù)據(jù)。 快閃存儲(chǔ)器盡管成本較高，但目前卻越來越多地應(yīng)用于大容量存儲(chǔ)應(yīng)用中。基于旋轉(zhuǎn) 磁性媒體的常規(guī)大容量存儲(chǔ)器裝置，例如硬盤驅(qū)動(dòng)器及軟盤，不適用于移動(dòng)及手持環(huán) 境。原因在于磁盤驅(qū)動(dòng)器通常較為笨重，易于發(fā)生機(jī)械故障，且具有高的延時(shí)和高功 率需求。這些不受歡迎的特性使得基于磁盤的存儲(chǔ)器不適用于大多數(shù)移動(dòng)及便攜式應(yīng) 用。相反，快閃存儲(chǔ)器，無論是嵌入式還是可抽換卡的形式，均可理想地適用于移動(dòng) 及手持環(huán)境，因?yàn)槠渚哂谐叽缧?、功率消耗低、速度高及可靠性高的特點(diǎn)。
EEPROM及電可編程只讀存儲(chǔ)器(EPROM)為非易失性存儲(chǔ)器，可對(duì)其進(jìn)行擦 除并將新數(shù)據(jù)寫入或"編程"至其存儲(chǔ)器單元內(nèi)。二者均利用位于場(chǎng)效晶體管結(jié)構(gòu)中 的浮動(dòng)(未連接的)導(dǎo)電柵極，所述浮動(dòng)導(dǎo)電柵極定位于半導(dǎo)體襯底的溝道區(qū)上方、 源極區(qū)與漏極區(qū)之間。然后，在所述浮動(dòng)?xùn)艠O上方設(shè)置有控制柵極。晶體管的閾值電 壓特性受控于所述浮動(dòng)?xùn)艠O上所保持的電荷量。也即，對(duì)于浮動(dòng)?xùn)艠O上既定的電荷水 平，必須在所述晶體管導(dǎo)通之前向控制柵極施加對(duì)應(yīng)的電壓(閾值)，才能使其源極區(qū) 與漏極區(qū)之間得以導(dǎo)電。
浮動(dòng)?xùn)艠O可保持一個(gè)電荷范圍，因此可將其編程至任一閾值電壓窗口內(nèi)的閾值電 壓水平。閾值電壓窗口的大小是由所述裝置的最低及最高閾值水平來定界，而所述裝 置的最低及最高閾值水平又對(duì)應(yīng)于可編程至浮動(dòng)?xùn)艠O上的電荷范圍。閾值值窗口通常 取決于存儲(chǔ)器裝置的特性、工作條件及歷史。原則上，所述窗口內(nèi)每一不同的可解析 的閾值電壓水平范圍均可用于指定所述單元的一個(gè)確定存儲(chǔ)狀態(tài)。
用作存儲(chǔ)器單元的晶體管通常通過兩種機(jī)理的其中一種編程至"已編程"狀態(tài)。
在"熱電子注入"中，施加至漏極的高電壓會(huì)使電子加速穿過襯底溝道區(qū)。同時(shí)，施 加至控制柵極的高電壓會(huì)通過薄柵極介電層將熱電子拉到浮動(dòng)?xùn)艠O上。在"隧穿注入" 中，則是相對(duì)于襯底對(duì)控制柵極施加高電壓。以次方式，可將電子從所述襯底拉到介 入浮動(dòng)?xùn)艠O。
存儲(chǔ)器裝置可通過多種機(jī)理來擦除。對(duì)于EPROM，可通過紫外線輻射從浮動(dòng)?xùn)?極去除電荷，來整體擦除存儲(chǔ)器。對(duì)于EEPROM，可通過相對(duì)于控制柵極對(duì)襯底施加 高電壓以誘使浮動(dòng)?xùn)艠O中的電子隧穿薄氧化層到達(dá)襯底溝道區(qū)(即Fowler-Nordheim 隧穿)，來電擦除存儲(chǔ)器單元。通常，可逐個(gè)字節(jié)地擦除EEPROM。對(duì)于快閃EEPROM， 可一次電擦除整個(gè)存儲(chǔ)器或每次電擦除一個(gè)或多個(gè)塊，其中一個(gè)塊可由512個(gè)或更多 存儲(chǔ)字節(jié)組成。
非易失性存儲(chǔ)器單元的實(shí)例
存儲(chǔ)器裝置通常包含一個(gè)或多個(gè)可安裝在一個(gè)卡上的存儲(chǔ)器芯片。每一存儲(chǔ)器芯 片包含由例如解碼器和擦除、寫入和讀取電路等周邊電路支持的存儲(chǔ)器單元陣列。更 為復(fù)雜的存儲(chǔ)器裝置還帶有控制器，所述控制器執(zhí)行智能和更高階的存儲(chǔ)器操作及介 接。目前有許多種在商業(yè)上很成功的非易失性固態(tài)存儲(chǔ)器裝置可供使用。所述存儲(chǔ)器 裝置可釆用不同類型的存儲(chǔ)器單元，其中每一類型存儲(chǔ)器單元均具有一個(gè)或多個(gè)電荷 存儲(chǔ)元件。
圖1A-1E示意性地圖解說明非易失性存儲(chǔ)器單元的不同實(shí)例。 圖1A示意性地圖解說明非易失性存儲(chǔ)器，其為具有用于存儲(chǔ)電荷的浮動(dòng)?xùn)艠O的 EEPROM單元的形式。電可擦除可編程只讀存儲(chǔ)器(EEPROM)具有與EPROM類似 的結(jié)構(gòu)，但其另外還提供一種通過施加適當(dāng)電壓就可從其浮動(dòng)?xùn)艠O電加載及去除電荷 而無需曝光至紫外線輻射的機(jī)理。這些單元的實(shí)例及其制造方法在第5,595,924號(hào)美國 專利中給出。
圖1B示意性地圖解說明具有選擇柵極及控制或引導(dǎo)柵極二者的快閃EEPROM單 元。存儲(chǔ)器單元10具有位于源極擴(kuò)散區(qū)14與漏極擴(kuò)散區(qū)16之間的"分裂溝道"12。 一個(gè)單元事實(shí)上由兩個(gè)串聯(lián)的晶體管Tl及T2形成。Tl用作具有浮動(dòng)?xùn)艠O20及控制 柵極30的存儲(chǔ)晶體管。浮動(dòng)?xùn)艠O能夠存儲(chǔ)可選數(shù)量的電荷?？闪鹘?jīng)溝道的T1部分的 電流量取決于控制柵極30上的電壓及駐留在介入浮動(dòng)?xùn)艠O20上的電荷量。T2用作具 有選擇柵極40的選擇晶體管。當(dāng)選擇柵極40處的電壓使T2導(dǎo)通時(shí)，其會(huì)允許溝道 的T1部分中的電流流過源極與漏極之間。選擇晶體管提供沿源極-漏極溝道的開關(guān)， 所述開關(guān)獨(dú)立于控制柵極處的電壓。其一個(gè)優(yōu)點(diǎn)在于其可用于關(guān)斷那些因其浮動(dòng)?xùn)?極處的電荷耗盡(正)而在零控制柵極電壓下仍然導(dǎo)通的單元。另一優(yōu)點(diǎn)在于，其使 源極側(cè)注入編程更易于實(shí)施。
分裂溝道存儲(chǔ)器單元的一個(gè)簡(jiǎn)單實(shí)施例是選擇柵極和控制柵極連接至同一字線， 如圖1B中的虛線所示意性顯示。這是通過將電荷存儲(chǔ)元件(浮動(dòng)?xùn)艠O)定位在溝道 的一部分上方、并將控制柵極結(jié)構(gòu)(其為字線的部分)定位在另一溝道部分上方及電
荷存儲(chǔ)元件上方來實(shí)現(xiàn)。這可有效地形成具有兩個(gè)串行晶體管的單元，其中一個(gè)晶體 管(存儲(chǔ)器晶體管)使用所述電荷存儲(chǔ)元件上的電荷量與所述字線上的電壓的組合來 控制可流經(jīng)其溝道部分的電流量，另一晶體管(選擇晶體管)則僅具有字線用作其柵 極。這些單元的實(shí)例、其在存儲(chǔ)系統(tǒng)中的應(yīng)用及其制造方法在第5,070,032、 5,095,344、 5,315,541、 5,343,063及5，661，053號(hào)美國專利中給出。
圖IB所示分裂溝道單元的更佳實(shí)施例是選擇柵極與控制柵極相互獨(dú)立，而不通 過其間的虛線相連。 一個(gè)實(shí)施方案是將單元陣列中一列控制柵極連接至垂直于字線的 控制(或引導(dǎo))線。其作用是在讀取或編程選定單元時(shí)使字線無需同時(shí)執(zhí)行兩個(gè)功能。
這兩種功能是(1)用作選擇晶體管的柵極，因此需要適當(dāng)?shù)碾妷簛韺?dǎo)通或關(guān)斷選擇
晶體管，及(2)通過耦合在字線與電荷存儲(chǔ)元件之間的電場(chǎng)(電容性)將電荷存儲(chǔ)元 件的電壓驅(qū)動(dòng)至所期望的水平。通常難以通過單個(gè)電壓以最佳方式同時(shí)執(zhí)行所述兩種 功能。通過分別控制控制柵極和選擇柵極，字線只需執(zhí)行功能(1)，而由附加的控制 線執(zhí)行功能(2)。此種能力能夠?qū)崿F(xiàn)其中編程電壓適合于目標(biāo)數(shù)據(jù)的更高性能編程操 作的設(shè)計(jì)。獨(dú)立控制(或引導(dǎo))柵極在快閃EEPROM陣列中的應(yīng)用闡述于(例如)第 5,313,421號(hào)及第6,222,762號(hào)美國專利中。
圖1C示意性地圖解說明另一具有雙浮動(dòng)?xùn)艠O及獨(dú)立選擇柵極和控制柵極的快閃 EEPROM單元。存儲(chǔ)器單元10類似于圖1B所示存儲(chǔ)器單元，只是其實(shí)際上具有三個(gè) 串聯(lián)晶體管。在所述類型單元中，其源極擴(kuò)散區(qū)與漏極擴(kuò)散區(qū)之間的溝道上方包含兩 個(gè)存儲(chǔ)元件(亦即，Tl-左和Tl-右)，其間為選擇晶體管T2。所述存儲(chǔ)晶體管分別具 有浮動(dòng)?xùn)艠O20和20'、及控制柵極30和30'。選擇晶體管T2是由選擇柵極40來控制。 在任一時(shí)刻，僅對(duì)該對(duì)存儲(chǔ)晶體管其中一個(gè)進(jìn)行讀取或?qū)懭氪嫒 Ｔ诖嫒〈鎯?chǔ)器單元 Tl-左時(shí)，T2及Tl-右二者均導(dǎo)通，以允許溝道的Tl-左部分中的電流流過源極與漏極 之間。類似地，在存取存儲(chǔ)器單元Tl-右時(shí)，T2及Tl-左導(dǎo)通。擦除是通過以下方式 實(shí)現(xiàn)使選擇柵極多晶硅的一部分緊貼浮動(dòng)?xùn)艠O，并施加顯著的正電壓(例如，20V) 至選擇柵極，以使存儲(chǔ)在浮動(dòng)?xùn)艠O內(nèi)的電子可隧穿至所述選擇柵極多晶硅。
圖1D示意性地圖解說明一組組織成NAND鏈的存儲(chǔ)器單元。NAND鏈50由一 系列以其源極及漏極菊花鏈接在一起的存儲(chǔ)器晶體管M1,M2，... Mn (n=4、 8、 16或 更高)組成。 一對(duì)選擇晶體管S1、 S2經(jīng)由NAND鏈的源極端子54和漏極端子56控 制所述存儲(chǔ)晶體管鏈與外部的連接。在存儲(chǔ)器陣列中，當(dāng)源極選擇晶體管S1導(dǎo)通時(shí)， 源極端子耦合至源極線。類似地，當(dāng)漏極選擇晶體管S2導(dǎo)通時(shí)，NAND鏈的漏極端 子耦合至存儲(chǔ)器陣列的位線。所述鏈中的每一存儲(chǔ)晶體管均具有一 電荷存儲(chǔ)元件以存 儲(chǔ)既定量的電荷，從而表示指定的存儲(chǔ)狀態(tài)。每一存儲(chǔ)晶體管的控制柵極均提供對(duì)讀 取和寫入操作的控制。選擇晶體管Sl、 S2中的每一者的控制柵極分別通過其源極端 子54及漏極端子56控制對(duì)NAND鏈的存取。
當(dāng)在編程期間讀取及驗(yàn)證NAND鏈內(nèi)經(jīng)尋址的存儲(chǔ)晶體管時(shí)，將為其控制柵極 提供適當(dāng)?shù)碾妷骸Ｍ瑫r(shí)，通過在控制柵極上施加充足的電壓，使NAND鏈50內(nèi)其余非尋址存儲(chǔ)晶體管完全導(dǎo)通。以此方式，可有效地建立從各存儲(chǔ)晶體管的源極到所述 NAND鏈的源極端子54的導(dǎo)電路徑，且可同樣建立從各自存儲(chǔ)晶體管的漏極到所述 鏈的漏極端子56的導(dǎo)電路徑。具有此種NAND鏈結(jié)構(gòu)的存儲(chǔ)器裝置闡述于第 5,570,315、 5,903,495及6,046,935號(hào)美國專利中。
圖1E示意性圖解說明具有用于存儲(chǔ)電荷的介電層的非易失性存儲(chǔ)器。作為早先 所述的導(dǎo)電浮動(dòng)?xùn)艠O元件的替代，其中使用了介電層。此類利用介電存儲(chǔ)元件的存儲(chǔ) 器裝置已由Eitan等人闡述于""NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell "(IEEE電子裝置通訊(IEEE Electron Device Letters),第21巻，第11 號(hào)，2000年11月，第543-545頁)中。ONO介電層延伸跨越源極與漏極擴(kuò)散區(qū)之間 的溝道。 一個(gè)數(shù)據(jù)位的電荷集中在毗鄰漏極的介電層中，另一數(shù)據(jù)位的電荷則集中在 毗鄰源極的介電層中。例如，第5,768,192和6,011,725號(hào)美國專利揭示一種具有夾于 兩層二氧化硅之間的俘獲介電層的非易失性存儲(chǔ)器單元。多狀態(tài)數(shù)據(jù)存儲(chǔ)是通過分別 讀取介電層內(nèi)各個(gè)在空間上分離的電荷存儲(chǔ)區(qū)域的二進(jìn)制狀態(tài)來實(shí)施。
存儲(chǔ)器陣列
存儲(chǔ)器裝置通常由存儲(chǔ)器單元二維陣列構(gòu)成，其中存儲(chǔ)器單元呈行及列布置，且 可通過字線和位線來尋址。所述陣列可根據(jù)NOR型或NAND型架構(gòu)來形成。 NOR陣列
圖2圖解說明存儲(chǔ)器單元NOR陣列的實(shí)例。具有NOR型架構(gòu)的存儲(chǔ)器裝置是使 用圖IB或圖1C所示類型的單元來實(shí)施。每行存儲(chǔ)器單元均通過其源極及漏極以菊花 鏈方式連接。所述設(shè)計(jì)有時(shí)稱為虛接地設(shè)計(jì)。每一存儲(chǔ)器單元10均具有源極14、漏 極16、控制柵極30及選擇柵極40。 一個(gè)行中各單元的選擇柵極連接至字線42。 一個(gè) 列中各單元的源極和漏極則分別連接至所選位線34和36。在某些其中存儲(chǔ)器單元的 控制柵極和選擇柵極獨(dú)立受控的實(shí)施例中，引導(dǎo)線36還連接一個(gè)列中各單元的控制柵 極。
許多快閃EEPROM裝置是由其中所形成的每一存儲(chǔ)器單元的控制柵極和選擇柵 極均連接在一起的各存儲(chǔ)器單元實(shí)施而成。在此種情況下，不需要使用引導(dǎo)線，字線 簡(jiǎn)單地連接沿每一列的各單元的全部控制柵極和選擇柵極。第5，172，338號(hào)和第 5,418,752號(hào)美國專利中揭示了這些設(shè)計(jì)的實(shí)例。在這些設(shè)計(jì)中，字線實(shí)質(zhì)上實(shí)施兩種 功能行選擇以及為行中的所有單元供應(yīng)控制柵極電壓來進(jìn)行讀取或編程。
NAND陣列
圖3圖解說明諸如圖ID中所示的存儲(chǔ)器單元NAND陣列的一個(gè)實(shí)例。沿每一列 NAND鏈，均有位線耦合至每一NAND鏈的漏極端子56。沿每一列NAND鏈，均有 一源極線可連接其所有源極端子54。沿一行中的各NAND鏈的控制柵極還連接至一 系列對(duì)應(yīng)的字線?？山?jīng)由相連的字線、以控制控制柵極上的適當(dāng)電壓使所述選擇晶體 管對(duì)導(dǎo)通(參見圖ID)來尋址一整行NAND鏈。當(dāng)正讀取代表NAND鏈內(nèi)存儲(chǔ)器單 元的存儲(chǔ)晶體管時(shí)，所述鏈中的其余存儲(chǔ)晶體管經(jīng)由其相關(guān)的字線強(qiáng)導(dǎo)通，因此流經(jīng)
所述鏈的電流實(shí)質(zhì)上取決于存儲(chǔ)于所讀取單元中的電荷水平。在第5，570，315、 5,774,397及6,046,935號(hào)美國專利中可找到NAND架構(gòu)陣列的實(shí)例及其作為存儲(chǔ)系統(tǒng) 一部分的操作。 塊擦除
將電荷存儲(chǔ)式存儲(chǔ)器裝置編程只會(huì)導(dǎo)致向其電荷存儲(chǔ)元件增加更多的電荷。因 此，在編程操作之前，須去除(或擦除)電荷存儲(chǔ)元件中現(xiàn)有的電荷。設(shè)置擦除電路 (未圖示)可擦除一個(gè)或多個(gè)存儲(chǔ)器單元塊。當(dāng)一同(即以快閃形式)電擦除整個(gè)單 元陣列或所述陣列中相當(dāng)多的單元群組時(shí)，非易失性存儲(chǔ)器(例如，EEPROM)即稱 為"快閃"EEPROM。 一旦得到擦除，就可進(jìn)行重新編程所述單元群組?？梢煌脸?的所述單元群組可由一個(gè)或多個(gè)可尋址的可擦除單元組成。擦除單元或塊通常存儲(chǔ)一 頁或多頁數(shù)據(jù)，頁是編程和讀取的單位，但在單次操作中可編程或讀取多于一頁。每 一頁通常存儲(chǔ)一個(gè)或多個(gè)數(shù)據(jù)扇區(qū)，扇區(qū)的大小由主機(jī)系統(tǒng)界定。 一個(gè)實(shí)例是此一扇 區(qū)512個(gè)字節(jié)的使用者數(shù)據(jù)(遵循為盤驅(qū)動(dòng)器所設(shè)立的標(biāo)準(zhǔn))，加上一定數(shù)量的關(guān)于
使用者數(shù)據(jù)及/或存儲(chǔ)使用者數(shù)據(jù)的塊的開銷信息字節(jié)。 讀取/寫入電路
在通常的雙狀態(tài)EEPROM單元中，至少建立一個(gè)電流斷點(diǎn)水平，以將導(dǎo)電窗口 劃分成兩個(gè)區(qū)域。當(dāng)通過施加預(yù)定固定電壓來讀取單元時(shí)，可通過與斷點(diǎn)電平(或基 準(zhǔn)電流IREF)進(jìn)行較將其源極/漏極電流解析成存儲(chǔ)器狀態(tài)-如果讀取電流高于所述斷 點(diǎn)水平的電流，則將所述單元確定為處于一個(gè)邏輯中(例如，"零"狀態(tài))。另一方面， 如果所述電流低于斷點(diǎn)水平的電流，則可將所述單元確定為處于另一邏輯狀態(tài)(例如 "1"狀態(tài))。因此，此種雙狀態(tài)單元可存儲(chǔ)一個(gè)位的數(shù)字信息。通常設(shè)置可在外部編 程的基準(zhǔn)電流源作為存儲(chǔ)器系統(tǒng)的一部分來產(chǎn)生斷點(diǎn)電平電流。
為提高存儲(chǔ)器容量，隨著半導(dǎo)體技術(shù)水平的進(jìn)步，所制造快閃EEPROM裝置的 密度愈來愈高。另一種提高存儲(chǔ)容量的方法是使每一存儲(chǔ)器單元存儲(chǔ)多于兩種狀態(tài)。
在多狀態(tài)或多階層的EEPROM存儲(chǔ)器單元中，以一個(gè)以上斷點(diǎn)將所述導(dǎo)電窗口 劃分成兩個(gè)以上區(qū)域，以使每一單元能夠存儲(chǔ)一個(gè)位以上的數(shù)據(jù)。因此，既定EEPROM 陣列所能存儲(chǔ)的信息會(huì)隨著每一單元所能存儲(chǔ)的狀態(tài)數(shù)量的增多而增多。在第 5,172,338號(hào)美國專利中闡述了具有多狀態(tài)或多階層存儲(chǔ)器單元的EEPROM或快閃 EEPROM 。
實(shí)際上，通常通過在施加基準(zhǔn)電壓至控制柵極時(shí)，感測(cè)所述單元的源電極和漏電 極兩側(cè)的導(dǎo)通電流來感測(cè)所述單元的存儲(chǔ)狀態(tài)。因此，對(duì)于單元浮動(dòng)?xùn)艠O上的每一既 定電荷量，均可檢測(cè)到與固定的基準(zhǔn)控制柵極電壓對(duì)應(yīng)的導(dǎo)通電流。類似地，可編程 至浮動(dòng)?xùn)艠O上的電荷范圍會(huì)界定對(duì)應(yīng)的閾值電壓窗口或?qū)?yīng)的導(dǎo)通電流窗口。
作為另一選擇，并非檢測(cè)所劃分電流窗口中的導(dǎo)通電流，而是可在控制柵極處為 既定的受試存儲(chǔ)狀態(tài)設(shè)定閾值電壓，然后檢測(cè)導(dǎo)通電流低于還是高于閾值電流。在一 個(gè)實(shí)施方案中，通過檢查放電通過位線電容的導(dǎo)通電流的速率來檢測(cè)相對(duì)于閾值電流
的導(dǎo)通電流。
圖4針對(duì)在任一時(shí)刻浮動(dòng)?xùn)艠O可選擇性存儲(chǔ)的四種不同電荷量Q1-Q4來圖解說明 源極-漏極電流Io與控制柵極電壓Voj之間的關(guān)系。這四條lD-Voj實(shí)線曲線代表可編 程在存儲(chǔ)器單元的浮動(dòng)?xùn)艠O上的四個(gè)可能的電荷水平，其分別對(duì)應(yīng)于四個(gè)可能的存儲(chǔ) 狀態(tài)。例如， 一個(gè)單元群體的閾值電壓窗口可介于0.5V至3.5V之間。通過以均為0.5V 的間隔將閾值值窗口劃分為5個(gè)區(qū)域，可對(duì)6個(gè)存儲(chǔ)狀態(tài)進(jìn)行分界。例如，如果如所 示使用2jiA的IREF，則可將以Ql編程的單元視為處于存儲(chǔ)狀態(tài)"1"，因?yàn)槠淝€在 由Vcg-0.5V和VcG-1.0V所分界的閾值窗口區(qū)域內(nèi)與lREF相交。類似地，Q4處于存 儲(chǔ)狀態(tài)"5"。
由以上描述可以看出，使存儲(chǔ)器單元存儲(chǔ)的狀態(tài)愈多，其閾值值窗口劃分得愈精 細(xì)。此將需要更高的編程及讀取操作精度，以便能夠?qū)崿F(xiàn)所要求的解析度。
在第4,357,685號(hào)美國專利中揭示一種編程雙狀態(tài)EPROM的方法，其中在將單 元編程至既定狀態(tài)時(shí)，其會(huì)經(jīng)受連續(xù)的編程電壓脈沖，其中每次向浮動(dòng)?xùn)艠O增加遞增 電荷量。在脈沖之間，讀回或驗(yàn)證所述單元以確定其相對(duì)于斷點(diǎn)電平的源極-漏極電流。 當(dāng)電流狀態(tài)經(jīng)驗(yàn)證達(dá)到期望狀態(tài)時(shí)，停止編程。所用編程脈沖串可具有遞增的周期和 幅度。
先前技術(shù)的編程電路僅施加編程脈沖以從已擦除狀態(tài)或接地狀態(tài)步進(jìn)穿過闞值 值窗口直至到達(dá)目標(biāo)狀態(tài)。實(shí)際上，為實(shí)現(xiàn)充分的解析度，所劃分或分界的每一區(qū)域 均將至少需要穿越約5個(gè)編程步驟。所述性能對(duì)于雙狀態(tài)存儲(chǔ)器單元而言可以接受。 然而，對(duì)于多狀態(tài)單元，所需的分步數(shù)量隨著分區(qū)數(shù)量而增加，因此，必須提高編程 精度或解析度。例如，16狀態(tài)的單元可能平均需要至少40個(gè)編程脈沖才能編程至目 標(biāo)狀態(tài)。
圖5示意性圖解說明具有典型布局的存儲(chǔ)器陣列100的存儲(chǔ)器裝置，其可由讀取 /寫入電路170經(jīng)由行解碼器130及列解碼器160來存取。如結(jié)合圖2和圖3所示，存 儲(chǔ)器陣列100中存儲(chǔ)器單元的存儲(chǔ)晶體管可通過一組所選字線及位線來尋址。行解碼 器130選擇一個(gè)或多個(gè)字線，行解碼器160則選擇一個(gè)或多個(gè)位線，以向所尋址的存 儲(chǔ)晶體管的相應(yīng)柵極施加適當(dāng)?shù)碾妷骸Ｌ峁┳x取/寫入電路170來讀取或?qū)懭?編程) 所尋址的存儲(chǔ)晶體管的存儲(chǔ)狀態(tài)。讀取/寫入電路170包含若干可經(jīng)由位線連接至所述 陣列中的存儲(chǔ)元件的讀取/寫入模塊。
影響讀取/寫入性能及精度的因素
為提高讀取和編程性能，并行讀取或編程一陣列中的多個(gè)電荷存儲(chǔ)元件或存儲(chǔ)晶 體管。因此， 一同讀取或編程存儲(chǔ)元件的邏輯"頁"。在現(xiàn)有存儲(chǔ)器架構(gòu)中， 一行通常 包含數(shù)個(gè)交錯(cuò)的頁。 一頁中的所有存儲(chǔ)元件將被一同讀取或編程。列解碼器將選擇性 地將每一交錯(cuò)的頁連接至對(duì)應(yīng)數(shù)量的讀取/寫入模塊。例如，在一實(shí)施方案中，將存儲(chǔ) 器陣列設(shè)計(jì)為具有532字節(jié)(512字節(jié)加上20字節(jié)的開銷)的頁尺寸。如果每列包含 一個(gè)漏極位線且每列有兩個(gè)交錯(cuò)的頁，則共計(jì)8512列，其中每一頁均與4256個(gè)列相
關(guān)聯(lián)。此時(shí)，可連接4256個(gè)感測(cè)模塊來并行讀取或?qū)懭胨械呐紨?shù)位線或奇數(shù)位線。 以次方式，可從所述存儲(chǔ)元件頁讀取或向所述存儲(chǔ)元件頁中編程由4256個(gè)位(即，532 個(gè)字節(jié))的并行數(shù)據(jù)組成的頁。形成讀取/寫入電路170的讀取/寫入模塊可布置成各種 不同的架構(gòu)。
如前文所述，常規(guī)的存儲(chǔ)器裝置是通過以大規(guī)模并行方式對(duì)所有偶數(shù)或所有奇數(shù) 位線同時(shí)進(jìn)行操作來改進(jìn)讀取/寫入操作。此種一列由兩個(gè)交錯(cuò)頁構(gòu)成的"交替位線" 架構(gòu)將有助于緩解安裝讀取/寫入電路塊的問題。其也取決于控制位線-位線電容性耦 合這一考慮因素。塊解碼器用于將該組讀取/寫入模塊多路復(fù)用至偶數(shù)頁或奇數(shù)頁。以 此方式，每當(dāng)正讀取或編程一組位線時(shí)，所述交錯(cuò)的組均可接地，以使緊鄰耦合最小 化。
然而，此種交錯(cuò)頁架構(gòu)至少有三個(gè)方面的缺點(diǎn)。首先，其需要額外的多路復(fù)用電 路。第二，其性能較慢。為完成對(duì)通過字線相連的或連接在一行中的各存儲(chǔ)器單元的 讀取或編程，需要兩個(gè)讀取或兩個(gè)程序操作。第三，其在解決其他干擾影響方面也并 非最佳，例如，當(dāng)在不同時(shí)刻編程兩個(gè)處于浮動(dòng)?xùn)艠O電平的相鄰電荷存儲(chǔ)元件(例如， 分別在奇數(shù)頁和偶數(shù)頁中)時(shí)，所述兩個(gè)相鄰電荷存儲(chǔ)元件之間的場(chǎng)耦合。
第2004-0057318-A1號(hào)美國專利公開案揭示一種允許并行地感測(cè)多個(gè)鄰接存儲(chǔ)器 單元的存儲(chǔ)器裝置及其方法。例如，將共享相同字線的沿一行的所有存儲(chǔ)器單元作為 一頁來一同讀取或編程。此種"全部位線"架構(gòu)為"交替位線"架構(gòu)的性能的兩倍， 同時(shí)使由鄰近干擾影響所致的錯(cuò)誤最小化。然而，感測(cè)所有位線確實(shí)會(huì)因由相鄰位線 的互電容所感應(yīng)的電流而在相鄰位線之間引起串?dāng)_問題。此可通過在感測(cè)每一相鄰位 線對(duì)的導(dǎo)通電流時(shí)使其之間的電壓差基本與時(shí)間無關(guān)來解決。當(dāng)施加所述條件時(shí)，所 有因不同位線的電容而引起的位移電流均會(huì)下降，因?yàn)槠渚Q于隨時(shí)間變化的電壓 差。耦合至每一位線的感測(cè)電路均對(duì)所述位線具有電壓箝位，以使任一對(duì)相鄰的所連 接位線上的電位差均與時(shí)間無關(guān)。由于位線電壓被箝位，因而不能應(yīng)用感測(cè)因位線電 容而引起的放電的常規(guī)方法。而是，所述感測(cè)電路及方法允許通過記錄存儲(chǔ)器單元的 導(dǎo)通電流獨(dú)立于位線對(duì)既定電容器放電或充電的速率來確定所述存儲(chǔ)器單元的導(dǎo)通電 流。此將使感測(cè)電路與存儲(chǔ)器陣列的架構(gòu)無關(guān)(即與位線電容無關(guān))。尤其是，其允許 在感測(cè)期間箝位位線電壓，由此防止位線串?dāng)_。
如前文所述，常規(guī)的存儲(chǔ)器裝置是通過以大規(guī)模并行方式來操作從而改善讀取/ 寫入操作。此種方法改善了性能，但是對(duì)讀取和寫入操作的精度的確有影響。
一個(gè)問題是源極線的偏置誤差。此對(duì)于其中將大量存儲(chǔ)器單元的源極在一條源極 線中一同連接接地的存儲(chǔ)器架構(gòu)尤為尖銳。對(duì)這些具有共用源極的存儲(chǔ)器單元的并行 讀取會(huì)致使一個(gè)顯著的電流流經(jīng)所述源極線。由于所述源極線中的非零電阻，此又會(huì) 導(dǎo)致在真地與每一存儲(chǔ)器單元源電極之間存在顯著的電位差。在感測(cè)期間，供應(yīng)至每 一存儲(chǔ)器單元的控制柵極上的閾值電壓以其源電極為基準(zhǔn)，而系統(tǒng)電源以真地為基準(zhǔn)。
因此，由于源極線偏置誤差的存在，感測(cè)可能會(huì)變得不精確。
第2004-0057318-A1號(hào)美國專利公開案揭示一種允許并行地感測(cè)多個(gè)鄰接存儲(chǔ)器 單元的存儲(chǔ)器裝置及其方法?？赏ㄟ^具有多次通過式感測(cè)特性和技術(shù)的讀取/寫入電路 來實(shí)現(xiàn)源極線偏置的降低。當(dāng)并行感測(cè)存儲(chǔ)器單元頁時(shí)，每一通過均有助于識(shí)別并關(guān) 斷那些導(dǎo)電電流高于既定分界電流值的存儲(chǔ)器單元d所識(shí)別出的存儲(chǔ)器單元是通過將 其相關(guān)聯(lián)位線拉至地電平而關(guān)斷。換句話說，識(shí)別那些具有較高導(dǎo)電電流且與當(dāng)前感 測(cè)不相關(guān)的單元，且在讀取所述電流感測(cè)實(shí)際數(shù)據(jù)之前關(guān)斷其電流。
因此，普遍需要一種功率消耗得到降低的高性能、高容量非易失性存儲(chǔ)器。具體 來說，需要一種具有增強(qiáng)的讀取及編程性能且功率有效的緊湊非易失性存儲(chǔ)器。
發(fā)明內(nèi)容
可通過使大頁的讀取/寫入電路并行地讀取和寫入對(duì)應(yīng)的存儲(chǔ)器單元頁來滿足上 述對(duì)高容量、高性能非易失性存儲(chǔ)器裝置的需求。具體來說，高密度芯片集成中所固 有的可在讀取和編程中引入誤差的干擾噪聲影響可得到消除或最小化。
源極線偏置是一種由讀取,'寫入電路的接地環(huán)路中的非零電阻引入的誤差。所述誤 差是在電流流動(dòng)時(shí)由源極到芯片接地路徑的電阻兩側(cè)的電壓降而造成。
根據(jù)本發(fā)明一個(gè)方面，當(dāng)并行感測(cè)一頁存儲(chǔ)器單元且其源極耦合在一起以在聚集 存取節(jié)點(diǎn)處接收單元源極信號(hào)時(shí)，供應(yīng)至位線的操作電壓與所述聚集存取節(jié)點(diǎn)而并非 與芯片接地具有相同的基準(zhǔn)點(diǎn)。以此方式，聚集存取節(jié)點(diǎn)與芯片接地之間的任何源極 偏置差將得到追蹤且在所供應(yīng)的位線電壓中得到補(bǔ)償。
根據(jù)本發(fā)明另一方面，當(dāng)并行感測(cè)一頁存取器單元且其源極耦合至同一頁源極線 時(shí)，供應(yīng)至所述位線的操作電壓是以所述頁源極線的存取節(jié)點(diǎn)而并非以所述芯片接地 為基準(zhǔn)。以此方式，從所述存取節(jié)點(diǎn)到所述芯片接地的任何源極偏置差將得到追蹤并 在所供應(yīng)的位線電壓中得到補(bǔ)償。
根據(jù)本發(fā)明另一方面，當(dāng)并行感測(cè)一頁存儲(chǔ)器單元且其源極耦合在一起以在聚集 存取節(jié)點(diǎn)處接收單元源極信號(hào)時(shí)，供應(yīng)至所述字線的操作電壓與所述聚集存取節(jié)點(diǎn)而 并非與所述芯片接地具有相同的基準(zhǔn)點(diǎn)。以此方式，所述聚集存取節(jié)點(diǎn)與所述芯片接
地之間的任何源極偏置差將得到追蹤并在字線電壓中得到補(bǔ)償。
根據(jù)本發(fā)明另一方面，當(dāng)并行感測(cè)一頁存儲(chǔ)器單元且其源極耦合至同一頁源極線 時(shí)，供應(yīng)至字線的操作電壓是以所述頁源極線的存取節(jié)點(diǎn)而并非所述芯片接地為基準(zhǔn)。 以此方式，從所述存取節(jié)點(diǎn)到所述芯片接地的任何源極偏置差將得到追蹤且在所供應(yīng) 的字線電壓中得到補(bǔ)償。
在追蹤及補(bǔ)償所述源極偏置的一個(gè)優(yōu)選電壓控制電路中，所述電壓控制電路的基 礎(chǔ)電壓是以所述聚集存取節(jié)點(diǎn)或所述頁存取節(jié)點(diǎn)為基準(zhǔn)。其輸出電壓是由可調(diào)節(jié)電阻 器兩側(cè)的基準(zhǔn)電流Is來產(chǎn)生。使用共射-共基電流鏡電路730來保持1^在Vblc范圍 內(nèi)。
在追蹤及補(bǔ)償源極偏置的另一優(yōu)選電壓控制電路中，所述電壓控制電路的基礎(chǔ)電 壓是以所述聚集存取節(jié)點(diǎn)或所述頁存取節(jié)點(diǎn)為基準(zhǔn)。所述控制電路將分壓器用于基準(zhǔn) 電壓以獲得所期望的輸出電壓。調(diào)整輸出驅(qū)動(dòng)器在使其輸出電平由DAC控制的分壓 器840控制以產(chǎn)生經(jīng)編程輸出電壓之前會(huì)驅(qū)動(dòng)所述基準(zhǔn)電壓。
根據(jù)下文對(duì)本發(fā)明優(yōu)選實(shí)施例的說明，將了解本發(fā)明的額外特征和優(yōu)點(diǎn)，下文說 明應(yīng)結(jié)合附圖來閱讀。
圖1A-1E示意性圖解說明非易失性存儲(chǔ)器單元的不同實(shí)例。 圖2圖解說明存儲(chǔ)器單元NOR陣列的實(shí)例。
圖3圖解說明存儲(chǔ)器單元NAND陣列(例如，圖1D中所示的存儲(chǔ)器單元NAND 陣列)的實(shí)例；
圖4針對(duì)在任一時(shí)刻浮動(dòng)?xùn)艠O可存儲(chǔ)的四個(gè)不同電荷量Ql-Q4來圖解說明源極-漏極電流與控制柵極電壓之間的關(guān)系；
圖5示意性圖解說明存儲(chǔ)器陣列的典型布置，所述存儲(chǔ)器陣列可由讀取/寫入電路 經(jīng)由行解碼器及列解碼器來存取；
圖6A示意性圖解說明具有一排讀取/寫入電路的緊湊存儲(chǔ)器裝置，其可提供實(shí)施 本發(fā)明的環(huán)境。
圖6B圖解說明圖6A中所示緊湊存儲(chǔ)器裝置的優(yōu)選布置。
圖7A圖解說明其中位線電壓控制、字線電壓控制及源極電壓控制都是以IC存儲(chǔ) 芯片的相同接地為基準(zhǔn)的常規(guī)布置。
圖7B圖解說明存儲(chǔ)器單元柵極電壓及漏極電壓二者中由源極線電壓降所致的誤差。
圖8圖解說明4-狀態(tài)存儲(chǔ)器中一頁存儲(chǔ)器單元的實(shí)例性群體分布中的源極偏置誤 差的影響。
圖9A圖解說明根據(jù)本發(fā)明一個(gè)優(yōu)選實(shí)施例的布置，其中通過在單元源極信號(hào)存 取源極線的節(jié)點(diǎn)處具有一個(gè)基準(zhǔn)點(diǎn)來針對(duì)源極偏置補(bǔ)償以位線電壓控制及/或字線電 壓控制。
圖9B圖解說明根據(jù)本發(fā)明另一優(yōu)選實(shí)施例通過以頁源極線為基準(zhǔn)從而針對(duì)源極 偏置補(bǔ)償以位線電壓控制及字線電壓控制。
圖10是圖9A及9B中所示的優(yōu)選感測(cè)模塊的示意圖，所述優(yōu)選感測(cè)模塊與追蹤 位線電壓控制電路結(jié)合操作以提供針對(duì)源極偏置所補(bǔ)償?shù)奈痪€電壓。
圖11圖解說明圖9A及9B中所示追蹤位線電壓控制電路的優(yōu)選實(shí)施例。
圖12圖解說明圖9A及9B所示追蹤字線電壓控制電路的優(yōu)選實(shí)施例。
具體實(shí)施例方式
圖6A示意性圖解說明具有一排讀取/寫入電路的緊湊存儲(chǔ)器裝置，其可提供實(shí)施 本發(fā)明的環(huán)境。所述存儲(chǔ)器裝置包含二維存儲(chǔ)器單元陣列300、控制電路系統(tǒng)310及 讀取/寫入電路370?？捎勺志€經(jīng)由行解碼器330及由位線經(jīng)由列解碼器360來尋址存 儲(chǔ)器陣列300。讀取/寫入電路370實(shí)施為一排感測(cè)模塊480，并可并行地讀取或編程 存儲(chǔ)器單元塊(也稱作"頁")。在一個(gè)優(yōu)選實(shí)施例中， 一頁是由一行鄰接的存儲(chǔ)器單 元構(gòu)成。在另一其中將一行存儲(chǔ)器單元?jiǎng)澐殖啥鄠€(gè)塊或頁的實(shí)施例中，塊多路復(fù)用器 350經(jīng)設(shè)置以將讀取/寫入電路370多路復(fù)用至各個(gè)塊。
控制電路系統(tǒng)310與讀取/寫入電路370配合，以對(duì)存儲(chǔ)陣列300實(shí)施存儲(chǔ)操作。 控制電路310包含狀態(tài)機(jī)312、片上地址解碼器314及功率控制模塊316。狀態(tài)機(jī)312 對(duì)存儲(chǔ)器操作提供芯片級(jí)控制。片上地址解碼器314在主機(jī)或存儲(chǔ)器控制器所用地址 與解碼器330及370所用硬件地址之間提供地址接口 。功率控制模塊316控制在存儲(chǔ) 器操作期間供應(yīng)至字線及位線的功率和電壓。
圖6B圖解說明圖6A所示緊湊存儲(chǔ)器裝置的優(yōu)選布置。各周邊電路對(duì)存儲(chǔ)器陣 列300的存取是以對(duì)稱形式在所述陣列的對(duì)置側(cè)上實(shí)施，由此每側(cè)上的存取線和電路 系統(tǒng)減半。因此,行解碼器分成行解碼器330A及330B，且列解碼器分成列解碼器360A 及360B。在其中將一行存儲(chǔ)器單元?jiǎng)澐殖啥鄠€(gè)塊的實(shí)施例中，塊多路復(fù)用器350分成 塊多路復(fù)用器350A及350B。類似地，讀取/寫入電路分成從陣列300底部連接至位線 的讀取/寫入電路370A及從陣列300頂部連接至位線的讀取/寫入電路370B。以此方 式，實(shí)質(zhì)上將讀取/寫入模塊的密度且因此將該排感測(cè)模塊480的密度減半。
整排p個(gè)并行操作的感測(cè)模塊480使由沿一行的p個(gè)單元組成的塊(頁)能夠并 行地讀取或編程。 一個(gè)例示性存儲(chǔ)器陣列可具有p二512個(gè)字節(jié)(512X8個(gè)位)。在所 述優(yōu)選實(shí)施例中，塊是一連串的整行存儲(chǔ)器單元。在另一實(shí)施例中，塊是所述行中的 單元子集。例如，所述存儲(chǔ)器單元子集可為整行的一半或整行的四分之一。所述存儲(chǔ) 器單元子集可為一連串鄰接的存儲(chǔ)器單元或彼此相隔一個(gè)存儲(chǔ)器單元，或者彼此相隔
預(yù)定數(shù)量個(gè)存儲(chǔ)器單元。每一感測(cè)模塊均包括用于感測(cè)存儲(chǔ)器單元導(dǎo)通電流的讀出放 大器。優(yōu)選讀出放大器揭示于第2004-0109357-A1號(hào)美國專利公開案中，所述公開案 的全部揭示內(nèi)容以引用方式并入本文中。 源極線誤差管理
在感測(cè)存儲(chǔ)器單元時(shí)， 一個(gè)可能的問題是源極線偏置。當(dāng)并行感測(cè)大量存儲(chǔ)器單 元時(shí)，其組合電流可致使在具有有限電阻的接地環(huán)路中出現(xiàn)顯著的電壓降。這將形成 源極線偏置，所述源極線偏置會(huì)在使用閾值電壓感測(cè)的感測(cè)操作中引起誤差。此外， 如果所述單元靠近線性區(qū)域操作，則一旦在所述區(qū)域中時(shí)，導(dǎo)電電流對(duì)源極-漏極電壓 敏感，且在所述偏置補(bǔ)償所述漏極電壓時(shí)，所述源極線偏置將會(huì)導(dǎo)致感測(cè)操作中的誤 差。
圖7A圖解說明其中位線電壓控制、字線電壓控制及源極電壓控制都是以IC存儲(chǔ) 芯片的相同接地為基準(zhǔn)的常規(guī)布置。讀取/寫入電路370同時(shí)對(duì)一頁存儲(chǔ)器單元進(jìn)行操 作。各讀取/寫入電路中的每一感測(cè)模塊480均經(jīng)由位線(例如，位線36)耦合至對(duì)應(yīng) 的單元。例如，感測(cè)模塊480感測(cè)存儲(chǔ)器單元10的導(dǎo)電電流h (源極-漏極電流)。所 述導(dǎo)電電流從所述感測(cè)模塊流動(dòng)穿過位線36進(jìn)入存儲(chǔ)器單元10的漏極，并在穿過源 極線34及加固源極線40之前從源極14流出，并然后經(jīng)由源極控制電路400流到芯片 接地401。源極線34通常將存儲(chǔ)器陣列中、在一頁中沿一行的存儲(chǔ)器單元的全部源極 結(jié)合在一起。在集成電路芯片中，存儲(chǔ)器陣列中各個(gè)行的源極線34全部連接在一起作 為連接至源極控制電路400的加固源極線40的多個(gè)支線。源極控制電路400具有下拉 晶體管402，所述下拉晶體管受到控制以將加固源極線40下拉到芯片接地401,其最 終連接至存儲(chǔ)器芯片的外部接地墊(例如，Vss墊)。即便當(dāng)使用金屬帶降低所述源極 線的電阻時(shí)，非零電阻R會(huì)保留在存儲(chǔ)器單元的源電極與接地墊之間。通常，平均接 地環(huán)路電阻R可高達(dá)50ohm。
對(duì)于受到并行感測(cè)的整頁存儲(chǔ)器，流經(jīng)加固源極線40的總電流為所有導(dǎo)電電流 的和，即iTOT=i1+if+iP。通常，每一存儲(chǔ)器單元均具有取決于編程至其電荷存儲(chǔ)元 件的電荷量的導(dǎo)電電流。對(duì)于所述存儲(chǔ)器單元的既定控制柵極電壓，較少的編程電荷 將產(chǎn)生相對(duì)較高的導(dǎo)電電流(參見圖4)。當(dāng)在存儲(chǔ)器單元的源電極與接地墊之間存在 有限電阻時(shí)，電阻兩側(cè)的電壓降得出為Vdrap~/rarR。
例如，如果4,256條位線分別以l)iA的電流同時(shí)放電，則源極線的電壓降將等于 4000條線Xl(iA/每條X50ohm 0.2伏。這意味著并非處在接地電位，實(shí)際的源極現(xiàn)在 處在0.2V處。由于位線電壓及字線電壓以相同的芯片接地401為基準(zhǔn)，所以0.2伏的 源極線偏置將使實(shí)際的源極電壓及控制柵極電壓減少0.2V。
圖7B圖解說明源極線電壓降所引起的存儲(chǔ)器單元閾值電壓電平誤差。供應(yīng)至存 儲(chǔ)器單元10的控制柵極30的閾值電壓VT是相對(duì)于芯片接地401。然而，存儲(chǔ)器單元 所承受的有效電壓VT為其控制柵極30與源極14之間的電壓差。在所供應(yīng)的Vt與突 際VT之間存在約為V—的差值或A V (忽略從源極14到源極線的較小電壓降影響)。 當(dāng)感測(cè)存儲(chǔ)器單元的閾值電壓時(shí)，所述AV或源極線偏置將會(huì)導(dǎo)致諸如0.2伏的感測(cè) 誤差。所述偏置不易消除，因?yàn)槠渚哂袛?shù)據(jù)相依性，即相依于所述頁存儲(chǔ)器單元的存 儲(chǔ)狀態(tài)。
圖7B還圖解說明源極線電壓降所引起的存儲(chǔ)器單元的漏極電壓電平誤差。施加 至存儲(chǔ)器單元10的漏極16的漏極電壓是相對(duì)于芯片接地401。然而，所述存儲(chǔ)器單 元所承受的實(shí)際漏極電壓VDS是其漏極16與源極14之間的電壓差。所供應(yīng)與實(shí)際VDS 之間存在約為AV的差。當(dāng)在對(duì)VDs敏感的操作區(qū)域中感測(cè)所述存儲(chǔ)器單元時(shí)，這個(gè) AV或源極線偏置將導(dǎo)致感測(cè)誤差。如上所述，所述偏置不易于消除，因?yàn)槠渚哂袛?shù) 據(jù)相依性，即相依于所述頁存儲(chǔ)器單元的存儲(chǔ)狀態(tài)。
圖8圖解說明4-狀態(tài)存儲(chǔ)器中一頁存儲(chǔ)器單元的實(shí)例性群體分布中的源極偏置誤
差的影響。每一存儲(chǔ)狀態(tài)群集均在相互清楚地分開的導(dǎo)電電流IsD范圍內(nèi)進(jìn)行編程。 例如，斷點(diǎn)381為兩個(gè)群集之間的分界電流值，所述兩個(gè)群集分別代表存儲(chǔ)狀態(tài)"1" 和"2"。 "2"存儲(chǔ)狀態(tài)的必要條件是其具有小于斷點(diǎn)381的導(dǎo)電電流。如果沒有源
極線偏置，則關(guān)于所供應(yīng)閾值電壓VT的群體分布將由實(shí)心曲線給出。然而，由于所述
源極線偏置誤差，每一存儲(chǔ)器單元在其控制柵極處的實(shí)際閾值電壓會(huì)相對(duì)于接地從所
供應(yīng)的電壓減少AV (源極線偏置)。類似地，實(shí)際的漏極電壓會(huì)從供應(yīng)電壓減少源極 線偏置。
所述源極線偏置會(huì)導(dǎo)致所述分布(虛線)朝向較高的供應(yīng)Vt移位從而形成所述 實(shí)際電壓的不足。對(duì)于更高存儲(chǔ)狀態(tài)(電流更低)，偏置將會(huì)更大。如果斷點(diǎn)381設(shè)計(jì) 用于沒有源極線誤差的情況，則源極線誤差的存在將使?fàn)顟B(tài)"l"的具有導(dǎo)電電流的尾 端的某些部分出現(xiàn)在非導(dǎo)通區(qū)域中，這意味著高于斷點(diǎn)381。這將致使某些"l"狀態(tài) (導(dǎo)電更強(qiáng))會(huì)被錯(cuò)誤地界定為"2"狀態(tài)(導(dǎo)電更弱)。 源極線偏置的漏極補(bǔ)償
根據(jù)本發(fā)明一個(gè)方面，當(dāng)并行感測(cè)一頁存儲(chǔ)器單元且其源極耦合在一起以在聚集 存取節(jié)點(diǎn)處接收單元源極信號(hào)時(shí)，供應(yīng)至位線的操作電壓與所述聚集存取節(jié)點(diǎn)而并非 與芯片接地具有相同的基準(zhǔn)點(diǎn)。以此方式，聚集存取節(jié)點(diǎn)與芯片接地之間的任何源極 偏置差將得到追蹤且在所供應(yīng)的位線電壓中得到補(bǔ)償。
通常，從每一存儲(chǔ)器單元到芯片接地的源極路徑會(huì)在某一范圍內(nèi)變化，因?yàn)槊恳?存儲(chǔ)器單元將具有通至芯片接地的不同網(wǎng)絡(luò)路徑。此外，每一存儲(chǔ)器單元的導(dǎo)電電流
取決于編程至其內(nèi)的數(shù)據(jù)。即使在一頁的存儲(chǔ)器單元之間，也會(huì)存在某些源極偏置的 變化。然而，當(dāng)盡可能靠近存儲(chǔ)器單元源極來取基準(zhǔn)點(diǎn)時(shí)，至少可使所述誤差最小。
圖9A圖解說明根據(jù)本發(fā)明一個(gè)優(yōu)選實(shí)施例的布置，其中通過在單元源極信號(hào)存 取源極線的節(jié)點(diǎn)處具有一個(gè)基準(zhǔn)點(diǎn)來針對(duì)源極偏置補(bǔ)償位線電壓控制及/或字線電壓 控制。類似于圖7A，讀取/寫入電路370對(duì)一頁存儲(chǔ)器單元進(jìn)行同時(shí)操作。各讀取/寫 入電路中的每一感測(cè)模塊480均經(jīng)由位線(例如，位線36)耦合至對(duì)應(yīng)的單元。頁源 極線34耦合至沿所述存儲(chǔ)器陣列中行的所述頁中每一存儲(chǔ)器單元的源極。多個(gè)行的頁 源極線耦合在一起，且經(jīng)由聚集存取節(jié)點(diǎn)35耦合至源極控制電路400。源極控制電路 400具有下拉晶體管402,所述下拉晶體管經(jīng)控制以通過由具有電阻Rs的加固源極線 所形成的接地路徑將聚集存取節(jié)點(diǎn)35且因此將頁源極線34下拉到芯片接地401。接 地401最終連接至存儲(chǔ)器芯片的外部接地墊(例如，Vss墊)。因此，源極控制電路400 控制聚集存取節(jié)點(diǎn)35處的單元源極信號(hào)。由于所述有限電阻的接地路徑，所述單元源 極信號(hào)并非處在OV而是具有A 、的源極偏置。
實(shí)施為追蹤位線電壓箝位電路的位線電壓控制700經(jīng)構(gòu)建以補(bǔ)償數(shù)據(jù)相依的源極
偏置。這是通過在輸出端703內(nèi)產(chǎn)生輸出電壓VBLC來實(shí)現(xiàn)，所述輸出電壓VBLC與聚
集存取節(jié)點(diǎn)35處(而非外部接地墊處)的單元源極信號(hào)以相同的點(diǎn)為基準(zhǔn)。以此方式， 可至少消除由于所述加固源極線的電阻Rs所引起的源極偏置。
根據(jù)本發(fā)明另一方面，當(dāng)并行感測(cè)一頁存取器單元且其源極耦合至同一頁源極線 時(shí)，供應(yīng)至所述位線的操作電壓是以所述頁源極線的存取節(jié)點(diǎn)而并非以所述芯片接地 為基準(zhǔn)。以此方式，從所述頁存取節(jié)點(diǎn)到所述芯片接地的任何源極偏置差將得到追蹤 并在所供應(yīng)的位線電壓中得到補(bǔ)償。
圖9B圖解說明根據(jù)本發(fā)明另一優(yōu)選實(shí)施例通過以頁源極線為基準(zhǔn)從而針對(duì)源極 偏置補(bǔ)償位線電壓控制及字線電壓控制。
所述布置與圖9A的布置類似，除了位線電壓控制700及字線電壓控制800的基 準(zhǔn)點(diǎn)現(xiàn)在實(shí)質(zhì)上是取在所選的頁源極線處。頁源極線多路復(fù)用器780用來選擇性地將 所選頁源極線(其充當(dāng)所述基準(zhǔn)點(diǎn))耦合至頁存取節(jié)點(diǎn)37。
實(shí)施為追蹤位線電壓箝位電路的位線電壓控制700經(jīng)構(gòu)建以補(bǔ)償數(shù)據(jù)相依源極偏 置。這是通過在輸出端703中產(chǎn)生輸出電壓VBLc來實(shí)現(xiàn)，所述輸出電壓是頁源極線 34的存取節(jié)點(diǎn)38處(并非所述外部接地墊處)的電壓為基準(zhǔn)。以此方式，由于所述 基準(zhǔn)點(diǎn)定位存取節(jié)點(diǎn)37處(其對(duì)于所述頁而言是唯一)，所以可以更好地糾正所述源 極偏置°
圖10是圖9A及9B中所示的優(yōu)選感測(cè)模塊的示意圖，所述優(yōu)選感測(cè)模塊與追蹤 位線電壓控制電路結(jié)合操作以提供針對(duì)源極偏置所補(bǔ)償?shù)奈痪€電壓。在所示的實(shí)例中， 感測(cè)模塊480經(jīng)由所耦合的位線36來感測(cè)NAND鏈50中存儲(chǔ)器單元的導(dǎo)通電流。其 具有可選擇性地耦合至位線的感測(cè)節(jié)點(diǎn)481、讀出放大器600或讀出總線499。在開始 時(shí)，隔離晶體管482在由信號(hào)BLS啟用時(shí)將位線36連接至感測(cè)節(jié)點(diǎn)48。讀出放大器 600對(duì)感測(cè)節(jié)點(diǎn)481進(jìn)行感測(cè)。所述讀出放大器包括預(yù)充電/箝位電路640、單元電流 鑒別器650及鎖存器660。
感測(cè)模塊480使得能夠感測(cè)NAND鏈中所選存儲(chǔ)器單元的導(dǎo)通電流。在所述存 儲(chǔ)器單元的源極與漏極之間存在標(biāo)稱電壓差時(shí)，所述導(dǎo)電電流為編程至所述存儲(chǔ)器單 元內(nèi)的電荷及所施加的VT (i)的函數(shù)。在感測(cè)之前，必須經(jīng)由適當(dāng)?shù)淖志€及位線來 設(shè)定所選存儲(chǔ)器單元的柵極電壓。
所述預(yù)充電操作以未選定字線充電至電壓Vread開始，繼而針對(duì)所考慮的既定存 儲(chǔ)器狀態(tài)將所選字線充電至預(yù)定閾值電壓VT(i)。
然后，預(yù)充電電路640將位線電壓帶至適合于感測(cè)的預(yù)定漏極電壓。此將誘使源 極一漏極導(dǎo)通電流在NAND鏈50中的所選存儲(chǔ)器單元中流動(dòng)，所述源極一漏極導(dǎo)通 電流是經(jīng)由所耦合的位線36從NAND鏈的通道檢測(cè)到。
當(dāng)VT(i)電壓穩(wěn)定時(shí)，可經(jīng)由所耦合位線36感測(cè)到所選存儲(chǔ)器單元的導(dǎo)通電流或 編程閾值電壓。然后，讀出放大器600耦合至感測(cè)節(jié)點(diǎn)，以感測(cè)所述存儲(chǔ)器單元中的 導(dǎo)通電流。單元電流鑒別器650用作電流電流鑒別器或比較器。其可有效地確定導(dǎo)通 電流是高于還是低于既定的分界電流值Io(j)。如果其較高，將鎖存器660設(shè)為一個(gè)其 中信號(hào)INV-1的預(yù)定狀態(tài)。
響應(yīng)于鎖存器660將信號(hào)INV設(shè)定至HIGH (高)，激活下拉電路486。此會(huì)將感
測(cè)節(jié)點(diǎn)481并由此將所連位線36下拉至接地電壓。無論控制柵極電壓如何，此均將禁 止存儲(chǔ)器單元10中導(dǎo)通電流的流動(dòng)，因?yàn)樵谄湓礃O與漏極之間將不存在電壓差。
如圖9A及9B中所示，存在一頁正由對(duì)應(yīng)數(shù)量的感測(cè)模塊480操作的存儲(chǔ)器單 元。頁控制器498將控制及定時(shí)信號(hào)供應(yīng)至每一感測(cè)模塊。頁控制器498使每一感測(cè) 模塊480循環(huán)穿過預(yù)定的操作序列，且還在操作期間供應(yīng)預(yù)定的分界電流值IQ (j)。 如在此項(xiàng)技術(shù)中眾所周知，還可將分界電流值實(shí)施為分界閾值電壓或時(shí)間周期以便進(jìn) 行感測(cè)。在最后一次通過之后，頁控制器498通過信號(hào)NCO來啟用傳輸閘488，以將 感測(cè)節(jié)點(diǎn)481的狀態(tài)作為感測(cè)數(shù)據(jù)讀取到讀出總線499。總之，將從所有多次通過式 模塊480讀出頁感測(cè)數(shù)據(jù)。類似的感測(cè)模塊已揭示于第11/015,199號(hào)美國專利申請(qǐng)案 中，所述專利申請(qǐng)案由Cemea等人于2004年12月16日提出申請(qǐng)，其名稱為"用于 低電壓操作的改進(jìn)存儲(chǔ)器感測(cè)電路及方法(IMPROVED MEMORY SENSING CIRCUIT AND METHOD FOR LOW VOLTAGE OPERATION)"。第11/015 ， 199號(hào)美國 專利申請(qǐng)案的全部揭示內(nèi)容以引用方式并入本文中。
感測(cè)模塊480包含恒壓電源且在感測(cè)期間使所述位線保持在恒定的電壓下以避免 位線與位線的耦合。優(yōu)選地，這由位線電壓箝位電路610來實(shí)現(xiàn)。位線電壓箝位電路 610與位線36串聯(lián)的晶體管612 —同起到如同二極管箝位電路的作用。其柵極偏置至
等于所期望位線電壓vbl的恒定電壓blc，所述電壓vbl高于其閾值電壓vtn。以此方
式，其將所述位線與感測(cè)節(jié)點(diǎn)481隔離開并為所述位線設(shè)定恒定的電壓電平，例如， 期望Vbl=0.4至0.7伏。通常，將所述位線電壓電平設(shè)定為如下的電平其低到足以 避免長的預(yù)充電時(shí)間，而又高到足以避免大地噪聲及其它因素，例如，在其中Vdc高 于0.2伏的飽和區(qū)中操作。
因此，當(dāng)以低Vbl操作(尤其是一個(gè)接近線性區(qū)的電壓)時(shí)，重要的是可精確地 再現(xiàn)VBL，因?yàn)樾〉淖兓部蓪?dǎo)致導(dǎo)電電流的顯著改變。這意味著必須精確地設(shè)定 Vblc = Vbl +Vtn從而使所述源極線偏置最小。
圖11圖解說明圖9A及9B中所示的追蹤位線電壓控制電路的優(yōu)選實(shí)施例。追蹤 位線電壓控制電路700基本上是在輸出線703上提供輸出電壓Vblc。所述輸出電壓實(shí) 質(zhì)上是可調(diào)節(jié)電阻器R 720兩側(cè)的基準(zhǔn)電流來產(chǎn)生。使用共射-共基電流鏡電路730來 保持Ikef恒定在Vblc范國內(nèi)。共射-共基電流鏡電路730具有兩個(gè)分支，其中第一分 支由兩個(gè)串連成二極管的n-晶體管732、 734形成，而第二鏡像分支由兩個(gè)串連的其 他n-晶體管736、 738形成。晶體管732及736的柵極互相連接，而晶體管734及738 的柵極互相連接。1^源連接至晶體管732的漏極，以使Iref向下流到第一分支且同祥 鏡像到第二分支。vhk3h源連接至晶體管736的漏極。晶體管734及738的源極互相連 接以形成基礎(chǔ)軌道701。
所述輸出電壓是從串連晶體管736與738之間的抽頭取出。如果基礎(chǔ)導(dǎo)軌701的 電壓處在V1，貝ij Vblc = V1+Vtn。這是因?yàn)榫w管734的漏極上的電壓為VI加上所 述n-晶體管的閾值電壓，且相同的lKEF會(huì)鏡像到所述第二分支中，從而導(dǎo)致晶體管738 的漏極上出現(xiàn)相同的電壓。
基礎(chǔ)導(dǎo)軌701處的電壓VI是由因電流2IREF在電阻器R 720兩側(cè)所造成的電壓降 加上節(jié)點(diǎn)721處的基礎(chǔ)電壓來設(shè)定。節(jié)點(diǎn)721處的基礎(chǔ)電壓可由基礎(chǔ)電壓選擇器740 來進(jìn)行選擇。當(dāng)在晶體管742的柵極處斷定控制信號(hào)ConSL時(shí)，基礎(chǔ)電壓選擇器740 經(jīng)由晶體管742選擇性地將節(jié)點(diǎn)721連接至聚集存取節(jié)點(diǎn)35 (參見圖9A)或連接至 頁源極線的頁存取節(jié)點(diǎn)37 (參見圖9B)。作為另一選擇，當(dāng)在晶體管744的柵極處斷 定控制信號(hào)ConGND時(shí)，選擇器電路720經(jīng)由晶體管744選擇性地將節(jié)點(diǎn)721連接至 接地401。因此，可看出當(dāng)斷定信號(hào)ConSL時(shí)，Vl-AVi + 2I戰(zhàn)pR，且追蹤位線電壓控 制電路的輸出，VB1X-AVr^lREFR+V,在對(duì)位線電壓箝位電路610 (參見圖10)進(jìn) 行控制的情況下，選擇n-晶體管734從而與所述晶體管具有相同的VTN，從而形成位 線電壓箝位電路610。然后，對(duì)電阻器R進(jìn)行調(diào)節(jié)以通過2lKEpR來設(shè)定所期望的位線 電壓Vi。通過以聚集存取節(jié)點(diǎn)35或頁存取節(jié)點(diǎn)37為基準(zhǔn)，源極偏置A、中高于接 地電位的有效部分將在VBlC中得到自動(dòng)的補(bǔ)償。
源極線偏置的控制柵極補(bǔ)償
根據(jù)本發(fā)明另一方面，當(dāng)并行感測(cè)一頁存儲(chǔ)器單元且其源極耦合在一起以在聚集 存取節(jié)點(diǎn)處接收單元源極信號(hào)時(shí)，供應(yīng)至所述字線的操作電壓與所述聚集存取節(jié)點(diǎn)而 并非與所述芯片接地具有相同的基準(zhǔn)點(diǎn)。以此方式，所述聚集存取節(jié)點(diǎn)與所述芯片接 地之間的任何源極偏置差將得到追蹤并在所供應(yīng)的字線電壓中得到補(bǔ)償。
如圖9A中所示，實(shí)施為追蹤字線電壓箝位電路的字線電壓控制800經(jīng)構(gòu)建以補(bǔ) 償數(shù)據(jù)相依的源極偏置。這是通過在輸出端803中產(chǎn)生與聚集節(jié)點(diǎn)35處而非外部接地
墊處的單元源極信號(hào)采用同一個(gè)點(diǎn)為基準(zhǔn)的輸出電壓VwL來實(shí)現(xiàn)。以此方式，至少可
消除由于加固源極線(參見圖7A)的電阻所引起的源極偏置。
根據(jù)本發(fā)明另一方面，當(dāng)并行感測(cè)一頁存儲(chǔ)器單元且其源極耦合至同一頁源極線 時(shí)，供應(yīng)至字線的操作電壓是以所述頁源極線的存取節(jié)點(diǎn)而并非所述芯片接地為基準(zhǔn)。 以此方式，從所述頁存取節(jié)點(diǎn)到所述芯片接地的任何源極偏置差將得到追蹤且在所供 應(yīng)的字線電壓中得到補(bǔ)償。
如圖9B中所示，實(shí)施為追蹤字線電壓箝位電路的字線電壓控制800經(jīng)構(gòu)建以補(bǔ) 償數(shù)據(jù)相依的源極偏置。這是通過在輸出端803中產(chǎn)生與通至所選頁源極線的存取節(jié) 點(diǎn)38而非外部接地墊采用同一個(gè)點(diǎn)為基準(zhǔn)的輸出電壓Vwr^來實(shí)現(xiàn)。以此方式，由于 所述基準(zhǔn)點(diǎn)定位在存取節(jié)點(diǎn)38處(其對(duì)于所述頁而言是唯一的)，所以可以更好地糾 正所述源極偏置。
圖12圖解說明圖9A及9B所示追蹤字線電壓控制電路的優(yōu)選實(shí)施例。追蹤字線 電壓控制電路800本質(zhì)上是對(duì)基準(zhǔn)電壓使用分壓器以在輸出端803處獲得期望的輸出 電壓Vwl?；鶞?zhǔn)電壓V^是由VREF電路820來提供。VREF由調(diào)整輸出驅(qū)動(dòng)器830來調(diào) 整。經(jīng)驅(qū)動(dòng)V^的輸出電平由DAC受控的分壓器840來控制以在輸出端803處產(chǎn)生 經(jīng)編程的VWI^ 經(jīng)調(diào)整輸出驅(qū)動(dòng)器830包括驅(qū)動(dòng)來自比較器834的輸出的p晶體管832。 p晶體 管832的漏極連接至電壓源vhkm，且其柵極由比較器834的輸出來控制。比較器834 在其"_"端子處接收vkef，并將其與來自所述p-晶體管的源極的信號(hào)反饋進(jìn)行比較。 此外，電容器836用于使所述比較器的輸出與"+"端子AC耦合。如果p-晶體管832 的源極處的電壓小于V^，則所述比較器的輸出為低，從而使p-晶體管832導(dǎo)通，此
導(dǎo)致所述源極處的電壓升高至V^f的電平。另一方面，如果其超過Vj^f，則所述比較
器的輸出將關(guān)斷p-晶體管832以實(shí)現(xiàn)調(diào)整，以使在分壓器840的兩側(cè)出現(xiàn)經(jīng)驅(qū)動(dòng)的調(diào) 整Vref。分壓器840由一系列電阻器形成；由諸如DAC1信號(hào)導(dǎo)通的晶體管(例如， 晶體管844)可使任何兩個(gè)電阻器之間的每一抽頭切換至輸出端803。以此方式，通過 選擇性地使輸出端803連接至分壓器內(nèi)的抽頭，可獲得V肌f中所期望的部分；亦即， (n*r/rT0T) *VREF，其中n是所選定r DAC設(shè)定的數(shù)目。
V^且因此Vw是以節(jié)點(diǎn)821為基準(zhǔn)?；A(chǔ)電壓選擇器850可選擇節(jié)點(diǎn)821處的 基礎(chǔ)電壓。當(dāng)在晶體管742的柵極處斷定控制信號(hào)ConSL時(shí)，基礎(chǔ)電壓選擇器740經(jīng) 由晶體管742選擇性地將節(jié)點(diǎn)721連接至聚集存取節(jié)點(diǎn)35 (參見圖9A)或連接至頁 源極線的頁存取節(jié)點(diǎn)37 (參見圖9B)。作為另一選擇，當(dāng)在晶體管854的柵極處斷定 控制信號(hào)ConGND時(shí)，選擇器電路850經(jīng)由晶體管854選擇性地將節(jié)點(diǎn)821連接至接 地401。因此，可看出當(dāng)斷定信號(hào)ConSL時(shí)，節(jié)點(diǎn)821處將出現(xiàn)A1，其將變?yōu)閂ERF 電路820及電壓除法器840的基礎(chǔ)電壓。因此，追蹤字線電壓控制電路800的輸出將 具有V肌- (n*r/rTOT) n^ef+AV^通過以聚集存取節(jié)點(diǎn)35或頁存取節(jié)點(diǎn)37為基準(zhǔn)， 源極偏置a、中高出接地電位的有效部分將在VwL中得到自動(dòng)的補(bǔ)償。
作為另一選擇，可使用追蹤電壓控制電路800追蹤在控制位線電壓箝位電路610 (參見圖10)時(shí)所使用的Vblc的源扱偏置。本質(zhì)上，對(duì)所述輸出電壓進(jìn)行設(shè)定以提
雖然上文參照某些實(shí)施例對(duì)本發(fā)明的各種方面進(jìn)行說明，但應(yīng)了解，本發(fā)明享有 在隨附權(quán)利要求書整個(gè)范疇內(nèi)得到保護(hù)的權(quán)利。
權(quán)利要求
1、一種在非易失性存儲(chǔ)器裝置中感測(cè)存儲(chǔ)器單元頁的方法，所述非易失性存儲(chǔ)器裝置具有擬并行感測(cè)的各個(gè)存儲(chǔ)器單元頁，每一存儲(chǔ)器單元具有源極、漏極、電荷存儲(chǔ)單元及控制柵極，所述控制柵極用于控制沿所述漏極及源極的導(dǎo)電電流，所述方法包括提供頁源極線；將所述頁的每一存儲(chǔ)器單元的所述源極耦合至所述頁源極線；將各個(gè)頁的所述頁源極線耦合至聚集節(jié)點(diǎn)以連接至源極電壓控制電路供用于感測(cè)操作；將所述頁的每一存儲(chǔ)器單元的所述漏極耦合至相關(guān)聯(lián)的位線；及將預(yù)定位線電壓提供至所述頁的每一存儲(chǔ)器單元的相關(guān)聯(lián)位線以進(jìn)行感測(cè)操作，其中每一所述預(yù)定位線電壓是以所述聚集節(jié)點(diǎn)為基準(zhǔn)以便不受所述聚集節(jié)點(diǎn)與接地基準(zhǔn)之間的任何電壓差的影響。
2、 如權(quán)利要求1所述的感測(cè)方法，其中所述頁源極線處在比所述源極電壓控制 電路的電位高的電位。
3、 如權(quán)利要求1所述的感測(cè)方法，其中所述源極電壓控制電路以所述接地基準(zhǔn) 為基準(zhǔn)。
4、 如權(quán)利要求1所述的感測(cè)方法，其中所述提供預(yù)定位線電壓進(jìn)一步包括 提供位線電壓箝位電路；及產(chǎn)生用以控制所述位線電壓箝位電路的控制電壓，以將所述位線箝位在所述預(yù)定 位線電壓處。
5、 如權(quán)利要求4所述的感測(cè)方法，其中所述產(chǎn)生控制電壓進(jìn)一步包括-提供基準(zhǔn)電流；提供預(yù)定電阻器；及通過使所述基準(zhǔn)電流穿過所述預(yù)定電阻器來產(chǎn)生所述控制電壓。
6、 如權(quán)利要求4所述的感測(cè)方法，其中所述提供預(yù)定位線電壓箝位電路包括 提供第一晶體管，其具有源極、漏極及控制柵極且具有跨越所述控制柵極與所述源極的二極管電壓降；將電壓源耦合至其漏極； 將所述位線耦合至其源極；及將所述控制電壓施加至其控制柵極，以使得所述控制電壓具有由所述預(yù)定位線電 壓加上所述二極管電壓降所得出的值。
7、 如權(quán)利要求6所述的感測(cè)方法，其中所述產(chǎn)生控制電壓進(jìn)一步包括 提供基準(zhǔn)電流； 提供預(yù)定電阻器；提供第二晶體管，其具有與所述第一晶體管的二極管電壓降大體類似的二極管電 壓降；及通過對(duì)跨越所述第二晶體管的電壓降及所述基準(zhǔn)電流穿過所述預(yù)定電阻器的電 壓降進(jìn)行求和來產(chǎn)生所述控制電壓。
8、 如權(quán)利要求6所述的感測(cè)方法，其中所述產(chǎn)生控制電壓進(jìn)一步包括-提供經(jīng)調(diào)整的基準(zhǔn)電壓；提供DAC控制的分壓器；及通過使用所述DAC控制的分壓器來分配所述經(jīng)調(diào)整的基準(zhǔn)電壓來產(chǎn)生所述控制 電壓。
9、 如權(quán)利要求1-8中任一權(quán)利要求所述的方法，其中所述存儲(chǔ)器單元的每一者存 儲(chǔ)一個(gè)位的數(shù)據(jù)。
10、 如權(quán)利要求1-8中任一權(quán)利要求所述的方法，其中所述存儲(chǔ)器單元的每一者 存儲(chǔ)多于一個(gè)位的數(shù)據(jù)。
11、 一種非易失性存儲(chǔ)器裝置，其中所述非易失性存儲(chǔ)器裝置具有擬并行感測(cè)的各個(gè)存儲(chǔ)器單元頁，每一存儲(chǔ)器單元具有源極、漏極、電荷存儲(chǔ)單元及控制柵極，所述控制柵極用于控制沿所述漏極及源極的導(dǎo)電電流，所述存儲(chǔ)器裝置包括 頁源極線，其耦合至頁中的每一存儲(chǔ)器單元的所述源極； 聚集節(jié)點(diǎn)，其耦合至各個(gè)頁源極線；源極電壓控制電路，其經(jīng)由所述聚集節(jié)點(diǎn)耦合至所選頁的頁源極線供用于存儲(chǔ)器操作；相關(guān)聯(lián)的位線，其耦合至所述頁的每一存儲(chǔ)器單元的所述漏極；及 位線電壓源，其用于將預(yù)定位線電壓提供至所述頁的每一存儲(chǔ)器單元的相關(guān)聯(lián)位線供用于感測(cè)操作，其中每一所述預(yù)定位線電壓是以所述聚集節(jié)點(diǎn)為基準(zhǔn)以便不受所述聚集節(jié)點(diǎn)與接地基準(zhǔn)之間的任何電壓差的影響。
12、 如權(quán)利要求11所述的存儲(chǔ)器裝置，其中所述頁源極線處在比所述源極電壓 控制電路的電位高的電位。
13、 如權(quán)利要求11所述的存儲(chǔ)器裝置，其中所述源極電壓控制電路是以所述接 地基準(zhǔn)為基準(zhǔn)。
14、 如權(quán)利要求11所述的存儲(chǔ)器裝置，其中所述位線電壓源進(jìn)一步包括 位線電壓箝位電路；及控制電壓產(chǎn)生器，其用于產(chǎn)生用以控制所述位線電壓鉗位電路的控制電壓以將所 述位線鉗位在所述預(yù)定位線電壓處。
15、 如權(quán)利要求14所述的存儲(chǔ)器裝置，其中所述控制電壓產(chǎn)生器進(jìn)一步包括 基準(zhǔn)電流；預(yù)定電阻器；及 輸出控制電壓，其包括由所述基準(zhǔn)電流與所述預(yù)定電阻器的乘積所得出的分量。
16、 如權(quán)利要求14所述的存儲(chǔ)器裝置，其中所述位線電壓箝位電路包括-第一晶體管，其具有源極、漏極及控制柵極，且具有跨越所述控制柵極與所述源極的二極管電壓降；耦合至其漏極的電壓源； 耦合至其源極的所述位線；及施加至其控制柵極的所述控制電壓，以使得所述控制電壓具有由所述預(yù)定位線電 壓加上所述二極管電壓降所得出的值。
17、 如權(quán)利要求16所述的存儲(chǔ)器裝置，其中所述控制電壓產(chǎn)生器進(jìn)一步包括 基準(zhǔn)電流；預(yù)定電阻器；第二晶體管，其具有與所述第一晶體管的二極管電壓降大體類似的二極管電壓 降；及輸出控制電壓，其包括由跨越所述第二晶體管的電壓降及所述基準(zhǔn)電流穿過所述 預(yù)定電阻器的電壓降所得出的分量。
18、 如權(quán)利要求16所述的存儲(chǔ)器裝置，其中所述控制電壓產(chǎn)生器進(jìn)一步包括 經(jīng)調(diào)整的基準(zhǔn)電壓；DAC控制的分壓器；及輸出控制電壓，其是通過使用所述DAC控制的分壓器來分配所述經(jīng)調(diào)整的基準(zhǔn) 電壓而得出。
19、 如權(quán)利要求11-18中任一權(quán)利要求所述的存儲(chǔ)器裝置，其中所述存儲(chǔ)器單元 的每一者存儲(chǔ)一個(gè)位的數(shù)據(jù)。
20、 如權(quán)利要求11-18中任一權(quán)利要求所述的存儲(chǔ)器裝置，其中所述存儲(chǔ)器單元 的每一者存儲(chǔ)多于一個(gè)位的數(shù)據(jù)。
21、 一種在非易失性存儲(chǔ)器裝置中感測(cè)存儲(chǔ)器單元頁的方法，所述非易失性存儲(chǔ) 器裝置具有擬并行感測(cè)的各個(gè)存儲(chǔ)器單元頁，每一存儲(chǔ)器單元具有源極、漏極、電荷 存儲(chǔ)單元及控制柵極，所述控制柵極用于控制沿所述漏極及源極的導(dǎo)電電流，所述方 法包括提供頁源極線；將所述頁的每一存儲(chǔ)器單元的所述源極耦合至所述頁源極線； 將所述頁源極線切換至源極電壓控制電路供用于感測(cè)操作； 將所述頁的每一存儲(chǔ)器單元的所述漏極耦合至相關(guān)聯(lián)的位線；及 將預(yù)定位線電壓提供至所述頁的每一存儲(chǔ)器單元的相關(guān)聯(lián)位線供用于感測(cè)操作， 其中每一所述預(yù)定位線電壓是以所述頁的所述頁源極線為基準(zhǔn)以便不受所述頁源極線與接地基準(zhǔn)之間的任何電壓差的影響。
22、 如權(quán)利要求21所述的感測(cè)方法，其中所述頁源極線處在比所述源極電壓控 制電路的電位高的電位。
23、 如權(quán)利要求21所述的感測(cè)方法，其中所述源極電壓控制電路以所述接地基準(zhǔn)為基準(zhǔn)。
24、 如權(quán)利要求21所述的感測(cè)方法，其中所述提供預(yù)定位線電壓進(jìn)一步包括 提供位線電壓箝位電路；及產(chǎn)生用以控制所述位線電壓箝位電路的控制電壓，以將所述位線箝位在所述預(yù)定 位線電壓處。
25、 如權(quán)利要求24所述的感測(cè)方法，其中所述產(chǎn)生控制電壓進(jìn)一步包括 提供基準(zhǔn)電流；提供預(yù)定電阻器；及通過使所述基準(zhǔn)電流穿過所述預(yù)定電阻器來產(chǎn)生所述控制電壓。
26、 如權(quán)利要求24所述的感測(cè)方法，其中所述提供預(yù)定位線電壓箝位電路包括 提供第一晶體管，其具有源極、漏極及控制柵極且具有跨越所述控制柵極與所述源極的二極管電壓降；將電壓源耦合至其漏極； 將所述位線耦合至其源極；及將所述控制電壓施加至其控制柵極，以使得所述控制電壓具有由所述預(yù)定位線電 壓加上所述二極管電壓降所得出的值。
27、 如權(quán)利要求26所述的感測(cè)方法，其中所述產(chǎn)生控制電壓進(jìn)一步包括 提供基準(zhǔn)電流；提供預(yù)定電阻器；提供第二晶體管，其具有與所述第一晶體管的二極管電壓降大體類似的二極管電 壓降；及通過對(duì)跨越所述第二晶體管的電壓降及所述基準(zhǔn)電流穿過所述預(yù)定電阻器的電 壓降進(jìn)行求和來產(chǎn)生所述控制電壓。
28、 如權(quán)利要求26所述的感測(cè)方法，其中所述產(chǎn)生控制電壓進(jìn)一步包括 提供經(jīng)調(diào)整的基準(zhǔn)電壓；提供DAC控制的分壓器；及通過使用所述DAC控制的分壓器來分配所述經(jīng)調(diào)整的基準(zhǔn)電壓來產(chǎn)生所述控制 電壓。
29、 如權(quán)利要求21-28中任一權(quán)利要求所述的方法，其中所述存儲(chǔ)器單元的每一者存儲(chǔ)一個(gè)位的數(shù)據(jù)。
30、 如權(quán)利要求21-28中任一權(quán)利要求所述的方法，其中所述存儲(chǔ)器單元的每一者存儲(chǔ)多于一個(gè)位的數(shù)據(jù)。
31、 一種非易失性存儲(chǔ)器裝置，其中所述非易失性存儲(chǔ)器裝置具有擬并行感測(cè)的各個(gè)存儲(chǔ)器單元頁，每一存儲(chǔ)器單元具有源極、漏極、電荷存儲(chǔ)單元及控制柵極，所 述控制柵極用于控制沿所述漏極及源極的導(dǎo)電電流，所述存儲(chǔ)器裝置包括 頁源極線，其耦合至頁中的每一存儲(chǔ)器單元的所述源極； 頁源極線多路復(fù)用器；源極電壓控制電路，其經(jīng)由所述頁源極線多路復(fù)用器耦合至所選頁的頁源極線供用于存儲(chǔ)器操作；相關(guān)聯(lián)的位線，其耦合至所述頁的每一存儲(chǔ)單元的所述漏極；及位線電壓源，其用于將預(yù)定位線電壓提供至所述頁的每一存儲(chǔ)器單元的相關(guān)聯(lián)位線供用于感測(cè)操作，其中每一所述預(yù)定位線電壓以所述頁源極線為基準(zhǔn)以便不受到所述頁源極線與接地基準(zhǔn)之間的任何電壓差的影響。
32、 如權(quán)利要求31所述的存儲(chǔ)器裝置，其中所述頁源極線處在比所述源極電壓 控制電路的電位高的電位。
33、 如權(quán)利要求31所述的存儲(chǔ)器裝置，其中所述源極電壓控制電路是以所述接 地基準(zhǔn)為基準(zhǔn)。
34、 如權(quán)利要求31所述的存儲(chǔ)器裝置，其中所述位線電壓源進(jìn)一步包括 位線電壓箝位電路；及控制電壓產(chǎn)生器，其用于產(chǎn)生用以控制所述位線電壓箝位電路的控制電壓以將所 述位線箝位在所述預(yù)定位線電壓處。
35、 如權(quán)利要求34所述的存儲(chǔ)器裝置，其中所述控制電壓產(chǎn)生器進(jìn)一步包括 基準(zhǔn)電流；預(yù)定電阻器；及輸出控制電壓，其包括由所述基準(zhǔn)電流與所述預(yù)定電阻器的乘積所得出的分量。
36、 如權(quán)利要求34所述的存儲(chǔ)器裝置，其中所述位線電壓箝位電路包括 第一晶體管，其具有源極、漏極及控制柵極且具有跨越所述控制柵極與所述源極的二極管電壓降；耦合至其漏極的電壓源； 耦合至其源極的所述位線；及施加至其控制柵極的所述控制電壓，以使所述控制電壓具有由所述預(yù)定位線電壓 加上所述二極管電壓降所得出的值。
37、 如權(quán)利要求36所述的存儲(chǔ)器裝置，其中所述控制電壓產(chǎn)生器進(jìn)一步包括 基準(zhǔn)電流；預(yù)定電阻器；第二晶體管，其具有與所述第一晶體管的二極管電壓降大體類似的二極管電壓 降；及輸出控制電壓，其包括由跨越所述第二晶體管的電壓降及所述基準(zhǔn)電流穿過所述 預(yù)定電阻器的電壓降所得出的分量。
38、 如權(quán)利要求36所述的存儲(chǔ)器裝置，其中所述控制電壓產(chǎn)生器進(jìn)一步包括 經(jīng)調(diào)整的基準(zhǔn)電壓； DAC控制的分壓器；及輸出控制電壓，其是通過使用所述DAC控制的分壓器來分配所述經(jīng)調(diào)整的基準(zhǔn) 電壓而得出。
39、 如權(quán)利要求31-38中任一權(quán)利要求所述的存儲(chǔ)器裝置，其中所述存儲(chǔ)器單元 的每一者存儲(chǔ)一個(gè)位的數(shù)據(jù)。
40、 如權(quán)利要求31-38中任一權(quán)利要求所述的存儲(chǔ)器裝置，其中所述存儲(chǔ)器單元 的每一者存儲(chǔ)多于一個(gè)位的數(shù)據(jù)。
全文摘要
源極線偏置(虛接地)是由讀取/寫入電路的接地環(huán)路中的非零電阻引入的誤差。在感測(cè)期間，存儲(chǔ)器單元的源極由于跨越電阻的電壓降而被錯(cuò)誤地偏置，且導(dǎo)致所施加的控制柵極及漏極電壓出現(xiàn)誤差。當(dāng)所施加的控制柵極及漏極電壓使其基準(zhǔn)點(diǎn)盡可能地靠近存儲(chǔ)器單元的源極定位時(shí)，可使所述誤差最小化。在一個(gè)優(yōu)選實(shí)施例中，所述基準(zhǔn)點(diǎn)定位在其中施加所述源極控制信號(hào)的節(jié)點(diǎn)處。當(dāng)存儲(chǔ)器陣列被組織成并行感測(cè)的存儲(chǔ)器單元頁(其中每一頁中的源極耦合至頁源極線)時(shí)，經(jīng)由多路復(fù)用器將所述基準(zhǔn)點(diǎn)選擇為位于所選頁的頁源極線處。
文檔編號(hào)G11C16/30GK101176164SQ200680017030
公開日2008年5月7日 申請(qǐng)日期2006年3月29日 優(yōu)先權(quán)日2005年4月1日
發(fā)明者若爾-安德里安·瑟尼, 陳辛隆 申請(qǐng)人:桑迪士克股份有限公司