專利名稱：快閃存儲器裝置中的選擇性慢編程會聚的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體涉及存儲裝置，且具體來說，本發(fā)明涉及快閃存儲器裝置存儲器裝置。
背景技術(shù)：
通常提供存儲器裝置作為計(jì)算機(jī)或其它電子裝置中的內(nèi)部半導(dǎo)體集成電路。存在許 多不同類型的存儲器，包含隨機(jī)存取存儲器(RAM)、只讀存儲器(ROM)、動(dòng)態(tài)隨機(jī) 存取存儲器(DRAM)、同步動(dòng)態(tài)隨機(jī)存取存儲器(SDRAM)和快閃存儲器。
快閃存儲器是一種類型的可以塊為單位而不是一次一個(gè)字節(jié)地被擦除并重新編程 的存儲器。典型的快閃存儲器包括存儲器陣列，所述存儲器陣列包含大量存儲器單元。 所述存儲器單元中的每一者包含能夠保存電荷的浮柵場效應(yīng)晶體管。通常將所述單元分 組成多個(gè)塊?？赏ㄟ^對浮動(dòng)?xùn)艠O進(jìn)行充電來在隨機(jī)基礎(chǔ)上對塊內(nèi)的單元中的每一者進(jìn)行 電編程。通過浮動(dòng)?xùn)艠O中的電荷的存在或不存在來確定單元中的數(shù)據(jù)?？赏ㄟ^塊擦除操 作來從浮動(dòng)?xùn)艠O去除電荷。
可按每單元單個(gè)位(即，單級單元一SLC)或每單元多個(gè)位(即，多級單元一MLC) 來對每一存儲器單元進(jìn)行編程。每一單元的閾值電壓(Vt)確定存儲在所述單元中的數(shù) 據(jù)。舉例來說，在每單元單個(gè)位中，0.5 V的Vt可指示經(jīng)編程的單元，而-0.5V的Vt可 指示經(jīng)擦除的單元。多級單元可具有多個(gè)Vt窗，每一Vt窗指示不同狀態(tài)。多級單元通 過將位組合(bit pattern)分配給所述單元的特定電壓分布來利用傳統(tǒng)快閃單元的模擬性 質(zhì)。視分配給所述單元的電壓范圍的量而定，這種技術(shù)允許每單元存儲兩個(gè)或兩個(gè)以上 的位。
重要的是，Vt分布可充分間隔開，以便減小一個(gè)分布的較高電壓與下一分布的較低 Vt重疊的可能性。所述重疊可能因?yàn)椴⑷雴卧奶囟妷悍植嫉脑肼暬驕囟茸兓木壒?而發(fā)生。視分配給單元的電壓范圍的量而定，這種技術(shù)允許每單元存儲兩個(gè)或兩個(gè)以上 的位。
重要的是，Vt分布可充分間隔開，以便減小一個(gè)分布的較高電壓與下一分布的較低 Vt重疊的可能性。所述重疊可能因?yàn)榧呻娐返脑肼暬驕囟茸兓木壒识l(fā)生。 一種在 各個(gè)閾值電壓分布之間形成較大間隙的方式是使分布本身較窄。因?yàn)榇鎯ζ鲉卧诓煌?速率下編程，所以這可能是一個(gè)問題。
可在較慢單元之前對較快的存儲器單元進(jìn)行編程，因?yàn)檩^快的單元需要較少的編程 脈沖。由于較快單元產(chǎn)生較寬的分布，所以這可導(dǎo)致較快單元的Vt分布與較慢單元的 Vt分布不同且/或更接近除較慢單元的Vt分布以外的其它分布。
在Tanaka等人的第6，643，188號美國專利(轉(zhuǎn)讓給Toshiba和SanDisk公司)中說 明一種解決這個(gè)問題的方法。Tanaka等人揭示一種兩步編程方法，其使用第一步檢驗(yàn)電 壓和第二步檢驗(yàn)電壓。 一旦正被編程的存儲器單元的閾值電壓達(dá)到第一步檢驗(yàn)電壓，就 針對所有正被編程的單元改變寫控制電壓。這使所有存儲器單元的編程減速。
這種方法的一個(gè)問題是其減小了編程處理量。不管正被編程的單元是快單元還是 慢單元，減小所有所述單元的編程速度都使對所有所述單元進(jìn)行編程所花費(fèi)的時(shí)間增 加。
另一種可用于形成較窄分布的方法是當(dāng)單元接近編程狀態(tài)時(shí)，調(diào)整編程脈沖階躍 電壓。然而，這也使所有位的編程減速，因此減小編程處理量。對于需要額外編程脈沖 的較高分布來說尤其如此，其中由于增量較小，所以要花費(fèi)更長的時(shí)間來達(dá)到較高分布。
由于上文所陳述的原因，且由于下文所陳述的所屬領(lǐng)域的技術(shù)人員在閱讀并理解本 說明書后將明了的其它原因，此項(xiàng)技術(shù)中需要一種在不減小存儲器裝置的編程處理量的 情況下產(chǎn)生較窄Vt分布的方法。

發(fā)明內(nèi)容
一種用于在包括存儲器單元陣列的存儲器裝置中進(jìn)行選擇性慢編程會聚的方法，所
述存儲器單元陣列具有字線和位線，所述方法包括增加多個(gè)存儲器單元中每一者的閾 值電壓；以及選擇性偏置耦合到所述多個(gè)存儲器單元的位線，使得在耦合到所述第一位
線的存儲器單元的所述閾值電壓達(dá)到兩個(gè)檢驗(yàn)闞值電壓中的第一檢驗(yàn)閾值電壓時(shí)，用大
于0V的電壓來偏置位線，所述第一檢驗(yàn)閾值電壓小于第二檢驗(yàn)閾值電壓。
一種存儲器裝置，其包括存儲器單元陣列，其具有字線和位線，每一存儲器單元
具有相關(guān)聯(lián)的閾值電壓；以及控制電路，其控制所述存儲器單元陣列的編程，所述控制 電路經(jīng)配置以控制多個(gè)編程脈沖的產(chǎn)生以增加待編程的一組存儲器單元的所述相關(guān)聯(lián) 的閾值電壓，所述控制電路進(jìn)一步經(jīng)配置以選擇性地控制位線偏置，使得僅耦合到閾值 電壓等于或大于第一檢驗(yàn)閾值電壓但小于第二檢驗(yàn)閾值電壓的存儲器單元的位線在從 地電位偏置的過程中經(jīng)歷增加。
一種存儲器系統(tǒng)，其包括處理器，其產(chǎn)生存儲器編程信號；以及存儲器裝置，其 耦合到所述處理器且響應(yīng)于所述存儲器編程信號而操作，所述裝置包括存儲器單元陣
列，所述存儲器單元以行和列的形式布置，以使得所述行通過字線而耦合且所述列通過位線而耦合，每一存儲器單元具有相關(guān)聯(lián)的閾值電壓；以及控制電路，其控制所述存儲器單元陣列的編程，所述控制電路適合于控制多個(gè)編程脈沖的產(chǎn)生，以增加待編程的一組存儲器單元的所述相關(guān)聯(lián)的閾值電壓，所述控制電路進(jìn)一步適合于僅選擇性地控制與閾值電壓等于或大于第一檢驗(yàn)閾值電壓但小于第二檢驗(yàn)閾值電壓的存儲器單元相關(guān)聯(lián)的位線的偏置。


圖1展示本發(fā)明的快閃存儲器陣列的一個(gè)實(shí)施例的簡化示意圖。
圖2展示本發(fā)明的選擇性慢編程方法的一個(gè)實(shí)施例的流程圖。
圖3展示本發(fā)明的Vt分布的一個(gè)實(shí)施例的圖。
圖4展示根據(jù)圖2的實(shí)施例的編程脈沖、數(shù)據(jù)位電壓電平和位線電壓電平的一個(gè)實(shí) 施例的圖。
圖5展示本發(fā)明的存儲器系統(tǒng)的一個(gè)實(shí)施例的簡化框圖。
具體實(shí)施例方式
在以下本發(fā)明具體實(shí)施方式
中，參考形成本發(fā)明一部分的附圖，且其中以說明的方 式展示可實(shí)踐本發(fā)明的具體實(shí)施例。圖中，相同標(biāo)號在幾個(gè)視圖中始終描述大體上類似 的組件。以足夠的細(xì)節(jié)來描述這些實(shí)施例，以使所屬領(lǐng)域的技術(shù)人員能夠?qū)嵺`本發(fā)明。 可利用其它實(shí)施例，且可在不脫離本發(fā)明范圍的情況下，作出結(jié)構(gòu)、邏輯和電改變。因 此，不應(yīng)在限制意義上考慮以下具體實(shí)施方式
，且本發(fā)明的范圍僅由所附權(quán)利要求書及 其均等物界定。
圖1說明本發(fā)明的主"與非"快閃存儲器陣列的一個(gè)實(shí)施例的簡化圖。出于清楚的 目的，圖1的存儲器陣列沒有展示存儲器陣列中通常需要的所有元素。舉例來說，盡管 所需位線的數(shù)目實(shí)際上取決于存儲器密度，但僅展示兩個(gè)位線(BL1和BL2)。隨后將 位線稱為(BL1到BLN)。
所述陣列由布置成串聯(lián)列104、 105的浮柵單元101的陣列組成。在每一串聯(lián)鏈104、 105中，所述浮柵單元101中的每一者以漏極到源極的方式耦合。橫跨多個(gè)串聯(lián)串104、 105的字線(WL0到WL31)耦合到一行中的每個(gè)浮柵單元的控制柵極，以便控制其操 作。位線(BL1到BLN)最終耦合到檢測每一單元的狀態(tài)的讀出放大器(未圖示)。
在操作中，字線(WL0到WL31)選擇串聯(lián)鏈104、 105中的個(gè)別浮柵存儲器單元 進(jìn)行寫入或讀取，并在通過模式下，對每一串聯(lián)串104、 105中的其余浮柵存儲器單元 進(jìn)行操作。浮柵存儲器單元的每一串聯(lián)串104、 105通過源極選擇柵極116、 117耦合到 源極線106，且通過漏極選擇柵極112、 113耦合到個(gè)別位線(BLl至UBLN)。源極選擇 柵極116、 117由耦合到其控制柵極的源極選擇柵極控制線SG (S) 118控制。漏極選擇 柵極112、 113由漏極選擇柵極控制線SG (D) 114控制。
在典型的現(xiàn)有技術(shù)編程操作期間，用以大于預(yù)定編程電壓的初始電壓(例如，約16 V)開始的一系列遞增電壓編程脈沖來偏置待編程的快閃存儲器單元的選定字線。在每 一編程脈沖之后，執(zhí)行0 V字線電壓下的檢驗(yàn)操作以確定單元的閾值電壓Vt是否已增加 到適當(dāng)?shù)木幊屉娖?例如，0.5 V)。
在編程操作期間，通常以小于編程電壓的電壓(例如，約10V)來偏置其余單元的 未選定字線。在一個(gè)實(shí)施例中，未選定字線電壓可為高于地電位的任何電壓。以大體上 類似的方式對所述存儲器單元中的每一者進(jìn)行編程。
將本發(fā)明的存儲器陣列分解成存儲器塊。存儲器塊的數(shù)量通常由存儲器裝置的大小 (即，512MB、 1GB)來確定。每一存儲器塊由64個(gè)頁組成。
圖1中說明的陣列是針對"與非"結(jié)構(gòu)陣列的。然而本發(fā)明的實(shí)施例不限于任何一 個(gè)類型的陣列結(jié)構(gòu)。舉例來說，本發(fā)明還可在"或非"或"與"結(jié)構(gòu)陣列中正確地操作。
圖2說明本發(fā)明的選擇性慢編程會聚方法的一個(gè)實(shí)施例的流程圖。接收命令以將數(shù) 據(jù)寫入(201)到一個(gè)或一個(gè)以上存儲器單元。所述數(shù)據(jù)可以是單個(gè)位或多個(gè)位。
如先前描述，產(chǎn)生(203)編程脈沖并將其施加到選定字線。接著執(zhí)行(205)編程 檢驗(yàn)操作，以確定單元是否已正確編程(207)。檢驗(yàn)操作僅為單元的讀取以確定其內(nèi)容， 以及讀取數(shù)據(jù)與所需數(shù)據(jù)的比較。
如果單元已經(jīng)編程，那么以編程抑制電壓來偏置其漏極連接(即，其連接到的位線) (215)。在一個(gè)實(shí)施例中，VBL從編程期間所使用的OV位線偏置增加到Vcc。替代實(shí)施
例可針對VBjJ吏用其它抑制電壓。
如果檢驗(yàn)操作確定單元仍未編程有所需數(shù)據(jù)(207)，那么檢査單元的閾值電壓，以 確定其是否已達(dá)到針對所述特定狀態(tài)的預(yù)檢驗(yàn)電壓電平(209)。每一狀態(tài)具有一預(yù)檢驗(yàn) 電壓電平，當(dāng)針對所述特定狀態(tài)的閾值電壓達(dá)到所述電平時(shí)，在所述預(yù)檢驗(yàn)電壓電平處， 通過偏置耦合到單元的位線(211)來使所述特定單元的編程減速。
不同于現(xiàn)有技術(shù)，本發(fā)明的方法選擇性地使已通過針對正被編程到單元中的特定狀 態(tài)的預(yù)檢驗(yàn)閾值的每一單元的編程減速。正被編程的其它單元不受位線偏置的影響，且 被允許以其正常編程速度進(jìn)行編程。這具有在不減小編程處理量的情況下使Vt分布變窄 的效應(yīng)。
如圖3中所說明且隨后所論述，預(yù)檢驗(yàn)電壓電平小于檢驗(yàn)電壓電平。舉例來說，第 一編程狀態(tài)(即，"10")可能具有0.3 V的預(yù)檢驗(yàn)電壓和0.5 V的檢驗(yàn)電壓電平。替代 實(shí)施例可使用其它電壓以及預(yù)檢驗(yàn)電壓與檢驗(yàn)電壓之間的不同電壓差。
位線的偏置減小了存儲器單元晶體管上的電壓降，因此減小了施加到單元的有效編 程電壓。編程電壓越低，所述單元的Vt的移動(dòng)越慢。在一個(gè)實(shí)施例中，位線偏壓(VBL) 在0.5到0.9的范圍內(nèi)。然而，本發(fā)明不限于任何一個(gè)電壓或電壓范圍。
在位線電壓VBL已增加(211)之后，通過產(chǎn)生遞增地大于前一脈沖(212)的另 一編程脈沖(203)而重復(fù)所述編程過程。在一個(gè)實(shí)施例中，以200mV階躍電壓增加編 程脈沖。此階躍電壓僅用于說明目的，因?yàn)楸景l(fā)明可使用任何階躍電壓來增加編程脈沖 電平。
然而，由于存儲器單元晶體管上的電壓降現(xiàn)在由于V肌增加而減小，因此增加的編 程脈沖電壓對編程所述單元的影響將減小。單元中的所述特定狀態(tài)的編程操作繼續(xù)進(jìn) 行，直到所述單元經(jīng)編程且V肌增加到抑制電壓為止。
如果尚未達(dá)到預(yù)檢驗(yàn)電壓電平(207)，那么使編程脈沖電壓增加(213)階躍電壓， 且將所述遞增編程脈沖施加到單元的字線(203)。編程過程重復(fù)，直到達(dá)到預(yù)檢驗(yàn)電壓 電平(209)為止，調(diào)整位線電壓(211)以使編程減速，且單元最終經(jīng)編程(207)，以 使得位線電壓增加到抑制電壓(215)。
以選擇性方式對每個(gè)位執(zhí)行圖2的方法。代替在位已達(dá)到預(yù)檢驗(yàn)電壓時(shí)偏置所有單 元的位線，僅在每一單元均達(dá)到預(yù)檢驗(yàn)閾值時(shí)，增加其特定位線電壓，以減慢編程速度。
在使用多級單元的存儲器裝置中，所述位可位于同一頁地址中或位于多個(gè)頁地址 中。當(dāng)所述位在同一頁地址中時(shí)，兩個(gè)位可同時(shí)改變。換句話說，同一頁地址編程過程 可直接從擦除狀態(tài)"11"轉(zhuǎn)到編程狀態(tài)"00"。如果多個(gè)位中的一個(gè)或一個(gè)以上位在不 同的頁地址中，那么每次僅改變一個(gè)位。舉例來說，為了從擦除狀態(tài)"11"轉(zhuǎn)到編程狀 態(tài)"00"，通常必需經(jīng)歷狀態(tài)"10"或狀態(tài)"01"，視這些狀態(tài)所映射到的位置而定。本 發(fā)明的選擇性慢編程會聚方法在這些實(shí)施例的任一者中均起作用。
圖3說明本發(fā)明的Vt分布301到304的一個(gè)實(shí)施例的圖。所述圖展示擦除狀態(tài)"11" 301處于負(fù)Vt。狀態(tài)"10" 302、 "00" 303和"01" 304分別具有增加的Vt分布。
每一 "未擦除"分布302到303具有如前論述的相關(guān)聯(lián)的預(yù)檢驗(yàn)電壓(PVFY1到 PVFY3)。每一 "未擦除"狀態(tài)302到304還具有大于預(yù)檢驗(yàn)電壓的檢驗(yàn)電壓(VFY1到 VFY3)。
圖3的圖僅用于說明目的，因?yàn)楸景l(fā)明的選擇性慢編程收殮方法并不僅限于所說明狀態(tài)的數(shù)量或每一狀態(tài)的特定映射Vt位置。本發(fā)明不涉及分布的特定二進(jìn)制編碼，而是 大體涉及從一般分布到具有較高Vt的不同分布的轉(zhuǎn)變。
舉例來說，在替代實(shí)施例中，多級單元可具有兩個(gè)以上的位，因此需要額外的分布。 在又一實(shí)施例中，每一狀態(tài)可被映射到不同位置。舉例來說，狀態(tài)"10"可被映射到較 高Vt分布，且狀態(tài)"01"被映射到較低Vt分布。本發(fā)明實(shí)施例可在任何此類例子中正 確地操作。
圖4說明根據(jù)圖2的選擇性慢編程會聚方法的編程脈沖的一個(gè)實(shí)施例與所得數(shù)據(jù)位 電壓電平和位線電壓電平的曲線圖。下部圖展示編程脈沖，其中每一脈沖的電壓電平沿 著底部軸線增加Vstep。所說明的實(shí)施例使用200 mV的Vstep。然而，本發(fā)明不限于任何 一個(gè)階躍電壓。
圓圈表示以不同速率編程的兩個(gè)位。與空心圓圈相比，實(shí)心圓圈以較快的速率進(jìn)行 編程。圓圈的向上移動(dòng)表示增加的Vt。在PVFY1閾值之前，較慢的位以200 mV的AVt 增加。實(shí)心圓圈(即，較快的位)首先達(dá)到預(yù)檢驗(yàn)電壓。在所說明的實(shí)施例中，這展示 為PVFY1 ，如圖3中所論述。然而，這還可以是其它預(yù)檢驗(yàn)電平(例如PVFY2到PVFY3)
中的任一者。
當(dāng)較快的位達(dá)到預(yù)檢驗(yàn)電壓閾值時(shí)，上部圖展示約0.6 V的電壓被施加到位線。較 慢的位的位線仍處于OV。
中間圖展示"較快"位現(xiàn)在以較慢的速率增加，其在階躍電壓等于200 mV時(shí)可由 AVt- 200+K表示，其中0<&<1。替代階躍電壓將具有不同的AVt。
一旦較慢的位和較快的位兩者均達(dá)到檢驗(yàn)電壓閾值VFY1，上部圖就展示抑制電壓 Vcc被施加到位線。接著，中間圖展示每個(gè)位的Vt的增加己由于編程操作的結(jié)束而停止。
圖5說明本發(fā)明一個(gè)實(shí)施例的耦合到處理器510的存儲器裝置500的功能框圖。處 理器510可以是微處理器、處理器或某種其它類型的控制電路。存儲器裝置500和處理 器510形成電子系統(tǒng)520的一部分。存儲器裝置500已經(jīng)過簡化以著重于存儲器的有助
于理解本發(fā)明的特征。
所述存儲器裝置包含存儲器單元陣列530。在一個(gè)實(shí)施例中，存儲器單元是非易失 性浮柵存儲器單元，且存儲器陣列530以行與列的組的形式布置。
提供地址緩沖電路540以鎖存地址輸入連接AO到Ax 542上所提供的地址信號。地
址信號由行解碼器544和列解碼器546接收并解碼，以存取存儲器陣列530。受益于本
發(fā)明，所屬領(lǐng)域的技術(shù)人員將了解，地址輸入連接的數(shù)目取決于存儲器陣列530的密度
和結(jié)構(gòu)。也就是說，地址的數(shù)目隨存儲器單元計(jì)數(shù)增加以及組和塊計(jì)數(shù)增加而增加。 存儲器裝置500通過使用讀出/鎖存電路550讀出存儲器陣列列中的電壓或電流變化 來讀取存儲器陣列530中的數(shù)據(jù)。在一個(gè)實(shí)施例中，讀出/鎖存電路經(jīng)耦合以讀取并鎖存 來自存儲器陣列530的一行數(shù)據(jù)。包含數(shù)據(jù)輸入和輸出緩沖電路560以用于通過多個(gè)數(shù) 據(jù)連接562與控制器510進(jìn)行雙向數(shù)據(jù)通信。提供寫入電路555以將數(shù)據(jù)寫入到存儲器 陣列。
控制電路570對來自處理器510的控制連接572上所提供的信號進(jìn)行解碼。這些信 號用于控制對存儲器陣列530進(jìn)行的操作，包含數(shù)據(jù)讀取、數(shù)據(jù)寫入和擦除操作。在一 個(gè)實(shí)施例中，控制電路570執(zhí)行本發(fā)明的選擇性慢編程會聚方法的實(shí)施例?？刂齐娐?70 可以是狀態(tài)機(jī)、定序器或某種其它類型的控制器。
圖5中所說明的快閃存儲器裝置已被簡化以有助于基本理解存儲器的特征。所屬領(lǐng) 域的技術(shù)人員已知快閃存儲器的內(nèi)部電路和功能的更詳細(xì)的理解。
結(jié)論
總之，本發(fā)明的實(shí)施例提供一種經(jīng)改進(jìn)的用于在不減小編程處理量的情況下減小 Vt分布的寬度方法。這可通過在每一單元的Vt達(dá)到小于編程檢驗(yàn)操作所使用的檢驗(yàn)電 壓電平的預(yù)檢驗(yàn)電壓電平時(shí)，選擇性偏置正被編程的每一單元的位線來完成。
本發(fā)明的實(shí)施例不限于任何一種類型的存儲器技術(shù)。舉例來說，本發(fā)明的電路和方 法可在"或非"型快閃存儲器裝置、"與非"型快閃存儲器裝置或可構(gòu)造有此類存儲器 陣列的任何其它類型的存儲裝置中實(shí)施。
雖然本文已說明并描述了特定實(shí)施例，但是所屬領(lǐng)域的技術(shù)人員應(yīng)了解，經(jīng)計(jì)算以 實(shí)現(xiàn)同一目的的任何布置均可替代所展示的特定實(shí)施例。本發(fā)明的許多適應(yīng)性改變對于 所屬領(lǐng)域的技術(shù)人員來說將是顯而易見的。因此，本申請案希望涵蓋本發(fā)明的任何適應(yīng) 性改變或變化。顯然希望本發(fā)明僅由所附權(quán)利要求書及其均等物來限制。
權(quán)利要求
1.一種用于在包括存儲器單元陣列的存儲器裝置中進(jìn)行選擇性慢編程會聚的方法，所述存儲器單元陣列具有通過字線耦合的行和通過位線耦合的列，所述方法包括增加多個(gè)存儲器單元中每一者的閾值電壓；以及選擇性偏置耦合到所述多個(gè)存儲器單元的位線，使得僅在相關(guān)聯(lián)存儲器單元的所述閾值電壓達(dá)到兩個(gè)檢驗(yàn)閾值電壓中的第一檢驗(yàn)閾值電壓時(shí)偏置位線，所述第一檢驗(yàn)閾值電壓小于第二檢驗(yàn)閾值電壓。
2. 根據(jù)權(quán)利要求1所述的方法，其中增加所述閾值電壓包括在耦合到正被編程的所述 存儲器單元的預(yù)定字線上產(chǎn)生多個(gè)編程脈沖。
3. 根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包含繼續(xù)對閾值電壓低于所述第一檢驗(yàn)閾值 電壓的存儲器單元進(jìn)行編程。
4. 根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包含執(zhí)行檢驗(yàn)操作以確定正被編程的每一存 儲器單元的所述閾值電壓。
5. 根據(jù)權(quán)利要求1所述的方法，其中所述存儲器裝置包括快閃存儲器裝置。
6. 根據(jù)權(quán)利要求5所述的方法，其中所述快閃存儲器裝置是"與非"型快閃存儲器或 "或非"型快閃存儲器中的一者。
7. 根據(jù)權(quán)利要求1所述的方法，其中所述第二檢驗(yàn)閾值電壓是將所述存儲器單元視為 已編程所處的閾值電壓。
8. 根據(jù)權(quán)利要求1所述的方法，其中所述閾值電壓是指示可編程到所述存儲器單元中 的多個(gè)可能的多電平狀態(tài)中的一者的閾值電壓分布的一部分。
9. 根據(jù)權(quán)利要求1所述的方法，其進(jìn)一步包括對多個(gè)存儲器單元中的每一者執(zhí)行編程操作；以及對所述多個(gè)存儲器單元中的每一者執(zhí)行檢驗(yàn)操作，以確定其各自的閾值電壓。
10. 根據(jù)權(quán)利要求9所述的方法，其中執(zhí)行所述編程操作包括產(chǎn)生以階躍電壓遞增的多 個(gè)編程電壓脈沖。
11. 根據(jù)權(quán)利要求9所述的方法，其進(jìn)一步包含響應(yīng)于與位線相關(guān)聯(lián)的存儲器單元具有 至少等于所述第二檢驗(yàn)閾值電壓的閾值電壓，用抑制電壓選擇性地偏置耦合到所述 多個(gè)存儲器單元的所述位線。
12. 根據(jù)權(quán)利要求11所述的方法，其中所述抑制電壓是電源電壓。
13. —種存儲器裝置，其包括 存儲器單元陣列，所述存儲器單元以行和列的形式布置，以使得所述行通過字線 而耦合且所述列通過位線而耦合，每一存儲器單元具有相關(guān)聯(lián)的閾值電壓；以及控制電路，其控制所述存儲器單元陣列的編程，所述控制電路適合于控制多個(gè)編 程脈沖的產(chǎn)生以增加待編程的一組存儲器單元的所述相關(guān)聯(lián)的閾值電壓，所述控制 電路進(jìn)一步適合于僅選擇性地控制與閾值電壓等于或大于第一檢驗(yàn)閾值電壓但小 于第二檢驗(yàn)閾值電壓的存儲器單元相關(guān)聯(lián)的位線的偏置。
14. 根據(jù)權(quán)利要求13所述的裝置，其中所述存儲器單元陣列由浮柵場效應(yīng)晶體管組成。
15. 根據(jù)權(quán)利要求13所述的裝置，其中等于或大于所述第二檢驗(yàn)閾值電壓的閾值電壓指示已編程的存儲器單元。
16. 根據(jù)權(quán)利要求13所述的裝置，其中所述控制電路進(jìn)一步適合于響應(yīng)于小于所述第 二檢驗(yàn)閾值電壓的閾值電壓，控制從前一編程脈沖增加了預(yù)定階躍電壓的額外編程 脈沖的產(chǎn)生。
17. 根據(jù)權(quán)利要求13所述的裝置，其中所述存儲器裝置是"與非"快閃存儲器裝置。
18. 根據(jù)權(quán)利要求13所述的裝置，其中所述控制電路進(jìn)一步適合于以0 V偏置與閾值 電壓仍未達(dá)到所述第一檢驗(yàn)閾值電壓的存儲器單元相關(guān)聯(lián)的所有位線。
19. 一種存儲器系統(tǒng)，其包括處理器，其產(chǎn)生存儲器編程信號；以及存儲器裝置，其耦合到所述處理器且響應(yīng)于所述存儲器編程信號而操作，所述裝置包括存儲器單元陣列，所述存儲器單元以行和列的形式布置，以使得所述行通過字線而耦合且所述列通過位線而耦合，每一存儲器單元具有相關(guān)聯(lián)的閾值電壓；以及控制電路，其控制所述存儲器單元陣列的編程，所述控制電路適合于控制多個(gè) 編程脈沖的產(chǎn)生，以增加待編程的一組存儲器單元的所述相關(guān)聯(lián)的閾值電壓，所 述控制電路進(jìn)一步適合于僅選擇性地控制與閾值電壓等于或大于第一檢驗(yàn)閾值 電壓但小于第二檢驗(yàn)閾值電壓的存儲器單元相關(guān)聯(lián)的位線的偏置。
20. —種用于在包括存儲器單元矩陣的快閃存儲器裝置中進(jìn)行選擇性慢編程會聚的方 法，所述存儲器單元矩陣具有通過字線耦合的行和通過位線耦合的列，所述方法包括對一組多級存儲器單元中的每一者執(zhí)行編程操作，所述組的每一存儲器單元均具有閾值電壓分布，所述編程操作包括從前一脈沖遞增的且被施加到耦合所述組存儲 器單元的每一字線的多個(gè)編程脈沖，所述閾值電壓分布響應(yīng)于每一編程脈沖而增 加；在每一編程脈沖之后，對每一存儲器單元執(zhí)行檢驗(yàn)操作，以確定其各自的閾值電 壓分布；用第一偏壓僅選擇性地偏置與在其閾值電壓分布中具有等于或大于預(yù)檢驗(yàn)閾值 電壓且小于檢驗(yàn)閾值電壓的最大電壓的存儲器單元相關(guān)聯(lián)的每一位線，所述第一偏 壓大于OV且小于電源電壓；以及用抑制電壓僅選擇性地偏置與在所述閾值電壓中具有至少等于所述檢驗(yàn)閾值電 壓的最大電壓的存儲器單元相關(guān)聯(lián)的每一位線。
21. 根據(jù)權(quán)利要求20所述的方法，其中所述第一偏壓包括0.5 V到0.9V范圍內(nèi)的電壓。
22. 根據(jù)權(quán)利要求20所述的方法，其中所述閾值電壓分布指示編程到所述存儲器單元 中的多個(gè)狀態(tài)中的一者。
全文摘要
用施加到多個(gè)存儲器單元所耦合到的字線的遞增的編程脈沖對所述存儲器單元進(jìn)行編程。在每一脈沖之后，檢驗(yàn)操作確定每一單元的閾值電壓。當(dāng)所述閾值電壓達(dá)到預(yù)檢驗(yàn)閾值時(shí)，用中間電壓偏置僅連接到所述特定單元的位線，所述中間電壓使所述單元的V_t變化減速。其它單元繼續(xù)以其正常速度進(jìn)行編程。在每一單元的V_t均達(dá)到所述預(yù)檢驗(yàn)電平時(shí)，用所述中間電壓對其進(jìn)行偏置。在所有所述位線的閾值電壓均達(dá)到所述檢驗(yàn)電壓閾值時(shí)，用抑制電壓來偏置所有所述位線。
文檔編號G11C16/34GK101199025SQ200680021386
公開日2008年6月11日 申請日期2006年6月13日 優(yōu)先權(quán)日2005年6月15日
發(fā)明者喬瓦尼·桑廷, 托馬索·瓦利, 米凱萊·因卡爾納蒂 申請人:美光科技公司