專利名稱：極性驅(qū)動的動態(tài)片內(nèi)終結(jié)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實施例在總體上涉及集成電路領(lǐng)域，更具體而言，涉及用于時間復用片內(nèi)終結(jié)(on-die termination)的系統(tǒng)、方法和設備。
技術(shù)背景諸如存儲器件的集成電路的工作頻率不斷在提高。為了利用這些高頻 率，將計算系統(tǒng)設計成以類似的頻率沿著其總線以及在系統(tǒng)部件之間傳輸 信號。在系統(tǒng)部件之間(例如在集成電路之間)以高頻發(fā)送和接收數(shù)據(jù)時可 能會遇到一些困難?？偩€的行為類似于傳輸線，阻抗失配會導致信號反射 和干涉效應。可以利用終結(jié)電阻以通過匹配阻抗來使信號反射最小化，從 而在互連上保持信號質(zhì)量。諸如雙倍數(shù)據(jù)速率(DDR)動態(tài)隨機存取存儲器件(DRAM)的常規(guī) 存儲系統(tǒng)通常具有多點總線架構(gòu)，用位于母板上的電阻器終結(jié)該總線架構(gòu)。 在其他常規(guī)的存儲系統(tǒng)中，終結(jié)電阻位于集成電路上。"片內(nèi)終結(jié)(ODT) —詞是指位于集成電路上的終結(jié)電阻。在常規(guī)系 統(tǒng)中，在初始化計算系統(tǒng)的時候設置ODT的值。在初始化之后，可以用初 始化期間設置的值激活ODT或使其無效。


在附圖中以舉例的方式而非限制的方式示出了本發(fā)明的實施例，在附 圖中相同的附圖標記表示相同的元件。圖1為示出根據(jù)本發(fā)明實施例實施的計算系統(tǒng)的選定方面的高級方框圖；圖2為示出根據(jù)本發(fā)明實施例實施的計算系統(tǒng)的選定方面的方框圖； 圖3為示出根據(jù)本發(fā)明實施例的片內(nèi)終結(jié)(ODT)激活初ODT值選擇的選定方面的時序圖；圖4A為示出根據(jù)本發(fā)明實施例的ODT控制邏輯的選定方面的圖表； 圖4B為示出根據(jù)本發(fā)明實施例的ODT控制邏輯的可選實例的選定方面的圖表；圖5為示出根據(jù)本發(fā)明實施例的均衡存儲系統(tǒng)內(nèi)的終結(jié)的選定方面的 方框圖；圖6為示出用于從根瑪本發(fā)明實施例實施的具有ODT的存儲器件中進 行讀取的方法的選定方面的流程圖；圖7為示出用于對根據(jù)本發(fā)明實施例實施的具有ODT的存儲器件進行 寫入的方法的選定方面的流程圖；圖8A和8B為示出計算系統(tǒng)的選定方面的方框圖。
具體實施方式
本發(fā)明的實施例在總體上涉及用于極性驅(qū)動的片內(nèi)終結(jié)的系統(tǒng)、方法 和設備。在實施例中，集成電路在第一個時鐘期間在其ODT管腳處接收片 內(nèi)終結(jié)(ODT)激活信號。集成電路還在第二個時鐘期間在其ODT管腳處 接收ODT值選擇信號。在一些實施例中，集成電路在內(nèi)部控制終結(jié)的長度。 例如，在一些實施例中，集成電路在內(nèi)部確定何時使ODT無效。圖1為示出根據(jù)本發(fā)明實施例實施的計算系統(tǒng)的選定方面的高級方框 圖。計算系統(tǒng)100包括控制器102和兩個存儲器通道104。控制器102可以 是適于至少部分地控制處理器(未示出)和一個或多個集成電路(例如存 儲器件)之間的信息傳輸?shù)娜魏晤愋偷目刂破?。在一些實施例中，控制?102為存儲器控制器?？刂破?02包括片內(nèi)終結(jié)(ODT)控制邏輯106。如 下文進一步所述，在實施例中，ODT控制邏輯106為系統(tǒng)100中的一個或 多個集成電路確定適當?shù)腛DT值。存儲器通道104包括存儲器模塊110，每個存儲器模塊例如具有兩列存 儲器件(例如，每邊一個)。存儲器模塊110可以基于沿一個邊的兩側(cè)都具 有手指的印刷電路板，以產(chǎn)生可以插入到另一電路板上的連接器中的雙列 直插存儲模塊(DIMM)，所述另一電路板承載系統(tǒng)的其他部件。模塊110 中為存儲器件112。存儲器件可以是商用型動態(tài)隨機存取存儲器(DRAM)，例如雙倍數(shù)據(jù)速率(DDR) DRAM。在實施例中，每個模塊110包括兩列 (例如模塊的每側(cè)上有一列)。寄存器114可以為相應的列接收和存儲信息。在實施例中，控制器102經(jīng)由互連116與模塊110耦合?；ミB116可以 包括任意數(shù)量的數(shù)據(jù)線、地址線、芯片選擇線和/或其他線。此外，存儲器 控制器102經(jīng)由片內(nèi)終結(jié)(ODT)線120與每一列耦合。在實施例中，ODT 線120為存儲器件112提供ODT激活信號。ODT激活信號是指為集成電路 或一組集成電路激活ODT的信號。如下文進一步所述，ODT線120還可以 為存儲器件112提供ODT值選擇信號。ODT值選擇信號是指表示期望的 ODT值的信號。在一些實施例中，ODT激活信號為整列的存儲器件112激 活ODT。類似地，在一些實施例中，ODT值選擇信號為整列的存儲器件112 選擇ODT值。在這種實施例中，可以將用于列內(nèi)的存儲器件的ODT管腳 以菊花鏈方式連接到一起，從而將同樣的ODT信號(例如ODT激活信號 和ODT值選擇信號)發(fā)送到列內(nèi)的存儲器件。圖1所示的存儲器通道、存儲器模塊和存儲器件的數(shù)量是示意性的。 本發(fā)明的實施例可以具有不同數(shù)量的存儲器通道、不同數(shù)量的存儲器模塊 和/或不同數(shù)量的存儲器件。此外，圖1所示的拓撲和架構(gòu)是示意性的。本 發(fā)明的實施例可以具有不同的拓撲和/或不同的架構(gòu)特征。圖2為示出根據(jù)本發(fā)明實施例實施的計算系統(tǒng)的選定方面的方框圖。 計算系統(tǒng)200包括通過互連220耦合到一起的存儲器控制器210和存儲器 件230。在一些實施例中，存儲器控制器210為用于計算系統(tǒng)200的芯片組 的一部分，而存儲器件230為用于計算系統(tǒng)200的存儲子系統(tǒng)的一部分。 存儲器件230可以是諸如DDR3同步DRAM (SDRAM)的DRAM。例如， 互連220寬泛地表示若干不同數(shù)據(jù)線、地址線、控制線等。存儲器控制器210包括輸入/輸出(I/0)電路212和ODT控制邏輯214。 1/O電路212可以是適于跟存儲器件230發(fā)送和接收信息(例如數(shù)據(jù)、ODT 信號、地址等)的任何I/0電路。在一些實施例中，ODT控制邏輯214為 存儲器控制器210和/或存儲器件230確定適當?shù)腛DT值。例如，ODT控 制邏輯214在讀取和寫入操作期間都可以動態(tài)地為存儲器控制器210和/或 存儲器件230確定適當?shù)腛DT值。以下在圖4A和4B中進一步討論ODT 控制邏輯214。存儲器件230包括I/O電路232、終結(jié)電阻邏輯234和控制邏輯240。 I/O電路232可以是適于跟存儲器控制器210發(fā)送和接收信息(例如數(shù)據(jù)、 ODT信號、地址等)的任何I/0電路。在一些實施例中，終結(jié)電阻邏輯234 包括可以被選擇性激活以便為I/O電路232動態(tài)提供多個終結(jié)電阻的多個終 結(jié)腳。存儲器件230通過多個管腳耦合到互連220，所述多個管腳例如包括管 腳236和238。術(shù)語"管腳"寬泛地指用于集成電路的電互連(例如集成電 路上的焊盤或其他電接觸)。為了易于描述，圖2示出單個管腳236，但是 要理解，通常使用多個管腳來傳輸數(shù)據(jù)、地址、命令(例如讀取/寫入管腳) 等。在實施例中，管腳238為ODT管腳。ODT管腳是指在一些常規(guī)系統(tǒng)中 接收ODT激活信號的管腳。在實施例中，控制邏輯240使得能夠在ODT管腳238上復用(例如時 間復用)兩個或更多個信號。例如，在一些實施例中，控制邏輯240使得 能夠在ODT管腳238上復用ODT激活信號和ODT值選擇信號。在一些實 施例中，控制邏輯240可以識別并鎖存在ODT管腳238上復用的不同信號 中的每一個。鎖存器可以在限定的時間段(例如一定數(shù)目的時鐘周期)內(nèi) 保持置位，以拒絕例如由控制器210造成的鎖存器的狀態(tài)復位。在限定的 時間長度之后，控制邏輯240可以允許狀態(tài)復位以將ODT管腳的控制返還 給控制器210。在一些實施例中，控制邏輯240包括ODT激活邏輯242和ODT值選 擇邏輯244。 ODT激活邏輯242檢測ODT管腳238上的ODT激活信號并 響應于接收到ODT激活信號而激活終結(jié)電阻邏輯234。在一些實施例中， ODT激活邏輯242包括鎖存器246。鎖存器246識別并鎖存在ODT管腳238 上接收的ODT激活信號。鎖存器246可以在其檢測到ODT激活信號之后 在限定的時間段內(nèi)保持置位。例如，在一些實施例中，鎖存器可以在其檢 測到ODT激活信號之后在兩個時鐘周期內(nèi)保持置位。由于鎖存器246在限 定的時間長度內(nèi)保持置位，所以可以在不使ODT激活信號復位的情況下在 ODT管腳238上接收其他信號(例如ODT值選擇信號)。在一些實施例中， 鎖存器246保持置位的時間段是可以配置的(例如，通過在寄存器中的值 中設置一個值)。在一些實施例中，存儲器件230能夠確定何時使其ODT無效(例如， 何時使終結(jié)電阻邏輯234無效)。術(shù)語"終結(jié)長度"寬泛地指激活ODT的 時間量。所示的ODT激活邏輯242的實施例包括終結(jié)長度控制邏輯250。 終結(jié)長度(TL)控制邏輯250為終結(jié)電阻邏輯234所提供的ODT確定適當 的終結(jié)長度。在一些實施例中，TL控制邏輯250至少部分基于從控制器210接收的 命令(例如，讀取或?qū)懭朊?確定終結(jié)長度。例如，在一些實施例中， TL控制邏輯250對所接收的命令進行解碼(或部分解碼)并確定與命令相 關(guān)聯(lián)的突發(fā)長度(burst length)。 TL控制邏輯250然后可以至少部分基于突 發(fā)長度確定終結(jié)長度。例如，終結(jié)長度可以至少部分基于表達式BL/M + N(其中BL為相關(guān)命令的突發(fā)長度)。在一些實施例中，M和N都等于2。 在可選實施例中，終結(jié)長度可以基于不同的表達式且/或M和/或N的值可 以不同。在一些實施例中，TL控制邏輯250在終結(jié)長度期滿之后使ODT無效。 控制邏輯240然后可以將ODT的控制返回到控制器210。將ODT的控制返 回到控制器210例如可以包括允許由控制器210對鎖存器246和248進行 置位/復位。ODT值選擇邏輯244檢測ODT管腳238上的ODT值選擇信號，然后 (至少部分地)基于所接收的ODT值選擇信號設置終結(jié)電阻邏輯234的電 阻水平。在一些實施例中，例如在系統(tǒng)初始化期間分別用主要和輔助ODT 值配置寄存器252和254。在這種實施例中，ODT值選擇邏輯244基于所 接收的ODT值選擇信號從寄存器252或254中選擇ODT值。例如，如果 ODT值選擇信號為高(在邏輯上)，那么ODT值選擇邏輯244可以從寄存 器252中選擇值。類似地，如果ODT值選擇信號為低，那么ODT值選擇 邏輯244可以從寄存器254中選擇值。在一些實施例中，ODT值選擇邏輯 244包括鎖存器248。鎖存器248識別并鎖存在ODT管腳238上接收到的 ODT值選擇信號。鎖存器248可以在其檢測到ODT值選擇信號之后在限定 的時間段內(nèi)保持置位。圖3為示出根據(jù)本發(fā)明實施例的ODT激活和ODT值選擇的選定方面 的時序圖。該時序圖示出了用于具有2R/1R構(gòu)造的存儲系統(tǒng)的背對背寫入(例如DIMM到DIMM)。第一次寫入寫到DIMMl, Rank 1 (D1/R1)，第 二次寫入寫到D2/R1。如下文進一步所述，在一些實施例中，DRAM能夠 對它在其ODT管腳上接收的信號進行時間復用并在內(nèi)部控制用于ODT的 終結(jié)長度。在一些實施例中，DRAM能夠?qū)ζ銸DT管腳上的兩個或更多個信號進 行時間復用，因為其識別并鎖存不同信號中的每一個。例如，參考302， D1/R1和D2/R1接收并識別ODT激活信號。D1/R1和D2/R1鎖存所接收的 ODT激活信號并在限定的時間長度內(nèi)防止鎖存器的復位。參考304， D1/R1 和D2/R1在它們相應的ODT管腳上接收并鎖存ODT值選擇信號。在一些 實施例中，如果ODT值選擇信號為邏輯高，那么DRAM訪問第一寄存器 以獲得ODT值(例如圖2所示的寄存器252)。類似地，如果ODT值選擇 信號為邏輯低，那么DRAM訪問第二寄存器以獲得ODT值(例如圖2所 示的寄存器254)。于是，在TO處DRAM識別(并鎖存)ODT激活信號， 在T1處DRAM識別(并鎖存)ODT值選擇信號。利用如308所示的適當 值激活用于每個DRAM的ODT。在一些實施例中，DRAM (例如與D1/R1和/或D2/R2相關(guān)聯(lián)的任何 或所有DRAM)在內(nèi)部控制終結(jié)長度。艮P，在一些實施例中，DRAM確定 用于命令的終結(jié)長度，并隨后在終結(jié)長度期滿之后使ODT無效。在所示的 實施例中，由用于每列存儲器的內(nèi)部ODT信號(例如306)示出ODT的內(nèi) 部控制。D1/R1中的DRAM在316,處使內(nèi)部ODT無效，D2/R1中的存儲 器件在3162處使內(nèi)部ODT無效。在一些實施例中，每個DRAM在使ODT 無效之后釋放ODT管腳的控制。例如，如果ODT管腳上的信號在T7處變 高，那么DRAM識別出正在表明(assert) ODT激活信號。如312所示，在T7處再次表明ODT激活信號。在一些實施例中，DRAM 鎖存ODT激活信號并在限定的時間段內(nèi)防止該信號復位。可以在ODT管 腳上復用兩個或更多個信號，因為DRAM識別并鎖存所接收的信號。例如， DRAM在T8處識別出在它們相應的ODT管腳上有ODT值選擇信號(314)。 在一些實施例中，在T15處，DRAM在內(nèi)部控制終結(jié)長度并隨后將ODT 管腳的控制返回給(例如)存儲器控制器(如318所示)。本發(fā)明的實施例通過對在ODT管腳上接收的信號進行時間復用，在不向DRAM增加新管腳的情況下支持動態(tài)ODT。由于可以動態(tài)地選擇用于每 列存儲器的ODT值，所以存儲器通道的終結(jié)的平衡得到了改善。例如，圖 3示出至D1/R1和D2/R1的背對背寫入。在存儲器控制器正在向D1/R1寫 入時將用于D1/R1的ODT值動態(tài)設置成60歐姆(308》，在存儲器控制器 正在向D2/R1寫入時將其動態(tài)設置成20歐姆(310》。類似地，在存儲器 控制器正在向D1/R1寫入時將用于D2/R1的ODT值動態(tài)設置成20歐姆(3082)，在存儲器控制器正在向D2/R1寫入時將其動態(tài)設置成60歐姆(3102)。圖4A為示出根據(jù)本發(fā)明實施例的ODT控制邏輯的選定方面的圖表。 根據(jù)本發(fā)明的實施例，表400中示出的ODT控制邏輯可以由存儲器控制器 來使用以動態(tài)設置適當?shù)腛DT值。應該理解的是，出于示例性的目的選擇 圖4所示的構(gòu)造和值。與圖4所示的構(gòu)造和值相比，本發(fā)明的實施例可以 具有不同的構(gòu)造和/或具有不同的值。在所示的實施例中，存儲系統(tǒng)包括兩 個雙列直插存儲模塊(DIMM)，其被表示為DIMM 1和DIMM 2。 DIMM 1 具有兩列存儲器件，而DIMM 2具有一列存儲器件。表400中的每一行示 出了命令以及與該命令相關(guān)聯(lián)的ODT值。以行402為例，如果存儲器控制 器向DIMM1， Rankl (D1/R1)發(fā)出寫入命令，那么就將控制器的終結(jié)設 置成無限大(例如，關(guān)閉)，且用于D1/R1的ODT值為120歐姆。此外， 用于Dl/R2的ODT值為無限大，D2/R1被設置成20歐姆。表400中其余 的行示出根據(jù)本發(fā)明實施例的用于針對DIMM和Rank的各種組合的讀寫 命令的適當ODT值的實例。圖4B為示出根據(jù)本發(fā)明實施例的ODT控制邏輯的可選實例的選定方 面的圖表。表410示出一個實例，其中存儲器控制器動態(tài)地控制用于各自 具有兩個DIMM的兩個存儲器通道的ODT。用于第一存儲器通道的ODT 值由412和414所示。用于第二存儲器通道的ODT值由416和418所示。 應該理解的是，出于示例性的目的選擇圖4B所示的構(gòu)造和/或值。本發(fā)明 的實施例可以包括不同的構(gòu)造和/或不同的ODT值。圖5為示出根據(jù)本發(fā)明實施例的均衡存儲系統(tǒng)內(nèi)的終結(jié)的選定方面的 方框圖。存儲系統(tǒng)500包括存儲模塊(例如DIMM) 512和514。模塊512 包括列516-518，模塊514包括列520。于是，存儲系統(tǒng)500具有2R/1R構(gòu)造。應該理解的是，所示的構(gòu)造僅僅是出于示例性的目的，本發(fā)明的實施 例可以具有很寬范圍的構(gòu)造。所示的每一列包括多個存儲器件(例如DRAM)。在一些實施例中，每個存儲器件包括保持第一 ODT值的第一寄 存器和保持第二 ODT值的第二寄存器。給定列中的存儲器件可以在它們相 應的寄存器中存儲相同的值。于是，列516中的所有存儲器件例如可以由 它們相應的第一寄存器中的第一ODT值和它們相應的第二寄存器中的第二 ODT值來配置。在實施例中，將列516和518中的存儲器件配置成在第一寄存器中存 儲120歐姆的ODT值并在第二寄存器中存儲40歐姆的ODT值。將列520 中的存儲器件配置成在第一寄存器中存儲120歐姆的值并在第二寄存器中 存儲20歐姆的值。在這種實施例中，模塊512或模塊514的有效電阻可以 看起來基本等于20歐姆。應該理解的是，在實踐中，本發(fā)明的實施例可以 包括很寬范圍的構(gòu)造和/或很寬范圍的ODT值。圖6為示出從根據(jù)本發(fā)明實施例實施的具有ODT的存儲器件中進行讀 取的方法的選定方面的流程圖。在602初始化計算系統(tǒng)。初始化計算系統(tǒng) 可以包括引導系統(tǒng)、從低功率狀態(tài)為系統(tǒng)加電、使系統(tǒng)(或系統(tǒng)一部分) 復位等。
參考過程方框604，對計算系統(tǒng)的存儲器的多個方面進行初始化。在一 些實施例中，計算系統(tǒng)的基本輸入/輸出系統(tǒng)(BIOS)管理初始化的多個方 面。在其他實施例中，計算系統(tǒng)的存儲器控制器管理初始化過程的多個方 面。初始化過程可以包括在存儲系統(tǒng)內(nèi)的每個存儲器件的一個或多個寄存 器中設置ODT值。例如，對于每個存儲器件，可以在第一寄存器中設置第 一ODT值，在第二寄存器中設置第二ODT值。初始化過程之后，計算系統(tǒng)可以從存儲系統(tǒng)讀取數(shù)據(jù)或向存儲系統(tǒng)寫 入數(shù)據(jù)，如606所示。如果存儲器控制器發(fā)出寫命令(610)，那么如612 所示該流程在圖7中繼續(xù)?；蛘?，如果存儲器控制器發(fā)出讀命令，那么該 流程在608處繼續(xù)。在一些實施例中，可以在從一列存儲器讀取數(shù)據(jù)之前 將存儲器控制器的ODT設置為適當?shù)闹?，?09所示。在所示的實例中， 有兩列(分別由614和620表示)，并且可以將讀命令引導到任何一列。為 了易于描述，圖6所示的流程沿著將讀命令引導到列2的情形進行。于是，分別如616和618所示，可以(但不是必須)使用于列1的ODT失效，使 得列1沒有終結(jié)。應該理解的是，用于從列1進行讀取的流程可以基本上 類似于用于從列2進行讀取的流程。
參考過程方框622，存儲器控制器(或其他集成電路)表明ODT激活 信號。在一些實施例中，存儲器控制器至少部分基于ODT控制邏輯(例如 圖2所示的ODT控制邏輯214)表明ODT激活信號。列2的存儲器件檢測 到表明了 ODT激活信號。在一些實施例中，每個存儲器件包括控制邏輯(例 如圖2所示的控制邏輯240)，以檢測ODT管腳上的ODT激活信號。存儲 器件中的控制邏輯可以在限定的時間段內(nèi)鎖存ODT激活信號，在該時間段 內(nèi)拒絕鎖存器的狀態(tài)復位。
參考過程方框624，存儲器控制器選擇用于列2中的存儲器件的ODT 值。例如，存儲器控制器可以向列2中的每個存儲器件發(fā)送ODT值選擇信 號。或者，存儲器控制器可以向列2發(fā)送ODT值選擇信號，列2又可以將 該信號分配給該列內(nèi)的每個存儲器件。存儲器件可以在它們相應的ODT管 腳上接收ODT值選擇信號。于是，在一些實施例中，在ODT管腳上對ODT 激活信號和ODT值選擇信號進行時間復用。
響應于接收到ODT激活信號和ODT值選擇信號，存儲器件可以提供 適當水平的終結(jié)。在一些實施例中，存儲器件可以在內(nèi)部(例如使用圖2 所示的TL控制邏輯250)控制終結(jié)長度，然后將ODT控制返回給控制器。 隨后，存儲器控制器可以從列2讀取數(shù)據(jù)突發(fā)。參考過程方框626，完成讀 取突發(fā)(readburst)。在一些實施例中，存儲器件允許在限定的時間段之后 將它們的內(nèi)部控制邏輯的狀態(tài)(例如ODT激活狀態(tài)和/或選定的ODT值) 復位。存儲器件使ODT無效，如628所示。
圖7為示出向根據(jù)本發(fā)明實施例實施的具有ODT的存儲器件進行寫入 的方法的選定方面的流程圖。參考過程方框702，對系統(tǒng)進行初始化。初始 化計算系統(tǒng)可以包括引導系統(tǒng)、從低功率狀態(tài)為系統(tǒng)加電、使系統(tǒng)(或系 統(tǒng)的一部分)復位等。在一些實施例中，可以在向一列存儲器寫入數(shù)據(jù)之 前使存儲器控制器的ODT無效。在可選實施例中，可以在向該列存儲器寫 入數(shù)據(jù)之前將存儲器控制器的ODT設置為適當?shù)闹怠?br> 為了易于描述，圖7所示的實施例包括分別如附圖標記706和720所示的兩列。然而，應該理解的是，本發(fā)明的實施例可以具有更多列的存儲 器或更少列的存儲器。為了易于描述，以下描述與對列1進行寫入相關(guān)的
流程。應該理解的是，用于對列2進行寫入的流程可以基本與用于對列1 進行寫入的流程相同。
參考過程方框708，存儲器控制器確定是否激活用于列2的ODT。例 如，存儲器控制器可以實施ODT控制邏輯以判斷是否以及何時激活用于一 列或多列存儲器的ODT。如果存儲器控制器決定不使用ODT，那么其可以 使用于列2的ODT無效，如710所示。
或者，如712所示，存儲器控制器可以通過表明ODT激活信號來為激 活用于列2中的每個存儲器件的ODT。在一些實施例中，列2內(nèi)的每個存 儲器件包括控制邏輯，以識別并鎖存可以在每個存儲器件的ODT管腳上接 收的ODT激活信號?？刂七壿嬁梢栽谙薅ǖ臅r間段內(nèi)防止鎖存器復位，從 而可以在ODT管腳上復用兩個或更多個信號。
參考過程方框714，存儲器控制器選擇用于列2中的存儲器件的ODT 值。在一些實施例中，存儲器控制器至少部分基于ODT控制邏輯(例如參 見圖4A和4B)進行選擇。存儲器控制器可以在發(fā)送ODT激活信號的同一 根線上表明ODT值選擇信號。列2中的每個存儲器件都可以在接收到ODT 值選擇信號時識別并鎖存它。存儲器件可以響應于接收ODT激活信號和 ODT值選擇信號激活適當水平的終結(jié)。在一些實施例中，存儲器件在內(nèi)部 (使用例如如圖2所示的TL控制邏輯250)控制終結(jié)長度，然后將ODT 的控制返回給控制器。
存儲器控制器可以在存儲器件已經(jīng)激活適當水平的終結(jié)之后向列2寫 入數(shù)據(jù)(例如在寫入突發(fā)(write burst)中)。參考過程方框716，完成寫入 突發(fā)。在一些實施例中，在限定的時間段之后，存儲器件將復位ODT激活 狀態(tài)的控制返回給控制器。參考過程方框718，存儲器件使ODT激活信號 無效。過程方框722-732示出了用于對列2進行寫入的流程的多個方面。未 對該流程進行進一步的詳細描述，因為其基本上與用于對列1進行寫入的 流程相同。
圖8A和8B為分別示出計算系統(tǒng)800和卯0的選定方面的方框圖。計 算系統(tǒng)800包括與互連820耦合的處理器810。在一些實施例中，可以互換地使用術(shù)語處理器和中央處理單元(CPU)。在一個實施例中，處理器810 是可以從Santa Clara, California的Intel Corporation獲得的XEON 系列處 理器中的處理器。在可選實施例中，可以使用其他處理器。在另一個可選 實施例中，處理器810可以包括多個處理器內(nèi)核。
在一個實施例中，芯片830是芯片組的部件?；ミB820可以是點到點 互連，或者其可以連接到(例如芯片組的)兩個或更多個芯片。芯片830 包括可以與主系統(tǒng)存儲器(例如如圖1所示)耦合的存儲器控制器840。在 可選實施例中，存儲器控制器840可以與處理器810位于同一芯片上，如 圖8B所示。
存儲系統(tǒng)844可以為計算系統(tǒng)800 (和計算系統(tǒng)900)提供主存儲器。 在一些實施例中，存儲系統(tǒng)844內(nèi)的每個存儲器件846包括控制邏輯848。 控制邏輯848使得存儲器件846能夠在例如ODT管腳上復用兩個或更多個 信號。此外，存儲器控制器840可以包括ODT控制邏輯842。在一些實施 例中，ODT控制邏輯842使得存儲器控制器840能夠為存儲系統(tǒng)844中的 存儲器件確定適當?shù)腛DT值。
輸入/輸出(I/O)控制器850控制處理器810和一個或多個I/O接口 (例 如有線或無線網(wǎng)絡接口)和域i/o裝置之間的數(shù)據(jù)流。例如，在所示的實 施例中，I/O控制器850控制處理器810和無線發(fā)射機和接收機860之間的 數(shù)據(jù)流。在可選實施例中，可以將存儲器控制器840和I/O控制器850集成 到單個控制器中。
也可以作為用于存儲機器可執(zhí)行指令的機器可讀介質(zhì)來提供本發(fā)明實 施例的元件。該機器可讀介質(zhì)可以包括，但不限于閃速存儲器、光盤、光 盤只讀存儲器(CD-ROM)、數(shù)字多用/視頻盤(DVD) ROM、隨機存取存 儲器(RAM)、可擦除可編程只讀存儲器(EPROM)、電可擦除可編程只讀 存儲器(EEPROM)、磁卡或光卡、傳播介質(zhì)或其他種類的適于存儲電子指 令的機器可讀介質(zhì)。例如，可以將本發(fā)明的實施例作為計算機程序下載， 可以經(jīng)由通信鏈路(例如調(diào)制解調(diào)器或網(wǎng)絡連接)通過包含在載波或其他 傳播介質(zhì)中的數(shù)據(jù)信號將該計算機程序從遠程計算機(例如服務器)傳輸 到請求計算機(例如客戶機)。
應當理解的是，在本申請中通篇提到的"一個實施例"或"實施例"表示在本發(fā)明的至少一個實施例中包括結(jié)合實施例描述的特定特征、結(jié)構(gòu) 或特點。因此，要強調(diào)且應當理解的是，在本申請的各個部分中兩次或更 多次提到"實施例"或"一個實施例"或"可選實施例"未必都是指同一 個實施例。此外，如果適當，可以在本發(fā)明的一個或多個實施例中組合特 定的特征、結(jié)構(gòu)或特點。
類似地，應當理解的是，在對本發(fā)明實施例的上述描述中，為了使公 開內(nèi)容更流暢簡潔以有助于理解本發(fā)明各方面中的一個或多個方面，有時 將各個特征組合在單個實施例、圖或其描述中。然而，不應將這種公開方 法視為反映這樣的意圖，即所要求保護的主題要求比明確記載在每一個權(quán) 利要求中的特征更多的特征。相反，如所附權(quán)利要求書所反映的那樣，本 發(fā)明的各方面體現(xiàn)在少于單個上述公開的實施例的所有特征上。于是，在 此將詳細說明所附的權(quán)利要求書明確地并入到該詳細說明中。
權(quán)利要求
1、一種集成電路，包括輸入/輸出(I/O)電路，其用于接收命令；片內(nèi)終結(jié)(ODT)管腳，其用于接收一個或多個ODT信號；以及耦合到所述ODT管腳的控制邏輯，所述控制邏輯用于至少部分實現(xiàn)在所述ODT管腳上復用ODT激活信號和ODT值選擇信號，所述控制邏輯還用于至少部分基于所述命令控制終結(jié)長度。
2、 根據(jù)權(quán)利要求l所述的集成電路，還包括與所述控制邏輯和所述I/O電路耦合的終結(jié)電阻電路，所述終結(jié)電阻電 路用于為所述I/O電路動態(tài)地提供主要ODT電阻和輔助ODT電阻中的一個。
3、 根據(jù)權(quán)利要求2所述的集成電路，其中所述控制邏輯包括ODT激活邏輯，其用于在第一時鐘期間檢測所述ODT管腳上的ODT 激活信號；以及ODT值選擇邏輯，其用于在第二時鐘期間檢測所述ODT管腳上的ODT 值選擇信號并至少部分基于所述ODT值選擇信號選擇第一 ODT值和第二 ODT值中的一個。
4、 根據(jù)權(quán)利要求3所述的集成電路，其中所述ODT激活邏輯還用于 對所述命令進行解碼并至少部分地基于所述命令確定終結(jié)長度。
5、 根據(jù)權(quán)利要求3所述的集成電路，還包括 第一寄存器，其用于包含所述主要ODT值；以及 第二寄存器，其用于包含所述輔助ODT值。
6、 根據(jù)權(quán)利要求5所述的集成電路，其中所述ODT值選擇邏輯用于 如果所述ODT值選擇信號為邏輯1，則從所述第一寄存器選擇所述主要ODT值；并且如果所述ODT值選擇信號為邏輯0，則從所述第二寄存器選擇所述輔 助ODT值。
7、 根據(jù)權(quán)利要求2所述的集成電路，其中所述命令包括相關(guān)的突發(fā)長 度(BL)，此外其中用于至少部分基于所述命令控制所述終結(jié)長度的所述控 制邏輯包括用于至少部分基于所述突發(fā)長度(BL)確定所述終結(jié)長度的控制邏輯。
8、 根據(jù)權(quán)利要求7所述的集成電路，其中用于至少部分基于所述突發(fā) 長度(BL)確定所述終結(jié)長度的所述控制邏輯包括用于至少部分基于表達式(BL/M) +1^確定所述終結(jié)長度的控制邏輯。
9、 根據(jù)權(quán)利要求8所述的集成電路，其中M和N等于2。
10、 根據(jù)權(quán)利要求l所述的集成電路，其中所述集成電路包括存儲器件。
11、 一種方法，包括在第一時鐘在集成電路的輸入/輸出(I/O)電路上接收命令； 在所述第一時鐘在所述集成電路的片內(nèi)終結(jié)(ODT)管腳上接收ODT 激活信號；在第二時鐘在所述集成電路的所述ODT管腳上接收ODT值選擇信號； 至少部分基于來自外部控制器的命令確定終結(jié)長度；以及 在基本上等于所述終結(jié)長度的時間段內(nèi)為所述I/O電路提供終結(jié)電阻。
12、 根據(jù)權(quán)利要求ll所述的方法，其中所述第二時鐘在所述第一時鐘 之后。
13、 根據(jù)權(quán)利要求ll所述的方法，還包括至少部分地響應于接收所述ODT值選擇信號來選擇ODT值。
14、 根據(jù)權(quán)利要求13所述的方法，其中至少部分地響應于接收所述 ODT值選擇信號來選擇所述ODT值包括如果所述ODT值選擇信號為邏輯1，則選擇主要ODT值；以及 如果所述ODT值選擇信號為邏輯0，則選擇輔助ODT值。
15、 根據(jù)權(quán)利要求11所述的方法，其中至少部分基于來自所述外部控 制器的所述命令確定所述終結(jié)長度包括-對所述命令進行解碼；確定與所述命令相關(guān)聯(lián)的突發(fā)長度(BL);以及 至少部分基于與所述命令相關(guān)聯(lián)的突發(fā)長度確定所述終結(jié)長度。
16、 根據(jù)權(quán)利要求15所述的方法，其中至少部分基于與所述命令相關(guān) 聯(lián)的突發(fā)長度確定所述終結(jié)長度包括至少部分基于所述表達式(BL/M) +^^確定所述終結(jié)長度。
17、 根據(jù)權(quán)利要求ll所述的方法，其中在所述第一時鐘在所述集成電 路的ODT管腳上接收所述ODT激活信號還包括在預定的時間段內(nèi)防止所述ODT激活信號的狀態(tài)復位，以允許在所述 ODT管腳上對信號進行時間復用。
18、 一種系統(tǒng)，包括 耦合到互連的第一集成電路；以及經(jīng)由所述互連耦合到所述第一集成電路的第二集成電路，所述第二集 成電路包括用于接收命令的輸入/輸出電路； 片內(nèi)終結(jié)管腳；以及耦合到所述ODT管腳的控制邏輯，所述控制邏輯用于至少部分實現(xiàn)在 所述ODT管腳上復用ODT激活信號和ODT值選擇信號，所述控制邏輯還用于至少部分基于所述命令控制終結(jié)長度。
19、 根據(jù)權(quán)利要求18所述的系統(tǒng)，其中所述控制邏輯包括odt激活邏輯，其用于在第一時鐘期間檢測所述odt管腳上的odt 激活信號；以及odt值選擇邏輯，其用于在第二時鐘期間檢測所述odt管腳上的odt 值選擇信號并至少部分基于所述odt值選擇信號選擇主要odt值和輔助odtH:中的一個。
20、 根據(jù)權(quán)利要求19所述的系統(tǒng)，其中所述控制邏輯用于在預定的時 間段內(nèi)防止所述odt激活信號的狀態(tài)復位，以實現(xiàn)在所述odt管腳上對 信號進行時間復用。
全文摘要
本發(fā)明的實施例在總體上涉及用于極性驅(qū)動的片內(nèi)終結(jié)的系統(tǒng)、方法和設備。在一些實施例中，集成電路包括用于接收命令的輸入/輸出(I/O)電路以及用于接收一個或多個ODT信號的片內(nèi)終結(jié)(ODT)管腳。該集成電路還可以包括耦合到ODT管腳的控制邏輯，所述控制邏輯用于至少部分實現(xiàn)在ODT管腳上復用ODT激活信號和ODT值選擇信號，該控制邏輯還用于至少部分基于所述命令控制終結(jié)長度。描述并要求了其他實施例。
文檔編號G11C7/10GK101300638SQ200680041309
公開日2008年11月5日 申請日期2006年12月5日 優(yōu)先權(quán)日2005年12月7日
發(fā)明者C·考克斯, G·韋吉斯, H·奧伊, H·法赫米 申請人:英特爾公司