專利名稱：多級單元非易失性存儲器裝置中的單級單元編程的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及存儲器裝置，且特定而言，本發(fā)明涉及非易失性存儲器裝置。
背景技術(shù)：
通常提供存儲器裝置作為計(jì)算機(jī)或其它電子裝置中的內(nèi)部半導(dǎo)體集成電路。存
在許多不同類型的存儲器，包含隨機(jī)存取存儲器(RAM)、只讀存儲器(ROM)、 動態(tài)隨機(jī)存取存儲器(DRAM)、同步動態(tài)隨機(jī)存取存儲器(SDRAM)和快閃 存儲器。
快閃存儲器裝置已發(fā)展成為用于廣泛的電子應(yīng)用的非易失性存儲器的普遍來 源?？扉W存儲器裝置通常使用允許高存儲器密度、高可靠性和低功率消耗的單晶 體管存儲器單元?？扉W存儲器的一般用途包含個人計(jì)算機(jī)、個人數(shù)字助理(PDA)、 數(shù)碼相機(jī)和蜂窩式電話。例如基本輸入/輸出系統(tǒng)(BIOS)的程序代碼和系統(tǒng)數(shù) 據(jù)通常存儲在快閃存儲器裝置中以供在個人計(jì)算機(jī)系統(tǒng)中使用。
隨著電子系統(tǒng)的性能和復(fù)雜度的增加，在系統(tǒng)中對額外存儲器的需要也增加。 然而，為了繼續(xù)減少系統(tǒng)的成本，部件計(jì)數(shù)必須保持為最小。此可通過增加集成 電路的存儲器密度來實(shí)現(xiàn)。
可通過使用多級單元(MLC)來增加存儲器密度。MLC存儲器可在不添加額 外單元和/或增加電路小片大小的情況下增加集成電路中存儲的數(shù)據(jù)量。MLC方
法在每一存儲器單元中存儲兩個或兩個以上的數(shù)據(jù)位。
MLC需要嚴(yán)密控制閾值電壓以每單元使用多個閾值電平。間隔緊密的非易失 性存儲器單元且(特定而言)MLC的一個問題是導(dǎo)致單元之間的干擾的浮動?xùn)?極與浮動?xùn)艠O的電容性耦合。在編程一個單元時，所述干擾可使鄰近單元的閾值 電壓移位。此稱為程序干擾條件，其影響不需要編程的單元。
MLC存儲器裝置還具有比單級單元(SLC)存儲器裝置更低的可靠性，此部 分地是因?yàn)樾枰g隔更緊密閾值電壓的狀態(tài)數(shù)量的增加。用于存儲照片的存儲器 裝置中的壞位比存儲代碼的存儲器裝置中的壞位可更容易容忍。照片中的壞位可 能僅在數(shù)百萬像素中產(chǎn)生一個壞像素，而代碼或其它數(shù)據(jù)中的壞位可意味著影響 整個程序的操作的已破壞指令。
由于激烈的競爭和消費(fèi)者對電子裝置中更長電池壽命的需要，因此制造商必 須不斷地尋找在維持可靠性的同時減少裝置中組件數(shù)量的方法。出于上文陳述的
原因，且出于下文陳述的所屬領(lǐng)域的技術(shù)人員在閱讀和理解本說明書之后將明了 的其它原因，此項(xiàng)技術(shù)中需要一種具有高密度與高可靠性的存儲器裝置。

發(fā)明內(nèi)容
本發(fā)明解決了快閃存儲器的上文提到的問題和其它問題，且通過閱讀和學(xué)習(xí)以 下說明書將理解所述問題。
本發(fā)明包括一種用于以單級單元模式編程多級、非易失性存儲器裝置的方法。 所述存儲器裝置具有組織成多個存儲器塊的多個存儲器單元。每一存儲器塊具有 由位線列和字線行組成的存儲器單元陣列。
所述方法包含將所需數(shù)據(jù)寫入到待編程單元的最低有效位或最高有效位中的 一者。第二編程操作將加強(qiáng)數(shù)據(jù)編程到所述單元的剩余位。所述加強(qiáng)數(shù)據(jù)將所述 單元的閾值電平調(diào)節(jié)到所述所需數(shù)據(jù)需要的電壓。
本發(fā)明的其它實(shí)施例包含不同范圍的方法和設(shè)備。


圖1顯示本發(fā)明的NAND快閃存儲器陣列的一個實(shí)施例的簡化圖。 圖2顯示多級單元存儲器陣列的閾值電壓分布的一個實(shí)施例的示意圖。 圖3顯示根據(jù)本發(fā)明編程方法的經(jīng)簡化存儲器陣的一個實(shí)施例的示意圖。 圖4顯示用于多級單元存儲器裝置的單級單元編程的本發(fā)明方法的一個實(shí)施 例的流程圖。
圖5顯示用于在存儲器系統(tǒng)中實(shí)施本發(fā)明單級單元編程方法的方法的一個實(shí) 施例的流程圖。
圖6顯示本發(fā)明的存儲器系統(tǒng)的一個實(shí)施例的框圖。
圖7顯示本發(fā)明的存儲器模塊的一個實(shí)施例的框圖。 圖8顯示用于編程/讀取非易失性存儲器集成電路的本發(fā)明軟件模塊的一個 實(shí)施例的框圖。
具體實(shí)施例方式
在本發(fā)明的以下詳細(xì)說明中，參考附圖，附圖形成本發(fā)明的一部分且其中通過 說明的方式顯示可實(shí)踐本發(fā)明的特定實(shí)施例。圖式中，若干視圖中所有相同編號 描述大致類似的組件。充分詳細(xì)地描述這些實(shí)施例以使所屬領(lǐng)域的技術(shù)人員能夠 實(shí)踐本發(fā)明。在不脫離本發(fā)明范圍的情況下，可利用其它實(shí)施例且可作出結(jié)構(gòu)、 邏輯和電方面的改變。因此，不應(yīng)在艱制意義上考慮以下詳細(xì)說明，且本發(fā)明的 范圍僅由隨附權(quán)利要求書及其等效物界定。
圖1圖解說明本發(fā)明的半半導(dǎo)體NAND快閃存儲器陣列的一個實(shí)施例的簡化 圖。此存儲器陣列僅用于圖解說明的目的，因此本發(fā)明并不限于任何一種非易失 性存儲器技術(shù)或架構(gòu)。
出于清楚的目的，圖1的存儲器陣列沒有顯示存儲器陣列中通常需要的所有元 件。例如，僅顯示兩個位線(BL1和BL2)，但實(shí)際上需要的位線數(shù)目取決于存 儲器密度和芯片架構(gòu)。隨后將位線稱為(BL1-BLN)。位線(BL1-BLN)最終耦 合到檢測每一單元的狀態(tài)的讀出放大器(未顯示)。
所述陣列由布置成串聯(lián)串104、 105的浮動?xùn)艠O單元101陣列組成。在每一串 聯(lián)鏈104、 105中，從漏極到源極耦合浮動?xùn)艠O單元101中的每一者。將橫跨多 個串聯(lián)串104、 105的字線(WL0-WL31)耦合到行中的每個浮動?xùn)艠O單元的控 制柵極以控制其操作。在一個實(shí)施例中， 一陣列由32個字線組成。然而，本發(fā) 明并不限于任一字線數(shù)量。
在操作中，字線(WL0-WL31)選擇串聯(lián)鏈104、 105中的個別浮動?xùn)艠O存儲 器單元來進(jìn)行寫入或讀取，并以通過模式操作每一串聯(lián)串104、 105中的剩余浮 動?xùn)艠O存儲器單元。浮動?xùn)艠O存儲器單元的每一串聯(lián)串104、 105通過源極選擇 柵極116、 117耦合到源極線106且通過漏極選擇柵極112、 113耦合到個別位線 (BL1-BLN)。源極選擇柵極116、 117由耦合到其控制柵極的源極選擇柵極控 制線SG (S) 118控制。漏極選擇柵極112、 113由漏極選擇柵極控制線SG (D) 114控制。
在圖l的實(shí)施例中，WL0在頁的底部處且WL31在頁的頂部處。然而，所述 標(biāo)記僅用于圖解說明的目的，因此WLO也可在頁的頂部處開始，其中字線編號 朝向頁的底部增加。
可按每單元單個位(即，單級單元一SLC)或每單元多個位(即，多級單元一 MLC)來編程每一單元。每一單元的閾值電壓(Vt)確定存儲在所述單元中的數(shù) 據(jù)。例如，在每單元單個位中，0.5V的Vt可能指示經(jīng)編程的單元(即，邏輯0 狀態(tài))，而-0.5V的Vt可能指示經(jīng)擦除的單元(即，邏輯l狀態(tài))。
多級單元可具有多個Vt窗，每一Vt窗指示不同的狀態(tài)。多級單元通過將位樣 式指派給單元上存儲的具體電壓范圍來利用傳統(tǒng)快閃單元的模擬性質(zhì)。取決于指
派給單元的電壓范圍的量，此技術(shù)允許每單元存儲兩個或兩個以上的位。
例如，可針對每一范圍給單元指配四個不同的200mV電壓范圍。通常，在每 一范圍之間是0.2V到0.4V的靜區(qū)或容限。如果存儲在單元上的電壓在第一范圍 內(nèi)，那么所述單元正在存儲ll。如果電壓在第二范圍內(nèi)，那么所述單元正在存儲 01。此繼續(xù)多達(dá)與用于單元的范圍一樣多。在一個實(shí)施例中，ll是最負(fù)閾值電壓 范圍而10是最正閾值電壓范圍。替代實(shí)施例將邏輯狀態(tài)指派給不同的閾值電壓 范圍。
本發(fā)明實(shí)施例并不限于每單元兩個位。取決于單元上可區(qū)分的不同電壓范圍的
數(shù)量，某些實(shí)施例可每單元存儲多于兩個的位。
在典型的現(xiàn)有技術(shù)編程操作期間，使用一系列編程脈沖來偏壓待編程快閃存儲 器單元的選定字線，所述一系列編程脈沖以(在一個實(shí)施例中)大于16V的電壓 開始，其中每一隨后脈沖電壓以遞增方式增加直到所述單元被編程或達(dá)到最大編 程電壓。
然后，執(zhí)行使用ov字線電壓的驗(yàn)證操作以確定浮動?xùn)艠O是否在適當(dāng)電壓(例
如，0.5V)處。在程序操作期間，通常以約IOV來偏壓剩余單元的未選定字線。 在一個實(shí)施例中，所述未選定字線電壓可為等于或大于地電位的任何電壓。以大 致類似的方式編程存儲器單元的每一者。
典型的存儲器塊可由單級單元的64頁組成。MLC存儲器塊通常由128個頁組 成。當(dāng)在典型的現(xiàn)有技術(shù)讀取/程序操作中存取所述頁中的一者時，所述塊中的剩 余頁可經(jīng)歷干擾條件。在兩種情況下，每當(dāng)編程/讀取所述頁中的任一者時，所述 頁共享可經(jīng)歷較高編程/讀取電壓的共用字線和位線。所述電壓可因擾亂未被存取 的單元的分布而導(dǎo)致問題。本發(fā)明的實(shí)施例(如隨后所論述)使用實(shí)質(zhì)減少或消 除擾亂條件的置亂邏輯尋址技術(shù)。
圖2圖解說明根據(jù)本發(fā)明編程方法的MLC閾值電壓分布的一個實(shí)施例的示意 圖。此示意圖顯示邏輯11狀態(tài)201是最負(fù)狀態(tài)且邏輯10狀態(tài)202是最正狀態(tài)。 01狀態(tài)203和00狀態(tài)204位于最遠(yuǎn)的狀態(tài)201、 202之間。
圖3圖解說明使用本發(fā)明的單級編程實(shí)施例的簡化存儲器陣列的寫入樣式。出 于清楚的目的，僅顯示每一行中具有兩個物理位的四個物理行。MLC存儲器陣 列中經(jīng)挑選而作為SLC存儲器編程的一部分可是一個或一個以上存儲器塊。
每一單元301-308中顯示的數(shù)目表示寫入到每一特定單元301-308的邏輯頁數(shù)
目。挑選此特定樣式以最小化在編程單元時發(fā)生的浮動?xùn)艠O與浮動?xùn)艠O的耦合。 然而，本發(fā)明并不限于任何一種編程樣式。
每一物理單元301-308均能夠保持兩個邏輯位，如先前關(guān)于MLC編程所述。 因此，本發(fā)明的尋址方案將兩個經(jīng)置亂的邏輯地址指派給每一物理地址。換句話 說，為了增加噪聲容限，所述陣列的SLC區(qū)域中沒有物理單元301-308具有兩個 相鄰的邏輯地址。
在所圖解說明的實(shí)施例中，將邏輯頁0和1編程到單元301、 302中。將邏輯 頁2和3編程到行1的單元303、 304中。然后，將邏輯頁4和5編程到行0的 單元301、 302中。將邏輯頁8和9編程到行1的單元303、 304中。在整個以SLC 方式編程的存儲器塊的128個頁中重復(fù)此樣式。
為了以MLC方式編程物理單元，待編程數(shù)據(jù)/代碼的每一位由兩個邏輯位來表 示。在一個實(shí)施例中，指派邏輯11來表示1的單級位，且指派邏輯10來表示0 的單級位。挑選此數(shù)據(jù)樣式是因?yàn)樵贛LC存儲器的本實(shí)施例中，ll的閾值電壓 是最負(fù)的且10的閾值電壓是最正的，由此實(shí)質(zhì)減少浮動?xùn)艠O與浮動?xùn)艠O的干擾且增加噪聲容限。替代實(shí)施例可使用除邏輯11和/或10之外的其它狀態(tài)。
圖4圖解說明用于對多級單元存儲器裝置進(jìn)行單級單元編程的本發(fā)明方法的
一個實(shí)施例的流程圖。出于清楚的目的，將僅描述一個單元(例如，圖3的單元 301)的編程。以大致類似的方式，實(shí)現(xiàn)SLC存儲器塊中的剩余者的編程。以下 論述參考圖3和圖4二者。
接收待存儲的數(shù)據(jù)401。在一個實(shí)施例中(如隨后參考圖5所述)，所接收的 數(shù)據(jù)包含所述數(shù)據(jù)是需要本發(fā)明的更可靠SLC編程而非針對不需要較高可靠性 的數(shù)據(jù)執(zhí)行的MLC編程的代碼的指示。
在一個實(shí)施例中，首先編程待編程單元的LSB403。然而，替代實(shí)施例可首先 編程MSB且最后編程LSB。
在所圖解說明的實(shí)施例中，所述方法首先將頁0編程到單元301中(g卩，LSB)。 如果單元從經(jīng)擦除狀態(tài)(即，邏輯11)開始且數(shù)據(jù)/代碼位是邏輯0，那么單元 301現(xiàn)在具有邏輯10的經(jīng)編程樣式。
當(dāng)將頁4編程到單元301中時，必須做的是加強(qiáng)0的所需數(shù)據(jù)/代碼位。加強(qiáng) 數(shù)據(jù)是將每一經(jīng)SLC編程的單元的閾值電壓改變?yōu)樾枰膯渭墧?shù)據(jù)所需的合適 閾值電壓的數(shù)據(jù)。因此，必須確定加強(qiáng)數(shù)據(jù)405且然后寫入到單元407。在本實(shí) 例中，指派邏輯10來表示邏輯0的SLC數(shù)據(jù)位，因此，所述單元已經(jīng)處于適當(dāng) 閾值電壓。因此，當(dāng)讀取所述單元時，將檢測到被指派邏輯10狀態(tài)的閾值電壓 并讀取邏輯O。
上文所述實(shí)例(出于清楚的目的)未論述頁l-3的編程。通過參考圖2-4，可 看出其它頁是以大致相同的方式編程的。
作為另一實(shí)例，如果需要將邏輯0的數(shù)據(jù)/代碼位編程到單元301中而單元301 已經(jīng)使用邏輯01從前一頁寫入操作被編程，那么所述單元的頁0需要將邏輯0 編程到單元301的LSB中。此是通過將單元301的閾值電壓從邏輯01狀態(tài)提高 到邏輯IO狀態(tài)的電平實(shí)現(xiàn)的，如在圖2中所見。此假設(shè)MLC的邏輯10狀態(tài)等 效于SLC的邏輯O狀態(tài)。
圖5圖解說明用于在多級單元存儲器系統(tǒng)中實(shí)施本發(fā)明的單級單元編程方法 的方法的一個實(shí)施例的流程圖。所述方法確定501待寫入數(shù)據(jù)是需要較高可靠性 存儲的代碼還是可容忍MLC編程的較低可靠性的其它數(shù)據(jù)。
此確定可以各種方式實(shí)現(xiàn)。在一個實(shí)施例中，物理地址指示用戶是正寫入到存 儲器的SLC區(qū)域還是MLC區(qū)域。例如，盡管陣列地址空間的剩余者是MLC數(shù) 據(jù)，但可為SLC數(shù)據(jù)保留在存儲器陣列地址空間的第一 32MB中的地址。在此 實(shí)施例中，當(dāng)讀取數(shù)據(jù)時，假設(shè)所讀取的多個位映射到單級數(shù)據(jù)位。
在另一實(shí)施例中，指示符位包含有用以動態(tài)地指示使用SLC驅(qū)動器還是正常 MLC編程方法的數(shù)據(jù)。替代實(shí)施例可使用其它形式來識別編程類型。
已參考圖3和4描述了 SLC驅(qū)動器505。此例程可由例如狀態(tài)機(jī)、處理器或
其它控制器的存儲器集成電路控制電路來執(zhí)行。先前己參考圖1描述了正常MLC 編程503。
圖6圖解說明可并入有本發(fā)明的快閃存儲器陣列和編程方法實(shí)施例的存儲器 裝置600的功能框圖。存儲器裝置600耦合到處理器610，所述處理器610負(fù)責(zé) 執(zhí)行本發(fā)明的軟件驅(qū)動器以將SLC數(shù)據(jù)寫入到MLC裝置中。處理器610可以是 微處理器或某一其它類型的控制電路。存儲器裝置600和處理器610形成存儲器 系統(tǒng)620的一部分。存儲器裝置600已被簡化以集中到有助于理解本發(fā)明的存儲 器特征上。
處理器610耦合到系統(tǒng)存儲器680。此存儲器塊680包含系統(tǒng)所需的所有存儲 器，例如RAM、 ROM、磁性存儲驅(qū)動機(jī)、或其它形式的存儲器。存儲器系統(tǒng)可 具有所述類型的系統(tǒng)存儲器的任一者或其全部。在一個實(shí)施例中，將能夠在MLC 存儲器中實(shí)現(xiàn)SLC存儲的本發(fā)明的低級軟件驅(qū)動器存儲在此系統(tǒng)存儲器680中。 所述驅(qū)動器可以是系統(tǒng)620操作系統(tǒng)的一部分，所述系統(tǒng)620操作系統(tǒng)存儲在硬 驅(qū)動機(jī)或ROM上且最終被讀取到RAN中以供執(zhí)行。圖8中所圖解說明且隨后 論述的軟件模塊顯示本發(fā)明的軟件驅(qū)動器的一種可能配置。
所述存儲器裝置包含以上參考圖6所述的快閃存儲器單元陣列630。存儲器陣 列630布置成若干組的行和列。每一行存儲器單元的控制柵極與字線耦合，而存 儲器單元的漏極和源極連接耦合到位線。如此項(xiàng)技術(shù)中所眾所周知，單元與位線 的連接確定陣列是NAND架構(gòu)、AND架構(gòu)還是NOR架構(gòu)。提供地址緩沖器電路640以鎖存在地址輸入連接AO-Ax 642上提供的地址信 號。行解碼器644和列解碼器646接收并解碼地址信號以存取存儲器陣列630。 得益于本說明，所屬領(lǐng)域的技術(shù)人員將了解地址輸入連接的數(shù)目取決于存儲器陣 列630的密度和架構(gòu)。目卩，地址的數(shù)目隨著增加的存儲器單元計(jì)數(shù)和增加的組與 塊計(jì)數(shù)二者而增加。
存儲器裝置600通過使用讀出/緩沖器電路650讀出存儲器陣列列中的電壓或 電流變化來讀取存儲器陣列630中的數(shù)據(jù)。在一個實(shí)施例中，所述讀出/緩沖器電 路經(jīng)耦合以從存儲器陣列630讀取和鎖存一行數(shù)據(jù)。包含數(shù)據(jù)輸入和輸出緩沖器 電路660以經(jīng)由多個數(shù)據(jù)連接662與控制器610進(jìn)行雙向數(shù)據(jù)通信。提供寫入電 路655以將數(shù)據(jù)寫入到存儲器陣列。
控制電路670解碼在控制連接672上提供的來自處理器610的信號。所述信號 用來控制存儲器陣列630上的操作，包含數(shù)據(jù)讀取、數(shù)據(jù)寫入(編程)和擦除操 作。控制電路670可以是狀態(tài)機(jī)、定序器或某一其它類型的控制器。
圖6中所圖解說明的快閃存儲器裝置已經(jīng)簡化以有助于對存儲器的特征的基 本理解。所屬領(lǐng)域的技術(shù)人員已知快閃存儲器的內(nèi)部電路和功能的更詳細(xì)的理 解。
圖7是實(shí)例性存儲器模塊700的圖解。盡管將存儲器模塊700圖解說明為存儲
器卡，但參考存儲器模塊700所論述的概念適用于其它類型的可拆卸或便攜式存 儲器(例如，USB快閃驅(qū)動機(jī))且計(jì)劃在如本文中所用的"存儲器模塊"的范圍 內(nèi)。另外，盡管圖7中描繪一個實(shí)例性形狀因數(shù)，但所述概念也適用于其它形狀 因數(shù)。
在某些實(shí)施例中，存儲器模塊700將包含外殼705 (如所描繪)以封閉一個或 一個以上存儲器裝置710，盡管所述外殼對所有裝置或裝置應(yīng)用并非至關(guān)重要。 至少一個存儲器裝置710是非易失性存儲器[其包含或適合于執(zhí)行本發(fā)明的元 件]。如果存在的話，外殼705包含用于與主機(jī)裝置通信的一個或一個以上觸點(diǎn) 715。主機(jī)裝置的實(shí)例包含數(shù)碼相機(jī)、數(shù)碼錄音和回放裝置、PDA、個人計(jì)算機(jī)、 存儲器卡讀取器、接口集線器和類似物。對于某些實(shí)施例來說，觸點(diǎn)715呈標(biāo)準(zhǔn) 化接口的形式。例如，關(guān)于USB快閃驅(qū)動機(jī)，觸點(diǎn)715可能呈USB類型A插入 式連接器的形式。對于某些實(shí)施例來說，觸點(diǎn)715可呈半專有接口形式，例如， 所述半專有接口可見于由桑迪士克公司(SANDISK)特許的COMPACTFLASH 存儲器卡、由索尼(SONY)公司特許的MEMORYSTICK存儲器卡、由東芝
(TOSHIBA)公司特許的SD SECURE DIGITAL存儲器卡和類似物上。然而， 通常，觸點(diǎn)715提供用于在存儲器模塊700與具有針對觸點(diǎn)715兼容的接收器的 主機(jī)之間傳遞控制、地址和/或數(shù)據(jù)信號的接口。
存儲器模塊700可視需要包含額外電路720，其可以是一個或一個以上集成電 路和/或離散組件。對于某些實(shí)施例來說，額外電路720可包含用于控制跨越多個 存儲器裝置710的存取和/或用于在外部主機(jī)與存儲器裝置710之間提供轉(zhuǎn)換層的 存儲器控制器。例如，在觸點(diǎn)715數(shù)目與一個或一個以上存儲器裝置710的I/0 連接數(shù)目之間可能不存在一一對應(yīng)關(guān)系。因此，存儲器控制器可有選擇地耦合存 儲器裝置710的I/O連接(圖7中未顯示)以在合適的時間在合適的I/O連接處 接收合適的信號或在合適的時間在合適的觸點(diǎn)715處提供合適的信號。類似地， 主機(jī)與存儲器模塊700之間的通信協(xié)議可不同于存取存儲器裝置710所需的協(xié) 議。然后，存儲器控制器可將從主機(jī)接收的命令序列轉(zhuǎn)換成合適的命令序列以實(shí) 現(xiàn)對存儲器裝置710的所需存取。除命令序列之外，所述轉(zhuǎn)換可進(jìn)一步包含信號 電壓電平的變化。
額外電路720可進(jìn)一步包含與存儲器裝置710的控制無關(guān)的功能性，例如，專 用集成電路(ASIC)可能執(zhí)行的邏輯功能。同樣，額外電路720可包含用來限制 對存儲器模塊700的讀取或?qū)懭氪嫒〉碾娐?，例如，密碼保護(hù)、生物測量或類似 物。額外電路720可包含用來指示存儲器模塊700狀態(tài)的電路。例如，額外電路 720可包含以下功能性確定是否正在向存儲器模塊700供應(yīng)電力和當(dāng)前是否正 存取存儲器模塊700，及顯示存儲器模塊700狀態(tài)的指示，例如在供電時為連續(xù) 光且正被存取時為閃爍光。額外電路720可進(jìn)一步包含例如去耦電容器以幫助調(diào) 整存儲器模塊700內(nèi)的功率需要的無源裝置。
圖8圖解說明用于編程存儲器裝置的本發(fā)明軟件模塊的框圖。所述模塊由快閃
轉(zhuǎn)換層(FTL) 801和至少一個低級軟件驅(qū)動器802組成。盡管圖8中僅顯示一 個低級驅(qū)動器802，但此項(xiàng)技術(shù)中眾所周知存儲器系統(tǒng)可具有多個所述驅(qū)動器。
高級驅(qū)動器801結(jié)合操作系統(tǒng)或應(yīng)用程序來工作以管理快閃存儲器集成電路。 FTL 801管理快閃裝置中的數(shù)據(jù)以便在事實(shí)上數(shù)據(jù)將被存儲在所述快閃裝置的不 同位置中時而顯現(xiàn)所述數(shù)據(jù)是被寫入到特定位置。FTL 801將數(shù)據(jù)移動到快閃存 儲器陣列中的不同物理位置以實(shí)現(xiàn)更均勻磨損的特性。此允許快閃裝置顯現(xiàn)為處 理器的磁盤驅(qū)動機(jī)或其它塊存儲裝置。
低級驅(qū)動器802負(fù)責(zé)從FTL 801獲取經(jīng)重映射的地址和數(shù)據(jù)并對數(shù)據(jù)執(zhí)行實(shí) 際編程/讀取。在一個實(shí)施例中，在MLC快閃存儲器裝置中進(jìn)行SLC編程的實(shí)施 例由低級存儲器驅(qū)動器執(zhí)行。
總結(jié)
總之，本發(fā)明實(shí)施例創(chuàng)建MLC非易失性存儲器裝置，其中在與多個MLC數(shù) 據(jù)相同的存儲器陣列中具有至少一個SLC存儲器單元。對MLC裝置中的SLC數(shù) 據(jù)的編程/讀取是控制電路/處理器響應(yīng)于數(shù)據(jù)可靠性或地址來執(zhí)行低級軟件驅(qū)動 器而動態(tài)地確定的。此賦予MLC非易失性存儲器裝置的最終用戶將敏感代碼數(shù) 據(jù)存儲在較高可靠性的SLC區(qū)域中及將其它較不敏感的數(shù)據(jù)存儲在陣列的較密 集MLC區(qū)域中的選項(xiàng)。
盡管本文已圖解說明和描述了特定實(shí)施例，但所屬領(lǐng)域的技術(shù)人員將了解，經(jīng) 計(jì)算以實(shí)現(xiàn)相同目的的任何布置可代替所示的特定實(shí)施例。所屬領(lǐng)域的技術(shù)人員 將明了本發(fā)明的許多修改。因此，本發(fā)明意欲涵蓋本發(fā)明的任何修改或變化形式。 明確的計(jì)劃是本發(fā)明僅由上述權(quán)利要求書及其等效物限定。
權(quán)利要求
1、一種用于在多級單元存儲器裝置中進(jìn)行單級編程的方法，所述方法包括將所需數(shù)據(jù)寫入到所述單元的最低有效位或者最高有效位中的一者；和將加強(qiáng)數(shù)據(jù)寫入到所述單元中的剩余位以使得將所述單元的閾值電壓調(diào)節(jié)到所述所需數(shù)據(jù)需要的電壓電平。
2、 如權(quán)利要求l所述的方法，且其進(jìn)一步包含確定待寫入數(shù)據(jù)的類型。
3、 如權(quán)利要求2所述的方法，其中所述數(shù)據(jù)類型包含需要高可靠性的數(shù)據(jù)和 需要高存儲器密度的數(shù)據(jù)。
4、 如權(quán)利要求l所述的方法，其中寫入所述加強(qiáng)數(shù)據(jù)將所述單元的所述閾值 電壓改變?yōu)樗鏊钄?shù)據(jù)需要的電平。
5、 如權(quán)利要求4所述的方法，其中所述所需數(shù)據(jù)具有在多級單元閾值電壓范圍中的閾值電壓以使得邏輯i狀態(tài)在所述范圍的最負(fù)處且邏輯o狀態(tài)在所述范圍的最正處。
6、 如權(quán)利要求1所述的方法，其中所述存儲器裝置是NAND快閃存儲器裝置。
7、 如權(quán)利要求1所述的方法，且其進(jìn)一步包含通過將所讀取的多級單元數(shù)據(jù) 映射為單級單元數(shù)據(jù)來讀取所述所需數(shù)據(jù)。
8、 如權(quán)利要求7所述的方法，其中'11'狀態(tài)映射為邏輯l狀態(tài)且'10'狀 態(tài)映射為邏輯0狀態(tài)。
9、 一種用于在多級單元NAND快閃存儲器裝置中進(jìn)行單級編程的方法，所述 方法包括確定待編程數(shù)據(jù)的類型； 將所需數(shù)據(jù)寫入到單元的最低有效位；和寫入加強(qiáng)數(shù)據(jù)，所述加強(qiáng)數(shù)據(jù)將所述單元的閾值電壓改變?yōu)樗鏊钄?shù)據(jù)需要 的電壓電平。
10、 如權(quán)利要求9所述的方法，其中寫入到所述最低有效位包括寫入到所述存 儲器裝置的頁0。
11、 如權(quán)利要求IO所述的方法，其中寫入所述加強(qiáng)數(shù)據(jù)包括寫入與所述存儲器裝置的頁o不相鄰的頁。
12、 一種用于在包括具有最低有效頁和最高有效頁的存儲器的多級單元存儲器裝置中進(jìn)行單級編程的方法，所述方法包括將所需數(shù)據(jù)寫入到至少一個存儲器單元的所述最低有效頁或所述最高有效頁；和將加強(qiáng)數(shù)據(jù)寫入到所述至少一個存儲器單元的剩余頁以使得所述剩余頁是每 一單元的先前已寫入頁的不相鄰頁且由所述所需數(shù)據(jù)的加強(qiáng)數(shù)據(jù)構(gòu)成。
13、 如權(quán)利要求12所述的方法，其中所述最高有效頁是來自所述最低有效頁 的至少四個頁。
14、 如權(quán)利要求13所述的方法，其中所述最高有效頁是來自單級陣列區(qū)域的 行0中的所述最低有效頁的四個頁和來自所述區(qū)域的剩余行中的所述最低有效頁 的六個頁。
15、 一種存儲器裝置，其包括 形成為單元陣列的多個多級單元；和在所述單元陣列內(nèi)的至少一個單級單元，所述至少一個單級單元響應(yīng)于驅(qū)動器 而作為單級單元進(jìn)行編程和讀取。
16、 如權(quán)利要求15所述的裝置，其中所述至少一個單級單元是由所述驅(qū)動器 動態(tài)地選擇用來存儲比存儲在所述多級單元中的數(shù)據(jù)需要更高可靠性的數(shù)據(jù)的 多個單元。
17、 如權(quán)利要求15所述的裝置，其中所述陣列是NAND快閃存儲器陣列。
18、 如權(quán)利要求15所述的裝置，其中經(jīng)編程的單級單元由映射為邏輯1狀態(tài) 或邏輯0狀態(tài)的閾值電壓電平組成。
19、 一種快閃存儲器裝置，其包括存儲器陣列，其包括可編程為閾值電壓范圍內(nèi)的多個電平的多個單元；和 控制電路，其適合于執(zhí)行單級編程方法，所述單級編程方法包括將所需數(shù)據(jù)寫 入到動態(tài)選定的單元的最低有效位或最高有效位中的一者，且將加強(qiáng)數(shù)據(jù)寫入所 述單元的剩余位。
20、 如權(quán)利要求19所述的裝置，其中所述加強(qiáng)數(shù)據(jù)將正編程單元的閾值電壓 電平調(diào)節(jié)到與所述所需數(shù)據(jù)一致的電平。
21、 如權(quán)利要求20所述的方法，其中所述所需數(shù)據(jù)包括邏輯1狀態(tài)的負(fù)閾值 電壓和邏輯0狀態(tài)的正閾值電壓中的一者。
22、 如權(quán)利要求21所述的裝置，其中所述邏輯l狀態(tài)是所述閾值電壓范圍中 距所述邏輯0狀態(tài)的最遠(yuǎn)狀態(tài)。
23、 一種存儲器系統(tǒng)，其包括處理器，其產(chǎn)生存儲器信號并執(zhí)行存儲器驅(qū)動器；和存儲器裝置，其耦合到所述處理器且響應(yīng)于所述存儲器信號而操作，所述存儲 器裝置包括多個多級單元，其形成為單元陣列；和控制電路，其響應(yīng)于所述存儲器驅(qū)動器而以單級格式編程至少一個多級單元。
24、 一種存儲器模塊，其包括多級存儲器陣列，其布置成行和列以使得所述行包括耦合到多個存儲器單元的 控制柵極的字線且所述列包括耦合到存儲器單元的串聯(lián)串的位線，所述存儲器陣列進(jìn)一步布置成存儲器塊；和控制電路，其適合于通過將所需數(shù)據(jù)寫入到至少一個動態(tài)選定的單元的最低有 效位或最高有效位中的一者和將加強(qiáng)數(shù)據(jù)寫入所述單元的剩余位來執(zhí)行所述存 儲器陣列的所述單元的單級編程；和多個觸點(diǎn)，其經(jīng)配置以提供所述存儲器陣列與主機(jī)系統(tǒng)之間的選擇性接觸。
25、 如權(quán)利要求24所述的模塊，且其進(jìn)一步包含耦合到所述存儲器陣列的存 儲器控制器，以便響應(yīng)于所述主機(jī)系統(tǒng)而控制所述存儲器裝置的操作。
26、 一種用于在包括存儲器陣列的多級單元NAND快閃存儲器裝置中迸行單 級編程的方法，所述方法包括確定待編程數(shù)據(jù)的類型；響應(yīng)于所述數(shù)據(jù)類型而將多級單元數(shù)據(jù)或單級單元數(shù)據(jù)寫入到所述陣列的至 少一個選定單元； 如果所述數(shù)據(jù)類型指示高可靠性，那么將所需數(shù)據(jù)寫入到單元的第一位并將加 強(qiáng)數(shù)據(jù)寫入到所述單元的剩余位，所述加強(qiáng)數(shù)據(jù)將所述單元的閾值電壓改變?yōu)樗?述所需數(shù)據(jù)需要的電壓電平；且如果所述數(shù)據(jù)類型指示高存儲器密度，那么以多級單元方式寫入所述所需數(shù)據(jù)。
27、 如權(quán)利要求26所述的方法，其中以多級單元方式寫入所述所需數(shù)據(jù)包括以單個編程操作將所述單元編程為所需閾值電壓電平。
28、 一種存儲器系統(tǒng)，其包括處理器，其產(chǎn)生存儲器信號且執(zhí)行高級存儲器驅(qū)動器和低級存儲器驅(qū)動器；和存儲器裝置，其耦合到所述處理器且響應(yīng)于所述存儲器信號而操作，所述存儲器裝置包括多個多級單元，其形成為單元陣列；和控制電路，其響應(yīng)于所述高級存儲器驅(qū)動器和所述低級存儲器驅(qū)動器而以 單級單元格式編程多個多級單元。
29、 如權(quán)利要求28所述的裝置，其中所述加強(qiáng)數(shù)據(jù)將正編程單元的閾值電壓電平增加到與所述所需數(shù)據(jù)一致的電平。
30、 如權(quán)利要求29所述的裝置，其中所述所需數(shù)據(jù)包括邏輯O狀態(tài)的正閾值 電壓。
31、 如權(quán)利要求28所述的裝置，其中邏輯1狀態(tài)是所述閾值電壓范圍中距所 述邏輯0狀態(tài)的最遠(yuǎn)狀態(tài)。
32、 一種快閃存儲器系統(tǒng)，其具有耦合到系統(tǒng)存儲器且耦合到快閃存儲器裝置 的處理器，所述系統(tǒng)包括高級驅(qū)動器，其由所述處理器執(zhí)行且選擇所述快閃存儲器裝置中寫入數(shù)據(jù)的存 儲器位置；和低級驅(qū)動器，其耦合到所述高級驅(qū)動器，所述低級驅(qū)動器由所述處理器執(zhí)行以 將單級單元數(shù)據(jù)寫入到所述高級驅(qū)動器響應(yīng)于正寫入數(shù)據(jù)的類型而確定的多級單元存儲器位置中。
33、 如權(quán)利要求32所述的系統(tǒng)，其中所述數(shù)據(jù)類型包括高可靠性數(shù)據(jù)或較不 敏感數(shù)據(jù)。
全文摘要
一種多級單元存儲器陣列具有可作為單級單元來編程的區(qū)域。最初，用需要的數(shù)據(jù)將所述待編程單元編程為所述單元的最低有效位或者最高有效位。然后，第二編程操作編程加強(qiáng)數(shù)據(jù)，所述加強(qiáng)數(shù)據(jù)將所述單元的閾值電平調(diào)節(jié)到所述所需數(shù)據(jù)的合適電平。
文檔編號G11C11/56GK101361135SQ200680051025
公開日2009年2月4日 申請日期2006年12月8日 優(yōu)先權(quán)日2005年12月9日
發(fā)明者弗朗基·F·路帕爾瓦 申請人:美光科技公司