專利名稱：非易失性半導體存儲設備以及向其寫入數(shù)據(jù)的方法
技術領域：
本發(fā)明涉及一種非易失性半導體存儲設備以及一種向其寫入數(shù)據(jù)的方法。
背景技術：
已知諸如NOR型閃存的非易失性半導體存儲設備，其中以矩陣形式布置利用了CHE(溝道熱電子)的閃存單元。圖1示出了常規(guī)的非易失性半導體存儲設備101的結構的框圖。非易失性半導體存儲設備101包括存儲單元陣列102、譯碼器103、列開關電路104、電源電路105、寫入電路106、讀出放大器電路107、地址數(shù)據(jù)緩存器108以及控制電路110。
存儲單元陣列102包括以矩陣形式排列的多個存儲單元(未示出)、在Y方向上延伸且連接到列開關電路104的多條位線(未示出)、在X方向延伸且連接到譯碼器103的多條字線(未示出)、以及在Y方向延伸且接地的多條源極線(未示出)。存儲單元是利用CHE(溝道熱電子)的NOR型閃存單元。根據(jù)數(shù)據(jù)的位數(shù)，例如16位，存儲單元陣列102被分為多個區(qū)域102-0至102-15。
根據(jù)來自地址數(shù)據(jù)緩存器108的地址信號，譯碼器103從多條字線中選擇1條字線作為選擇字線。根據(jù)通過譯碼器103的來自地址數(shù)據(jù)緩存器108的地址信號，列開關電路104從多個區(qū)域102-0至102-15的每一個中的多條位線中選擇1條位線作為選擇位線。也就是，在圖1所示的實例中，在同一時間選擇了總共16條選擇位線。基于選擇字線和選擇位線來確定作為多個存儲單元之一的選擇單元。
電源電路105通過譯碼器103將字線電壓(柵極電壓)施加到選擇字線，其中所述字線電壓是根據(jù)來自控制電路110的控制信號確定的。此外，電源電路105具有電荷泵的功能，用于向寫入電路106提供寫入電流。寫入電路106通過列開關電路104將寫入電流提供給多條選擇位線中的每一條。由此，數(shù)據(jù)被寫到16個選擇單元中的每一個。
讀出放大電路107通過地址數(shù)據(jù)緩存器108將選擇單元的寫入狀態(tài)(閾值電壓)輸出到控制電路110。地址數(shù)據(jù)緩存器108暫時存儲該數(shù)據(jù)?？刂齐娐?10把要執(zhí)行寫入操作的存儲單元的地址信號和寫入數(shù)據(jù)輸出到地址數(shù)據(jù)緩存器108并且將控制信號輸出到電源電路105。
圖2示出了常規(guī)的非易失性半導體存儲設備的詳細結構的框圖。應當指出，在圖2中，省略了讀出放大電路107和地址數(shù)據(jù)緩存器108。
在存儲單元陣列102中，多個區(qū)域102-0至102-15具有多條公共字線W0至Wn(n是整數(shù)，下同)。此外，多個區(qū)域102-0至102-15的每個102-i(i＝0至15的整數(shù)，下同)具有以矩陣形式排列的多個存儲單元MCi以及連接到列開關電路104的多條位線BLi。
譯碼器103包括行譯碼器131和列譯碼器132。行譯碼器131根據(jù)來自控制電路110的地址信號從多條字線W0到Wn中選擇選擇字線Ws。列譯碼器132對來自控制電路110的地址信號進行譯碼并將其提供給列開關電路104。列開關電路104在每個區(qū)域102-i中根據(jù)譯碼后的地址信號從多條位線BLi中選中選擇位線BLi。
寫入電路106包括多個寫入電路161-0至161-15。每個寫入電路161-i用于區(qū)域102-i，并通過列開關電路104連接到區(qū)域102-i的選擇位線BLi。每個寫入電路161-i根據(jù)寫入數(shù)據(jù)向選擇位線BLi提供寫入電流。
控制電路110包括寫入控制電路121和檢測電路122。根據(jù)地址信號和寫入數(shù)據(jù)，檢測電路122同時檢測執(zhí)行寫入操作的存儲單元的數(shù)目。隨后，檢測電路122將表明存儲單元數(shù)目的檢測信號、地址信號和寫入數(shù)據(jù)輸出到寫入控制電路121。寫入控制電路121根據(jù)該檢測信號、地址信號和寫入數(shù)據(jù)對多個寫入電路161-0至161-15的操作進行控制。此外，寫入控制電路121將地址信號輸出到譯碼器103，并且將控制信號輸出到電源電路105。
電源電路105包括柵極升壓電路151和漏極升壓電路152。柵極升壓電路151根據(jù)控制信號通過譯碼器103將與控制信號相對應的字線電壓(柵極電壓)施加到選擇字線W。漏極升壓電路152向寫入電路106提供寫入電流。
在非易失性半導體存儲設備中，存在這樣的情形，即在寫入操作中，選擇了多個存儲單元，并且在同時對該選擇的存儲單元執(zhí)行寫入操作。在這種情況下，根據(jù)電源電路(在圖2情況下的漏極升壓電路152)的電流驅動性能，能夠同時執(zhí)行寫入操作的存儲單元的數(shù)目受到了限制。具體來說，與不使用CHE的非易失性半導體存儲設備相比，在使用CHE的NOR型非易失性半導體存儲設備中，在寫入操作中流過存儲單元的寫入電流相對較大。因此，由于電源電路的電流驅動性能而引起了限制。
圖3示出了使用CHE的、且具有圖1和2所示結構的常規(guī)NOR型非易失性半導體存儲設備的寫入時序。縱軸表示電壓，而橫軸表示時間。線DC(實線)示出了施加到字線，也就是施加到存儲單元的控制柵的電壓的變化。圖4示出了圖2的結構的一部分的框圖。圖5和6示出了圖4所示的寫入數(shù)據(jù)的時序圖。
參考圖4，當向16位的存儲單元寫入數(shù)據(jù)時，向檢測電路122同時提供數(shù)據(jù)信號D0至D15。如圖5所示，在時間t01和時間t02之間提供那時的數(shù)據(jù)信號DO至D15。檢測電路122在時間t01和時間t02之間參考數(shù)據(jù)信號DO至D15，并且檢測出同時執(zhí)行寫入操作的存儲單元的數(shù)目是16。隨后，檢測電路122將表示16的檢測信號與數(shù)據(jù)信號DO至D15一起輸出到寫入控制電路121。
由于由電源電路105的電流驅動性能所導致的限制，因此一次能夠向其執(zhí)行寫入操作的存儲單元的數(shù)目被設置為8。因此，寫入控制電路121將數(shù)據(jù)信號DO至D15分為了兩個部分。隨后，執(zhí)行控制使得對數(shù)據(jù)信號DO至D7執(zhí)行寫入操作，并隨后對數(shù)據(jù)信號D8至D15執(zhí)行寫入操作。
具體地，將如下地執(zhí)行寫入操作。也就是，在時間02(圖5)和時間t11(圖3)之間，為了對數(shù)據(jù)信號DO至D7執(zhí)行寫入操作，寫入控制電路121向電源電路105提供控制信號。在時間t11(圖3)時，根據(jù)控制信號，電源電路105的柵極升壓電路151通過譯碼器103由選擇字線Ws將正電壓的柵極電壓(寫入電壓)Vpg1施加到選擇單元的控制柵極，其中所述正電壓例如是9V。
在與圖3中的時間t12和t13相對應的圖6中所示的時間t12′和t13′之間，寫入控制電路121將圖6所示的數(shù)據(jù)信號DO′至D7′提供給寫入電路161-0至161-7，其中圖6所示的數(shù)據(jù)信號DO′至D7′與數(shù)據(jù)信號DO至D7相對應。因此，如圖4所示，在寫入電路161-0至161-15中的向其提供數(shù)據(jù)信號DO′至D7′的寫入電路161-0至161-7中，它們的N溝道晶體管導通，漏極升壓電路152和選擇位線BL1至BL7通過寫入電路161-0至161-7相連。
在t12(圖3)時，根據(jù)控制信號，通過寫入電路161-0至161-7、列開關電路104和選擇位線BL1至BL7，電源電路105的漏極升壓電路152將漏極電壓VDS0施加到選擇存儲單元的漏極，其中所述漏極電壓VDS0是約為(1/2)Vpg1的正電壓，例如5V。此時，源極線接地。
根據(jù)這些處理，在時間t12和t13(圖3)之間，柵極電壓Vpg1變?yōu)?V，且漏極電壓VDS0變?yōu)?V。如上所述，對選擇存儲單元執(zhí)行了寫入操作。這里，同時將數(shù)據(jù)寫入到8位的選擇存儲單元(區(qū)域102-0至102-7)。
此后，在時間t14和t15(圖3)之間，存儲設備轉入校驗時序，并且對于寫入數(shù)據(jù)的選擇存儲單元，檢查該存儲單元是否具有期望的閾值電壓。如果存儲單元不具有期望的閾值電壓，則僅僅對尚未完成寫入操作的存儲單元反復地以寫入電壓(柵極電壓)Vpg1執(zhí)行重寫操作以及執(zhí)行校驗操作。圖3示出了沒有執(zhí)行重寫操作的實例。
在時間t15(圖3)之前，為了對數(shù)據(jù)信號D8至D15執(zhí)行寫入操作，寫入控制電路121向電源電路105提供控制信號。在時間t15(圖3)時，根據(jù)控制信號，電源電路105的柵極升壓電路151通過譯碼器103以及選擇字線W將正電壓的柵極電壓(寫入電壓)Vpg1施加到選擇存儲單元的控制柵極，其中所述正電壓Vpg1例如是9V。
在與圖3所示的時間t16和t17相對應的圖6中所示的時間t16′和t17′之間，如圖6所示，寫入控制電路121將數(shù)據(jù)信號D8′至D15′提供給寫入電路161-8至161-15，其中數(shù)據(jù)信號D8′至D15′與數(shù)據(jù)信號D8至D15相對應。因此，如圖4所示，在寫入電路161-0至161-15中的向其提供數(shù)據(jù)信號D8′至D15′的寫入電路161-8至161-15中，它們的N溝道晶體管導通，并且漏極升壓電路152和連接到寫入電路161-8至161-15的選擇位線BLi相連。在時間t16(圖3)時，根據(jù)控制信號，通過寫入電路161-8至161-15以及列開關電路104和選擇位線BLi，電源電路105的漏極升壓電路152將漏極電壓VDS0施加到選擇存儲單元的漏極，其中所述漏極電壓VDS0是約(1/2)Vpg1的正電壓，例如5V。源極線接地。
根據(jù)上述處理，在時間t16和t17(圖3)之間，柵極電壓Vpg1變?yōu)?V，漏極電壓VDS0變?yōu)?V。如上所述，對選擇存儲單元執(zhí)行寫入操作。這里，同時將數(shù)據(jù)寫入到8位的選擇存儲單元(區(qū)域102-8至102-15)。
此后，在時間t18和t19(圖3)之間，操作轉入到校驗時序，然后對于寫入數(shù)據(jù)的選擇存儲單元，檢查該存儲單元是否具有期望的閾值電壓。如果該存儲單元不具有期望的閾值電壓，則僅僅對尚未完成寫入操作的存儲單元上反復地以寫入電壓(柵極電壓)Vpg1執(zhí)行重寫操作以及執(zhí)行校驗操作。以這種方法，在時間t11和t19之間寫入了對應于16位的數(shù)據(jù)(區(qū)域102-0至102-15)。
與上述說明相關，日本未決公開專利申請(JP-P2001-52486A)公開了一種閃存設備以及對其編程的方法。在該常規(guī)編程方法中，對具有矩陣形式的存儲單元陣列的閃存設備進行編程。在該編程方法中，選擇了存儲單元當中的至少兩個存儲單元。首先，順序地將選擇的存儲單元中的每一個編程至低于目標閾值電壓的預定閾值電壓。其次，選擇的存儲單元同時被從預定閾值電壓編程至目標閾值電壓。閃存設備可以是NOR型的。在第二階段和第三階段中，可以將不同的漏極電壓提供給與每一個選擇的存儲單元相對應的每一列。
此外，日本未決公開專利申請(JP-P2005-235287A)公開了一種非易失性半導體存儲設備的編程方法、編程裝置以及非易失性半導體存儲設備。在非易失性半導體存儲設備的編程方法中，通過將寫入脈沖施加到存儲元件的控制柵極來對存儲元件進行編程，其中所述存儲元件具有控制柵極和浮置柵極。也就是，在將寫入脈沖施加到存儲元件的同時逐漸增加寫入脈沖的寫入性能，直到存儲元件的閾值變得等于或大于第一基準電壓。該寫入脈沖具有與在以上階段最后施加的寫入脈沖的寫入性能相等或更低的寫入性能，直到閾值變得等于或大于第二基準電壓，并且在以上階段之后，將寫入脈沖施加到存儲元件，所述存儲元件具有高于第一基準電壓且低于第二基準電壓的閾值。
此外，日本未決公開專利申請(JP-P2003-123491A)公開了一種非易失性半導體存儲設備及其編程方法。該常規(guī)的非易失性半導體存儲設備包括位線、第一選擇線、第一選擇晶體管、字線、非易失性存儲單元晶體管、第二選擇線、第二選擇晶體管、高壓泵電路、選擇線驅動器、字線譯碼器和斜率控制電路。第一選擇晶體管具有連接到第一選擇線的控制電極和其一端連接到位線的電流路徑。接近于第一選擇線且沿著第一選擇線設置字線。非易失性存儲單元晶體管具有連接到字線的控制電極和其一端連接到第一選擇晶體管的所述電流路徑的另一端的電流路徑。第二選擇晶體管具有連接到第二選擇線的控制電極和電流路徑，其一端連接到非易失性存儲單元晶體管的所述電流路徑的另一端且其另一端連接到地電壓。在非易失性存儲單元晶體管的編程操作期間，高壓泵電路生成高于電源電壓的高電壓。在向字線提供編程電壓的時段期間，選擇線驅動器向第一選擇線提供選擇電壓，并且該選擇電壓被限制為低于電源電壓。向字線譯碼器提供高電壓和選擇電壓，其將編程電壓提供給字線。斜率控制電路對編程電壓的上升斜率進行控制。斜率控制電路在預定時間內增加編程電壓，以足以對第一選擇線和字線之間的靜電耦合進行保護。
在圖3所示的使用CHE的NOR型常規(guī)非易失性半導體存儲設備的寫入時序中，優(yōu)選將數(shù)據(jù)同時寫入到16位的存儲單元。然而，在使用CHE的情況下，在寫入時序中流過存儲單元的寫入電流的值相對較大。因此，如圖3所示，對每8位存儲單元執(zhí)行寫入操作。也就是，由于電源電路不能提供超過電流驅動器性能的寫入電流，因此需要通過如下方法來解決該問題，即限制同時執(zhí)行寫入操作的存儲單元的數(shù)目，并隨后在寫入時序中切換寫入目標的存儲單元。因此，寫入操作的次數(shù)增加了，其導致了更長的寫入時間。需要一種用于縮短寫入時間的技術。作為縮短寫入時間的方法，可以考慮用于增加電源電路和減少寫入操作次數(shù)的技術。然而，該技術導致電源電路的較大的電路面積并且增加了芯片的面積。
在日本未決公開專利申請(JP-P2001-52486A)中公開了一種減小電源電路的電路面積的技術。然而，該技術具有以下問題。圖7示出了日本未決公開專利申請(JP-P2001-52486A)中的編程方法的原理的曲線圖?？v軸表示寫入電流Ipg(源極-漏極電流)，橫軸表示源極-漏極電壓VDS(以下，稱為[漏極電壓VDS])。當從浮置柵極看時，可以將存儲單元看作通常的MOS晶體管。因此，如圖2所示的MOS晶體管那樣，存儲單元表現(xiàn)出標準的漏極電流特性(Id-VDS特性對應于圖2中的Ipg-VDS)。
參考圖7，日本未決公開專利申請(JP-P2001-52486A)中的編程方法給出了足夠高的柵極電壓VG，并且控制漏極電壓VDS的值，因此獲得了期望的寫入電流Ipg(例如，Iprc)。也就是，不在飽和區(qū)A2中執(zhí)行操作，而是在過渡(transition)區(qū)A1中執(zhí)行，其中在飽和區(qū)A2中，寫入電流Ipg與漏極電壓VDS的值無關地基本上成為常數(shù)(Ipr)，在過渡區(qū)A1中，可以根據(jù)漏極電壓VDS控制寫入電流Ipg。此時，例如，當在圖7中的漏極電壓VDSC下執(zhí)行操作時，寫入電流為Iprc(＜Ipr)。然而，在一個存儲單元陣列中，不可能總是對所有的存儲單元生成相同的漏極電壓VDSC。因此，由于制造成品率的關系，可以考慮將產(chǎn)生電壓的誤差ΔVDS。誤差ΔVDS直接導致了寫入電流Ipg的較大誤差ΔIprc的產(chǎn)生。也就是，漏極電壓VDSC的誤差ΔVDS導致了寫入變化。期望一種能夠穩(wěn)定地減少寫入時間并同時抑制芯片面積增加的技術。

發(fā)明內容
因此本發(fā)明的目的在于提一種非易失性半導體存儲設備以及向其寫入數(shù)據(jù)的方法，其中可以在不增加芯片面積的情況下并行地寫入數(shù)據(jù)信號，從而減少了寫入時間。
在本發(fā)明的一個方面中，一種非易失性半導體存儲設備包括存儲單元陣列，其被配置為具有以矩陣形式布置的多個非易失性存儲單元；選擇部件，其被配置為從所述存儲單元陣列中選擇多個非易失性存儲單元的至少兩個，作為選擇存儲單元；以及寫入部件，其被配置為將逐步增加的柵極電壓施加到選擇存儲單元，直到每一個選擇存儲單元的閾值電壓達到目標閾值電壓，使得閾值電壓逐步增加。
這里，寫入部件可以以n(n是大于1的自然數(shù))個步驟將目標閾值電壓寫入選擇存儲單元中。
在這種情況下，寫入部件可以以n個步驟將目標閾值電壓寫入選擇存儲單元中，而不在n個步驟中的兩個步驟之間執(zhí)行校驗。
此外，可以施加柵極電壓，使得一個步驟的寫入電流為在將目標閾值電壓一次寫入選擇存儲單元中時的寫入電流的約1/n。
此外，通過將第一柵極電壓施加到選擇存儲單元，寫入部件可以將第一閾值電壓寫入選擇存儲單元，并且隨后通過將大于第一柵極電壓的第二柵極電壓施加到選擇存儲單元，來將目標閾值電壓寫入選擇存儲單元。
在這種情況下，可以執(zhí)行第一閾值電壓的寫入和目標閾值電壓的寫入，而不在第一閾值電壓的寫入和目標閾值電壓的寫入之間執(zhí)行校驗。
而且，寫入部件可以施加第一柵極電壓，使得當將第一閾值電壓寫入選擇存儲單元時流過選擇存儲單元的寫入電流為將目標閾值電壓一次寫入選擇存儲單元時流過選擇存儲單元的寫入電流的一半。
此外，作為對選擇存儲單元校驗的結果，當沒有正確地完成對選擇存儲單元的寫入時，寫入部件可以將柵極電壓設置得高于恰好在校驗之前的寫入中的柵極電壓，并且將目標閾值電壓寫入選擇存儲單元中。
此外，作為對選擇存儲單元校驗的結果，當沒有正確地完成對選擇存儲單元的寫入時，寫入部件可以將柵極電壓和漏極電壓中的至少一個設置得高于恰好在校驗之前的寫入中的電壓，并且將目標閾值電壓寫入選擇存儲單元中。
在本發(fā)明的另一方面中，一種在非易失性半導體存儲設備中寫入數(shù)據(jù)的方法，通過如下步驟實現(xiàn)該方法從存儲單元陣列中選擇以矩陣形式布置的多個非易失性存儲單元中的至少兩個，作為選擇存儲單元；以及通過逐步增加選擇存儲單元的閾值電壓、同時將逐步增加的柵極電壓施加到選擇存儲單元，來將目標閾值電壓寫入選擇存儲單元的每一個中。
這里，可以通過以n(n是大于1的自然數(shù))個步驟將目標閾值電壓寫入選擇存儲單元中來實現(xiàn)所述寫入。
在這種情況下，可以通過以n個步驟將目標閾值電壓寫入選擇存儲單元而不在n個步驟中的兩個之間執(zhí)行校驗，來實現(xiàn)所述寫入。
此外，可以通過向選擇存儲單元施加柵極電壓，使得一個步驟的寫入電流為在將目標閾值電壓一次寫入選擇存儲單元時的寫入電流的約1/n，來實現(xiàn)所述寫入。
此外，通過將第一柵極電壓施加到選擇存儲單元，來將第一閾值電壓寫入選擇存儲單元；并且通過將大于第一柵極電壓的第二柵極電壓施加到選擇存儲單元，來將目標閾值電壓寫入選擇存儲單元，由此可以實現(xiàn)所述寫入。
在這種情況下，優(yōu)選在寫入第一閾值電壓和寫入目標閾值電壓之間不執(zhí)行校驗的情況下，執(zhí)行寫入第一閾值電壓和寫入目標閾值電壓。
此外，通過將第一柵極電壓寫入選擇存儲單元，使得在將第一閾值電壓寫入選擇存儲單元中時流過選擇存儲單元的寫入電流為將目標閾值電壓一次寫入選擇存儲單元中時流過選擇存儲單元的寫入電流的一半，由此可以實現(xiàn)所述寫入。
此外，可以通過如下步驟實現(xiàn)所述方法在所述寫入之后進一步執(zhí)行對選擇存儲單元的校驗；作為校驗的結果，當沒有正確地完成所述寫入時，將柵極電壓設置為高于恰好在校驗之前的寫入中的柵極電壓；并且基于設置的柵極電壓，將目標閾值電壓重寫入選擇存儲單元中。
此外，可以通過如下步驟實現(xiàn)所述方法在所述寫入之后進一步執(zhí)行對選擇存儲單元的校驗；作為校驗的結果，當沒有正確地完成所述寫入時，將柵極電壓和漏極電壓中的至少一個設置為高于恰好在校驗之前的寫入中的電壓；并且基于設置的電壓，將目標閾值電壓重寫入選擇存儲單元中。
在本發(fā)明的另一方面中，向非易失性半導體存儲設備的多個存儲單元中同時寫入數(shù)據(jù)的方法，其可通過如下步驟實現(xiàn)選擇多個存儲單元中的至少一個；將選擇的存儲單元的柵極電壓設置為第一電壓電平；通過使用第一電壓電平的柵極電壓將第一閾值電壓寫入選擇的存儲單元中；將選擇的存儲單元的柵極電壓從第一電壓電平變?yōu)榈诙妷弘娖?；通過使用第二電壓電平的柵極電壓，將高于第一閾值電壓的第二閾值電壓寫入選擇的存儲單元；以及確定選擇的存儲單元的寫入狀態(tài)。
這里，可以通過如下步驟實現(xiàn)上述方法當寫入狀態(tài)被確定為不充足時，進一步將選擇的存儲單元的柵極電壓從第二電壓電平變?yōu)榈谌妷弘娖?；以及通過使用第三電壓電平的柵極電壓將第二閾值電壓寫入選擇的存儲單元。
在本發(fā)明的另一方面中，一種向非易失性半導體存儲設備中的寫入數(shù)據(jù)的方法，可以通過如下步驟實現(xiàn)從半導體存儲設備選擇多個存儲單元用于寫入數(shù)據(jù)；以及在基于寫入數(shù)據(jù)多次選擇性地增加多個存儲單元中的每一個的閾值電壓的同時，將寫入數(shù)據(jù)寫入多個存儲單元中。
根據(jù)本發(fā)明，可以抑制芯片面積的增加以及并行地向存儲單元執(zhí)行數(shù)據(jù)寫入操作，且進一步減少寫入時間。


圖1示出了常規(guī)的非易失性半導體存儲設備的結構的框圖；圖2示出了常規(guī)的非易失性半導體存儲設備的詳細結構的框圖；圖3示出了NOR型常規(guī)非易失性半導體存儲設備的寫入時序圖；圖4示出了圖2的結構的一部分的框圖；圖5示出了圖4所示的寫入數(shù)據(jù)的時序圖；圖6示出了圖4所示的寫入數(shù)據(jù)的時序圖；圖7示出了常規(guī)非易失性半導體存儲設備的編程方法的原理的曲線圖；圖8示出了根據(jù)本發(fā)明的實施例的非易失性半導體存儲設備的結構的框圖；圖9示出了根據(jù)本發(fā)明的實施例的非易失性半導體存儲設備的詳細結構的框圖；圖10示出了根據(jù)本發(fā)明的實施例的非易失性半導體存儲設備中的寫入操作的時序圖；圖11示出了圖9中的結構的一部分的框圖；圖12示出了圖9中的寫入數(shù)據(jù)信號的寫入操作的時序圖；
圖13示出了根據(jù)本發(fā)明的實施例的非易失性半導體存儲設備的寫入操作的原理的曲線圖；以及圖14示出了在根據(jù)本發(fā)明的實施例的非易失性半導體存儲設備中，在寫入操作的一定時間處的閾值電壓和寫入電流的柵極電壓依賴性的曲線圖。
具體實施例方式
以下，將參考附圖詳細描述本發(fā)明的非易失性半導體存儲設備以及向非易失性半導體存儲設備中寫入數(shù)據(jù)的方法。
圖8示出了根據(jù)本發(fā)明的實施例的非易失性半導體存儲設備的結構的框圖。非易失性半導體存儲設備1包括存儲單元陣列2、譯碼器3、列開關電路4、電源電路5、寫入電路6、讀出放大器電路7、地址&數(shù)據(jù)緩存器8以及控制電路10。
存儲單元陣列2包括多個存儲單元(未示出)、多條位線(未示出)以及多條源極線(未示出)。多條字線在第一方向(例如，X方向)上延伸，它們的一端連接到譯碼器3。多條位線在第二方向(例如，Y方向)上延伸，它們的一端連接到列開關電路4。多條源極線在第一方向上延伸且接地。在多條位線和多條字線之間的每個交叉點處以矩陣形式布置多個存儲單元。每個存儲單元(M)是使用CHE(溝道熱電子)的閃存單元。多個存儲單元、多條位線、多條字線以及多條源極線以NOR型連接。
例如，根據(jù)數(shù)據(jù)的位數(shù)(例如，16位)，存儲單元陣列2被分為多個區(qū)域2(2-1至2-16)。因此，在寫入時序中，由于對每個區(qū)域2同時寫入一個數(shù)據(jù)，因此可以同時寫入16位的數(shù)據(jù)。
根據(jù)來自地址數(shù)據(jù)緩存器8的地址信號，譯碼器3從存儲單元陣列2中的多條字線中選擇的一條字線，作為選擇字線。此外，譯碼器3將列地址信號輸出到列開關電路4。根據(jù)列地址信號，列開關電路4從多個區(qū)域2-1至2-16的每一個中的多條位線中選擇一條位線，作為選擇位線。也就是，在圖8所示的實例中，同時選擇了總共16條選擇位線。通過選擇字線和多條選擇位線，譯碼器3和列開關電路4從多個存儲單元中選擇多個選擇存儲單元。也就是，這些電路可以被認為是用于從存儲單元陣列2中選擇至少兩個選擇存儲單元的選擇部件。
電源電路5將具有多個電壓電平的字線電壓施加到由譯碼器3選擇的選擇字線，其中所述電壓電平是根據(jù)來自控制電路10的控制信號確定的。字線電壓對應于柵極電壓。此外，電源電路5具有電荷泵的功能，用于向寫入電路6提供電流。根據(jù)從地址&數(shù)據(jù)緩存器8提供的數(shù)據(jù)，寫入電路6將電源電路5提供的電流作為寫入電流同時提供給多條選擇位線的每一個，其中所述選擇位線是由列開關電路4選擇的。由此，數(shù)據(jù)信號被一次寫入到16個選擇存儲單元的每一個。
通過選擇字線向多個選擇存儲單元的每個柵極提供柵極電壓，并且通過多條選擇位線向多個選擇存儲單元的每個漏極提供寫入電流。因此，電源電路5和寫入電路6可以被認為是用于將預定閾值電壓寫入到多個選擇存儲單元的每一個的寫入部件。
讀出放大電路7檢測到選擇存儲單元的寫入狀態(tài)或閾值電壓處在期望的電平，并且將檢測結果輸出到地址&數(shù)據(jù)緩存器8。地址&數(shù)據(jù)緩存器8暫時地存儲來自控制電路10的向其中執(zhí)行寫入操作的存儲單元的地址信號、寫入數(shù)據(jù)、以及來自地址&數(shù)據(jù)緩存器8的讀出放大電路的檢測結果。隨后，讀出放大電路7將地址信號輸出到譯碼器3，將寫入數(shù)據(jù)輸出到寫入電路6，以及將讀出放大電路的檢測結果輸出到控制電路10。
控制電路10將向其中執(zhí)行寫入操作的存儲單元的地址信號和寫入數(shù)據(jù)輸出到地址&數(shù)據(jù)緩存器8，并且將控制信號輸出到電源電路5。此外，控制電路10接收來自地址&數(shù)據(jù)緩存器8的讀出放大電路的檢測結果。
圖9示出了根據(jù)本發(fā)明的實施例的非易失性半導體存儲設備的詳細結構的框圖。應當指出，在圖9中，省略了讀出放大電路7和地址&數(shù)據(jù)緩存器8。
存儲單元陣列2是圖9所示的NOR型。每個區(qū)域2-i(i＝0至15的整數(shù)，下同)包含多條字線WL、多條源極線SL、多條位線BL以及多個存儲單元MC。多個存儲單元MC是CHE型的閃存單元并且以矩陣形式排列。對于區(qū)域2-i，字線WL是公共的，并且在第一方向(例如，X方向)上延伸并連接到各存儲單元MC的控制柵極。源極線SL在第一方向(例如，X方向)上延伸并連接到各存儲單元MC的源極。位線BL在基本上垂直于第一方向的第二方向(例如，Y方向)上連接，且連接到各存儲單元MC的漏極。各存儲單元MC位于字線WL和位線BL的交叉點處。選擇存儲單元是由選擇字線和選擇位線從多個存儲單元MC中選擇的。
譯碼器3包括行譯碼器31和列譯碼器32。行譯碼器31根據(jù)來自控制電路10的地址信號從多條字線W0到Wn中選擇一條字線，作為選擇字線W。列譯碼器32對來自控制電路10的地址信號進行譯碼以將其提供給列開關電路4。根據(jù)每個區(qū)域2-i(i＝0到15的整數(shù)，下同)的譯碼的地址信號，列開關電路4從多條位線BLi中選擇一條位線，作為選擇位線Bli。
寫入電路6包括多個寫入電路61-0至61-15。每個寫入電路61-i用于區(qū)域2-i，并通過列開關電路4連接到相應的區(qū)域2-i的選擇位線BLi。每個寫入電路61-i根據(jù)寫入數(shù)據(jù)向選擇位線BLi提供寫入電流。
控制電路10包括寫入控制電路21。根據(jù)寫入目的地的存儲單元的地址信號和寫入數(shù)據(jù)，寫入控制電路21對多個寫入電路61-0至61-15的操作進行控制。此外，寫入電路10分別將地址信號輸出到譯碼器3和將控制信號輸出到電源電路5。
電源電路5包括柵極升壓電路51和漏極升壓電路52。柵極升壓電路51根據(jù)控制信號通過譯碼器3將與控制信號相對應的字線電壓或柵極電壓施加到選擇字線W。漏極升壓電路52向寫入電路6提供寫入電流。
以下將要描述根據(jù)本發(fā)明的實施例的非易失性半導體存儲設備的寫入操作。圖13示出了根據(jù)本發(fā)明的實施例的非易失性半導體存儲設備的寫入操作的原理的曲線圖?？v軸表示寫入電流Ipg(源極-漏極電流)，橫軸表示漏極電壓VDS(源極-漏極電壓VDS)。當從浮置柵極看時，可以將存儲單元認為是通常的MOS晶體管。因此，如圖13的實線所示的MOS晶體管那樣，存儲單元表現(xiàn)出標準的漏極電流特性(Id-VDS特性，對應于圖13中的Ipg-VDS特性)。
以下將要描述作為MOS晶體管的漏極電流特性(Ipg-VDS特性)。曲線Q1至Q3(實線)表示了將相同的柵極電壓VG施加到存儲單元的控制柵極的情況。然而，曲線Q1表示存儲單元的閾值電壓Vtm＝Vter(擦除數(shù)據(jù)時的閾值電壓)的Ipg-VDS特性。作為MOS晶體管，可以基本上認為施加了柵極電壓V1＝(VG-Vter)。曲線Q2表示存儲單元的閾值電壓Vtm＝Vtpr2(在擦除數(shù)據(jù)時的閾值電壓和寫入目標的閾值電壓之間的中間階段的閾值電壓)的Ipg-VDS特性。作為MOS晶體管，可以基本上認為施加了柵極電壓V2＝(VG-Vtpr2)。曲線Q3表示了存儲單元的閾值電壓Vtm＝Vtpr1(寫入目標的閾值電壓)的Ipg-VDS特性。作為MOS晶體管，可以基本上認為施加了柵極電壓V3＝(VG-Vtpr1)。這里，由于Vter＜Vter2＜Vtpr1，因此V1＞V2＞V3。
在曲線Q1至Q3中(實線)，漏極電壓VDS為VDSS或更低的區(qū)域是過渡區(qū)A1，在過渡區(qū)中，寫入電流Ipg隨漏極電壓VDS的增加而增加。漏極電壓VDS為VDSS或更高的區(qū)域是飽和區(qū)A2，在飽和區(qū)中，即使漏極電壓VDS增加，寫入電流Ipg也幾乎不變。
在本發(fā)明中，在寫入操作時使用了飽和區(qū)A2的漏極電壓VDS0。因此，即使由于制造成品率等原因而在漏極電壓VDS0中產(chǎn)生了較小的誤差，也可以根據(jù)柵極電壓VG送出基本恒定的寫入電流Ipg。此外，眾所周知，即使給予了相同的柵極電壓VG，但是由于存儲單元的閾值電壓Vtm變得較高(Vter→Vtpr2→Vtpr1)，因此抑制了寫入電流Ipg(Ipg→Ipr2→Ipr1)。也就是，可以根據(jù)柵極電壓的實際值來控制寫入電流Ipg，其中所述柵極電壓是根據(jù)柵極電壓VG和閾值電壓Vtm之差來確定的。
當閾值電壓為Vter時，在實際寫入時序中的存儲單元的電流特性由曲線Q1(點線)-點M1-曲線R1(短劃線)表示。也就是，隨著漏極電壓VDS的增加，進行CHE寫入，且當存儲單元的閾值電壓Vtm增加(點M1)時，寫入電流Ipg開始受到抑制。隨后，在漏極電壓VDS達到VDS0的階段，寫入操作結束。
類似地，當閾值電壓為Vtpr2時，其由曲線Q2(點線)-點M2-曲線R2(短劃線)表示。當閾值電壓為Vtpr1時，存儲單元的電流特性由曲線Q3(點線)-點M3-曲線R3(短劃線)表示。此時，如上所述，存儲單元通常表現(xiàn)出類似于MOS晶體管的電流特性，直至CHE寫入的產(chǎn)生。因此，眾所周知，控制柵極電壓電平的下降可以減小寫入狀態(tài)時的電流。
圖14示出了在根據(jù)本發(fā)明的實施例的非易失性半導體存儲設備中，在寫入操作的一定時間處的閾值電壓Vtm和寫入電流Ipg的柵極電壓VG依賴性的曲線圖。左側縱軸表示存儲單元的閾值電壓Vtm，右側縱軸表示寫入電流Ipg，橫軸表示柵極電壓VG(字線電壓)。在初始狀態(tài)處，閾值電壓為Vter(B1)。
在本發(fā)明中，首先，當將閾值電壓Vtpr1(B3)寫入存儲單元時，作為第一階段的寫入操作，寫入了閾值電壓Vtpr2(B2)，其是中間電平的閾值電壓。此后，作為第二階段的寫入操作，寫入了Vtpr1(B3)，其是寫入目標的閾值電壓。
為了寫入作為中間電平的閾值電壓的Vtpr2(B2)，需要將柵極電壓設置為Vpg2。此時，寫入電流Ipg＝Ipr2，并且可以將其設置為寫入電流Ipg＝Ipr的大約一半，其中寫入電流Ipg＝Ipr是突然將閾值電壓設置為Vtpr1(B3)時所需的寫入電流。然而，此處，由于將作為中間電平的閾值電壓的Vtpr2的值設置為恰當?shù)闹?，因此獲得了Ipr2≈(1/2)Ipr。
接下來，為了將閾值電壓設置為作為第二階段的寫入操作中的目標閾值電壓的Vtpr1(B3)，可以僅寫入與當前閾值電壓Vtpr2和目標閾值電壓Vtpr1之差Δ＝(Vtpr1-Vtpr2)相對應的值。由于該差Δ基本上是Vtpr2，因此甚至在圖14的第二階段處寫入電流也變?yōu)镮pg＝Ipr2。也就是，甚至在第二階段的寫入操作中，也可以將其設置為寫入電流Ipg＝Ipr的大約一半，其中寫入電流Ipg＝Ipr是突然將閾值電壓設置為Vtpr1(B3)時所需的寫入電流。然而，由于閾值電壓已經(jīng)是Vtpr2，因此需要將柵極電壓設置為Vpg1。這是由于在此時，作為MOS晶體管，存儲單元的有效柵電壓變?yōu)榧s(Vpg1-Vpg2)≈Vpg2。
以下將要描述根據(jù)本發(fā)明的非易失性半導體存儲設備的寫入操作。此處，將描述在兩個階段中執(zhí)行寫入操作的情形作為實例。圖10示出了根據(jù)本發(fā)明的實施例的非易失性半導體存儲設備中的寫入操作的時序圖。縱軸表示電壓，橫軸表示時間。曲線W0(短劃線)表示施加到字線，也就是施加到存儲單元的控制柵極的電壓變化。曲線D0(實線)表示施加到位線，也就是施加到存儲單元的漏極的電壓變化。圖11示出了圖9的結構的一部分的框圖。圖12示出了圖9中的寫入數(shù)據(jù)信號的寫入操作的時序圖。
首先，對選擇存儲單元進行選擇。在時間t21(圖10)之前，控制電路10的寫入控制電路21接收向其中執(zhí)行寫入操作的存儲單元的地址信號和寫入數(shù)據(jù)信號DO至D15?？刂齐娐?0的寫入控制電路21將存儲單元的地址信號和寫入數(shù)據(jù)信號DO至D15輸出到地址&數(shù)據(jù)緩存器8，并且將控制信號輸出到電源電路5。地址&數(shù)據(jù)緩存器8將地址信號輸出到譯碼器3。譯碼器3的行譯碼器31根據(jù)地址信號從存儲單元陣列2的多條字線中選擇一條字線，作為選擇字線。此外，根據(jù)其地址信號，譯碼器3的列譯碼器32將列地址信號輸出到列開關電路4。根據(jù)地址信號，列開關電路4從多個區(qū)域2-1至2-16的每一個中的多條位線中選擇一條位線，作為選擇位線。因此，同時選擇了16位的多個選擇存儲單元。地址&數(shù)據(jù)緩存器8進一步將數(shù)據(jù)信號DO至D15輸出到寫入電路7。
(1)執(zhí)行第一階段的寫入操作。
在時間t21(圖10)之前，如上所述，為了對數(shù)據(jù)信號DO至D15執(zhí)行第一階段的寫入操作，寫入控制電路21向電源電路5提供控制信號。
在時間t21(圖10)時，根據(jù)控制信號，電源電路5的柵極升壓電路51通過列譯碼器3和選擇字線Ws將正電壓的柵極電壓或寫入電壓Vpg2施加到選擇存儲單元的控制柵極，其中所述正電壓例如是4.5V。
在時間22′和t24′之間(在圖12中，對應于圖10中的時間t22和t24之間的部分)，寫入控制電路21將圖12中所示的數(shù)據(jù)信號DO至D15提供給寫入電路61-0至61-15。因此，如圖11所示，在向其提供數(shù)據(jù)信號DO至D15的寫入電路61-0至61-15中，它們的N溝道晶體管導通，并且漏極升壓電路52和選擇位線BL1至BL15通過寫入電路61-0至61-15相連接。
在圖10中的時間t22處，根據(jù)控制信號，通過寫入電路61-0至61-15、列開關電路4和選擇位線BL1至BL15，電源電路5的漏極升壓電路52將正電壓的漏極電壓VDS0施加到選擇存儲單元的漏極，其中所述正電壓例如是5V。源極線仍然接地。
通過這些步驟，在圖10中的時間t22和t23之間，柵極電壓Vpg2變?yōu)?.5V，以及漏極電壓VDS0變?yōu)?V。如上所述，對選擇存儲單元執(zhí)行第一階段的寫入操作。此處，不是一次同時將預定閾值電壓寫入到8位的存儲單元，而是寫入到16位的存儲單元。
此時，設置柵極電壓或寫入電壓Vpg2，使得送到存儲單元的寫入電流Ipg的值大約是常規(guī)寫入電流的一半。例如，其被設置為常規(guī)柵極電壓或寫入電壓Vpg1的大約一半。因此，電源電路5的電流驅動性能可以是一半。因此，在不增加電源電路5的性能的情況下，可以一次同時對16位的存儲單元執(zhí)行第一階段的寫入操作，其中所述16位等于常規(guī)情況的兩倍。
(2)接下來，執(zhí)行第二階段的寫入操作。
在時間t23(圖10)之前，為了對數(shù)據(jù)信號DO至D15執(zhí)行第二階段的寫入操作，寫入控制電路21向電源電路5提供控制信號。
在圖10中的時間t23處，根據(jù)控制信號，電源電路5的柵極升壓電路51通過行譯碼器3和選擇字線W將正電壓的柵極電壓或寫入電壓Vpg1施加到選擇存儲單元的控制柵極，其中所述正電壓例如是9.0V。
在時間22′和t24′之間(圖12中，對應于圖10中的時間t22和t24之間的部分)，寫入控制電路21繼續(xù)將圖12中所示的數(shù)據(jù)信號DO至D15提供給寫入電路61-0至61-15。因此，如圖11所示，在向其提供數(shù)據(jù)信號DO至D15的寫入電路61-0至61-15中，它們的N溝道晶體管保持導通，并且漏極升壓電路52仍然繼續(xù)通過寫入電路61-0至61-15與選擇位線BL1至BL15相連接。
在圖10中的時間t23和t24之間，根據(jù)控制信號，通過寫入電路61-0至61-15、列開關電路4和選擇位線BL1至BL15，電源電路5的漏極升壓電路52繼續(xù)將正電壓的漏極電壓VDS0施加到選擇存儲單元的漏極，其中所述正電壓例如是5V。源極線仍然接地。
通過這些步驟，在圖10中的時間t23’和t24之間，柵極電壓Vpg1變?yōu)?.0V，漏極電壓VDS0保持5V。如上所述，對存儲單元執(zhí)行第二階段的寫入操作。此外，在這種情況下，不是一次同時將目標閾值電壓寫入到8位的存儲單元，而是將其一次同時寫入到16位的存儲單元。由此，寫入了數(shù)據(jù)。
此處，柵極電壓或寫入電壓Vpg1變得與常規(guī)柵極電壓相類似。然而，在存儲單元中，在第一階段的寫入操作中寫入了預定閾值電壓。由此，基本上將柵極電壓Vpg1和預定閾值電壓之差施加到溝道區(qū)。由此，送到存儲單元的寫入電流Ipg的值變?yōu)槌Ｒ?guī)寫入電流的大約一半，這將在稍后描述。因此，由于可以將電源電路5的電流驅動性能減半，因此可以對16位的存儲單元執(zhí)行第二階段的寫入操作，其中所述16位等于常規(guī)情況的兩倍。
(3)在第二階段的寫入操作之后執(zhí)行校驗。在時間t25和t26之間，對向其寫入數(shù)據(jù)的選擇存儲單元執(zhí)行校驗的時序。讀出放大電路7檢測每個存儲單元是否達到期望的閾值電壓，并通過地址&數(shù)據(jù)緩存器8將檢測結果輸出到控制電路10。由于在校驗中各單元的操作類似于常規(guī)的情形，因此省略了它們的詳細說明。在校驗時，流過存儲單元的電流非常小。由此，在電源電路5的電流驅動性能不發(fā)生任何變化的情況下，可以對16位的存儲單元以與常規(guī)情況相同的時間一次地執(zhí)行校驗，其中所述16位等于常規(guī)情況下的兩倍。
由于在第一階段的寫入操作和第二階段的寫入操作之間不執(zhí)行校驗，因此執(zhí)行一次校驗就足夠了?？梢栽谂c常規(guī)情形相同的時間內執(zhí)行一次校驗。由此，校驗所需的時間可以被減小到常規(guī)情況的一半。
(4)如果存在沒有達到目標閾值電壓的選擇存儲單元，則僅對選擇存儲單元執(zhí)行重寫操作。在這種情況下，執(zhí)行一次寫入操作。讀出放大電路10根據(jù)來自地址&數(shù)據(jù)緩存器8的檢測結果執(zhí)行重寫入時序。在時間t28和t29之間，根據(jù)來自控制電路10的控制信號，通過譯碼器3和選擇字線，電源電路5將正電壓的柵極電壓或寫入電壓Vpg2施加到選擇存儲單元的控制柵極，其中所述正電壓例如是9.5V。另一方面，寫入電路6根據(jù)來自地址&數(shù)據(jù)緩存器8的數(shù)據(jù)使用電源電路5，并且通過列開關電路4和選擇位線將正電壓的漏極電壓VDS1施加到選擇存儲單元的漏極，其中所述正電壓例如是5.5V。源極線接地。然而，柵極電壓Vpg3＞Vpg1。漏極電壓是VDS1＞VDS0。由此，可以確定地將目標閾值電壓寫入選擇存儲單元。然而，可以如此執(zhí)行，以使柵極電壓和漏極電壓中的至少一個具有在第二階段的寫入操作時的值(Vpg1，VDS0)。在那種情況下，幾乎沒有電流消耗。
此處，柵極電壓或寫入電壓Vpg1或Vpg3等于或大于常規(guī)柵極電壓。然而，第二階段的寫入操作中向選擇存儲單元寫入預定閾值電壓或更大的且大致接近于目標閾值電壓的電壓。由此，基本上將柵極電壓Vpg1或Vpg3與接近于目標閾值電壓的預定閾值電壓之間的差施加到溝道區(qū)。因此，提供給選擇存儲單元的寫入電流Ipg的值變得遠小于常規(guī)的寫入電流。因此，在電源電路5不缺乏任何電流驅動性能的情況下，可以對16位的存儲單元一次同時執(zhí)行重寫操作，其中所述16位等于常規(guī)情況的兩倍。
(5)此后，在時間t30和t31之間，在重寫操作之后執(zhí)行校驗。校驗操作如上述(3)所示出的。此后，根據(jù)需要，重復上述(4)和(3)。此外，在一定階段，如果存在沒有達到目標閾值電壓的選擇存儲單元，則可以輸出表示選擇存儲單元出現(xiàn)問題的信號。
如上所述，執(zhí)行了根據(jù)本發(fā)明的實施例的非易失性半導體存儲設備的寫入操作。
在本發(fā)明中，對于電源電路5，假定用于同時寫入的存儲單元的數(shù)目的寫入電流，并且限定了其電流驅動性能。根據(jù)本發(fā)明的寫入方法，對于具有相同電流驅動性能的電源電路5，能夠以相同時間對至少兩倍的存儲單元執(zhí)行寫入操作。
在本發(fā)明中，當寫入數(shù)據(jù)時，在至少兩個階段中將其字線升壓至期望的寫入電壓電平。由此，抑制了每個階段中的寫入電流。因此，在常規(guī)的內部電源電路的尺寸沒有任何增加的情況下，可以對多個單元執(zhí)行寫入操作。
在上述實施例中，在兩個階段中將柵極電壓升壓至期望的電壓。然而，可以在多個階段中進行升壓(n個階段n＞2)。在那種情況下，每個階段中的柵極電壓優(yōu)選被設置為使得每個階段中的寫入電流是當將其一次性地升壓至期望電壓時的寫入電流的1/n。由此，可以使寫入電流的值最小化。
應當指出，在日本未決公開專利申請(JP-P2005-235287A)中描述的非易失性半導體存儲設備中，在多個階段中對控制柵極的電壓進行升壓。這是由于即使單元特性發(fā)生變化，也希望向所有的存儲單元適當?shù)貙懭肫谕拈撝惦妷?。也就是，每次?zhí)行了寫入操作時，總是執(zhí)行校驗，并且對沒有正確地寫入數(shù)據(jù)(閾值電壓)的存儲單元反復地執(zhí)行如下操作直至正確地寫入了數(shù)據(jù)，所述操作是，將控制柵極的電壓提升一級的處理、寫入操作以及校驗操作。也就是，在每次寫入操作時總是需要執(zhí)行校驗。在本發(fā)明中，多個階段的電壓被設置為存儲電平或中間電平之間的電壓和存儲電平的電壓。由此，由于在存儲電平之間的電壓的寫入操作中電壓不對應于存儲電平，因此不需要執(zhí)行校驗。僅僅在與存儲電平相對應的最終電壓的寫入操作以后才執(zhí)行校驗。也就是，與日本未決公開專利申請(JP-P2005-235287A)中公開的非易失性半導體存儲設備相比，校驗次數(shù)幾乎可以很少。
權利要求
1.一種非易失性半導體存儲設備，包括存儲單元陣列，其被配置為具有以矩陣形式布置的多個非易失性存儲單元；選擇部件，其被配置為從所述存儲單元陣列中選擇所述多個非易失性存儲單元中的至少兩個，作為選擇存儲單元；以及寫入部件，其被配置為將逐步增加的柵極電壓施加到所述選擇存儲單元，直到所述選擇存儲單元中的每一個的閾值電壓達到目標閾值電壓，使得所述閾值電壓逐步增加。
2.根據(jù)權利要求1的非易失性半導體存儲設備，其中所述寫入部件以n個步驟將所述目標閾值電壓寫入到所述選擇存儲單元中，n是大于1的自然數(shù)。
3.根據(jù)權利要求2的非易失性半導體存儲設備，其中所述寫入部件以所述n個步驟將所述目標閾值電壓寫入到所述選擇存儲單元中，而不在所述n個步驟中的兩個之間執(zhí)行校驗。
4.根據(jù)權利要求2的非易失性半導體存儲設備，其中施加所述柵極電壓，使得一個步驟的寫入電流為當將所述目標閾值電壓一次寫入到所述選擇存儲單元中時的寫入電流的約1/n。
5.根據(jù)權利要求1的非易失性半導體存儲設備，其中所述寫入部件通過將第一柵極電壓施加到所述選擇存儲單元來將第一閾值電壓寫入到所述選擇存儲單元中，并且隨后通過將大于所述第一柵極電壓的第二柵極電壓施加到所述選擇存儲單元來將所述目標閾值電壓寫入到所述選擇存儲單元中。
6.根據(jù)權利要求5的非易失性半導體存儲設備，其中執(zhí)行所述第一閾值電壓的寫入和所述目標閾值電壓的寫入，而不在所述第一閾值電壓的寫入和所述目標閾值電壓的寫入之間執(zhí)行校驗。
7.根據(jù)權利要求5的非易失性半導體存儲設備，其中所述寫入部件施加所述第一柵極電壓，使得當將所述第一閾值電壓寫入所述選擇存儲單元中時流過所述選擇存儲單元的寫入電流是下述寫入電流的一半，上述寫入電流是當將所述目標閾值電壓一次寫入所述選擇存儲單元中時流過所述選擇存儲單元的寫入電流。
8.根據(jù)權利要求1至7的任意一項的非易失性半導體存儲設備，其中作為對所述選擇存儲單元的校驗結果，當沒有正確地完成對所述選擇存儲單元的寫入時，所述寫入部件將所述柵極電壓設置得高于恰好在所述校驗之前的寫入中的所述柵極電壓，并且將所述目標閾值電壓寫入所述選擇存儲單元中。
9.根據(jù)權利要求1至7的任意一項的非易失性半導體存儲設備，其中作為對所述選擇存儲單元的校驗結果，當沒有正確地完成對所述選擇存儲單元的寫入時，所述寫入部件將所述柵極電壓和漏極電壓中的至少一個設置得高于恰好在所述校驗之前的寫入中的電壓，并且將所述目標閾值電壓寫入所述選擇存儲單元中。
10.一種在非易失性半導體存儲設備中寫入數(shù)據(jù)的方法，包括從存儲單元陣列中選擇以矩陣形式布置的多個非易失性存儲單元中的至少兩個，作為選擇存儲單元；以及通過逐步增加所述選擇存儲單元的閾值電壓、同時將逐步增加的柵極電壓施加到所述選擇存儲單元，來將目標閾值電壓寫入到所述選擇存儲單元的每一個中。
11.根據(jù)權利要求10的方法，其中所述寫入包括以n個步驟將所述目標閾值電壓寫入到所述選擇存儲單元中，n是大于1的自然數(shù)。
12.根據(jù)權利要求11的方法，其中所述寫入包括以所述n個步驟將所述目標閾值電壓寫入到所述選擇存儲單元中，而不在所述n個步驟中的兩個之間執(zhí)行校驗。
13.根據(jù)權利要求11的方法，其中所述寫入包括向所述選擇存儲單元施加所述柵極電壓，使得一個步驟的寫入電流為當將所述目標閾值電壓一次寫入到所述選擇存儲單元中時的寫入電流的約1/n。
14.根據(jù)權利要求11的方法，其中所述寫入包括通過將第一柵極電壓施加到所述選擇存儲單元，來將第一閾值電壓寫入到所述選擇存儲單元中；并且通過將大于所述第一柵極電壓的第二柵極電壓施加到所述選擇存儲單元，來將所述目標閾值電壓寫入到所述選擇存儲單元中。
15.根據(jù)權利要求14的方法，其中執(zhí)行所述寫入第一閾值電壓和所述寫入所述目標閾值電壓，而不在所述寫入第一閾值電壓和所述寫入所述目標閾值電壓之間執(zhí)行校驗。
16.根據(jù)權利要求14的方法，其中所述寫入包括將所述第一柵極電壓寫入所述選擇存儲單元中，使得當將所述第一閾值電壓寫入所述選擇存儲單元時流過所述選擇存儲單元的寫入電流為下述寫入電流的一半，上述寫入電流是當將所述目標閾值電壓一次寫入所述選擇存儲單元中時流過所述選擇存儲單元的寫入電流。
17.根據(jù)權利要求10至16的任意一項的方法，進一步包括在所述寫入之后對所述選擇存儲單元執(zhí)行校驗；作為所述校驗的結果，當沒有正確地完成所述寫入時，將所述柵極電壓設置得高于恰好在所述校驗之前的所述寫入中的所述柵極電壓；并且基于設置的柵極電壓，將所述目標閾值電壓重寫入所述選擇存儲單元中。
18.根據(jù)權利要求10至16的任意一項的方法，進一步包括在所述寫入之后對所述選擇存儲單元執(zhí)行校驗；作為所述校驗的結果，當沒有正確地完成所述寫入時，將所述柵極電壓和漏極電壓中的至少一個設置得高于恰好在所述校驗之前的所述寫入中的所述電壓；并且基于設置的柵極電壓，將所述目標閾值電壓重寫入所述選擇存儲單元中。
19.一種向非易失性半導體存儲設備的多個存儲單元中同時寫入數(shù)據(jù)的方法，所述設備包括能夠為存儲單元提供電流、但不能同時為多個存儲單元提供電流的升壓電路，該方法包括選擇所述多個存儲單元；將所述選擇的存儲單元的柵極電壓設置為第一電壓電平；通過使用所述第一電壓電平的所述柵極電壓，將第一閾值電壓寫入到所述選擇的存儲單元中；將所述選擇的存儲單元的所述柵極電壓從所述第一電壓電平變?yōu)榈诙妷弘娖?；以及通過使用所述第二電壓電平的所述柵極電壓，將高于所述第一閾值電壓的第二閾值電壓寫入到所述選擇的存儲單元中。
全文摘要
在非易失性半導體存儲設備中，存儲單元陣列具有以矩陣形式布置的多個非易失性存儲單元。選擇部件從存儲單元陣列中選擇多個非易失性存儲單元中的至少兩個，作為選擇存儲單元。寫入部件將逐步增加的柵極電壓施加到選擇存儲單元，直至每個選擇存儲單元的閾值電壓達到目標閾值電壓，使得閾值電壓逐步增加。
文檔編號G11C16/10GK101017706SQ20071000547
公開日2007年8月15日 申請日期2007年2月8日 優(yōu)先權日2006年2月8日
發(fā)明者菅原寬 申請人:恩益禧電子股份有限公司