專利名稱：基于隔離方法的“軟錯(cuò)誤”抑制電路的制作方法
技術(shù)領(lǐng)域：
“基于隔離方法的‘軟錯(cuò)誤’抑制電路結(jié)構(gòu)”的應(yīng)用領(lǐng)域是高可靠性的大規(guī)模集成電路設(shè)計(jì)。所提出的電路適合于需要工作在強(qiáng)輻射區(qū)的集成電路。它能夠以比較小的功耗、面積的代價(jià)，極大地抑制中子、阿爾法粒子、宇宙射線等輻射源照射到CMOS晶體管溝道時(shí)產(chǎn)生的瞬間電流。從而達(dá)到抑制“軟錯(cuò)誤”的目的。
背景技術(shù)：
隨著CMOS工藝的特征尺寸進(jìn)入了100納米之后，集成在一塊芯片上的晶體管數(shù)量越來越多，同時(shí)在芯片上集成的SRAM，高速緩存器等存儲(chǔ)資源也越來越多。這時(shí)電路中出現(xiàn)“軟錯(cuò)誤”的概率也越來越大。
“軟錯(cuò)誤”(Soft Errors)是中子、阿爾法粒子等宇宙射線粒子打擊到CMOS晶體管溝道上時(shí)引發(fā)的一種電路功能暫時(shí)異常的現(xiàn)象。中子等基本粒子具有很高的能量，當(dāng)它們打擊到CMOS溝道上時(shí)，會(huì)在溝道中激發(fā)大量的電子。如果溝道兩端有電勢(shì)差，這些電子就會(huì)向高電勢(shì)端移動(dòng)，從而引起一個(gè)瞬間電流。該瞬間電流在CMOS的輸出端產(chǎn)生一個(gè)電壓波動(dòng)，如果該電壓波動(dòng)足夠大，就會(huì)引起后級(jí)電路的翻轉(zhuǎn)，引發(fā)邏輯錯(cuò)誤，如果這種情況發(fā)生在SRAM或者鎖存器中，錯(cuò)誤的邏輯狀態(tài)就有可能被鎖存，導(dǎo)致整個(gè)電路系統(tǒng)功能錯(cuò)誤。由于這種錯(cuò)誤不同于電路損壞引起的永久性錯(cuò)誤，通過復(fù)位等操作，可以使系統(tǒng)返回正常的狀態(tài)，因此它又被稱為“軟錯(cuò)誤”。引發(fā)“軟錯(cuò)誤”必須具備若干條件首先被粒子打擊的CMOS晶體管溝道上存在著電勢(shì)差；并且粒子打擊引發(fā)的電子足夠多；最后產(chǎn)生的瞬間電壓波動(dòng)要被存儲(chǔ)單元鎖存。
目前工業(yè)界和學(xué)術(shù)界采用一個(gè)“軟錯(cuò)誤率”(Soft Error Rate，SER)來衡量一個(gè)CMOS晶體管被粒子打擊后產(chǎn)生“軟錯(cuò)誤”的幾率，SER的表達(dá)式如下SER∝Nflux×CS×exp{-QcriticalQs}---(1)]]>其中，Nflux是中子等粒子注入的強(qiáng)度，CS是CMOS溝道的截面積，QS是電荷收集效率，Qcritical稱為“臨界電荷量”，指的是使CMOS晶體管發(fā)生輸出翻轉(zhuǎn)時(shí)需要的最小注入電荷量，該參量是衡量一個(gè)電路結(jié)構(gòu)發(fā)生“軟錯(cuò)誤”的重要指標(biāo)，本發(fā)明的仿真就是針對(duì)Qcritical進(jìn)行的。
SER越大，電路性能越不可靠。從表達(dá)式(1)可以看出，為了降低SER，在集成電路工藝中可以控制的幾個(gè)參數(shù)是CS、QS、和Qcritical。隨著工藝尺寸下降，CS的趨勢(shì)是不斷縮小，而QS和集成電路的加工工藝有關(guān)。因此，對(duì)于電路單元的設(shè)計(jì)者來說，提高Qcritical是降低SER最有效的手段。Qcritical和很多因素相關(guān)，例如，它會(huì)隨著溝道電容的增大而增大。在已經(jīng)發(fā)表的文獻(xiàn)中，很多學(xué)者和公司的研究人員提出了各種增大溝道電容的方法例如ST公司在2004年提出了一種增加節(jié)點(diǎn)電容的方法來抑制SRAM單元的SER。該方法可以以5％的面積代價(jià)，獲得250倍的SER提高，但是這一方法需要ST公司特殊的電容工藝來實(shí)現(xiàn)。
除了單元電路級(jí)別的抑制“軟錯(cuò)誤”的方法外，還有其他方法。利用冗余的思想來實(shí)現(xiàn)“軟錯(cuò)誤”的也非常有效。例如對(duì)于關(guān)鍵部分的電路，一般做成三個(gè)相同的電路同時(shí)工作，對(duì)這些電路的輸出結(jié)果進(jìn)行比較，如果其中任何兩個(gè)電路的輸出結(jié)果相同，就將該結(jié)果作為正確結(jié)果輸出。這樣只要沒有兩個(gè)或者兩個(gè)以上的電路同時(shí)發(fā)生“軟錯(cuò)誤”，都可以輸出正確的結(jié)果。再如可以在電路中設(shè)置很多不穩(wěn)定的冗余狀態(tài)，“軟錯(cuò)誤”使得電路變化到這些冗余狀態(tài)時(shí)，很快就會(huì)因?yàn)槠洳环€(wěn)定而恢復(fù)到原來的正常狀態(tài)。
另外，還有學(xué)者提出了利用隔離的思路來抑制“軟錯(cuò)誤”的方法中子的打擊是難以避免的，如果打擊發(fā)生之后，所產(chǎn)生的瞬間電流和電壓波動(dòng)不會(huì)傳遞到下一級(jí)電路，則不會(huì)產(chǎn)生“軟錯(cuò)誤”。Kumar J.等人在文獻(xiàn)A Low Power Soft Error Suppression Technique for DynamicLogic中，提出了利用加傳輸門的方法抑制動(dòng)態(tài)電路中“軟錯(cuò)誤”的方法。在這種方法中，傳輸門處于一直導(dǎo)通狀態(tài)，對(duì)“軟錯(cuò)誤”的抑制效應(yīng)相對(duì)較小。

發(fā)明內(nèi)容
本發(fā)明基于隔離的思想，提出了一種抑制“軟錯(cuò)誤”的電路，使用了該電路的SRAM單元如圖5所示。在本發(fā)明中，在傳統(tǒng)的SRAM單元內(nèi)加入了兩個(gè)傳輸門，其中，傳輸門的NMOS管的柵極接到位線(BL)控制線上；而它的PMOS管的柵極接地，這意味著PMOS管一直處于導(dǎo)通狀態(tài)。這樣的結(jié)構(gòu)可以應(yīng)用于SRAM和順序邏輯單元電路中。該結(jié)構(gòu)充分利用到了SRAM和順序邏輯單元電路在兩種工作狀態(tài)(訪問、保持)下對(duì)電流、電壓的不同要求。利用晶體管的閾值電壓來極大地抑制“軟錯(cuò)誤”在單元電路內(nèi)的傳播。同時(shí)，該結(jié)構(gòu)充分利用了集成電路設(shè)計(jì)中普遍采用的多電壓、多閾值等技術(shù)。為該電路的使用者提供更多的自由度，在功耗、速度、和SER之間做折中。
本發(fā)明的特征在于針對(duì)SRAM單元，含有由兩個(gè)反相器INV2、INV1構(gòu)成的反饋存儲(chǔ)環(huán)路；
第1傳輸門，由NMOS管M1、PMOS管M2構(gòu)成，該M1管、M2管的漏極互連后接反相器INV2的輸出端A，該M1管的柵極接位線的控制線BL，該M1管、M2管的源極相互連接后接在反相器INV1的輸入端A’，該M2管的柵極接地。
第2傳輸門，由PMOS管M3、NMOS管M4構(gòu)成，該M3管、M4管的漏極互連后接反相器INV2得輸入端C’，該M3管的柵極接在位線的控制線BL，該M3、M4管的源極相連后接反相器INV1的輸出端C，該M3管的柵極接地。
在訪問狀態(tài)下，由位線選通送入的控制信號(hào)使得各傳輸門導(dǎo)通，數(shù)據(jù)被正常存入。
在保持狀態(tài)下，各傳輸門的NMOS管關(guān)閉，PMOS管導(dǎo)通，若兩個(gè)反相器的輸出端被中子擊中，漏源極間電流ID，LIN即為中子打擊下的沖擊電流，用下式表示。
ID,LIN=kn′·WL·[(VGS-Vth)VDS-VDS22]---(2)]]>在(2)式中，VGS為柵源間電壓；Vth為CMOS晶體管閾值電壓；W、L為CMOS晶體管截面的寬和長(zhǎng)度；VDS為漏源間電壓；k′n為工藝特征參數(shù)；選擇VGS、Vth和W/L，使中子打擊得沖擊電流ID，LIN減小，抑制了宇宙射線粒子打擊到CMOS晶體管溝道上引發(fā)的以“軟錯(cuò)誤”為特征的電路功能的暫時(shí)異常的現(xiàn)象。
本發(fā)明的有益效果是本發(fā)明可以以較小的功耗、面積代價(jià)，獲得極大的“軟錯(cuò)誤”抑制效果，如下表所示。
表1.所發(fā)明的電路結(jié)構(gòu)應(yīng)用在各種電路單元時(shí)得到的Qcritical的增加倍數(shù)

注P是Protected的縮寫，表示使用了本發(fā)明的電路結(jié)構(gòu)；U是Unprotected的縮寫，表示沒有使用本發(fā)明的電路。
從表中可以看出，使用了本發(fā)明之后，Qcritical可以平均增加237.35倍。對(duì)應(yīng)的SER可以提高得更多。


圖1.所發(fā)明的帶“軟錯(cuò)誤”保護(hù)的SRAM單元電路的兩種狀態(tài)訪問狀態(tài)(圖1(a))和保持狀態(tài)(圖1(b))；圖2.模擬中子等基本粒子打擊電路節(jié)點(diǎn)時(shí)的等效電路圖，Istrike表示中子打擊引發(fā)的沖擊電流；圖3.被中子等粒子打擊后，SRAM單元存儲(chǔ)內(nèi)容的變化，其中用三角形標(biāo)注的曲線是使用了本發(fā)明電路時(shí)，SRAM單元存儲(chǔ)內(nèi)容對(duì)應(yīng)的電壓變化曲線，用菱形標(biāo)注的曲線是沒有使用本發(fā)明電路時(shí)，SRAM單元存儲(chǔ)內(nèi)容對(duì)應(yīng)的電壓變化曲線，從圖中可見沒有使用本發(fā)明的電路時(shí)，SRAM單元存儲(chǔ)內(nèi)容發(fā)生了錯(cuò)誤的翻轉(zhuǎn)；在使用了本發(fā)明的電路后，存儲(chǔ)內(nèi)容雖然有波動(dòng)，但是最終可以恢復(fù)；圖4.本發(fā)明依據(jù)的“軟錯(cuò)誤”保護(hù)機(jī)制可以應(yīng)用到動(dòng)態(tài)鎖存器(Dynamic Latch圖4(a))、基于傳輸門的觸發(fā)器(TGFF，圖4(b))、C2MOS觸發(fā)器(圖4(c))、RS鎖存器(圖4(d))；圖5.使用了抑制“軟錯(cuò)誤”保護(hù)電路的SRAM單元。
具體實(shí)施例方式
本發(fā)明電路可以從已有的SRAM單元電路稍加改進(jìn)獲得增加兩個(gè)傳輸門單元，其中，傳輸門的NMOS管的柵極接到Bit line的控制線上；而PMOS管的柵極接地，保持常開狀態(tài)。此外，無須對(duì)原有的電路做任何改動(dòng)。
該電路應(yīng)用在SRAM單元中時(shí)，如圖所示。電路的工作分為兩個(gè)狀態(tài)訪問狀態(tài)(AccessState)和保持狀態(tài)(Keep State)，如圖1所示。在訪問狀態(tài)下，控制信號(hào)使得傳輸門導(dǎo)通，數(shù)據(jù)被正常地存入或讀出；在保持狀態(tài)時(shí)，傳輸門的NMOS管關(guān)閉，PMOS管導(dǎo)通，此時(shí)如果A(C)點(diǎn)被中子擊中，相當(dāng)于在A(C)點(diǎn)接入一個(gè)沖擊電流源，如圖2所示。中子打擊所引發(fā)的瞬間沖擊電流被PMOS管阻隔，對(duì)A’(C’)點(diǎn)的影響就會(huì)被削弱，這樣，“軟錯(cuò)誤”無法有效地傳播，從而被抑制了。圖3比較顯示了傳統(tǒng)的SRAM單元和我們發(fā)明的帶“軟錯(cuò)誤”保護(hù)時(shí)被中子打擊時(shí)的翻轉(zhuǎn)情況。該圖顯示，在相同的打擊強(qiáng)度下，傳統(tǒng)的SRAM單元發(fā)生了位翻轉(zhuǎn)，而所發(fā)明的電路則沒有。
本發(fā)明的技術(shù)優(yōu)勢(shì)在于1、本發(fā)明結(jié)構(gòu)簡(jiǎn)單、可以應(yīng)用于各種帶有反饋存儲(chǔ)結(jié)構(gòu)的存儲(chǔ)單元和邏輯電路單元中，只要電路具備兩個(gè)條件1)具有反饋存儲(chǔ)環(huán)路(例如SRAM單元中的兩個(gè)反相器構(gòu)成的環(huán)路)；2)具有選通或使能控制信號(hào)(例如SRAM單元中的位線選通信號(hào)BL)；2、本發(fā)明具有很高的SER，能夠大大抑制“軟錯(cuò)誤”仿真結(jié)果顯示，在SRAM單元中加入所發(fā)明的電路，可以使Qcritical提高43倍。當(dāng)本發(fā)明的思想應(yīng)用到其它邏輯電路中時(shí)，也有很大的改進(jìn)；3、本發(fā)明可以充分利用現(xiàn)有的多電壓、多閾值等技術(shù)，將其集成為基本的邏輯單元庫(kù)，對(duì)于所發(fā)明的電路結(jié)構(gòu)中的PMOS管，在保持狀態(tài)下的漏源極間電流公式如下ID,LIN=kn′·WL·[(VGS-Vth)VDS-VDS22]---(3)]]>其中，VGS為柵源間電壓；Vth為CMOS晶體管閾值電壓；W、L為CMOS晶體管截面的寬和長(zhǎng)度；VDS為漏源間電壓；k′n為工藝特征參數(shù)。從公式(3)可以看出，通過選擇VGS、Vth和W/L，可以有效地達(dá)到控制中子打擊的沖擊電流。從而達(dá)到抑制“軟錯(cuò)誤”的問題。可見，所發(fā)明的電路在控制“軟錯(cuò)誤”方面有很大的自由度；4、本發(fā)明雖然針對(duì)SRAM單元設(shè)計(jì)，但是實(shí)際上可以應(yīng)用到其它具有存儲(chǔ)結(jié)構(gòu)的順序邏輯電路單元中，如圖4所示。
權(quán)利要求
1.基于隔離方法的“軟錯(cuò)誤”抑制電路，其特征在于針對(duì)SRAM單元，含有由兩個(gè)反相器(INV2)、(INV1)構(gòu)成的反饋存儲(chǔ)環(huán)路；第1傳輸門，由NMOS管(M1)、PMOS管(M2)構(gòu)成，該(M1)管、(M2)管的漏極互連后接反相器(INV2)的輸出端(A)，該(M1)管的柵極接位線的控制線BL，該(M1)管、(M2)管的源極相互連接后接在反相器(INV1)的輸入端(A’)，該(M2)管的柵極接地。第2傳輸門，由PMOS管(M3)、NMOS管(M4)構(gòu)成，該(M3)管、(M4)管的漏極互連后接反相器(INV2)得輸入端(C’)，該(M3)管的柵極接在位線的控制線BL，該(M3)、(M4)管的源極相連后接反相器(INV1)的輸出端(C)，該(M3)管的柵極接地。在訪問狀態(tài)下，由位線選通送入的控制信號(hào)使得各傳輸門導(dǎo)通，數(shù)據(jù)被正常存入。在保持狀態(tài)下，各傳輸門的NMOS管關(guān)閉，PMOS管導(dǎo)通，若兩個(gè)反相器的輸出端被中子擊中，漏源極間電流ID，LIN即為中子打擊下的沖擊電流，用下式表示。ID,LIN=kn′·WL·[(VGS-Vth)VDS-VDS22]]]>其中，VGS為柵源間電壓；Vth為CMOS晶體管閾值電壓；W、L為CMOS晶體管截面的寬和長(zhǎng)度；VDS為漏源間電壓；kn′為工藝特征參數(shù)；選擇VGS、Vth和W/L，使中子打擊得沖擊電流ID，LIN減小，抑制了宇宙射線粒子打擊到CMOS晶體管溝道上引發(fā)的以“軟錯(cuò)誤”為特征的電路功能的暫時(shí)異常的現(xiàn)象。
2.根據(jù)權(quán)利要求1所述的基于隔離方法的“軟錯(cuò)誤”抑制電路，其特征在于，所述由兩個(gè)反相器(INV1)、(INV2)構(gòu)成的反饋存儲(chǔ)環(huán)路是動(dòng)態(tài)鎖存器、RS鎖存器、基于傳輸門的觸發(fā)器、C2MOS觸發(fā)器中任何一個(gè)鎖存器或觸發(fā)器中的反饋存儲(chǔ)環(huán)路，所述控制線上傳送的是選通控制信號(hào)或使能控制信號(hào)。
全文摘要
基于隔離方法的“軟錯(cuò)誤”抑制電路屬于高可靠性集成電路設(shè)計(jì)領(lǐng)域，其特征在于將電路中敏感節(jié)點(diǎn)之間用可控的傳輸門加以隔離，從而隔離“軟錯(cuò)誤”的傳輸途徑，有效地抑制了“軟錯(cuò)誤”的發(fā)生。因此降低了“軟錯(cuò)誤”發(fā)生的可能性。
文檔編號(hào)G11C11/417GK101022035SQ20071006414
公開日2007年8月22日 申請(qǐng)日期2007年3月2日 優(yōu)先權(quán)日2007年3月2日
發(fā)明者羅嶸, 何苦, 陳亦波, 楊華中 申請(qǐng)人:清華大學(xué)