專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及掩模型ROM等半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
在現(xiàn)有的掩模型ROM等半導(dǎo)體存儲(chǔ)裝置中，作為降低消耗電流的方法，為控制適宜的讀出動(dòng)作時(shí)間，而利用具有與通常的讀出放大器電路及存儲(chǔ)元件電路相同構(gòu)成的虛擬讀出放大器電路及虛擬存儲(chǔ)元件電路的復(fù)制電路。下面，參照


現(xiàn)有的掩模型ROM的復(fù)制電路的動(dòng)作方法。
圖8是現(xiàn)有的掩模型ROM的讀出電路圖。讀出放大器電路1由如下部件構(gòu)成將預(yù)充電信號(hào)NPR作為柵極輸入的P型晶體管2；與P型晶體管2串聯(lián)連接的N型晶體管3；將N型晶體管3的源極節(jié)點(diǎn)SA作為輸入，將輸出作為N型晶體管3的柵極輸入的反相器4；將源極節(jié)點(diǎn)SA作為輸入，將輸出SOUT0作為輸出的反相傳輸鏈5；將預(yù)充電信號(hào)NPR作為輸入，將源極節(jié)點(diǎn)SA作為輸出的充電電路6。
充電電路6由P型晶體管6(1)和N型晶體管6(2)構(gòu)成。列選通器7由以列選擇信號(hào)CL1～CLn作為柵極輸出，在源極節(jié)點(diǎn)SA與位線BL1～BLn之間連接的n個(gè)N型晶體管8(1)～8(n)構(gòu)成。
存儲(chǔ)元件陣列9由以字線WL1～WLm為柵極輸入，將源極與接地電位連接，陣列狀配置的存儲(chǔ)元件10(1、1)～10(n、m)構(gòu)成。這些存儲(chǔ)元件根據(jù)存儲(chǔ)的數(shù)據(jù)在制造工序中決定漏極是否與位線連接。在此，全部存儲(chǔ)元件的漏極與位線連接。列選擇電路16以Y地址信號(hào)ADY作為輸入，以列選擇信號(hào)CL1～CLn作為輸出。行選擇電路17以X地址信號(hào)ADX作為輸入，以字線WL1～WLm作為輸出。
在定時(shí)生成電路21中，虛擬讀出放大器電路11具有與讀出放大器電路1相同的結(jié)構(gòu)。虛擬列選通器12由電源連接?xùn)艠O輸入，與列選通器7相同結(jié)構(gòu)的晶體管13(1)構(gòu)成。虛擬存儲(chǔ)元件陣列14由以柵極輸入作為接地電位，與空位線DBL(Dummy Bit Line)連接，與存儲(chǔ)元件10相同結(jié)構(gòu)的虛擬存儲(chǔ)元件15(1)～15(m)構(gòu)成。NAND柵極18以外部時(shí)鐘信號(hào)CLK和反相器20的輸出作為輸入，輸出預(yù)充電信號(hào)NPR。反相器20以虛擬讀出放大器電路11的輸出SOUTD作為輸入。反相器19以時(shí)鐘信號(hào)CLK作為輸入，輸出向虛擬讀出放大器電路11的預(yù)充電信號(hào)NDPR。
之后，使用圖9的定時(shí)圖，說明圖8的電路動(dòng)作。當(dāng)外部時(shí)鐘信號(hào)CLK在時(shí)刻t0從L電平達(dá)到H電平時(shí)，經(jīng)由NAND柵極18的預(yù)充電信號(hào)NPR成為L電平。由此，P型晶體管2導(dǎo)通，進(jìn)而充電電路6的P型晶體管6(1)導(dǎo)通，由此源極節(jié)點(diǎn)SA被充電。但是，由于通過由列選擇電路16選擇的列選擇信號(hào)CL1～CLn、及由行選擇電路17選擇的字線WL1～WLm選擇的存儲(chǔ)元件的漏極與位線連接，故源極節(jié)點(diǎn)SA的電平不會(huì)被充電至反相傳輸鏈5的判定電平(讀出放大器判定電平)，使輸出SOUT0成為L電平的輸出。此時(shí)，預(yù)充電信號(hào)NPR為L電平的期間經(jīng)由存儲(chǔ)元件10繼續(xù)流過貫通電流。
同樣，當(dāng)外部時(shí)鐘信號(hào)CLK在時(shí)刻t0從L電平達(dá)到H電平時(shí)，經(jīng)由反相器19的預(yù)充電信號(hào)NDPR成為L電平，將虛擬源極節(jié)點(diǎn)DSA進(jìn)行充電。虛擬存儲(chǔ)元件15(1)～15(m)全部與虛擬位線DBL1連接，且虛擬字線全部被固定在接地電位，因此，虛擬源極節(jié)點(diǎn)DSA的電平被充電至反相傳輸鏈的判定電平(讀出放大器判定電平)，輸出SOUTD輸出H電平。由于輸出SOUTD經(jīng)由反相器20被輸入到NAND柵極18，故預(yù)充電信號(hào)NPR變?yōu)镠電平，使P型晶體管2截止，停止貫通電流。其結(jié)果是，源極節(jié)點(diǎn)SA的電位降低。因此，輸出SOUT一直保持為L電平。
在時(shí)刻t100，當(dāng)外部時(shí)鐘CLK從H電平變?yōu)長電平時(shí)，預(yù)充電信號(hào)NDPR變?yōu)镠電平，虛擬源極節(jié)點(diǎn)DSA的電位降低。
如上所述，在讀出放大器動(dòng)作期間，構(gòu)成利用了與通常的存儲(chǔ)元件及讀出放大器電路相同結(jié)構(gòu)的虛擬存儲(chǔ)元件及虛擬讀出放大器的復(fù)制電路，因此，能得到適宜的定時(shí)(例如，參照日本專利特開平08-036895號(hào)公報(bào))。
但是，近年來，隨著制造技術(shù)的微細(xì)化晶體管的非導(dǎo)通漏泄電流大幅度增加，作為現(xiàn)有的復(fù)制電路的第一課題，由于利用將虛擬存儲(chǔ)元件全部連接的空位線，因此，存在從充電電路向空位線供給的電流不足，而不能將空位線充電至規(guī)定的電位，進(jìn)而不能確保所期望的定時(shí)余量的問題。另外，作為第二課題，存在位線的充電因存儲(chǔ)元件的非導(dǎo)通漏泄而延遲，進(jìn)而產(chǎn)生存取延遲、或讀取放大器的數(shù)據(jù)輸出比由復(fù)制電路產(chǎn)生的定時(shí)遲，而進(jìn)行錯(cuò)誤讀出的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于，可提供一種半導(dǎo)體存儲(chǔ)裝置，抑制非導(dǎo)通漏泄電流，確保定時(shí)余量，或可防止存取延遲。
為解決上述課題，本發(fā)明提供半導(dǎo)體存儲(chǔ)裝置，具備將多個(gè)第一存儲(chǔ)元件在位線方向及字線方向陣列狀配置存儲(chǔ)容量的量而成的第一存儲(chǔ)元件陣列；對(duì)應(yīng)地址輸入，來分別選擇所述第一存儲(chǔ)元件陣列的第一位線及字線的列選擇電路及行選擇電路；對(duì)由所述列選擇電路選擇的所述第一位線進(jìn)行充電的第一位線充電電路；具有至少包括兩個(gè)第二位線組，且在所述第二位線組的方向配置，在所述第二位線組的至少一個(gè)位線上連接漏極，在其它位線上連接源極，向柵極輸入規(guī)定電壓的多個(gè)第二存儲(chǔ)元件的第二存儲(chǔ)元件陣列；對(duì)連接有所述第二存儲(chǔ)元件陣列的所述漏極的所述位線進(jìn)行充電的第二位線充電電路；以及對(duì)連接有所述第二存儲(chǔ)元件陣列的所述源極的所述位線進(jìn)行充電的第三位線充電電路，連接有所述第二存儲(chǔ)元件陣列的漏極的位線和連接有源極的位線實(shí)質(zhì)上同時(shí)被充電。
在上述構(gòu)成中，第二存儲(chǔ)元件陣列中與一個(gè)位線上配置的存儲(chǔ)元件的源極連接的另一個(gè)位線上連接的存儲(chǔ)元件的數(shù)量為所述一個(gè)位線上配置的存儲(chǔ)元件數(shù)量以下。
本發(fā)明還提供半導(dǎo)體存儲(chǔ)裝置，具備將多個(gè)第一存儲(chǔ)元件在位線方向及字線方向上陣列狀配置存儲(chǔ)容量的量而成的第一存儲(chǔ)元件陣列；對(duì)應(yīng)地址輸入，來分別選擇所述第一存儲(chǔ)元件陣列的第一位線及字線的列選擇電路及行選擇電路；
對(duì)由所述列選擇電路選擇的所述第一位線進(jìn)行充電的第一位線充電電路；具有所述第一存儲(chǔ)元件陣列的位線方向上配置的第二存儲(chǔ)元件，且具有所述第二存儲(chǔ)元件的漏極和源極公共連接的第二位線的第二存儲(chǔ)元件陣列；以及對(duì)所述第二存儲(chǔ)元件陣列的所述第二位線進(jìn)行充電的第二位線充電電路。
本發(fā)明還提供半導(dǎo)體存儲(chǔ)裝置，具備具有位線及字線，且將漏極連接到所述位線上柵極連接到所述字線上的多個(gè)存儲(chǔ)元件在位線方向及字線方向上陣列狀配置存儲(chǔ)容量的量而成的存儲(chǔ)元件陣列；對(duì)應(yīng)地址輸入，來分別選擇所述存儲(chǔ)元件陣列的所述位線及所述字線的列選擇電路及行選擇電路；對(duì)由所述列選擇電路選擇的所述位線進(jìn)行充電的位線充電電路；對(duì)與所述存儲(chǔ)元件的源極連接的源極線進(jìn)行充電使其激活的源極線充電電路；以及將對(duì)應(yīng)所述地址輸入選擇的所述存儲(chǔ)元件的所述源極線非激活，同時(shí)將非選擇的所述存儲(chǔ)元件的所述源極線激活的控制電路，非選擇的所述存儲(chǔ)元件的所述位線和所述源極線同時(shí)被充電。
本發(fā)明還提供半導(dǎo)體存儲(chǔ)裝置，具備具有第一位線及字線，且將漏極連接到所述第一位線上柵極連接到所述字線上的多個(gè)存儲(chǔ)元件在位線方向及字線方向上陣列狀配置存儲(chǔ)容量的量而成的存儲(chǔ)元件陣列；對(duì)應(yīng)地址輸入，來分別選擇所述存儲(chǔ)元件陣列的所述第一位線及所述字線的列選擇電路及行選擇電路；對(duì)由所述列選擇電路選擇的所述第一位線進(jìn)行充電的第一位線充電電路；具有與所述存儲(chǔ)元件陣列的所述第一位線相同數(shù)量的第二位線、且所述第二位線與所述存儲(chǔ)元件的源極連接，且與連接于同一所述第一位線的存儲(chǔ)元件數(shù)量對(duì)應(yīng)的數(shù)量的位線陣列；選擇所述位線陣列的所述第二位線的第二列選擇電路；對(duì)由所述第二選擇電路選擇的所述第二位線進(jìn)行充電的第二位線充電電路；以及在所述行選擇電路將連接有非選擇的所述存儲(chǔ)元件的源極的所述第二位線上連接的所述第二位線充電電路激活，在所述行選擇電路將連接有選擇的所述存儲(chǔ)元件的源極的所述第二位線上連接的所述第二位線充電電路非激活的控制電路，非選擇的所述存儲(chǔ)元件的所述第一位線和所述第二位線同時(shí)被充電。
本發(fā)明還提供半導(dǎo)體存儲(chǔ)裝置，具備具有第一位線及字線，且將漏極連接到所述第一位線上柵極連接到所述字線上的多個(gè)存儲(chǔ)元件在位線方向及字線方向上陣列狀配置存儲(chǔ)容量的量而成的存儲(chǔ)元件陣列；對(duì)應(yīng)地址輸入，來分別選擇所述存儲(chǔ)元件陣列的所述第一位線及所述字線的列選擇電路及行選擇電路；將對(duì)由所述列選擇電路選擇的所述第一位線進(jìn)行充電的第一位線充電電路；具有與所述存儲(chǔ)元件陣列的所述第一位線相同的數(shù)量、且在連接于同一所述位線的多個(gè)所述存儲(chǔ)元件的源極公共連接的第二位線的位線陣列；選擇所述位線陣列的所述第二位線的第二列選擇電路；對(duì)由所述第二選擇電路選擇的所述第二位線進(jìn)行充電的第二位線充電電路；以及在所述行選擇電路將連接有非選擇的所述存儲(chǔ)元件的源極的所述第二位線上連接的所述第二位線充電電路激活，在所述行選擇電路將連接有選擇的所述存儲(chǔ)元件的源極的所述第二位線上連接的所述第二位線充電電路非激活的控制電路，非選擇的所述存儲(chǔ)元件的所述第一位線和所述第二位線同時(shí)被充電。
本發(fā)明還提供半導(dǎo)體存儲(chǔ)裝置，具備具有第一位線及字線，且將漏極連接到所述第一位線上柵極連接到所述字線上的多個(gè)存儲(chǔ)元件在位線方向及字線方向上陣列狀配置存儲(chǔ)容量的量而成的存儲(chǔ)元件陣列；對(duì)應(yīng)地址輸入，來分別選擇所述存儲(chǔ)元件陣列的所述第一位線及所述字線的列選擇電路及行選擇電路；對(duì)由所述列選擇電路選擇的所述第一位線進(jìn)行充電的第一位線充電電路；具有與所述存儲(chǔ)元件陣列的同一所述字線上的所述存儲(chǔ)元件的源極連接的所述第二位線，且與連接于同一所述第一位線的存儲(chǔ)元件數(shù)量對(duì)應(yīng)的數(shù)量的位線陣列；對(duì)所述第二位線進(jìn)行充電的第二位線充電電路；以及在所述行選擇電路將連接有非選擇的所述存儲(chǔ)元件的源極的所述第二位線上連接的所述第二位線充電電路激活，在所述行選擇電路將連接有選擇的所述存儲(chǔ)元件的源極的所述第二位線上連接的所述第二位線充電電路非激活的控制電路，非選擇的所述存儲(chǔ)元件的所述第一位線和所述第二位線同時(shí)被充電。
本發(fā)明還提供半導(dǎo)體存儲(chǔ)裝置，具備具有第一位線及字線，且將漏極連接到所述第一位線上柵極連接到所述字線上的多個(gè)存儲(chǔ)元件在位線方向及字線方向上陣列狀配置存儲(chǔ)容量的量而成的存儲(chǔ)元件陣列；對(duì)應(yīng)地址輸入，來分別選擇所述存儲(chǔ)元件陣列的所述第一位線及所述字線的列選擇電路及行選擇電路；對(duì)由所述列選擇電路選擇的所述第一位線進(jìn)行充電的第一位線充電電路；具有所述存儲(chǔ)元件陣列的同一或多個(gè)所述字線上的所述存儲(chǔ)元件的源極上公共連接的第二位線的多個(gè)位線陣列；對(duì)所述第二位線進(jìn)行充電的第二位線充電電路；以及在所述行選擇電路將連接有非選擇的所述存儲(chǔ)元件的源極的所述第二位線上連接的所述第二位線充電電路激活，在所述行選擇電路將連接有選擇的所述存儲(chǔ)元件的源極的所述第二位線上連接的所述第二位線充電電路非激活的控制電路，非選擇的所述存儲(chǔ)元件的所述第一位線和所述第二位線同時(shí)被充電。
在上述構(gòu)成中，將存儲(chǔ)元件陣列的位線上配置的存儲(chǔ)元件數(shù)量以下的存儲(chǔ)元件配置在位線陣列的位線上。
根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)裝置，通過抑制虛擬存儲(chǔ)元件的非導(dǎo)通漏泄電流，可充分進(jìn)行從充電電路向空位線的電流供給，且能將空位充電至規(guī)定的電位，從而能夠確保所希望的定時(shí)余量。
另外，根據(jù)其它半導(dǎo)體存儲(chǔ)裝置，通過抑制存儲(chǔ)元件的非導(dǎo)通漏泄，可實(shí)現(xiàn)高速存取。

圖1是表示本發(fā)明實(shí)施例1的掩模型ROM的讀出電路結(jié)構(gòu)的電路圖；圖2是本發(fā)明實(shí)施例1的掩模型ROM的定時(shí)圖；圖3是表示本發(fā)明實(shí)施例2的掩模型ROM的讀出電路結(jié)構(gòu)的電路圖；圖4是表示本發(fā)明實(shí)施例3的掩模型ROM的讀出電路結(jié)構(gòu)的電路圖；圖5是表示本發(fā)明實(shí)施例4的掩模型ROM的讀出電路結(jié)構(gòu)的電路圖；圖6是表示本發(fā)明實(shí)施例5的掩模型ROM的讀出電路結(jié)構(gòu)的電路圖；圖7是表示本發(fā)明實(shí)施例6的掩模型ROM的讀出電路結(jié)構(gòu)的電路圖；圖8是表示現(xiàn)有的掩模型ROM的讀出電路結(jié)構(gòu)的電路圖；圖9是現(xiàn)有的掩模型ROM的定時(shí)圖。
具體實(shí)施例方式
下面，參照

本發(fā)明的實(shí)施例。
使用圖1，說明本發(fā)明實(shí)施例1的半導(dǎo)體存儲(chǔ)裝置。圖1是表示實(shí)施例1的掩模型ROM的讀出電路結(jié)構(gòu)的電路圖。圖中，由于與圖8相同的符號(hào)的部位具有相同的作用，故只對(duì)不同的部分進(jìn)行說明。
在定時(shí)生成電路25中，虛擬讀出放大器電路22具有與讀出放大器電路1相同的結(jié)構(gòu)。虛擬列選通器24由柵極輸入與電源連接，并與列選通器7相同結(jié)構(gòu)的晶體管13(1)及晶體管13(2)構(gòu)成。虛擬存儲(chǔ)元件陣列23由虛擬存儲(chǔ)元件15(1)～15(m)構(gòu)成，虛擬存儲(chǔ)元件15(1)～15(m)的源極與相當(dāng)于與空位線DBL分體設(shè)置的位線的源控制線DBLS連接。
之后，使用圖2的定時(shí)圖，說明圖1的電路動(dòng)作。當(dāng)外部時(shí)鐘信號(hào)CLK在時(shí)刻t0從L電平達(dá)到H電平時(shí)，經(jīng)由NAND柵極18的預(yù)充電信號(hào)NPR成為L電平。由此，P型晶體管2導(dǎo)通，源極節(jié)點(diǎn)SA被充電。但是，由于通過由列選擇電路16選擇的列選擇信號(hào)CL1～CLn、及由行選擇電路17選擇的字線WL1～WLm選擇的存儲(chǔ)元件的漏極與位線連接，故源極節(jié)點(diǎn)SA的電平不會(huì)被充電至反相傳輸鏈5的判定電平(讀出放大器判定電平)，使輸出SOUT0輸出L電平。此時(shí)，在預(yù)充電信號(hào)NPR為L電平的期間經(jīng)由存儲(chǔ)元件10繼續(xù)流過貫通電流。同樣，當(dāng)外部時(shí)鐘信號(hào)CLK在時(shí)刻t0從L電平達(dá)到H電平時(shí)，經(jīng)由反相器19的預(yù)充電信號(hào)NDPR成為L電平，并由虛擬讀出放大器電路11對(duì)虛擬源極節(jié)點(diǎn)DSA進(jìn)行充電，同時(shí)由虛擬讀出放大器電路22對(duì)節(jié)點(diǎn)DSAS進(jìn)行充電。虛擬存儲(chǔ)元件15(1)～15(m)全部與空位線DBL連接，且虛擬字線全部固定在接地電位，與源極連接的源極控制線DBLS與空位線DBL一起被充電。因此，基于虛擬存儲(chǔ)元件15(1)～15(m)不產(chǎn)生非導(dǎo)通漏泄，而虛擬源極節(jié)點(diǎn)DSA的電平被充電至反相傳輸鏈的判定電平(讀出放大器判定電平)，且輸出SOUTD輸出H電平。由于輸出SOUTD經(jīng)由反相器20被輸入到NAND柵極18，故預(yù)充電信號(hào)NPR變?yōu)镠電平，使P型晶體管2截止，停止貫通電流。其結(jié)果是，源極節(jié)點(diǎn)SA的電位降低。因此，輸出SOUT一直保持為L電平。
在時(shí)刻t100，當(dāng)外部時(shí)鐘CLK從H電平變?yōu)長電平時(shí)，預(yù)充電信號(hào)NDPR變?yōu)镠電平，虛擬源極節(jié)點(diǎn)DSA的電位降低。
如上所述，由于沒有虛擬存儲(chǔ)元件的非導(dǎo)通漏泄的影響，故可將空位線的充電電位設(shè)定為與存儲(chǔ)器陣列內(nèi)的通常的位線相同，可生成最佳的定時(shí)。
另外，源控制線DBLS與通常的位線相同，形成存儲(chǔ)元件圖案，通過連接的存儲(chǔ)元件數(shù)量，可進(jìn)行定時(shí)調(diào)整。該情況下，將虛擬存儲(chǔ)元件陣列23中與配置于空位線DBL上的存儲(chǔ)元件15的源極連接的源極控制線DBLS上配置的存儲(chǔ)元件優(yōu)選為配置于空位線DBL上的存儲(chǔ)元件數(shù)量以下。
另外，作為位線充電電路的讀出放大器1有多個(gè)，其與列選擇電路16的位線BL連接，有時(shí)將由列選擇電路16選擇的多個(gè)位線BL分別充電。
再有，可在虛擬存儲(chǔ)元件陣列23的虛擬列選通器24上設(shè)置列選擇電路。
使用圖3，對(duì)本發(fā)明實(shí)施例2的半導(dǎo)體存儲(chǔ)裝置進(jìn)行說明。圖3是表示實(shí)施例2的掩模型ROM的讀出電路結(jié)構(gòu)的電路圖。圖中，由于與圖8相同的符號(hào)的部位具有相同的作用，故只說明不同的部分。
在定時(shí)生成電路28中，虛擬存儲(chǔ)元件陣列26由虛擬存儲(chǔ)元件27(1)～27(m/2)構(gòu)成，其以通常的每一位線的存儲(chǔ)元件數(shù)量m個(gè)的一半的數(shù)量構(gòu)成。虛擬存儲(chǔ)元件27(1)～27(m/2)的漏極和源極與源極控制線(空位線)DBL2連接。
通過以上的構(gòu)成，由于沒有虛擬存儲(chǔ)元件的非導(dǎo)通漏泄的影響，故可將空位線的充電電位設(shè)為與存儲(chǔ)陣列內(nèi)的通常的位線相同，可生成最佳的定時(shí)。
另外，可在虛擬存儲(chǔ)元件陣列26的虛擬列選通器12上設(shè)置列選擇電路。
使用圖4，說明本發(fā)明實(shí)施例3的半導(dǎo)體存儲(chǔ)裝置。圖4是表示實(shí)施例3的掩模型ROM的讀出電路結(jié)構(gòu)的電路圖。圖中，由于與圖8相同的符號(hào)的部位具有相同的作用，故只說明不同的部分。
源極電位控制電路29(1)～29(m/2)由與讀出放大器電路1相同結(jié)構(gòu)的讀出放大器電路30(1)～30(m/2)、與列選通器7相同結(jié)構(gòu)的列選通器31(1)～31(m/2)、具有與列選通器連接的源控制線(位線)的位線陣列、以及控制讀出放大器電路的控制電路構(gòu)成。由讀出放大器電路30(1)～30(m/2)和列選通器31(1)～31(m/2)控制的節(jié)點(diǎn)BLS1(1)～BLSn(m/2)分別與存儲(chǔ)元件10(1、1)和存儲(chǔ)元件10(1、2)的公共源極節(jié)點(diǎn)～存儲(chǔ)元件10(n、m-1)和存儲(chǔ)元件10(n、m)的公共源極節(jié)點(diǎn)連接。通過構(gòu)成控制電路的NOR柵極32(1)～32(m/2)、反相器33(1)～33(m/2)、NOR柵極34(1)～34(m/2)、以及反相器35(1)～35(m/2)，將字線WL1、WL2的OR邏輯和預(yù)充電信號(hào)NPR的OR邏輯～字線WLm-1、WLm的OR邏輯和預(yù)充電信號(hào)NPR的OR邏輯輸入到讀出放大器電路30(1)～30(m/2)。
通過以上結(jié)構(gòu)，選擇的存儲(chǔ)元件的源極被L電平控制，非選擇的存儲(chǔ)元件的源極被H電平控制。由此，由于可抑制非選擇的存儲(chǔ)元件的非導(dǎo)通漏泄，故可對(duì)位線進(jìn)行高速充電，可進(jìn)行高速存取。
另外，源極控制線(位線)BLS1(1)～BLSn(m/2)為與通常的位線相同，形成有存儲(chǔ)元件圖案的存儲(chǔ)元件陣列，可通過連接的存儲(chǔ)元件數(shù)量進(jìn)行定時(shí)調(diào)節(jié)。
另外，源極電位控制電路雖然為與同一位線連接的存儲(chǔ)元件數(shù)量的一半，但可設(shè)為相同的數(shù)量。
使用圖5，說明本發(fā)明實(shí)施例4的半導(dǎo)體存儲(chǔ)裝置。圖5是表示實(shí)施例4的掩模型ROM的讀出電路結(jié)構(gòu)的電路圖。圖中，由于與圖4相同的符號(hào)的部位具有相同的作用，故只說明不同的部分。
源極電位控制電路36(1)～36(m/4)由與讀出放大器電路1相同結(jié)構(gòu)的讀出放大器電路37(1)～37(m/4)、與列選通器7相同結(jié)構(gòu)的列選通器38(1)～38(m/4)、具有與列選通器連接的源控制線(位線)的位線陣列、以及控制讀出放大器電路的控制電路構(gòu)成。由讀出放大器電路37(1)～37(m/4)和列選通器38(1)～38(m/4)控制的位線(節(jié)點(diǎn))BLS1(1)～BLSn(m/4)分別與存儲(chǔ)元件10(1、1)、存儲(chǔ)元件10(1、2)、存儲(chǔ)元件10(1、3)、存儲(chǔ)元件10(1、4)的源極～存儲(chǔ)元件10(n、m-3)、存儲(chǔ)元件10(n、m-2)、存儲(chǔ)元件10(n、m-1)、存儲(chǔ)元件10(n、m)的源極連接。通過構(gòu)成控制電路的NOR柵極39(1)～39(m/4)、反相器40(1)～40(m/4)、NOR柵極41(1)～41(m/4)、反相器42(1)～42(m/4)，將字線WL1、WL2、WL3、WL4的OR邏輯和預(yù)充電信號(hào)NPR的OR邏輯～字線WLm-3、WLm-2、WLm-1、WLM的OR邏輯和預(yù)充電信號(hào)NPR的OR邏輯輸入到讀出放大器電路37(1)～37(m/4)。
通過以上結(jié)構(gòu)，選擇的含有存儲(chǔ)元件的存儲(chǔ)元件陣列的源極被L電平控制，全部非選擇的存儲(chǔ)元件陣列的源極被H電平控制。由此，由于可通過小規(guī)模的電路結(jié)構(gòu)抑制非選擇的存儲(chǔ)元件陣列的非導(dǎo)通漏泄，故基于對(duì)位線進(jìn)行高速充電的高速存取可在小面積實(shí)行。
另外，源極控制線(位線)BLS1(1)～BLSm(m/4)與通常的位線相同，形成存儲(chǔ)元件圖案，可通過連接的存儲(chǔ)元件數(shù)量進(jìn)行定時(shí)調(diào)節(jié)。
使用圖6，說明本發(fā)明實(shí)施例5的半導(dǎo)體存儲(chǔ)裝置。圖6是表示實(shí)施例5的掩模型ROM的讀出電路結(jié)構(gòu)的電路圖。圖中，由于與圖4相同的符號(hào)的部位具有相同的作用，故只說明不同的部分。
源極電位控制電路43(1)～43(m/2)由與讀出放大器電路1相同結(jié)構(gòu)的讀出放大器電路44(1)～44(m/2)、由與列選通器7相同結(jié)構(gòu)的晶體管46構(gòu)成且柵極輸入與電源連接的列選通器45(1)～45(m/2)構(gòu)成。由讀出放大器電路44(1)～44(m/2)和列選通器45(1)～45(m/2)控制的源極控制線(位線)BLS1～BLSm/2分別與存儲(chǔ)元件10(1、1)到存儲(chǔ)元件10(n、1)和存儲(chǔ)元件10(1、2)到存儲(chǔ)元件(n、2)的源極～存儲(chǔ)元件10(1、m-1)到存儲(chǔ)元件10(n、m-1)和存儲(chǔ)元件10(1、m)到存儲(chǔ)元件10(n、m)的源極連接。通過NOR柵極47(1)～47(m/2)、反相器48(1)～48(m/2)、NOR柵極49(1)～49(m/2)、以及反相器50(1)～50(m/2)，將字線WT1、WL2的OR邏輯和預(yù)充電信號(hào)NPR的OR邏輯～字線WLm-1、WLm的OR邏輯和預(yù)充電信號(hào)NPR的OR邏輯輸入到讀出放大器電路44(1)～44(m/2)。
通過以上結(jié)構(gòu)，選擇的含有存儲(chǔ)元件的存儲(chǔ)元件陣列的源極被L電平控制，全部非選擇的存儲(chǔ)元件陣列的源極被H電平控制。由此，由于可通過小規(guī)模的電路結(jié)構(gòu)抑制非選擇的存儲(chǔ)元件陣列的非導(dǎo)通漏泄，故基于對(duì)位線進(jìn)行高速充電的高速存取可在小面積實(shí)行。
另外，源極控制線BLS1～BLSm/2為與通常的位線相同，形成有存儲(chǔ)元件圖案的存儲(chǔ)元件陣列，可通過連接的存儲(chǔ)元件數(shù)量進(jìn)行定時(shí)調(diào)節(jié)。
另外，源極電位控制電路雖然為與同一位線連接的存儲(chǔ)元件數(shù)量的一半，但可設(shè)為相同的數(shù)量。
使用圖7，說明本發(fā)明實(shí)施例6的半導(dǎo)體存儲(chǔ)裝置。圖7是實(shí)施例6的掩模型ROM的讀出電路圖。圖中，由于與圖5相同的符號(hào)的部位具有相同的作用，故只說明不同的部分。
源極電位控制電路51(1)、51(m/4)由與讀出放大器電路1相同結(jié)構(gòu)的讀出放大器電路51(1)、51(m/4)、與列選通器7相同結(jié)構(gòu)的列選通器53(1)、53(m/4)構(gòu)成。由讀出放大器電路52(1)、52(m/4)和列選通器53(1)、53(m/4)控制的節(jié)點(diǎn)BLS1～BLSm/4分別與存儲(chǔ)元件10(1、1)、存儲(chǔ)元件10(1、2)、存儲(chǔ)元件10(1、3)、存儲(chǔ)元件10(1、4)的源極～存儲(chǔ)元件10(n、m-3)、存儲(chǔ)元件10(n、m-2)、存儲(chǔ)元件10(n、m-1)、存儲(chǔ)元件10(n、m)的源極連接。通過NOR柵極54(1)～54(m/4)、反相器55(1)～55(m/4)、NOR柵極56(1)～56(m/4)、反相器57(1)～57(m/4)，將字線WL1、WL2、WL3、WL4的OR邏輯和預(yù)充電信號(hào)NPR的OR邏輯～字線WLm-3、WLm-2、WLm-1、WLm的OR邏輯和預(yù)充電信號(hào)NPR的OR邏輯輸入到讀出放大器電路52(1)～52(m/4)。
通過以上結(jié)構(gòu)，選擇的包含存儲(chǔ)元件的存儲(chǔ)元件陣列的源極被L電平控制，全部非選擇的存儲(chǔ)元件陣列的源極被H電平控制。由此，由于可通過小規(guī)模的電路結(jié)構(gòu)抑制非選擇的存儲(chǔ)元件陣列的非導(dǎo)通漏泄，故基于對(duì)位線進(jìn)行高速充電的高速存取可在小面積實(shí)行。
另外，源極控制線BLS1～BLSm/4為與通常的位線相同，形成有存儲(chǔ)元件圖案的存儲(chǔ)元件陣列，可通過連接的存儲(chǔ)元件數(shù)量進(jìn)行定時(shí)調(diào)節(jié)。
產(chǎn)業(yè)上的可利用性本發(fā)明的半導(dǎo)體存儲(chǔ)裝置具有能夠抑制虛擬存儲(chǔ)元件的非導(dǎo)通漏泄，且能夠確保讀出動(dòng)作中的適當(dāng)?shù)亩〞r(shí)余量等效果，在掩模型ROM等中是有用的。另外，其它半導(dǎo)體存儲(chǔ)裝置具有能夠抑制存儲(chǔ)元件的非導(dǎo)通漏泄，且能夠?qū)崿F(xiàn)讀出動(dòng)作中高速存取等的效果，在掩模型ROM等中是有用的。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，具備將多個(gè)第一存儲(chǔ)元件在位線方向及字線方向陣列狀配置存儲(chǔ)容量的量而成的第一存儲(chǔ)元件陣列；對(duì)應(yīng)地址輸入，來分別選擇所述第一存儲(chǔ)元件陣列的第一位線及字線的列選擇電路及行選擇電路；對(duì)由所述列選擇電路選擇的所述第一位線進(jìn)行充電的第一位線充電電路；具有至少包括兩個(gè)第二位線組，且在所述第二位線組的方向配置，在所述第二位線組的至少一個(gè)位線上連接漏極，在其它位線上連接源極，向柵極輸入規(guī)定電壓的多個(gè)第二存儲(chǔ)元件的第二存儲(chǔ)元件陣列；對(duì)連接有所述第二存儲(chǔ)元件陣列的所述漏極的所述位線進(jìn)行充電的第二位線充電電路；以及對(duì)連接有所述第二存儲(chǔ)元件陣列的所述源極的所述位線進(jìn)行充電的第三位線充電電路，連接有所述第二存儲(chǔ)元件陣列的漏極的位線和連接有源極的位線實(shí)質(zhì)上同時(shí)被充電。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，第二存儲(chǔ)元件陣列中與一個(gè)位線上配置的存儲(chǔ)元件的源極連接的另一個(gè)位線上連接的存儲(chǔ)元件的數(shù)量為所述一個(gè)位線上配置的存儲(chǔ)元件數(shù)量以下。
3.一種半導(dǎo)體存儲(chǔ)裝置，具備將多個(gè)第一存儲(chǔ)元件在位線方向及字線方向上陣列狀配置存儲(chǔ)容量的量而成的第一存儲(chǔ)元件陣列；對(duì)應(yīng)地址輸入，來分別選擇所述第一存儲(chǔ)元件陣列的第一位線及字線的列選擇電路及行選擇電路；對(duì)由所述列選擇電路選擇的所述第一位線進(jìn)行充電的第一位線充電電路；具有所述第一存儲(chǔ)元件陣列的位線方向上配置的第二存儲(chǔ)元件，且具有所述第二存儲(chǔ)元件的漏極和源極公共連接的第二位線的第二存儲(chǔ)元件陣列；以及對(duì)所述第二存儲(chǔ)元件陣列的所述第二位線進(jìn)行充電的第二位線充電電路。
4.一種半導(dǎo)體存儲(chǔ)裝置，具備具有位線及字線，且將漏極連接到所述位線上柵極連接到所述字線上的多個(gè)存儲(chǔ)元件在位線方向及字線方向上陣列狀配置存儲(chǔ)容量的量而成的存儲(chǔ)元件陣列；對(duì)應(yīng)地址輸入，來分別選擇所述存儲(chǔ)元件陣列的所述位線及所述字線的列選擇電路及行選擇電路；對(duì)由所述列選擇電路選擇的所述位線進(jìn)行充電的位線充電電路；對(duì)與所述存儲(chǔ)元件的源極連接的源極線進(jìn)行充電使其激活的源極線充電電路；以及將對(duì)應(yīng)所述地址輸入選擇的所述存儲(chǔ)元件的所述源極線非激活，同時(shí)將非選擇的所述存儲(chǔ)元件的所述源極線激活的控制電路，非選擇的所述存儲(chǔ)元件的所述位線和所述源極線同時(shí)被充電。
5.一種半導(dǎo)體存儲(chǔ)裝置，具備具有第一位線及字線，且將漏極連接到所述第一位線上柵極連接到所述字線上的多個(gè)存儲(chǔ)元件在位線方向及字線方向上陣列狀配置存儲(chǔ)容量的量而成的存儲(chǔ)元件陣列；對(duì)應(yīng)地址輸入，來分別選擇所述存儲(chǔ)元件陣列的所述第一位線及所述字線的列選擇電路及行選擇電路；對(duì)由所述列選擇電路選擇的所述第一位線進(jìn)行充電的第一位線充電電路；具有與所述存儲(chǔ)元件陣列的所述第一位線相同數(shù)量的第二位線、且所述第二位線與所述存儲(chǔ)元件的源極連接，且與連接于同一所述第一位線的存儲(chǔ)元件數(shù)量對(duì)應(yīng)的數(shù)量的位線陣列；選擇所述位線陣列的所述第二位線的第二列選擇電路；對(duì)由所述第二選擇電路選擇的所述第二位線進(jìn)行充電的第二位線充電電路；以及在所述行選擇電路將連接有非選擇的所述存儲(chǔ)元件的源極的所述第二位線上連接的所述第二位線充電電路激活，在所述行選擇電路將連接有選擇的所述存儲(chǔ)元件的源極的所述第二位線上連接的所述第二位線充電電路非激活的控制電路，非選擇的所述存儲(chǔ)元件的所述第一位線和所述第二位線同時(shí)被充電。
6.一種半導(dǎo)體存儲(chǔ)裝置，具備具有第一位線及字線，且將漏極連接到所述第一位線上柵極連接到所述字線上的多個(gè)存儲(chǔ)元件在位線方向及字線方向上陣列狀配置存儲(chǔ)容量的量而成的存儲(chǔ)元件陣列；對(duì)應(yīng)地址輸入，來分別選擇所述存儲(chǔ)元件陣列的所述第一位線及所述字線的列選擇電路及行選擇電路；將對(duì)由所述列選擇電路選擇的所述第一位線進(jìn)行充電的第一位線充電電路；具有與所述存儲(chǔ)元件陣列的所述第一位線相同的數(shù)量、且在連接于同一所述位線的多個(gè)所述存儲(chǔ)元件的源極公共連接的第二位線的位線陣列；選擇所述位線陣列的所述第二位線的第二列選擇電路；對(duì)由所述第二選擇電路選擇的所述第二位線進(jìn)行充電的第二位線充電電路；以及在所述行選擇電路將連接有非選擇的所述存儲(chǔ)元件的源極的所述第二位線上連接的所述第二位線充電電路激活，在所述行選擇電路將連接有選擇的所述存儲(chǔ)元件的源極的所述第二位線上連接的所述第二位線充電電路非激活的控制電路，非選擇的所述存儲(chǔ)元件的所述第一位線和所述第二位線同時(shí)被充電。
7.一種半導(dǎo)體存儲(chǔ)裝置，具備具有第一位線及字線，且將漏極連接到所述第一位線上柵極連接到所述字線上的多個(gè)存儲(chǔ)元件在位線方向及字線方向上陣列狀配置存儲(chǔ)容量的量而成的存儲(chǔ)元件陣列；對(duì)應(yīng)地址輸入，來分別選擇所述存儲(chǔ)元件陣列的所述第一位線及所述字線的列選擇電路及行選擇電路；對(duì)由所述列選擇電路選擇的所述第一位線進(jìn)行充電的第一位線充電電路；具有與所述存儲(chǔ)元件陣列的同一所述字線上的所述存儲(chǔ)元件的源極連接的所述第二位線，且與連接于同一所述第一位線的存儲(chǔ)元件數(shù)量對(duì)應(yīng)的數(shù)量的位線陣列；對(duì)所述第二位線進(jìn)行充電的第二位線充電電路；以及在所述行選擇電路將連接有非選擇的所述存儲(chǔ)元件的源極的所述第二位線上連接的所述第二位線充電電路激活，在所述行選擇電路將連接有選擇的所述存儲(chǔ)元件的源極的所述第二位線上連接的所述第二位線充電電路非激活的控制電路，非選擇的所述存儲(chǔ)元件的所述第一位線和所述第二位線同時(shí)被充電。
8.一種半導(dǎo)體存儲(chǔ)裝置，具備具有第一位線及字線，且將漏極連接到所述第一位線上柵極連接到所述字線上的多個(gè)存儲(chǔ)元件在位線方向及字線方向上陣列狀配置存儲(chǔ)容量的量而成的存儲(chǔ)元件陣列；對(duì)應(yīng)地址輸入，來分別選擇所述存儲(chǔ)元件陣列的所述第一位線及所述字線的列選擇電路及行選擇電路；對(duì)由所述列選擇電路選擇的所述第一位線進(jìn)行充電的第一位線充電電路；具有所述存儲(chǔ)元件陣列的同一或多個(gè)所述字線上的所述存儲(chǔ)元件的源極上公共連接的第二位線的多個(gè)位線陣列；對(duì)所述第二位線進(jìn)行充電的第二位線充電電路；以及在所述行選擇電路將連接有非選擇的所述存儲(chǔ)元件的源極的所述第二位線上連接的所述第二位線充電電路激活，在所述行選擇電路將連接有選擇的所述存儲(chǔ)元件的源極的所述第二位線上連接的所述第二位線充電電路非激活的控制電路，非選擇的所述存儲(chǔ)元件的所述第一位線和所述第二位線同時(shí)被充電。
9.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，將存儲(chǔ)元件陣列的位線上配置的存儲(chǔ)元件數(shù)量以下的存儲(chǔ)元件配置在位線陣列的位線上。
10.如權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)裝置，將存儲(chǔ)元件陣列的位線上配置的存儲(chǔ)元件數(shù)量以下的存儲(chǔ)元件配置在位線陣列的位線上。
11.如權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)裝置，將存儲(chǔ)元件陣列的位線上配置的存儲(chǔ)元件數(shù)量以下的存儲(chǔ)元件配置在位線陣列的位線上。
12.如權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)裝置，將存儲(chǔ)元件陣列的位線上配置的存儲(chǔ)元件數(shù)量以下的存儲(chǔ)元件配置在位線陣列的位線上。
全文摘要
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置，在現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置中使用空位線構(gòu)成的復(fù)制電路在將空位線充電時(shí)，因非導(dǎo)通漏泄電流而不能充電到所希望的電位。其結(jié)果是，由于向空位線充電的時(shí)間或放電的時(shí)間也與所希望的時(shí)間不同，故不能進(jìn)行最佳的動(dòng)作定時(shí)的設(shè)定。為解決該問題，本發(fā)明提供一種半導(dǎo)體存儲(chǔ)裝置，通過在虛擬存儲(chǔ)元件陣列中在相同定時(shí)用與空位線充電電路相同結(jié)構(gòu)的充電電路將虛擬存儲(chǔ)元件的源極線充電，由此抑制非導(dǎo)通漏泄，從而生成合適的定時(shí)。
文檔編號(hào)G11C17/08GK101038791SQ20071008861
公開日2007年9月19日 申請(qǐng)日期2007年3月16日 優(yōu)先權(quán)日2006年3月16日
發(fā)明者倉田勝一, 林光昭 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社