專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器件，更詳細，涉及一種能夠?qū)⒊跏紨?shù)據(jù)自動地設(shè)置到存儲單元的靜態(tài)隨機存取存儲器(SRAM)。
背景技術(shù)：
通常，可以將預(yù)定的初始數(shù)據(jù)設(shè)置到存儲單元的靜態(tài)隨機存取存儲器(SRAM)是已知的(參考日本特許-公開專利號2005-85399)。
圖9示出了裝備到那種SRAM的存儲單元1000的結(jié)構(gòu)。該存儲單元1000由一對交叉耦合的反相器1001和1002形成的觸發(fā)器(flip flop)、由晶體管1004和1006形成的傳輸門以及用于設(shè)置初始數(shù)據(jù)的晶體管1010構(gòu)成。而且，每個反相器1001和1002由CMOS型反相器構(gòu)成，該CMOS型反相器由一對p-型和n-型MOS晶體管形成。
根據(jù)現(xiàn)有技術(shù)，通過導(dǎo)通用于設(shè)置初始數(shù)據(jù)的n-型MOS晶體管1010，由反相器對1001和1002形成的觸發(fā)器的穩(wěn)定條件被強制地控制為特定條件，由此初始數(shù)據(jù)被設(shè)置到存儲單元1000。例如，當(dāng)晶體管1010導(dǎo)通時，反相器1002的輸入部分被驅(qū)動到低電平，因此，反相器1002將反相器1001的輸入部分驅(qū)動為高電平，以及反相器1001將反相器1002的輸入部分驅(qū)動為低電平。結(jié)果，在那種條件下，由反相器對1001和1002形成的觸發(fā)器被穩(wěn)定。因此，對應(yīng)于該穩(wěn)定條件的1-位數(shù)據(jù)的邏輯值(1或0)被設(shè)置到存儲單元1000作為初始數(shù)據(jù)。
根據(jù)上述現(xiàn)有技術(shù)，因為構(gòu)成存儲單元陣列的每個存儲單元具有用于設(shè)置初始數(shù)據(jù)的晶體管1010，大量晶體管構(gòu)成存儲單元，以便將顯著地減小集成度。在上述例子中，一個存儲單元需要總計7個晶體管，如構(gòu)成CMOS型反相器1001的兩個晶體管、構(gòu)成CMOS型反相器1002的兩個晶體管、用于傳輸門的兩個晶體管1004和1006以及用于設(shè)置初始數(shù)據(jù)的晶體管1010。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種半導(dǎo)體存儲器件，可以在不增加存儲單元中的元件數(shù)目的條件下，將初始數(shù)據(jù)設(shè)置到每個存儲單元。
根據(jù)本發(fā)明的一個方面，提供一種半導(dǎo)體存儲器，包括存儲單元陣列，具有按矩陣布置的存儲單元，每個存儲單元主要由一對交叉耦合的反相器形成的觸發(fā)器(flip-flop)構(gòu)成；配置給存儲單元陣列的每一行和每一列并連接到預(yù)定電源節(jié)點的第一布線；平行于第一布線、配置給存儲單元陣列的每一行和每一列的第二布線；以及被連接在電源節(jié)點和第二布線之間，且當(dāng)初始數(shù)據(jù)被設(shè)置到存儲單元時開路的開關(guān)電路，其中構(gòu)成多個存儲單元的每一個的每一對反相器的接收節(jié)點，根據(jù)將被設(shè)置到多個存儲單元的每一個的原始數(shù)據(jù)的邏輯值，被有選擇地連接到第一布線或第二布線，該多個存儲單元的每一個屬于該存儲單元陣列的每一行和每一列。
在半導(dǎo)體存儲器件中，例如，當(dāng)初始數(shù)據(jù)被設(shè)置到存儲單元時，開關(guān)電路切斷第二布線和電源節(jié)點之間的電流路徑，以及通過驅(qū)動第二布線為不同于電源節(jié)點的電位，使反相器對之一的操作無效。
該半導(dǎo)體存儲器件，例如，還包括，具有與形成電流路徑的晶體管相同的電性能并形成在第一布線和電源節(jié)點之間的晶體管。
在該半導(dǎo)體存儲器件中，例如，電源節(jié)點是用于提供地電位的節(jié)點，以及接收節(jié)點是用于接收地電位的節(jié)點。此外，在該半導(dǎo)體存儲器件中，例如，該電源節(jié)點是用于供給電源電位的節(jié)點，以及該接收節(jié)點是用于接收電源電位的節(jié)點。
根據(jù)本發(fā)明，初始數(shù)據(jù)可以被設(shè)置到構(gòu)成存儲單元陣列的多個存儲單元，而不增加存儲單元中的元件數(shù)目。


圖1是用于說明根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲器件中的數(shù)據(jù)存儲的電路圖。
圖2是用于說明在根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲器件中設(shè)置初始數(shù)據(jù)(邏輯值“1”)的電路圖。
圖3是用于說明在根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲器件中設(shè)置初始數(shù)據(jù)(邏輯值“0”)的電路圖。
圖4是示出了根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲器件的存儲器陣列結(jié)構(gòu)的電路圖。
圖5是示出了根據(jù)本發(fā)明第一實施例的存儲單元的布局圖形例子的示意圖平面圖。
圖6是示出了存儲單元的布局圖形的布線層和接觸區(qū)之間的關(guān)系的剖面圖。
圖7是示出了根據(jù)本發(fā)明第二實施例的半導(dǎo)體存儲器件的存儲器陣列結(jié)構(gòu)的電路圖。
圖8是用于說明根據(jù)本發(fā)明的第二實施例與初始數(shù)據(jù)設(shè)置有關(guān)的半導(dǎo)體存儲器件的操作的時序圖。
圖9是示出了根據(jù)現(xiàn)有技術(shù)裝備到SRAM的存儲單元1000的結(jié)構(gòu)電路圖。
具體實施例方式
下面將參考圖1至圖3描述本發(fā)明的實施例的原理。
圖1是用于說明根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲器件中的數(shù)據(jù)存儲的電路圖。圖2是用于說明在根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲器件中設(shè)置初始數(shù)據(jù)(邏輯值“1”)的電路圖。圖3是用于說明在根據(jù)本發(fā)明第一實施例的半導(dǎo)體存儲器件中設(shè)置初始數(shù)據(jù)(邏輯值“0”)的電路圖。在圖中，相同數(shù)字表示相同的元件，用于相同元件的說明將不被重復(fù)。
如圖1所示，存儲單元具有與根據(jù)現(xiàn)有技術(shù)的普通SRAM存儲單元相同的電結(jié)構(gòu)。例如，根據(jù)本發(fā)明實施例的存儲單元主要由一對反相器103和104形成的觸發(fā)器構(gòu)成。反相器103的輸出部分經(jīng)由連接點P2連接到反相器104的輸入部分，以及反相器104的輸出部分經(jīng)由連接點P1連接到反相器103的輸入部分；因此，反相器對103和104互相交叉耦合。
反相器103由p-型MOS晶體管103A和n-型MOS晶體管103B構(gòu)成。p-型MOS晶體管103A的源極被連接到電源，其漏極被連接到n-型MOS晶體管103B的漏極。n-型MOS晶體管103B的源極被接地。p-型MOS晶體管103A和n-型MOS晶體管103b的每個柵極被連接到連接點P1，以及其每個漏極被連接到連接點P2。
反相器104由p-型MOS晶體管104A和n-型MOS晶體管104B構(gòu)成。p-型MOS晶體管104A的源極被連接到電源，其漏極被連接到n-型MOS晶體管104B的漏極。n-型MOS晶體管104B的源極被接地。p-型MOS晶體管104A和n-型MOS晶體管104B的每一個的柵極被連接到連接點P2，以及其每個柵極被連接到連接點P1。
用于傳輸門的n-型MOS晶體管101被連接在上面的連接點P1和位線BLa之間。亦即，n-型MOS晶體管101的漏極或源極的任意一個被連接到連接點P1，另一個被連接到位線BLa，以及柵極被連接到字線WL。而且，用于傳輸門的n-型MOS晶體管102被連接在上面的連接點P2和位線BLb之間。亦即，n-型MOS晶體管102的漏極或源極的任意一個被連接到連接點P1，另一個被連接到位線BLb，以及柵極被連接到字線WL。
根據(jù)圖1中的存儲單元，由反相器103和104構(gòu)成的觸發(fā)器保持邏輯值“1”或邏輯值“0”的1-位所存儲數(shù)據(jù)。在寫模式時，寫模式是普通工作模式之一，經(jīng)由n-型MOS晶體管101和102，從位線BLa和BLb提供該存儲數(shù)據(jù)到上述觸發(fā)器。例如，字線WL被低解碼器(在圖中未示出)有選擇地驅(qū)動為高電平，以及用于傳輸門的晶體管101和102被導(dǎo)通。然后，高電平被施加到位線對BLa和BLb之一，以及低電平被施加到另一個，對應(yīng)于將被存儲的數(shù)據(jù)的邏輯值。
例如，當(dāng)高電平被施加到位線Bla以及低電平被施加到另一位線BLb時，高電平從位線BLa經(jīng)由n-型MOS晶體管101被提供給連接點P1，輸入高電平的反相器103輸出低電平。而且，低電平從位線BLb經(jīng)由n-型MOS晶體管102提供給連接點P2，輸入低電平的反相器104輸出高電平。即使字線WL被驅(qū)動為低電平和存儲單元未被選擇，通過由反相器103和104構(gòu)成的觸發(fā)器也保持存儲單元中的這些信號條件。通過那些操作，在存儲單元中存儲對應(yīng)于上述位線BLa和BLb的信號電平的1-位數(shù)據(jù)。
如上所述，已經(jīng)描述了涉及存儲單元的數(shù)據(jù)保持的基本原理。
在本發(fā)明的實施例中，為了便于說明，限定當(dāng)存儲單元中的連接點P1和P2的信號電平分別穩(wěn)定在高電平和低電平時，存儲邏輯值“1”的1-位數(shù)據(jù)，限定當(dāng)存儲單元中的連接點P1和P2的信號電平分別穩(wěn)定在低電平和高電平時，存儲邏輯值“0”的1-位數(shù)據(jù)。
接下來，將說明本發(fā)明實施例的初始數(shù)據(jù)設(shè)置的原理。圖2示出了邏輯值“1”被設(shè)為初始數(shù)據(jù)的存儲單元的結(jié)構(gòu)。圖3示出了邏輯值“0”被設(shè)為初始數(shù)據(jù)的存儲單元的結(jié)構(gòu)。
當(dāng)邏輯值“1”被設(shè)為初始數(shù)據(jù)時，通過開關(guān)205，構(gòu)成觸發(fā)器的反相器對103和104的反相器104的地電位的接收節(jié)點(n-型MOS晶體管104B的源極)104G與地電位的電源節(jié)點GND分開，如圖2所示。通過那些操作，該反相器104的操作(低電平的輸出操作)將被去激活，由反相器103和104構(gòu)成的觸發(fā)器的穩(wěn)定條件不可能是除連接點P1是高電平和連接點P2是低電平以外的條件。因此，當(dāng)在該條件下關(guān)閉開關(guān)205時，邏輯值“1”被設(shè)為初始數(shù)據(jù)。
而且，當(dāng)邏輯值“0”被設(shè)為初始數(shù)據(jù)時，通過開關(guān)305，反相器103的地電位的接收節(jié)點(n-型MOS晶體管103B的源極)103G與地電位的電源節(jié)點分開，如圖3所示。通過那些操作，該反相器103的操作(高電平的輸出操作)將被去激活，由反相器103和104構(gòu)成的觸發(fā)器的穩(wěn)定條件不可能是除連接點P1是低電平和連接點P2是高電平以外的條件。因此，當(dāng)在該條件下關(guān)閉開關(guān)305時，邏輯值“0”被設(shè)為初始數(shù)據(jù)。
通過將構(gòu)成存儲單元的觸發(fā)器的反相器對之一的地電位供電路徑切斷，邏輯值“1”或“0”可以被任意地設(shè)為初始數(shù)據(jù)。
本發(fā)明實施例的初始數(shù)據(jù)設(shè)置的原理已經(jīng)被說明。
接下來，將參考圖4，說明根據(jù)本發(fā)明的第一實施例的上述原理，裝備了半導(dǎo)體存儲器件的存儲單元陣列的結(jié)構(gòu)。
圖4示出了根據(jù)本發(fā)明第一實施例的存儲單元陣列的一部分，該存儲單元陣列由按矩陣布置的存儲單元構(gòu)成，以及具有由一對反相器形成的觸發(fā)器。圖4所示的存儲單元410和420屬于存儲單元陣列的一個列。存儲單元410對應(yīng)于圖2所示的存儲單元。存儲單元420對應(yīng)于圖3所示的存儲單元。
例如，構(gòu)成存儲單元410的n-型MOS晶體管411和412以及用于傳輸門的反相器413和414分別對應(yīng)于圖2所示的n-型MOS晶體管101和102以及反相器103和104。而且，構(gòu)成存儲單元420的n-型MOS晶體管421和422以及用于傳輸門的反相器423和424分別對應(yīng)于圖3所示的n-型MOS晶體管101和103以及反相器103和104。此外，開關(guān)電路430分別對應(yīng)于圖2和圖3所示的開關(guān)205或305。
存儲單元410中的每個n-型MOS晶體管411和412的柵極被連接到字線WL0，以及存儲單元420中的n-型MOS晶體管421和422的每個柵極被連接到字線WL1。在讀模式和寫模式時，根據(jù)從外面提供的行地址信號，字線WL0和WL0的任意一個被行譯碼器(圖中未示出)有選擇地驅(qū)動為高電平。
在存儲單元陣列的每一列中，第一布線H1和第二布線H2被平行布置。第一布線H1被連接到地電位的電源節(jié)點GND(預(yù)定電源節(jié)點)。第二布線H2經(jīng)由開關(guān)電路430連接到地電位的電源節(jié)點GND，當(dāng)初始數(shù)據(jù)被設(shè)置到存儲單元410和420時，該開關(guān)電路430開路。根據(jù)將被設(shè)置到多個存儲單元410和420的每一個的初始數(shù)據(jù)的邏輯值，構(gòu)成那些存儲單元的反相器對的每個電源接收節(jié)點413G、414G、423G和424G被有選擇地連接到第一布線H1或第二布線H2。
圖5示出了存儲單元410和420的布圖例子。圖6示出了對應(yīng)于圖5所示的圖形的每個布線層和每個觸點之間的連接。下面將通過使用存儲單元410的例子，說明圖5所示的布局圖形。在圖5中，該布形下面的視圖示出了布形中的A-B之間的截面。而且，在圖5中，白色正方形表示第一觸點，具有淺色相交線的正方形表示第二觸點，以及具有相交線的正方形表示第三觸點。
在圖5中，圖形M21、M22、M23、M24、M25分別對應(yīng)于圖4所示的位線BLa、第一布線H1、電源(VDD)、第二布線H2以及位線BLb，以及對應(yīng)于第二布線層M2。圖形M31對應(yīng)于字線WL0，以及也對應(yīng)于圖6所示的第三布線層M3。圖形G11對應(yīng)于構(gòu)成圖4所示的反相器413的晶體管413A和413B的每個柵極，以及也對應(yīng)于圖6所示的多晶硅層PG。圖形G12對應(yīng)于構(gòu)成圖4所示的反相器414的每個晶體管414A和414B的柵極，以及也對應(yīng)于圖6所示的多晶硅層PG。圖形G21和G22分別對應(yīng)于用于圖4所示的傳輸門的n-型MOS晶體管411和412的每個柵極，以及也對應(yīng)于圖6所示的多晶硅層PG。
圖形AC11對應(yīng)于圖4所示的包括晶體管412和413B的源極和漏極的有源區(qū)，以及也對應(yīng)于圖6所示的包括襯底SUB上形成的擴散層的有源區(qū)(在圖中未示出)。圖形AC12對應(yīng)于圖4所示的包括晶體管411和414B的源極和漏極的有源區(qū)，以及也對應(yīng)于圖6所示的包括襯底SUB上形成的擴散層的有源區(qū)(在圖中未示出)。圖形AC21對應(yīng)于圖4所示的包括晶體管414A的源極和漏極的有源區(qū)，以及也對應(yīng)于圖6所示的包括襯底SUB上形成的擴散層的有源區(qū)(在圖中未示出)。圖形AC22對應(yīng)于圖4所示的包括晶體管413A的源極和漏極的有源區(qū)，以及也對應(yīng)于圖6所示的包括襯底SUB上形成的擴散層的有源區(qū)(在圖中未示出)。
上述晶體管414A和414B的漏極和晶體管413A和413B的柵極G11經(jīng)由第一布線層M1互相連接，以及上述晶體管413A和413B的漏極和晶體管414A和414B的柵極G12經(jīng)由第一布線層M1互相連接。上述晶體管414B的源極(接收節(jié)點414G)經(jīng)由圖6所示的第一布線層M1以及經(jīng)由圖形M33(第三布線層)和圖5所示的第三觸點C24連接到由第二布線層M2形成的第二布線H2(圖4所示)。上述晶體管413B的源極(接收節(jié)點413G)經(jīng)由圖6所示的第一布線層M1、經(jīng)由圖5所示的圖形M32(第三布線層)和第三觸點C21連接到由第二布線層M2形成的第一布線H1(圖4所示)。
根據(jù)該布圖，通過形成第二觸點C21和C24以及第二觸點C22和C23之一，邏輯值“1”或“0”被編程到該存儲單元。
布形的例子已被說明。
根據(jù)圖4中的存儲單元陣列的結(jié)構(gòu)，當(dāng)初始數(shù)據(jù)被設(shè)置時，通過控制電路(在圖中未示出)控制開關(guān)電路430開路，存儲單元410的反相器414的接收節(jié)點414G和存儲單元420的反相器423的接收節(jié)點423G與地電位的電源節(jié)點GND電隔開，以及地電位將不被提供給這些接收節(jié)點。為此，如參考圖2和圖3說明，邏輯值“1”和“0”被設(shè)置到這些存儲單元410和420作為初始數(shù)據(jù)。
而且，在本發(fā)明的第一實施例中，盡管已經(jīng)說明了初始數(shù)據(jù)被設(shè)置到兩個存儲單元410和420的情況的例子，但是當(dāng)屬于存儲單元的相同列的所有存儲單元中的上述接收節(jié)點被有選擇地連接到第一布線H1或第二布線H2時，初始數(shù)據(jù)可以與相同列中的其他存儲單元獨立地設(shè)置在存儲單元中。而且，在本發(fā)明的第一實施例中，盡管在每一列中布置第一布線H1和第二布線H2，但是它們可以被布置在每一行中。通過那些操作，初始數(shù)據(jù)可以與相同行中的其他存儲單元獨立地設(shè)置到存儲單元。在下面描述的本發(fā)明的第二實施例中，可以應(yīng)用相同的原理。
接下來，將參考圖7說明裝備了根據(jù)本發(fā)明第二實施例的半導(dǎo)體存儲器件的存儲單元陣列的結(jié)構(gòu)。在圖7中，與圖4中相同的參考數(shù)字和標(biāo)記表示與上述圖4所示的第一實施例類似的元件如圖7所示，根據(jù)本發(fā)明第二實施例的半導(dǎo)體存儲器件具有由p-型MOS晶體管702A和n-型MOS晶體管702B構(gòu)成的CMOS型反相器702。p-型MOS晶體管702A的源極被連接到電源，以及漏極被連接到n-型MOS晶體管702B的漏極，以及n-型MOS晶體管702B的源極被連接到地電位的電源節(jié)點GND。
每個p-型MOS晶體管702和n-型MOS晶體管702B的漏極被連接到第二布線H2，作為該反相器702的輸出部分，以及初始信號SINT被共同地施加到這些晶體管的每個柵極。
由于在第二布線H2和地電位的電源節(jié)點GND之間插入n-型MOS晶體管702B的電流路徑，與圖4所示的開關(guān)電路430相同，當(dāng)將初始數(shù)據(jù)設(shè)置到存儲單元410和420時，用作開關(guān)電路的n-型MOS晶體管702B開路。
而且，在本發(fā)明的第二實施例中，在第一布線H1和地電位的電源節(jié)點GND之間插入具有與上述晶體管702B相同電性能的n-型MOS晶體管701，作為虛擬晶體管。例如，n-型MOS晶體管701的漏極被連接到第一布線H1，源極被連接到地電位的電源節(jié)點GND，以及柵極被連接到電源。該n-型MOS晶體管701是在正常工作模式中，用于使朝向地電位的電源節(jié)點GND的第一布線H1和第二布線H2的電性能相同，以及用于阻止這些布線的電性能不平衡而給存儲單元的數(shù)據(jù)維護性能造成影響。
在本發(fā)明的第二實施例中，在正常工作模式中，初始信號SINT被固定為高電平，反相器702的n-型MOS晶體管702B提供地電位到第二布線H2。此時，盡管在第二布線H2和地電位的電源節(jié)點GND之間存在導(dǎo)通的n-型MOS晶體管702B，但是因為n-型MOS晶體管701具有與第一布線H1和電源節(jié)點GND之間存在的n-型MOS晶體管702B相同的電性能，總體上看到存儲單元陣列，保持構(gòu)成每個存儲單元中的觸發(fā)器的反相器對的電性能的對稱性，以及存儲單元的數(shù)據(jù)保持性能被很好的保持。
而且，在初始數(shù)據(jù)的設(shè)置操作中，初始信號被固定為低電平。通過那些操作，n-型MOS晶體管702B被關(guān)斷，以及第二布線和地電位的電源節(jié)點GND之間的電流路徑被切斷，p-型MOS晶體管702A被導(dǎo)通，以及第二布線H2被驅(qū)動到高電平。在此情況下，與上述第一實施例中的相同，因為每個存儲單元中的觸發(fā)器的穩(wěn)定性變得統(tǒng)一，初始數(shù)據(jù)可以被設(shè)置。
而且，根據(jù)本發(fā)明的實施例，與第一實施例相比，通過在設(shè)置初始數(shù)據(jù)的時候驅(qū)動第二布線H2為高電平，每個存儲單元中的觸發(fā)器的穩(wěn)定性可以被肯定地控制為一個條件。為此，可以穩(wěn)定地設(shè)置初始數(shù)據(jù)。
如上所述，當(dāng)初始數(shù)據(jù)被設(shè)置到存儲單元時，通過關(guān)掉n-型MOS晶體管702B，第二實施例的開關(guān)電路702切斷第二布線H2和地電位的電源節(jié)點GND之間的電流路徑，第二布線被驅(qū)動到不同于電源節(jié)點GND的電位的電源(VDD)的電位，以及通過導(dǎo)通p-型MOS晶體管702A，每個存儲單元中的反相器對之一的操作(低電平輸出操作)被去激活(inactivated)。
而且，在圖7中，存儲單元410中的連接點CL0和CR0分別對應(yīng)于圖2中的連接點P1和P2，以及存儲單元420中的連接點CL1和CR1分別對應(yīng)于圖3所示的連接點P1和P2。
接下來，參考圖8所示的時序圖說明第二實施例的操作。在時間t0時，電源被導(dǎo)通，低電平被提供給信號SINT，高電平被提供給字線WL0和WL1，以及高電平被提供給位線BLa和BLb。除此之外，n-型MOS晶體管702B被關(guān)斷，以及p-型MOS晶體管702A被導(dǎo)通。結(jié)果，第一布線H1被n-型MOS晶體管702A驅(qū)動為低電平，第二布線H2被p-型MOS晶體管702A驅(qū)動為高電平。
當(dāng)在時間t1建立電源時，通過第一布線H1和第二布線H2的每個信號電平的影響，存儲單元420中的連接點CR1被固定為高電平，以及連接點CL1被固定為低電平。另一方面，存儲單元410中的連接點CL0被固定為高電平，以及連接點CR0被固定為低電平。
如上所述，邏輯值“1”被設(shè)置到存儲單元410，以及邏輯值“0”被設(shè)置到存儲單元420，作為初始數(shù)據(jù)。
然后，當(dāng)在時間t2高電平被提供給信號SINT時，低電平被提供給字線WL0和WL1，此后，第一布線H1和第二布線H2分別被n-型MOS晶體管701和702B驅(qū)動為低電平，以及普通地電位被提供給每個存儲單元。通過這些操作，可以執(zhí)行正常工作。
根據(jù)本發(fā)明的每個實施例，唯一的初始數(shù)據(jù)可以被設(shè)置到存儲單元陣列中的每個存儲單元，而不增加存儲單元的元件數(shù)目。而且，例如，如果它被用作樂音(musical tone)發(fā)生器內(nèi)部的RAM，那么在導(dǎo)通電源之后可以直接發(fā)出預(yù)定樂音，而沒有初始設(shè)置，以及也可以在改變它的一部分之后使用初始數(shù)據(jù)。而且，由于不必在樂音發(fā)生器內(nèi)部裝備用于設(shè)置初始數(shù)據(jù)的CPU和ROM，芯片尺寸可以較小。而且，當(dāng)在該半導(dǎo)體存儲器件中編程可以穩(wěn)定地運行的程序作為初始數(shù)據(jù)時，當(dāng)探測到異常性時，通過讀取這些程序，可以自動地恢復(fù)穩(wěn)定條件。
根據(jù)本發(fā)明的實施例，通過去激活構(gòu)成存儲單元的觸發(fā)器的反相器對之一的操作(低電平的輸出操作)，在存儲單元中設(shè)置初始數(shù)據(jù)。
而且，為多個存儲單元裝備一個開關(guān)電路，該開關(guān)電路用于去激活構(gòu)成每個存儲單元的觸發(fā)器的一個反相器的操作。換句話說，一個開關(guān)電路被多個存儲單元共享。
此外，通過構(gòu)成存儲單元中的觸發(fā)器的反相器對的布局上的圖形(例如，布線和觸點的圖形)，在存儲單元中編程初始數(shù)據(jù)。
此外，晶體管被插入初始化時被去激活的電源，該晶體管與插入反相器電源的晶體管相同，用于保持平衡。
此外，與正常工作中的電平相反，設(shè)置初始化時被去激活的反相器的接收節(jié)點電平。例如，電源電位被提供給反相器的地電位的接收節(jié)點，以去激活該反相器。相反，地電位被提供給該反相器的電源電位的接收節(jié)點，以去激活該反相器。
此外，通過將LSI上的復(fù)位信號連接到存儲器的初始信號，可以從控制電路如CPU省略用于執(zhí)行初始設(shè)定的電路或序列。
此外，通過將異常性探測信號連接到存儲器的初始信號，可以執(zhí)行從異常情況的自動返回。
本發(fā)明已結(jié)合優(yōu)選實施例進行了描述。但是本發(fā)明不僅僅限于上述實施例。很顯然可以由所屬領(lǐng)域的技術(shù)人員進行各種改進、改善、組合等等。
例如，在本發(fā)明的實施例中，盡管通過切斷存儲單元和地電位的電源節(jié)點GND之間的電流路徑，初始數(shù)據(jù)被設(shè)置到存儲單元，但是可以通過切斷存儲單元和電源電位的電源節(jié)點(VDD)之間的電流路徑，設(shè)置初始數(shù)據(jù)。在此情況下，通過去激活構(gòu)成存儲單元的反相器對的一個反相器的高電平的輸出操作，設(shè)置初始數(shù)據(jù)。
而且，在本說明書中，地電位的電源節(jié)點采用電源的廣義概念。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，包括存儲單元陣列，具有按矩陣布置的存儲單元，每個存儲單元主要由一對交叉耦合的反相器所形成的觸發(fā)器構(gòu)成；配置給存儲單元陣列的每一行和每一列并連接到預(yù)定電源節(jié)點的第一布線；平行于第一布線，配置給存儲單元陣列的每一行和每一列的第二布線；以及連接在電源節(jié)點和第二布線之間，并且當(dāng)初始數(shù)據(jù)被設(shè)置到存儲單元時開路的開關(guān)電路，其中根據(jù)將被設(shè)置到多個存儲單元的每一個的原始數(shù)據(jù)的邏輯值，構(gòu)成多個存儲單元的每一個的每一對反相器的接收節(jié)點被有選擇地連接到第一布線或第二布線，該多個存儲單元的每一個屬于該存儲單元陣列的每一行和每一列。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其中當(dāng)初始數(shù)據(jù)被設(shè)置到存儲單元時，開關(guān)電路切斷第二布線和電源節(jié)點之間的電流路徑，以及通過驅(qū)動第二布線為不同于電源節(jié)點的電位，使反相器對之一的操作無效。
3.根據(jù)權(quán)利要求2的半導(dǎo)體存儲器件，還包括具有與形成電流路徑的晶體管相同電性能并形成在第一布線和電源節(jié)點之間的晶體管。
4.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其中電源節(jié)點是用于提供地電位的節(jié)點，以及接收節(jié)點是用于接收該地電位的節(jié)點。
5.根據(jù)權(quán)利要求1的半導(dǎo)體存儲器件，其中電源節(jié)點是用于提供電源電位的節(jié)點，以及接收節(jié)點是用于接收該電源電位的節(jié)點。
全文摘要
一種半導(dǎo)體存儲器件，包括存儲單元陣列，具有按矩陣布置的存儲單元，每個存儲單元主要由一對交叉耦合的反相器形成的觸發(fā)器構(gòu)成，配置給存儲單元陣列的每一行和每一列并連接到預(yù)定電源節(jié)點的第一布線；平行于第一布線配置的第二布線，以及連接在電源節(jié)點和第二布線之間且當(dāng)初始數(shù)據(jù)被設(shè)置到存儲單元時開路的開關(guān)電路，其中根據(jù)將被設(shè)置到多個存儲單元的每一個的原始數(shù)據(jù)的邏輯值，每對反相器的接收節(jié)點被有選擇地連接到第一布線或第二布線，該多個存儲單元的每一個屬于存儲單元陣列的每一行和每一列。
文檔編號G11C11/41GK101047027SQ200710092170
公開日2007年10月3日 申請日期2007年4月2日 優(yōu)先權(quán)日2006年3月31日
發(fā)明者平井良康, 鐮田義彥 申請人:雅馬哈株式會社