專(zhuān)利名稱(chēng)：以雙向緩沖器來(lái)高速存取數(shù)據(jù)的存儲(chǔ)器控制器及相關(guān)方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種存儲(chǔ)器控制器，尤指一種具有雙向緩沖器來(lái)高速存取數(shù)據(jù)的存儲(chǔ)器控制器及其相關(guān)方法(MEMORY CONTROLLER WITHBI-DIRECTIONAL BUFFER FOR ACHIEVING HIGH SPEED CAPABILITYAND RELATED METHOD THEREOF)。
背景技術(shù)：
閃存是一非揮發(fā)性存儲(chǔ)器，舉例來(lái)說(shuō)，即使供應(yīng)閃存的電源中斷之后，閃存內(nèi)的儲(chǔ)存內(nèi)容仍可繼續(xù)保存，而這也是閃存優(yōu)于其它如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Dynamic Random Access Memory，DRAM)、靜態(tài)隨機(jī)存取存儲(chǔ)器(Static Random Access Memory，SRAM)等揮發(fā)性存儲(chǔ)器的特點(diǎn)。
傳統(tǒng)處理器大部分利用一存儲(chǔ)器控制器由一接口傳遞信號(hào)以便存取平行閃存，但平行閃存的缺點(diǎn)是，需要很多接腳(pin)來(lái)連接到該存儲(chǔ)器控制器，而序列閃存少的接腳來(lái)連接到該存儲(chǔ)器控制器，因此減少了連接到該存儲(chǔ)器控制器所需要的信號(hào)，例如，一序列周邊接口總線(xiàn)(SPI bus)的序列閃存僅需要一存儲(chǔ)器控制器來(lái)控制四個(gè)信號(hào)(數(shù)據(jù)輸入、數(shù)據(jù)輸出、時(shí)鐘脈沖，以及芯片使能)即可，反之，如果該存儲(chǔ)器控制器接上的是一含有10位地址的平行閃存，則該存儲(chǔ)器控制器便需要接收21個(gè)信號(hào)。因此，序列閃存可適用于尺寸較小且成本較低的電子裝置。
在存儲(chǔ)器控制器與序列閃存間的數(shù)據(jù)傳輸可分為兩個(gè)階段第一個(gè)階段是命令階段(Command stage)，此時(shí)地址與指令信號(hào)將傳入數(shù)據(jù)輸入端(datain)；第二階段稱(chēng)為數(shù)據(jù)輸入/輸出階段(data in/out stage)，此時(shí)數(shù)據(jù)將在序列閃存(serial Flash memory)與存儲(chǔ)器控制器之間傳送。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于通過(guò)提供具有一輸出端同時(shí)耦接于一序列閃存的一數(shù)據(jù)輸入端以及一數(shù)據(jù)輸出端的存儲(chǔ)器控制器，以減少存儲(chǔ)器控制器的接腳數(shù)量。
本發(fā)明的另一目的在于，提供一種用來(lái)存取一第一序列式閃存的存儲(chǔ)器控制器，該存儲(chǔ)器控制器包含有一邏輯電路；以及一第一雙向緩沖器，其耦接于該邏輯電路，用來(lái)依據(jù)從該邏輯電路所產(chǎn)生的一控制信號(hào)選擇性地回轉(zhuǎn)數(shù)據(jù)流的方向，該第一雙向緩沖器包含有一輸入端，其耦接于該邏輯電路的一第一數(shù)據(jù)輸出端；一控制端，其耦接于該邏輯電路，用來(lái)接收該控制信號(hào)；以及一輸出端，其耦接于該邏輯電路的一第一數(shù)據(jù)輸入端，該輸出端用來(lái)同時(shí)耦接于該第一序列式閃存的一輸入數(shù)據(jù)端以及一輸出數(shù)據(jù)端。
本發(fā)明的又一目的在于，提供一種用來(lái)存取一第一序列式閃存的方法，該方法包含有提供一邏輯電路來(lái)控制該第一序列式閃存的數(shù)據(jù)存取，其中該邏輯單元包含一第一數(shù)據(jù)輸出端以及一第一數(shù)據(jù)輸入端；提供一第一雙向緩沖器，其中該第一雙向緩沖器包含一輸入端、一控制端以及一輸出端；各自耦接該輸入端以及該輸入端到該第一數(shù)據(jù)輸出端以及該第一數(shù)據(jù)輸入端；以及由傳送一控制信號(hào)到該第一雙向緩沖器的該控制端來(lái)選擇性回轉(zhuǎn)該數(shù)據(jù)流的方向。
本發(fā)明的控制器可以利用較少的接腳數(shù)目來(lái)存取一序列存儲(chǔ)器，并可以以串疊架構(gòu)來(lái)執(zhí)行，而且使用回轉(zhuǎn)控制器可以保證當(dāng)該數(shù)據(jù)操作改變方向時(shí)所有的數(shù)據(jù)依然可以被正確的傳送。


圖1為本發(fā)明第一實(shí)施例的存儲(chǔ)器控制器的示意圖。
圖2為本發(fā)明第二實(shí)施例的存儲(chǔ)器控制器的示意圖。
圖3為本發(fā)明第三實(shí)施例的存儲(chǔ)器控制器的示意圖。
圖4為本發(fā)明第四實(shí)施例的存儲(chǔ)器控制器的示意圖。
圖5為本發(fā)明第五實(shí)施例的存儲(chǔ)器控制器的示意圖。
圖6為本發(fā)明第六實(shí)施例的存儲(chǔ)器控制器的示意圖。
圖7為本發(fā)明的第一種串疊架構(gòu)的示意圖。
圖8為本發(fā)明的第二種串疊架構(gòu)的示意圖。
圖9為本發(fā)明的第三種串疊架構(gòu)的示意圖。
主要組件符號(hào)說(shuō)明110、120、130、140、150、160存儲(chǔ)器控制器20第一序列閃存30邏輯電路40雙向緩沖器290、390、590、690回轉(zhuǎn)控制器250、450、550、650可調(diào)式延遲電路260、560、660多任務(wù)器(multiplexer)350時(shí)鐘脈沖閘單元460數(shù)據(jù)傳輸邏輯電路470數(shù)據(jù)接收邏輯電路570緩沖器580、680參考時(shí)鐘脈沖信號(hào)670觸發(fā)器220第二序列閃存940第二雙向緩沖器具體實(shí)施方式
請(qǐng)參照?qǐng)D1，圖1為本發(fā)明第一實(shí)施例的存儲(chǔ)器控制器110的示意圖。存儲(chǔ)器控制器110使用一序列周邊接口總線(xiàn)(SPI bus)來(lái)存取第一序列閃存20，而第一序列閃存20包含四種信號(hào)數(shù)據(jù)輸入(DI)、數(shù)據(jù)輸出(DO)、芯片使能(CE)以及時(shí)鐘脈沖信號(hào)(CLK)。存儲(chǔ)器控制器110包含一邏輯電路30，其利用該序列周邊接口總線(xiàn)來(lái)耦接于第一序列閃存20，此外，存儲(chǔ)器控制器110另包含一雙向緩沖器40，雙向緩沖器40包含一輸入端A、一控制端C以及一輸出端B，其中輸入端A耦接于邏輯電路30的第一數(shù)據(jù)輸出端OUT，控制端C耦接于邏輯電路30，用來(lái)接收一控制信號(hào)，而輸出端B耦接于邏輯電路30的第一數(shù)據(jù)輸入端IN并用來(lái)連接第一序列閃存20的數(shù)據(jù)輸入端(DI)和數(shù)據(jù)輸出端(DO)。在此實(shí)施例中，雙向緩沖器40為一三態(tài)(tri-state)緩沖器，但請(qǐng)注意，這僅是本發(fā)明一實(shí)施例并非本發(fā)明的限制。
三態(tài)緩沖器40可讓存儲(chǔ)器控制器110只使用一個(gè)接腳即可傳輸數(shù)據(jù)。在此將說(shuō)明三態(tài)緩沖器40的運(yùn)作。如前所述，三態(tài)緩沖器40包含輸入端A、控制端C以及輸出端B，當(dāng)一使能的控制信號(hào)輸入至控制端C時(shí)，三態(tài)緩沖器40的輸出會(huì)等于其輸入，在此狀況下，數(shù)據(jù)將從存儲(chǔ)器控制器110傳送至第一序列閃存20；另一方面，若是傳至控制端C的控制信號(hào)是非使能的，則三態(tài)緩沖器40的輸出會(huì)處于一高電阻狀態(tài)“Z”，表示此時(shí)無(wú)電流通過(guò)，換句話(huà)說(shuō)，任何傳至輸入端A的數(shù)據(jù)即不再會(huì)被輸出，在此狀況下，數(shù)據(jù)將從第一序列閃存20傳至存儲(chǔ)器控制器110。
當(dāng)該控制信號(hào)由使能狀態(tài)轉(zhuǎn)變?yōu)榉鞘鼓軤顟B(tài)或者由非使能狀態(tài)轉(zhuǎn)變?yōu)槭鼓軤顟B(tài)，數(shù)據(jù)的傳送與接收之間將出現(xiàn)一段延遲空檔。由邏輯電路30產(chǎn)生的時(shí)鐘脈沖信號(hào)，其上升邊緣(正緣)或下降邊緣(負(fù)緣)用來(lái)觸發(fā)該控制信號(hào)傳輸至三態(tài)緩沖器40，在此實(shí)施例中，該時(shí)鐘脈沖信號(hào)的上升邊緣指出何時(shí)數(shù)據(jù)要被傳輸，在數(shù)據(jù)傳輸前，該數(shù)據(jù)信號(hào)需要時(shí)間來(lái)穩(wěn)定，否則該數(shù)據(jù)信號(hào)會(huì)逆向輸送，因而中斷前一組數(shù)據(jù)幀的傳輸。所以，若欲解決數(shù)據(jù)傳送的逆向(turnaround)問(wèn)題，必須在該控制信號(hào)以及該時(shí)鐘脈沖信號(hào)中擇一來(lái)加以延遲，以讓該數(shù)據(jù)信號(hào)獲得足夠時(shí)間來(lái)穩(wěn)定，以及讓一完整的數(shù)據(jù)幀能順利完成傳送。
本發(fā)明揭露了數(shù)種方法和裝置來(lái)調(diào)整該控制信號(hào)或該時(shí)鐘脈沖信號(hào)，以解決上述的逆向問(wèn)題。第一種方法是將一可調(diào)式延遲電路耦接于邏輯電路30上來(lái)調(diào)整該控制信號(hào)。請(qǐng)參照?qǐng)D2，圖2為本發(fā)明第二實(shí)施例的存儲(chǔ)器控制器120的示意圖。存儲(chǔ)器控制器120另包含一回轉(zhuǎn)控制器(turnaroundcontroller)290，回轉(zhuǎn)控制器290包含一可調(diào)式延遲電路250以及一多任務(wù)器260。可調(diào)式延遲電路250包含復(fù)數(shù)個(gè)以串聯(lián)方式連接在一起的延遲緩沖器(圖中并未顯示)，而從該復(fù)數(shù)個(gè)延遲緩沖器的復(fù)數(shù)個(gè)輸出則平行地傳至一多任務(wù)器(圖中并未顯示)?？烧{(diào)式延遲電路250接收到由邏輯電路30發(fā)送的一時(shí)鐘脈沖信號(hào)Sclk以及一選擇信號(hào)SS后，便根據(jù)選擇信號(hào)SS所提供的需求延遲時(shí)間，輸出依據(jù)該需求延遲時(shí)間而加以延遲的時(shí)鐘脈沖信號(hào)Sclk至多任務(wù)器260。接著，多任務(wù)器260便根據(jù)其所接受到的延遲時(shí)鐘脈沖信號(hào)以及由邏輯電路30所傳送的時(shí)鐘脈沖信號(hào)Sclk及選擇信號(hào)SEL，將一選取的時(shí)鐘脈沖信號(hào)傳送到序列閃存20。
第二種方法是利用一時(shí)鐘脈沖門(mén)控(clock-gating)裝置來(lái)門(mén)控該時(shí)鐘脈沖信號(hào)(例如門(mén)控一個(gè)周期)，以使數(shù)據(jù)穩(wěn)定。請(qǐng)參照?qǐng)D3，圖3為本發(fā)明第三實(shí)施例的存儲(chǔ)器控制器130的示意圖。存儲(chǔ)器控制器130另包含一回轉(zhuǎn)控制器390，回轉(zhuǎn)控制器390另包含耦接于邏輯電路30的輸出端的時(shí)鐘脈沖門(mén)控單元(clock gating unit)350，用來(lái)接收時(shí)鐘脈沖信號(hào)Sclk以及時(shí)鐘脈沖門(mén)控信號(hào)Sg。當(dāng)時(shí)鐘脈沖門(mén)控信號(hào)Sg由高邏輯準(zhǔn)位轉(zhuǎn)換至低邏輯準(zhǔn)位以及再由低邏輯準(zhǔn)位轉(zhuǎn)至高邏輯準(zhǔn)位時(shí)，則時(shí)鐘脈沖周期即可被縮短。
請(qǐng)參照?qǐng)D4，圖4為本發(fā)明第四實(shí)施例的存儲(chǔ)器控制器140的示意圖。存儲(chǔ)器控制器140另包含一數(shù)據(jù)傳輸邏輯電路460，具有第一數(shù)據(jù)輸出端OUT耦接于雙向緩沖器40；以及一數(shù)據(jù)接收邏輯電路470，具有第一數(shù)據(jù)輸入端IN耦接至一可調(diào)式延遲電路450?？烧{(diào)式延遲電路450可從數(shù)據(jù)傳輸邏輯電路460接收時(shí)鐘脈沖信號(hào)Sclk，并輸出一延遲后的時(shí)鐘脈沖信號(hào)至數(shù)據(jù)接收邏輯電路470。
請(qǐng)參照?qǐng)D5，圖5為本發(fā)明第五實(shí)施例的存儲(chǔ)器控制器150的示意圖。存儲(chǔ)器控制器150另包含一回轉(zhuǎn)控制器590，回轉(zhuǎn)控制器590包含一可調(diào)式延遲電路550、一多任務(wù)器560以及一緩沖器570。如圖5所示，緩沖器570為一觸發(fā)器，請(qǐng)注意，該觸發(fā)器的使用僅為回轉(zhuǎn)控制器590的一個(gè)實(shí)施例，任何具有與觸發(fā)器相同的延遲功能的組件都可應(yīng)用于回轉(zhuǎn)控制器590中?？烧{(diào)式延遲電路550包含復(fù)數(shù)個(gè)串接的延遲緩沖器(未在圖中顯示)，而從延遲緩沖器輸出的信號(hào)則平行地傳至多任務(wù)器(未在圖中顯示)?？烧{(diào)式延遲電路550接收到由邏輯電路30發(fā)出的控制信號(hào)Sc后，便依據(jù)控制可調(diào)式延遲電路550中多任務(wù)器的選擇信號(hào)SS來(lái)輸出一第一延遲控制信號(hào)，由于可調(diào)式延遲電路550的功能和操作與現(xiàn)有技術(shù)相同，在此便不再贅述。緩沖器(觸發(fā)器)570耦接于邏輯電路30，經(jīng)參考時(shí)鐘脈沖信號(hào)580觸發(fā)后便輸出一第二延遲控制信號(hào)，請(qǐng)注意，邏輯電路30與緩沖器570是由參考時(shí)鐘脈沖信號(hào)580來(lái)觸發(fā)，例如邏輯電路30由上升邊緣所觸發(fā)，而緩沖器570則由下降邊緣所觸發(fā)。該第一延遲信號(hào)與該第二延遲信號(hào)都會(huì)傳送至多任務(wù)器560，另外，多任務(wù)器560的第三個(gè)輸入是來(lái)自邏輯電路30的選擇信號(hào)SEL，由于選擇信號(hào)SEL包含控制信號(hào)所需延遲時(shí)間的信息，因此多任務(wù)器560便可根據(jù)選擇信號(hào)SEL來(lái)輸出一受選控制信號(hào)(resultant control signal)至第一雙向緩沖器40，如此一來(lái)，控制信號(hào)便可依據(jù)設(shè)定來(lái)加以延遲。
請(qǐng)參照?qǐng)D6，圖6為本發(fā)明第六實(shí)施例的存儲(chǔ)器控制器160的示意圖。相同的，第六實(shí)施例包含一回轉(zhuǎn)控制器690，如圖6所示，回轉(zhuǎn)控制器690的組件與回轉(zhuǎn)控制器590所含的組件相同，但組件的組合架構(gòu)并不一樣，為了避免混淆，回轉(zhuǎn)控制器690的組件將標(biāo)上不同的號(hào)碼，但請(qǐng)注意，號(hào)碼不同并不代表它們的功能與第五圖的相同組件不一樣。在圖6中，觸發(fā)器670從邏輯電路30接收一控制信號(hào)Sc后便輸出一延遲控制信號(hào)，其中多任務(wù)器660和邏輯電路30由參考時(shí)鐘脈沖訓(xùn)號(hào)680的不同觸發(fā)邊緣所觸發(fā)，當(dāng)多任務(wù)器660接收到控制信號(hào)Sc、該延遲控制信號(hào)以及選擇信號(hào)SEL后，便輸出一受選控制信號(hào)，接著，可調(diào)式延遲電路650接收到來(lái)自多任務(wù)器660的該受選控制信號(hào)后，便依據(jù)選擇信號(hào)SS將該受選控制信號(hào)延遲，并輸出一延遲受選控制信號(hào)至第一雙向緩沖器40。
請(qǐng)注意，該輸出端同時(shí)耦接于第一序列閃存20的輸入端以及輸出端，同時(shí)允許第二序列閃存220可以耦接到存儲(chǔ)器控制器110，以降低接腳的使用數(shù)目，進(jìn)以達(dá)到本發(fā)明的目的。請(qǐng)參照?qǐng)D7，圖7為本發(fā)明的第一種串疊架構(gòu)的示意圖。存儲(chǔ)器控制器110分別與第二序列閃存220的一數(shù)據(jù)輸入端與一數(shù)據(jù)輸出端耦接在一起，存儲(chǔ)器控制器110另接上一第二芯片使能接腳，該接腳的另一端也耦接于第二序列閃存220的數(shù)據(jù)輸入端，存儲(chǔ)器控制器110的時(shí)鐘脈沖輸出端則分別耦接于第一序列閃存20與第二序列閃存220，因此經(jīng)由芯片使能信號(hào)與雙向緩沖器40的適當(dāng)控制，當(dāng)使能的控制信號(hào)不存在，數(shù)據(jù)輸出接腳處于三態(tài)(tri-state)，因此多個(gè)閃存便可以共享相同的連接路徑。
但當(dāng)有指令信號(hào)傳入時(shí)，該數(shù)據(jù)輸出接腳的三態(tài)即無(wú)法再維持，因此便需要另一種串疊架構(gòu)。請(qǐng)參照?qǐng)D8，圖8為本發(fā)明的第二種串疊架構(gòu)的示意圖。在此架構(gòu)里，存儲(chǔ)器控制器110包含一芯片使能接腳，分別與第一序列閃存20與第二序列閃存220耦接在一起。請(qǐng)注意，此實(shí)施例與前一個(gè)實(shí)施例不同的地方是存儲(chǔ)器控制器110另包含一第二時(shí)鐘脈沖輸出端，耦接于第二序列閃存220，而相同的是，存儲(chǔ)器控制器110的輸出端仍舊分別耦接于第二序列閃存220以及第一序列閃存20的數(shù)據(jù)輸入端與數(shù)據(jù)輸出端。
在圖7與圖8中，第一序列閃存20與第二序列閃存220都耦接于邏輯電路30，請(qǐng)參照?qǐng)D9，圖9為本發(fā)明的第三種串疊架構(gòu)的示意圖。在此架構(gòu)里，存儲(chǔ)器控制器110另包含一第二雙向緩沖器940，其具有一輸入端D，耦接于邏輯電路30的一第二數(shù)據(jù)輸出端；一控制端F，耦接于第一雙向緩沖器40的該控制端；以及一輸出端E，耦接于邏輯電路30的一第二數(shù)據(jù)輸出端。存儲(chǔ)器控制器110的時(shí)鐘脈沖輸出端耦接于第二序列閃存220的一時(shí)鐘脈沖輸入端，而存儲(chǔ)器控制器110的芯片使能端則耦接于第二序列閃存220的芯片使能輸入端。請(qǐng)注意，存儲(chǔ)器控制器110的時(shí)鐘脈沖輸出端與芯片使能端仍分別耦接于第一序列閃存20的時(shí)鐘脈沖輸入端以及芯片使能輸入端。
本發(fā)明的優(yōu)點(diǎn)在于控制器可以利用較少的接腳數(shù)目來(lái)存取一序列存儲(chǔ)器，此外，本發(fā)明另一個(gè)優(yōu)點(diǎn)是控制器可以以串疊架構(gòu)來(lái)執(zhí)行，而且使用回轉(zhuǎn)控制器可以保證當(dāng)該數(shù)據(jù)操作改變方向時(shí)所有的數(shù)據(jù)依然可以被正確的傳送。
以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明的權(quán)利要求所做的均等變化與修飾，都應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種用來(lái)存取一第一序列式閃存的存儲(chǔ)器控制器，其特征在于，所述存儲(chǔ)器控制器包含有一邏輯電路；以及一第一雙向緩沖器，其耦接于該邏輯電路，用來(lái)依據(jù)從該邏輯電路所產(chǎn)生的一控制信號(hào)選擇性地回轉(zhuǎn)數(shù)據(jù)流的方向，該第一雙向緩沖器包含有一輸入端，其耦接于該邏輯電路的一第一數(shù)據(jù)輸出端；一控制端，其耦接于該邏輯電路，用來(lái)接收該控制信號(hào)；以及一輸出端，其耦接于該邏輯電路的一第一數(shù)據(jù)輸入端，該輸出端用來(lái)同時(shí)耦接于該第一序列式閃存的一輸入數(shù)據(jù)端以及一輸出數(shù)據(jù)端。
2.如權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，該第一雙向緩沖器為一三態(tài)緩沖器。
3.如權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，所述存儲(chǔ)器控制器還包含有一回轉(zhuǎn)控制器，其耦接于該邏輯電路以及該第一雙向緩沖器的該控制端，用來(lái)控制該控制信號(hào)的時(shí)序。
4.如權(quán)利要求3所述的存儲(chǔ)器控制器，其特征在于，該回轉(zhuǎn)控制器包含有一可調(diào)延遲電路，其電連接于該邏輯電路，用來(lái)接收該控制信號(hào)以及輸出一第一延遲控制信號(hào)；一觸發(fā)器，其電連接于該邏輯電路，用來(lái)接收該控制信號(hào)以及輸出一第二延遲控制信號(hào)，其中該觸發(fā)器以及該邏輯電路由一參考時(shí)鐘脈沖的不同邊緣來(lái)觸發(fā)；以及一多任務(wù)器，其電連接于該觸發(fā)器、該可調(diào)延遲電路以及該邏輯電路，用來(lái)接收來(lái)自該邏輯電路的一選擇信號(hào)、該第一延遲控制信號(hào)以及該第二延遲控制信號(hào)，以及依據(jù)該選擇信號(hào)從該第一延遲控制信號(hào)以及該第二延遲控制信號(hào)中選擇輸出一受選控制信號(hào)到該第一雙向緩沖器。
5.如權(quán)利要求3所述的存儲(chǔ)器控制器，其特征在于，該回轉(zhuǎn)控制器包含有一觸發(fā)器，其電連接于該邏輯電路，用來(lái)接收該控制信號(hào)以及輸出一延遲控制信號(hào)，其中該觸發(fā)器以及該邏輯電路由一參考時(shí)鐘脈沖的不同邊緣來(lái)觸發(fā)；一多任務(wù)器，其電連接于該觸發(fā)器以及該邏輯電路，用來(lái)接收該延遲控制信號(hào)、該控制信號(hào)以及來(lái)自該邏輯電路的一選擇信號(hào)，以及依據(jù)該選擇信號(hào)從該延遲控制信號(hào)與該控制信號(hào)中選擇輸出一受選控制信號(hào)到該第一雙向緩沖器；以及一可調(diào)延遲電路，其電連接于該多任務(wù)器，用來(lái)接收該受選控制信號(hào)、延遲該受選控制信號(hào)以及輸出一延遲受選控制信號(hào)到該第一雙向緩沖器。
6.如權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，所述存儲(chǔ)器控制器還包含有一回轉(zhuǎn)控制器，其耦接于該邏輯電路的一時(shí)鐘脈沖輸出端，用來(lái)控制輸出到該第一序列式閃存的一時(shí)鐘脈沖信號(hào)的時(shí)序。
7.如權(quán)利要求6所述的存儲(chǔ)器控制器，其特征在于，該回轉(zhuǎn)控制器包含有一時(shí)鐘脈沖門(mén)控單元，其用來(lái)依據(jù)從該邏輯電路所產(chǎn)生的一時(shí)鐘脈沖門(mén)控信號(hào)來(lái)選擇性地門(mén)控該時(shí)鐘脈沖信號(hào)。
8.如權(quán)利要求6所述的存儲(chǔ)器控制器，其特征在于，該回轉(zhuǎn)控制器包含有一可調(diào)延遲電路，其用來(lái)接收該時(shí)鐘脈沖信號(hào)以及輸出一延遲時(shí)鐘脈沖信號(hào)；以及一多任務(wù)器，其耦接于該可調(diào)延遲電路以及該邏輯電路的該時(shí)鐘脈沖輸出端，用來(lái)接收該延遲時(shí)鐘脈沖信號(hào)、該時(shí)鐘脈沖信號(hào)以及來(lái)自該邏輯電路的一選擇信號(hào)，以及依據(jù)該選擇信號(hào)從該延遲時(shí)鐘脈沖信號(hào)以及該時(shí)鐘脈沖信號(hào)中選擇輸出一受選時(shí)鐘脈沖信號(hào)。
9.如權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，該邏輯電路包含有一數(shù)據(jù)傳輸邏輯電路，其耦接于該邏輯電路的該第一數(shù)據(jù)輸出端；以及一數(shù)據(jù)接收邏輯電路，其耦接于該邏輯電路的該第一數(shù)據(jù)輸入端；以及該存儲(chǔ)器控制器還包含有一可調(diào)延遲電路，其偶接于該邏輯電路的一時(shí)鐘脈沖輸出端以及該數(shù)據(jù)接收邏輯電路，用來(lái)接收輸出到該第一序列式閃存的一時(shí)鐘脈沖信號(hào)并輸出一延遲時(shí)鐘脈沖信號(hào)來(lái)驅(qū)動(dòng)該數(shù)據(jù)接收邏輯電路。
10.如權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，該存儲(chǔ)器控制器可存取一第二序列式閃存，以及該第一雙向控制器的該輸出端另用來(lái)同時(shí)耦接于該第二串行式存儲(chǔ)器的一輸入數(shù)據(jù)端以及一輸出數(shù)據(jù)端。
11.如權(quán)利要求10所述的存儲(chǔ)器控制器，其特征在于，該邏輯電路還包含一時(shí)鐘脈沖輸出端，以及該時(shí)鐘脈沖輸出端用來(lái)控制該第一串行式存儲(chǔ)器以及該第二串行式存儲(chǔ)器的時(shí)序。
12.如權(quán)利要求10所述的存儲(chǔ)器控制器，其特征在于，該邏輯電路還包含一芯片使能端，以及該芯片使能端用來(lái)使能該第一串行式存儲(chǔ)器的運(yùn)作以及該第二串行式存儲(chǔ)器的運(yùn)作。
13.如權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，該存儲(chǔ)器控制器可存取一第二序列式閃存，以及該存儲(chǔ)器控制器還包含有一第二雙向緩沖器，其耦接于該邏輯單元，用來(lái)依據(jù)從該邏輯電路所產(chǎn)生的該控制信號(hào)選擇性地回轉(zhuǎn)數(shù)據(jù)流的方向，該第二雙向緩沖器包含有一輸入端，其耦接于該邏輯電路的一第二數(shù)據(jù)輸出端；一控制端，其耦接于該邏輯電路以及該第一雙向緩沖器的該控制端，用來(lái)接收該控制信號(hào)；以及一輸出端，其耦接于該邏輯電路的一第二數(shù)據(jù)輸入端，該輸出端用來(lái)同時(shí)耦接于該第二序列式閃存的一輸入數(shù)據(jù)端以及一輸出數(shù)據(jù)端。
14.如權(quán)利要求1所述的存儲(chǔ)器控制器，其特征在于，該邏輯電路還包含一時(shí)鐘脈沖輸出端，以及該時(shí)鐘脈沖輸出端用來(lái)控制該第一串行式存儲(chǔ)器以及該第二串行式存儲(chǔ)器的時(shí)序。
15.如權(quán)利要求14所述的存儲(chǔ)器控制器，其特征在于，該邏輯電路還包含一芯片使能端，以及該芯片使能端用來(lái)使能該第一串行式存儲(chǔ)器的運(yùn)作以及該第二串行式存儲(chǔ)器的運(yùn)作。
16.一種用來(lái)存取一第一序列式閃存的方法，其特征在于，所述方法包含有提供一邏輯電路來(lái)控制該第一序列式閃存的數(shù)據(jù)存取，其中該邏輯單元包含一第一數(shù)據(jù)輸出端以及一第一數(shù)據(jù)輸入端；提供一第一雙向緩沖器，其中該第一雙向緩沖器包含一輸入端、一控制端以及一輸出端；各自耦接該輸入端以及該輸入端到該第一數(shù)據(jù)輸出端以及該第一數(shù)據(jù)輸入端；以及由傳送一控制信號(hào)到該第一雙向緩沖器的該控制端來(lái)選擇性回轉(zhuǎn)該數(shù)據(jù)流的方向。
17.如權(quán)利要求16所述的方法，其特征在于，傳送該控制信號(hào)到該第一雙向緩沖器的該控制端的步驟包含延遲從該邏輯電路所接收的該控制信號(hào)來(lái)產(chǎn)生一第一延遲控制信號(hào)；延遲從該邏輯電路所接收的該控制信號(hào)來(lái)產(chǎn)生一第二延遲控制信號(hào)；以及多任務(wù)處理該第一、第二延遲控制信號(hào)來(lái)輸出一受選控制信號(hào)到該第一雙向緩沖器。
18.如權(quán)利要求16所述的方法，其特征在于，傳送該控制信號(hào)到該第一雙向緩沖器的該控制端的步驟包含延遲從該邏輯電路所接收的該控制信號(hào)來(lái)產(chǎn)生一延遲控制信號(hào)；多任務(wù)處理從該邏輯電路所接收的該控制信號(hào)以及該延遲控制信號(hào)，以輸出一受選控制信號(hào)到該第一雙向緩沖器；以及延遲該受選控制信號(hào)以輸出一延遲受選控制信號(hào)到該第一雙向緩沖器。
19.如權(quán)利要求16所述的方法，其特征在于，該邏輯電路還包含一時(shí)鐘脈沖輸出端，用來(lái)輸出一時(shí)鐘脈沖信號(hào)到該第一串行式存儲(chǔ)器，以及該方法還包含選擇性地門(mén)控該時(shí)鐘脈沖信號(hào)。
20.如權(quán)利要求16所述的方法，其特征在于，該邏輯電路還包含一時(shí)鐘脈沖輸出端，用來(lái)輸出一時(shí)鐘脈沖信號(hào)到該第一串行式存儲(chǔ)器，以及該方法還包含延遲從該邏輯電路所接收的該時(shí)鐘脈沖信號(hào)來(lái)產(chǎn)生一延遲時(shí)鐘脈沖信號(hào)；多任務(wù)處理從該邏輯電路所接收的該時(shí)鐘脈沖信號(hào)以及該延遲時(shí)鐘脈沖信號(hào)，以輸出一受選時(shí)鐘脈沖信號(hào)到該第一雙向緩沖器。
21.如權(quán)利要求16所述的方法，其特征在于，該邏輯電路包含有一數(shù)據(jù)傳輸邏輯電路耦接于該邏輯電路的該第一數(shù)據(jù)輸出端以及一數(shù)據(jù)接收邏輯電路耦接于該邏輯電路的該第一數(shù)據(jù)輸入端，以及該方法還包含接收該邏輯電路輸出到該第一序列式閃存的一時(shí)鐘脈沖信號(hào)；以及延遲該時(shí)鐘脈沖信號(hào)以輸出一延遲時(shí)鐘脈沖信號(hào)來(lái)驅(qū)動(dòng)該數(shù)據(jù)接收邏輯電路。
22.如權(quán)利要求16所述的方法，其特征在于，所述方法還包含將該輸出端同時(shí)耦接于該第二串行式存儲(chǔ)器的一輸入數(shù)據(jù)端以及一輸出數(shù)據(jù)端。
23.如權(quán)利要求16所述的方法，其特征在于，所述方法還包含提供一第二雙向緩沖器，其中該第二雙向緩沖器包含有一輸入端、一控制端以及一輸出端；耦接該第二雙向緩沖器的該輸入端到該邏輯電路的一第二數(shù)據(jù)輸出端；耦接該第二雙向緩沖器的該輸入端到該第二串行式存儲(chǔ)器的一輸入數(shù)據(jù)端以及一輸出數(shù)據(jù)端；以及由傳送該控制信號(hào)到該第二雙向緩沖器的該控制端來(lái)選擇性回轉(zhuǎn)該數(shù)據(jù)流的方向。
全文摘要
本發(fā)明揭露一種以雙向緩沖器來(lái)高速存取數(shù)據(jù)的存儲(chǔ)器控制器及相關(guān)方法，該存儲(chǔ)器控制器包含有一邏輯電路；以及一第一雙向緩沖器，耦接于該邏輯電路，用來(lái)依據(jù)從該邏輯電路所產(chǎn)生的一控制信號(hào)選擇性地回轉(zhuǎn)數(shù)據(jù)流的方向，該第一雙向緩沖器包含有一輸入端，耦接于該邏輯電路的一第一數(shù)據(jù)輸出端；一控制端，耦接于該邏輯電路，用來(lái)接收該控制信號(hào)；以及一輸出端，耦接于該邏輯電路的一第一數(shù)據(jù)輸入端，該輸出端用來(lái)同時(shí)耦接于該第一序列式閃存的一輸入數(shù)據(jù)端以及一輸出數(shù)據(jù)端。本發(fā)明的控制器可以利用較少的接腳數(shù)目來(lái)存取一序列存儲(chǔ)器，并可以以串疊架構(gòu)來(lái)執(zhí)行，且使用回轉(zhuǎn)控制器可以保證當(dāng)該數(shù)據(jù)操作改變方向時(shí)所有的數(shù)據(jù)依然可以被正確的傳送。
文檔編號(hào)G11C16/06GK101051528SQ200710095809
公開(kāi)日2007年10月10日 申請(qǐng)日期2007年4月4日 優(yōu)先權(quán)日2006年4月4日
發(fā)明者賴(lài)明祥, 蔡忠宏 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司