專利名稱：多端口存儲裝置的測試操作的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種半導(dǎo)體存儲裝置，且更明確地說，關(guān)于一種包括用于與外部裝置傳輸信息的多個端口的半導(dǎo)體存儲裝置。
背景技術(shù)：
諸如隨機(jī)存取存儲體(RAM)的多數(shù)存儲裝置包括僅一個用于與外部芯片組傳輸數(shù)據(jù)的端口。該端口由多個輸入/輸出(I/O)接腳構(gòu)成。包括單端口之存儲裝置利用并行I/O接口來經(jīng)由分別連接至多個I/O接腳的多個數(shù)據(jù)線同時傳輸多比特數(shù)據(jù)。I/O接口使用數(shù)據(jù)傳輸機(jī)制來經(jīng)由數(shù)據(jù)線傳輸數(shù)據(jù)，所述數(shù)據(jù)線的每一個連接于兩裝置之間。數(shù)據(jù)線使用總線來傳輸諸如地址信號、數(shù)據(jù)信號及控制信號的信號。
并行I/O接口提供高的數(shù)據(jù)處理速度，因為其可經(jīng)由多個數(shù)據(jù)線同時傳輸多比特數(shù)據(jù)。因此，并行I/O接口廣泛用于需要高速度的短距離傳輸中。然而，因為對于并行I/O接口包括大量總線，所以當(dāng)在長距離之間執(zhí)行數(shù)據(jù)傳輸時，數(shù)據(jù)傳輸成本增加。歸因于單端口之限制，獨(dú)立地配置多個存儲裝置以便其在多媒體系統(tǒng)的硬件方面支援各種多媒體功能。在進(jìn)行用于特定功能的操作時，不能同時進(jìn)行用于另一功能的操作?？紤]到并行I/O接口之缺點，已做出許多將并行I/O接口變成串行I/O接口之嘗試。另外，考慮到與具有其他串行I/O接口的裝置的相容擴(kuò)展，需要改變在半導(dǎo)體存儲裝置之I/O環(huán)境中的串行I/O接口。此外，用于音頻及視頻的電氣裝置(appliance device)嵌入諸如高清晰度電視(HDTV)及液晶顯示器(LCD)TV之顯示裝置中。因為這些電氣裝置需要獨(dú)立的數(shù)據(jù)處理，所以存在對使用多個端口的具有串行I/O接口的多端口存儲裝置的需求。
圖1為共同擁有的同在申請中的申請案(于2005年9月29日及2006年4月11日在韓國知識產(chǎn)權(quán)局申請，標(biāo)題為″multi-port memory device withserial input/output interface″之韓國專利申請案第2005-90936號及2006-32948號，所述申請案以引用方式并入本文中)中所揭示的多端口存儲裝置的方塊圖。
為便于闡釋，說明具有四個端口及八個存儲體的多端口存儲裝置。具體地說，假設(shè)多端口存儲裝置具有16比特數(shù)據(jù)幀且執(zhí)行64比特預(yù)取操作。
如所展示，多端口存儲裝置包括第一端口PORT0至第四端口PORT3、第一存儲體BANK0至第八存儲體BANK7、第一全局輸入/輸出(I/O)數(shù)據(jù)總線GIO_OUT<0:3>及第二全局輸入/輸出(I/O)數(shù)據(jù)總線GIO_IN<0:3>，及第一存儲體控制元件BC0至第八存儲體控制元件BC7。位于多端口存儲裝置中心的第一端口PORT0至第四端口PORT3中的每一個配置于行方向中，且執(zhí)行與其自己的外部裝置的串行數(shù)據(jù)通信。第一存儲體BANK0至第八存儲體BANK7基于其與第一端口PORT0至第四端口PORT3之相對位置被分類成上部存儲體BANK0至BANK3及下部存儲體BANK4至BANK7。第一全局I/O總線GIO_OUT<0:3>在行方向中配置于上部存儲體BANK0至BANK3與第一端口PORT0至第四端口PORT3之間，且并行傳輸輸出數(shù)據(jù)。第二全局I/O總線GIO_IN<0:3>在列方向中配置于下部存儲體BANK4至BANK7與第一端口PORT0至第四端口PORT3之間，且并行傳輸輸入數(shù)據(jù)。第一存儲體控制元件BC0至第八存儲體控制元件BC7控制第一全局I/O總線GIO_OUT<0:3>及第二全局I/O總線GIO_IN<0:3>與第一存儲體BANK0至第八存儲體BANK7之間的信號傳輸。
圖2為圖1中所展示的第一存儲體BANK0的詳細(xì)方塊圖。其他存儲體BANK1至BANK7具有與第一存儲體BANK0的結(jié)構(gòu)相同的結(jié)構(gòu)。
第一存儲體BANK0包括存儲單元(memory cell)陣列10、列解碼器11及行解碼器12、寫入驅(qū)動器(W/D)13、數(shù)據(jù)總線感測放大器(DBSA)14及均衡器(未圖示)。存儲單元陣列10包括配置為N×M矩陣形式的多個存儲單元MC，M及N為正整數(shù)。列解碼器11及行解碼器12的每一個通過列及行選擇存儲單元MC之一。具有此構(gòu)造的第一存儲體BANK0至第八存儲體BANK7基于第一端口PORT0至第四端口PORT3將多端口存儲裝置分成兩半，以使得上部存儲體BANK0至BANK3與下部存儲體BANK4至BANK7對稱地位于行方向中。
圖3為圖1中所說明的第一端口PORT0的方塊圖。位于多端口存儲裝置之中心的每一端口PORT0至PORT3連接至第一全局I/O數(shù)據(jù)總線GIO_OUT<0:3>及第二全局I/O數(shù)據(jù)總線GIO_IN<0:3>以便獨(dú)立地存取所有存儲體。其他端口PORT1至PORT3具有與第一端口PORT0的結(jié)構(gòu)相同的結(jié)構(gòu)，且因此，第一端口PORT0作為一實例被闡釋。
如所展示，第一端口PORT0包括一接收元件41及一傳輸元件42。接收元件41經(jīng)由接收墊RX接收自外部裝置輸入的信號，且傳輸元件42經(jīng)由傳輸墊TX輸出自第一存儲體BANK0至第八存儲體BANK7輸出的信號。下文中，自外部裝置輸入的信號稱作″輸入信號″且自第一存儲體BANK0至第八存儲體BANK7輸出的信號稱作″輸出信號″。接收元件41及傳輸元件42獨(dú)立地操作以使得同時傳輸輸入信號及輸出信號。
詳言之，接收元件41解串行化經(jīng)串行輸入的20比特輸入信號，以轉(zhuǎn)換且輸出經(jīng)解串行化的輸入信號作為有效用于操作DRAM裝置的26比特有效信號。此處，26比特有效信號包括8比特端口/存儲體選擇信號群組P0_BK<0:7>，及18比特輸入有效數(shù)據(jù)信號群組P0_RX<0:17>。18比特輸入有效數(shù)據(jù)信號群組P0_RX<0:17>包括命令旗標(biāo)信號、行地址選通/數(shù)據(jù)遮蔽(RAS/DM)信號及16比特命令/地址/數(shù)據(jù)信號。此處，16比特命令/地址/數(shù)據(jù)信號可為地址信號、命令信號或數(shù)據(jù)信號。
圖4A至圖4F為輸入至圖3中所展示的第一端口PORT0的輸入信號的幀格式。圖4A為基本幀格式；圖4B為寫入命令幀格式；圖4C為寫入數(shù)據(jù)幀格式；圖4D為讀取命令幀格式；圖4E為讀取數(shù)據(jù)幀格式；且圖4F為命令幀格式。
作為一實例，詳細(xì)描述圖4B及圖4C中所展示的寫入命令幀及寫入數(shù)據(jù)幀。
參看圖4B，寫入命令幀為自外部裝置輸入的20比特串行化信號的單位。20比特串行化信號中的第18及第19比特PHY對應(yīng)于物理鏈路編碼比特，第17比特CMD意謂命令起始點，第16比特ACT意謂內(nèi)部有效狀態(tài)，第15比特WT對應(yīng)于內(nèi)部寫入命令，且第14比特PCG意謂內(nèi)部無效狀態(tài)。舉例而言，在正常寫入操作期間，第17至第14比特變成″1010″。在自動預(yù)充電寫入操作期間，第17至第14比特變成″1011″。第13至第10比特UDM用作在四個時鐘期間輸入的寫入數(shù)據(jù)的高字節(jié)寫入數(shù)據(jù)遮蔽信號，第9至第6比特BANK意謂在寫入操作期間寫入的存儲體數(shù)據(jù)，且第5至第0比特COLUMN ADDRESS意謂列地址。在輸入圖4B中所展示的寫入命令幀之后的四個時鐘期間輸入圖4C中所展示的寫入數(shù)據(jù)幀。此處，第17比特CMD變成邏輯電平″低″，第16比特LDM用作寫入數(shù)據(jù)的低字節(jié)寫入數(shù)據(jù)遮蔽信號，且第15至第8比特UPPERBYTE與第7至第0比特LOWER BYTE中的每一個分別意謂寫入數(shù)據(jù)的高字節(jié)及低字節(jié)。
參看圖3至圖4F，描述接收元件41及傳輸元件42的詳細(xì)構(gòu)造。
接收元件41包括一解串行化器411、命令產(chǎn)生元件412、存儲體地址產(chǎn)生元件413、存儲體地址輸出元件414及一有效輸入數(shù)據(jù)輸出元件415。解串行化器411解串行化經(jīng)由接收墊RX自外部裝置串行輸入的20比特輸入信號(亦即，一個幀)，且輸出經(jīng)解串行化的輸入信號作為20比特并行信號。命令產(chǎn)生元件412通過使用自解串行化器411輸出的20比特并行信號的第17比特CMD來確定20比特并行信號的操作。亦即，若圖4B中所展示的寫入命令幀的第17比特CMD為邏輯電平″低″，則命令產(chǎn)生元件412確定20比特并行信號執(zhí)行寫入操作；且若第17比特CMD為邏輯電平″高″，則命令產(chǎn)生元件412確定20比特并行信號執(zhí)行讀取操作。另外，命令產(chǎn)生元件412輸出存儲體信息比特，該比特用作20比特并行信號的存儲體數(shù)據(jù)。此處，因為存儲體的數(shù)目為八，所以存儲體信息比特數(shù)目為三，且此比特包括于圖4A中所展示的幀有效加載中。存儲體地址產(chǎn)生元件413基于3比特存儲體信息比特輸出8比特存儲體地址以在第一存儲體BANK0至第八存儲體BANK7中選擇對應(yīng)的存儲體。存儲體地址產(chǎn)生元件413可包括一3乘8(3 by 8)解碼器，該解碼器通過接收3比特輸入信號而輸出8比特輸出信號。存儲體地址輸出元件414基于自存儲體地址產(chǎn)生元件413輸入的8比特存儲體地址將8比特端口/存儲體選擇信號群組P0_BK<0:7>輸出至第二全局I/O數(shù)據(jù)總線GIO_IN<0:3>。存儲體地址輸出元件414可包括多個輸出驅(qū)動器。有效輸入數(shù)據(jù)輸出元件415基于來自解串行化器411的輸出信號將18比特有效輸入數(shù)據(jù)信號群組P0_RX<0:17>輸出至第二全局I/O數(shù)據(jù)總線GIO_IN<0:3>。有效輸入數(shù)據(jù)輸出元件415可包括多個輸出驅(qū)動器。
傳輸元件42接收經(jīng)由第一全局?jǐn)?shù)據(jù)總線GIO_OUT<0:3>自存儲體并行輸出的有效輸出數(shù)據(jù)信號群組P0_DATA<0:15>且將其串行化以輸出經(jīng)串行化的信號至傳輸墊TX。詳細(xì)言之，傳輸元件42包括串行化器421及一有效輸出數(shù)據(jù)輸入元件422。有效輸出數(shù)據(jù)輸入元件422接收經(jīng)由第一全局?jǐn)?shù)據(jù)總線GIO_OUT<0:3>自存儲體輸入的16比特有效輸出數(shù)據(jù)信號群組P0_DATA<0:15>，且在命令產(chǎn)生元件412之控制下(亦即，根據(jù)讀取或?qū)懭氩僮?，使其適于傳送協(xié)定。結(jié)果，輸出20比特幀輸出信號。有效輸出數(shù)據(jù)輸入元件422可包括多個輸入驅(qū)動器。串行化器421串行化自輸出有效數(shù)據(jù)輸入元件422并行輸入的20比特幀輸出信號，且將經(jīng)串行化的信號串行輸出至傳輸墊TX。
同時，第一全局I/O數(shù)據(jù)總線GIO_OUT<0:3>包括64條比特總線(亦即，16×4)，其用于將自存儲體輸入的有效輸出數(shù)據(jù)信號群組Pi_DATA<0:15>獨(dú)立地傳輸至每一端口。此處，″16″為數(shù)據(jù)比特的數(shù)目且″4″為端口的數(shù)目。第二全局I/O數(shù)據(jù)總線GIO_IN<0:3>包括104條比特總線(亦即，26×4)，其用于將自端口輸入的有效輸入數(shù)據(jù)信號群組Pi_RX<0:17>及端口/存儲體選擇信號群組Pi_BK<0:7>獨(dú)立地傳輸至每一存儲體。此處，″i″對應(yīng)于作為0至3的整數(shù)的端口編號。第一全局I/O數(shù)據(jù)總線GIO_OUT<0:3>及第二全局I/O數(shù)據(jù)總線GIO_IN<0:3>連接至多個局部數(shù)據(jù)總線以用于與每一存儲體控制元件或每一端口傳送信號。局部數(shù)據(jù)總線將第一全局I/O數(shù)據(jù)總線GIO_OUT<0:3>及第二全局I/O數(shù)據(jù)總線GIO_IN<0:3>連接至第一存儲體控制元件BC0至第八存儲體控制元件BC7或第一端口PORT0至第四端口PORT3。為便于闡釋，將局部數(shù)據(jù)總線分類成第一局部數(shù)據(jù)總線至第四局部數(shù)據(jù)總線。
圖5為圖1中所展示的第一存儲體控制元件BC0的詳細(xì)方塊圖。為第一存儲體BANK0至第八存儲體BANK7的對應(yīng)的一個配置第一存儲體控制元件BC0至第八存儲體控制元件BC7的每一個，由此控制在對應(yīng)的存儲體與每一端口PORT0至PORT3之間傳送信號。存儲體控制元件BC1至BC7具有與第一存儲體控制元件BC0的結(jié)構(gòu)相同的結(jié)構(gòu)，且因此，第一存儲體控制元件BC0作為一實例而被闡釋。
參看圖5，第一存儲體控制元件BC0包括一解串行化器61、串行化器62、狀態(tài)機(jī)元件63、輸入信號狀態(tài)鑒別元件64、存儲體選擇元件65及端口選擇元件66。
存儲體選擇元件65回應(yīng)于8比特存儲體選擇信號群組BK0_P<0:3>選擇自每一端口輸出的多個18比特有效輸入數(shù)據(jù)信號群組Pi_RX<0:17>中的一個信號群組，且將其作為18比特存儲體有效數(shù)據(jù)信號群組B0_RX<0:17>傳輸至第一存儲體BANK0。此處，4比特存儲體選擇信號群組BK0_P<0:3>為8比特端口/存儲體選擇信號群組Pi_BK<0:7>的一部分。亦即，存儲體選擇元件65經(jīng)由第二全局I/O數(shù)據(jù)總線GIO_IN<0:3>接收來自所有端口的22比特信號(其包括4比特存儲體選擇信號群組BK0_P<0:3>及18比特輸入有效數(shù)據(jù)信號群組Pi_RX<0:17>)，由此輸出對應(yīng)于第一存儲體BANK0的18比特存儲體有效數(shù)據(jù)信號群組B0_RX<0:17>。
18比特存儲體有效數(shù)據(jù)信號群組B0_RX<0:17>的16比特信號群組用作數(shù)據(jù)、地址或命令，諸如存儲體模式確定信號；1比特信號用作有效旗標(biāo)信號(active flag signal)；且1比特信號用作鑒別16比特信號群組是否為數(shù)據(jù)信號的命令旗標(biāo)信號。舉例而言，18比特存儲體有效數(shù)據(jù)信號群組B0_RX<0:17>的第十七存儲體有效數(shù)據(jù)信號B0_RX<16>用作有效旗標(biāo)信號，且第十八存儲體有效數(shù)據(jù)信號B0_RX<17>(亦即，最高有效比特(MSB))用作命令旗標(biāo)信號。此處，第十七存儲體有效數(shù)據(jù)信號B0_RX<16>用作行地址選通/數(shù)據(jù)遮蔽(RAS/DM)信號，且第十八存儲體有效數(shù)據(jù)信號B0_RX<17>用作狀態(tài)機(jī)元件63的啟用信號。作為參考，RAS信號為DRAM裝置的初始信號，其作為用于控制DRAM裝置的操作的芯片啟用信號。
輸入信號狀態(tài)鑒別元件64接收18比特存儲體有效數(shù)據(jù)信號群組B0_RX<0:17>且鑒別其為數(shù)據(jù)、地址還是命令。詳細(xì)言之，輸入信號狀態(tài)鑒別元件64基于最高有效比特(MSB)B0_RX<17>的狀態(tài)而鑒別16比特信號群組B0_RX<0:15>為數(shù)據(jù)、地址還是命令。當(dāng)16比特信號群組B0_RX<0:15>經(jīng)鑒別為數(shù)據(jù)時，將16比特信號群組B0_RX<0:15>傳送至解串行化器61。否則，將18比特存儲體有效數(shù)據(jù)信號群組B0_RX<0:17>傳送至狀態(tài)機(jī)元件63。
狀態(tài)機(jī)元件63基于18比特存儲體有效數(shù)據(jù)信號群組B0_RX<0:17>輸出地址/命令信號ADD/CON。地址/命令信號ADD/CON控制DRAM裝置的操作且包括內(nèi)部命令信號、內(nèi)部地址信號及內(nèi)部控制信號。內(nèi)部命令信號包括內(nèi)部有效信號ACT、內(nèi)部無效狀態(tài)PCG、內(nèi)部讀取命令信號READ及內(nèi)部寫入命令信號WRITE。內(nèi)部地址信號包括行地址XADD及列地址YADD。內(nèi)部控制信號包括輸入數(shù)據(jù)選通信號(諸如DSTROBE16<0:3>及DSTROBE64)、驅(qū)動啟用信號群組DRVEN_P<0:3>、管道輸入選通信號PINSTROBE及管道輸出控制信號群組POUT<0:3>。
解串行化器61將16比特信號群組B0_RX<0:15>轉(zhuǎn)換成64比特并行輸出數(shù)據(jù)且將該數(shù)據(jù)輸出至對應(yīng)的存儲體的寫入驅(qū)動器(W/D)13。此處，雖然16比特信號群組B0_RX<0:15>具有并行形式，但是其必須轉(zhuǎn)換成64比特并行輸出數(shù)據(jù)，因為存儲體的每一存儲單元都用64比特數(shù)據(jù)執(zhí)行讀取或?qū)懭氩僮鳌?br> 串行化器62回應(yīng)于管道輸入選通信號PINSTROBE及管道輸出控制信號群組POUT<0:3>將自多個DBSA 14輸出的64比特數(shù)據(jù)信號轉(zhuǎn)換成16比特輸出數(shù)據(jù)信號群組DO<0:15>_B0。
端口選擇元件66以16比特為單位順序地接收自串行化器62輸出的16比特輸出數(shù)據(jù)信號群組DO<0:15>_B0且將有效數(shù)據(jù)信號群組Pi_DATA<0:15>輸出至通過解碼4比特端口選擇信號群組BRX_P<0:3>所選擇的對應(yīng)的端口。此處，4比特端口選擇信號群組BRX_P<0:3>為8比特端口/存儲體選擇信號群組Pi_BK<0:7>的部分。端口選擇元件66包括四個解多工器。每個解多工器被分配給每一端口以便獨(dú)立地執(zhí)行與所有端口PORT0至PORT3的信號傳輸。另外，每個解多工器都包括十六個驅(qū)動器以用于處理16比特輸出數(shù)據(jù)信號群組DO<0:15>。
圖6為圖5中所展示的狀態(tài)機(jī)元件63的電路圖。
狀態(tài)機(jī)元件63包括命令產(chǎn)生元件631、輸入數(shù)據(jù)選通產(chǎn)生元件632、行地址產(chǎn)生元件633、列地址產(chǎn)生元件634、讀取數(shù)據(jù)管道控制器635及數(shù)據(jù)輸出控制器636。
回應(yīng)于兩個MSB存儲體有效數(shù)據(jù)信號B0_RX<16:17>而啟用命令產(chǎn)生元件631，且命令產(chǎn)生元件631通過解碼其他16比特信號群組B0_RX<0:15>來產(chǎn)生內(nèi)部命令信號，諸如內(nèi)部有效信號ACT、內(nèi)部無效狀態(tài)PCG、內(nèi)部讀取命令信號READ及內(nèi)部寫入命令信號WRITE。命令產(chǎn)生元件631包括解碼器，其用于通過接收n個數(shù)字信號而產(chǎn)生2n個數(shù)字信號，n為正整數(shù)。輸入數(shù)據(jù)選通產(chǎn)生元件632回應(yīng)于第十八存儲體有效數(shù)據(jù)信號B0_RX<17>及內(nèi)部寫入命令信號WRITE而產(chǎn)生輸入數(shù)據(jù)選通信號，諸如DSTROBE16<0:3>及DSTROBE64。此處，諸如DSTROBE16<0:3>及DSTROBE64的輸入數(shù)據(jù)選通信號為用于控制解串行化器61的操作的控制信號。行地址產(chǎn)生元件633接收存儲體有效數(shù)據(jù)信號群組BRX<0:m>以回應(yīng)于內(nèi)部有效信號ACT而產(chǎn)生行地址群組XADD<0:m>，m為正整數(shù)。列地址產(chǎn)生元件634接收存儲體有效數(shù)據(jù)信號群組BRX<0:n>以回應(yīng)于內(nèi)部讀取命令信號READ及內(nèi)部寫入命令信號WRITE而產(chǎn)生列地址群組YADD<0:n>，n為正整數(shù)。讀取數(shù)據(jù)管道控制器635回應(yīng)于內(nèi)部讀取命令信號READ而產(chǎn)生管道輸入選通信號PINSTROBE及管道輸出控制信號群組POUT<0:3>。數(shù)據(jù)輸出控制器636接收端口選擇信號群組BRX_P<0:3>以回應(yīng)于內(nèi)部讀取命令信號READ而生驅(qū)動啟用信號群組DRVEN_P<0:3>。此處，驅(qū)動啟用信號群組DRVEN_P<0:3>為用于控制端口選擇元件66的操作的控制信號。
下文中，將詳細(xì)闡釋公知的多端口存儲裝置的操作。
圖7為說明自端口至存儲體的信號輸入路徑的信號圖，且圖8為說明自存儲體至端口的信號輸出路徑的信號圖。此處，信號輸入路徑與8比特端口/存儲體選擇信號群組Pi_BK<0:7>及18比特輸入有效數(shù)據(jù)信號群組Pi_RX<0:17>相關(guān)，且信號輸出路徑與有效數(shù)據(jù)信號群組Pi_data<0:15>相關(guān)。
第一，描述自第一端口PORT0至第二存儲體BANK1的信號輸入路徑。
參看圖7，20比特輸入信號經(jīng)由接收墊RX自外部裝置串行輸入至每一端口。每一端口將20比特輸入信號轉(zhuǎn)換成26比特有效信號(其包括8比特端口/存儲體選擇信號群組Pi_BK<0:7>及18比特輸入有效數(shù)據(jù)信號群組Pi_RX<0:17>)，且將其輸出至第二全局I/O數(shù)據(jù)總線GIO_IN<0:3>。此時，第二全局I/O數(shù)據(jù)總線GIO_IN<0:3>經(jīng)由圖1中所展示的第二局部I/O數(shù)據(jù)總線LIO_BIN連接至第二存儲體BANK1以及其他存儲體(亦即，BANK0及BANK2至BANK7)。結(jié)果，26比特有效信號經(jīng)由第二局部I/O數(shù)據(jù)總線LIO_BIN傳送至所有存儲體控制元件BC0至BC7的存儲體選擇元件65。
此時，因為自第一端口PORT0輸出的18比特輸入有效數(shù)據(jù)信號群組P0_RX<0:17>僅傳送至第二存儲體BANK1，所以需要8比特端口/存儲體選擇信號群組P0_BK<0:7>以防止18比特輸入有效數(shù)據(jù)信號群組P0_RX<0:17>被傳送至其他存儲體BANK0及BANK2至BANK7。
第二存儲體控制元件BC1的存儲體選擇元件65回應(yīng)于4比特存儲體選擇信號群組BK1_P<0:3>而接收18比特輸入有效數(shù)據(jù)信號群組P0_RX<0:17>，且將其作為18比特存儲體有效數(shù)據(jù)信號群組B1_RX<0:17>傳送至第二存儲體BANK1。此時，撤銷其他存儲體選擇信號群組BK0_P<0:3>及BK2_P<0:3>至BK7_P<0:3>，以使得其他存儲體控制元件(亦即，BC0及BC2至BC7)的存儲體選擇元件65不操作。結(jié)果，18比特輸入有效數(shù)據(jù)信號群組P0_RX<0:17>未傳送至其他存儲體BANK0及BANK2至BANK7。
第二，描述自第二存儲體BANK1至第一端口PORT0的信號輸出路徑。
參看圖8，第二存儲體控制元件BC1的串行化器62串行化自第二存儲體BANK1輸出的64比特數(shù)據(jù)信號且將16比特輸出數(shù)據(jù)信號群組DO<0:15>_B1輸出至端口選擇元件66的解多工器。解多工器接收16比特輸出數(shù)據(jù)信號群組DO<0:15>_B1以回應(yīng)于驅(qū)動啟用信號群組DRVEN_P<0:3>的第一驅(qū)動啟用信號DRVEN_P<0>將其作為16比特有效輸出數(shù)據(jù)信號群組P0_DATA<0:15>輸出至第一全局I/O數(shù)據(jù)總線GIO_OUT<0:3>。加載至第一全局I/O數(shù)據(jù)總線GIO_OUT<0:3>的16比特有效輸出數(shù)據(jù)信號群組P0_DATA<0:15>經(jīng)由第三局部I/O數(shù)據(jù)總線LIO_P1傳送至第一端口PORT0。
第三，闡釋多端口存儲裝置的正常讀取操作。正常讀取操作意謂自對應(yīng)的存儲體的特定地址取出數(shù)據(jù)。
若經(jīng)由接收墊RX將圖4D及圖4E中所展示的讀取命令幀格式或讀取數(shù)據(jù)幀格式串行輸入至第一端口PORT0，則第一端口PORT0并行化所輸入的信號且將其轉(zhuǎn)換成26比特有效信號。26比特有效信號經(jīng)由第二全局I/O數(shù)據(jù)總線GIO_IN<0:3>輸入至第二存儲體控制元件BC1的存儲體選擇元件65。此時，因為存儲體選擇元件65與圖2中所展示的第二全局I/O數(shù)據(jù)總線GIO_IN<0:3>及第二局部I/O數(shù)據(jù)總線LIO_BIN連接，所以第二存儲體控制元件BC1的存儲體選擇元件65自其他端口PORT1至PORT3以及第一端口PORT0接收26比特有效信號。因此，26比特有效信號包括8比特端口/存儲體選擇信號群組Pi_BK<0:7>以選擇所需的存儲體，且每存儲體選擇元件65基于8比特端口/存儲體選擇信號群組Pi_BK<0:7>選擇所需的存儲體。此處，僅啟動對應(yīng)于第二存儲體BANK1的存儲體選擇信號，且因此，第二存儲體控制元件BC1的存儲體選擇元件65自第一端口PORT0接收18比特輸入有效數(shù)據(jù)信號群組P0_RX<0:17>。
第二存儲體控制元件BC1的狀態(tài)機(jī)元件63基于18比特輸入有效數(shù)據(jù)信號群組P0_RX<0:17>而啟動內(nèi)部有效信號ACT及內(nèi)部讀取命令信號READ。狀態(tài)機(jī)元件63的行地址產(chǎn)生元件633及列地址產(chǎn)生元件634基于內(nèi)部有效信號ACT及內(nèi)部讀取命令信號READ而產(chǎn)生第二存儲體BANK1的行地址XADD及列地址YADD。讀取數(shù)據(jù)管道控制器635啟動管道輸入選通信號PINSTROBE及管道輸出控制信號群組POUT<0:3>，且數(shù)據(jù)輸出控制器636啟動驅(qū)動啟用信號群組DRVEN_P<0:3>。通過第二存儲體BANK1的多個DBSA 14放大64比特數(shù)據(jù)信號，且回應(yīng)于內(nèi)部讀取命令信號READ根據(jù)列地址YADD將其輸出至串行化器62。
串行化器62回應(yīng)于管道輸入選通信號PINSTROBE及管道輸出控制信號群組POUT<0:3>而串行化自多個DBSA 14輸出的64比特數(shù)據(jù)信號，以輸出16比特輸出數(shù)據(jù)信號群組DO<0:15>_B1。亦即，串行化器62以四為單位將64比特數(shù)據(jù)信號轉(zhuǎn)換成16比特輸出數(shù)據(jù)信號群組DO<0:15>_B1，且將16比特輸出數(shù)據(jù)信號群組DO<0:15>_B1順序地輸出至端口選擇元件66。
端口選擇元件66接收16比特輸出數(shù)據(jù)信號群組DO<0:15>_B1且基于通過解碼4比特端口選擇信號群組BRX_P<0:3>所產(chǎn)生的驅(qū)動啟用信號群組DRVEN_P<0:3>而經(jīng)由第一全局I/O數(shù)據(jù)總線GIO_OUT<0:3>以16比特為單位將有效數(shù)據(jù)信號群組Pi_DATA<0:15>輸出至第一端口PORT0。參看圖4，第一端口PORT0串行化有效數(shù)據(jù)信號群組Pi_DATA<0:15>且經(jīng)由傳輸墊TX將其輸出至外部裝置。
第四，闡釋多端口存儲裝置的正常寫入操作。正常寫入操作意謂將數(shù)據(jù)寫入至對應(yīng)的存儲體的特定地址。在正常寫入操作期間，經(jīng)由接收墊RX輸入公知的多端口存儲裝置的具有五個幀格式的輸入信號。第一幀為圖4B中所展示的命令幀，且其他幀為圖4C中所展示的數(shù)據(jù)幀。每一幀包括16比特數(shù)據(jù)，且因此，總幀包括64比特數(shù)據(jù)。
將命令及數(shù)據(jù)幀格式連續(xù)輸入至第一端口PORT0，第一端口PORT0的解串行化器411解串行化每一幀格式且將其轉(zhuǎn)換成26比特有效信號。第二存儲體控制元件BC1的存儲體選擇元件65接收經(jīng)由第二全局I/O數(shù)據(jù)總線GIO_IN<0:3>自第一端口PORT0輸入的26比特有效信號。此時，因為第二存儲體控制元件BC1的存儲體選擇元件65與圖2中所展示的第二全局I/O數(shù)據(jù)總線GIO_IN<0:3>及第二局部I/O數(shù)據(jù)總線LIO_BIN連接，所以第二存儲體控制元件BC1的存儲體選擇元件65自其他端口PORT1至PORT3以及第一端口PORT0接收26比特有效信號。因此，26比特有效信號包括8比特端口/存儲體選擇信號群組Pi_BK<0:7>以選擇所需的存儲體，且每存儲體選擇元件65基于8比特端口/存儲體選擇信號群組Pi_BK<0:7>選擇所需的存儲體。此處，僅啟動對應(yīng)于第二存儲體BANK1的存儲體選擇信號，且因此，第二存儲體控制元件BC1的存儲體選擇元件65自第一端口PORT0接收18比特輸入有效數(shù)據(jù)信號群組P0_RX<0:17>。
第二存儲體控制元件BC1的狀態(tài)機(jī)元件63基于18比特輸入有效數(shù)據(jù)信號群組P0_RX<0:17>而啟動內(nèi)部有效信號ACT及內(nèi)部寫入命令信號WRIRE。狀態(tài)機(jī)元件63的行地址產(chǎn)生元件633及列地址產(chǎn)生元件634產(chǎn)生第二存儲體BANK1的行地址XADD及列地址YADD，且輸入數(shù)據(jù)選通產(chǎn)生元件632回應(yīng)于第十八存儲體有效數(shù)據(jù)信號BRX<17>、內(nèi)部有效信號ACT及內(nèi)部寫入命令信號WRITE而產(chǎn)生輸入數(shù)據(jù)選通信號DSTROBE16<0:3>及DSTROBE64。接著，在連續(xù)輸入其他數(shù)據(jù)幀之后，第二存儲體控制元件BC1的解串行化器61將與18比特輸入有效數(shù)據(jù)信號群組P0_RX<0:17>相關(guān)的16比特信號群組B1_RX<0:15>轉(zhuǎn)換成64比特并行輸出數(shù)據(jù)。第二存儲體BANK1的寫入驅(qū)動器(W/D)13將64比特并行輸出數(shù)據(jù)寫入至存儲單元陣列10。
在正常寫入操作期間，若連續(xù)輸入包括數(shù)據(jù)幀的四個幀，則將64個數(shù)據(jù)比特同時寫入至存儲單元陣列。然而，在輸入所有四個幀之前，可通過中斷來執(zhí)行另一命令。此時，僅將在執(zhí)行中斷信號之前所輸入的數(shù)據(jù)寫入至存儲單元陣列。
經(jīng)由提供高數(shù)據(jù)處理速度的端口來執(zhí)行對以上所描述的多端口存儲裝置的測試。然而，當(dāng)前所使用的多數(shù)DRAM測試裝置不能支援所述端口所提供的高數(shù)據(jù)處理速度。另外，當(dāng)端口錯誤地操作時，不可能正確測試多端口存儲裝置。因此，獨(dú)立于所述端口對多端口存儲裝置執(zhí)行測試是非常有利的。

發(fā)明內(nèi)容
本發(fā)明的實施例針對提供一種多端口存儲裝置，該多端口存儲裝置通過直接在測試裝置與存儲體之間傳輸數(shù)據(jù)而不穿過端口來執(zhí)行測試操作。
根據(jù)本發(fā)明的一方面，提供一種多端口存儲裝置，其包括多個端口、多個存儲體、多個全局?jǐn)?shù)據(jù)總線及多個測試輸入/輸出(I/O)控制器。端口執(zhí)行串行I/O數(shù)據(jù)傳輸。存儲體執(zhí)行與端口的并行I/O數(shù)據(jù)傳輸。全局?jǐn)?shù)據(jù)總線在端口與存儲體之間傳輸數(shù)據(jù)。在測試操作期間，測試I/O控制器將測試信號及測試輸入信號傳輸至存儲體的核心區(qū)域而不穿過端口且將對應(yīng)于該測試信號的測試輸出信號傳輸至外部裝置而不經(jīng)由端口傳輸。
根據(jù)本發(fā)明的另一方面，提供一種多端口存儲裝置，其包括多個端口、多個存儲體、多個全局?jǐn)?shù)據(jù)總線、第一I/O控制器及第二I/O控制器，及測試輸入/輸出(I/O)控制器。端口執(zhí)行串行I/O數(shù)據(jù)傳輸。存儲體執(zhí)行與端口的并行I/O數(shù)據(jù)傳輸。全局?jǐn)?shù)據(jù)總線用于在端口與存儲體之間傳輸數(shù)據(jù)。第一I/O控制器控制端口與外部裝置之間的串行數(shù)據(jù)傳輸。第二I/O控制器控制端口與全局總線之間的并行數(shù)據(jù)傳輸。在測試操作模式期間，測試I/O控制器基于自外部裝置輸入的測試命令/地址(C/A)產(chǎn)生測試命令且用全局?jǐn)?shù)據(jù)總線來傳輸測試I/O數(shù)據(jù)。
測試I/O控制器包括列解碼器、第一多工器及第二多工器(MUX)、解多工器(DEMUX)及三態(tài)緩沖器。列解碼器解碼測試C/A以由此產(chǎn)生內(nèi)部讀取命令及內(nèi)部寫入命令，緩沖并輸出該測試C/A及存儲體地址，且產(chǎn)生全局?jǐn)?shù)據(jù)總線選擇信號。第一MUX回應(yīng)于內(nèi)部寫入命令而輸出測試C/A、存儲體地址及測試I/O數(shù)據(jù)作為測試輸入信號。DEMUX回應(yīng)于全局?jǐn)?shù)據(jù)總線選擇信號將測試輸入信號傳輸至第二I/O控制器。第二MUX回應(yīng)于全局?jǐn)?shù)據(jù)總線選擇信號而輸出自全局?jǐn)?shù)據(jù)總線傳輸?shù)臏y試輸出信號。三態(tài)緩沖器回應(yīng)于內(nèi)部讀取命令而輸出該測試輸出信號。


圖1為公知多端口存儲裝置的方塊圖。
圖2為圖1中所展示的第一存儲體的詳細(xì)方塊圖。
圖3為圖1中所說明的第一端口的方塊圖。
圖4A至圖4F為輸入至圖3中所展示的第一端口的輸入信號的幀格式。
圖5為圖1中所展示的第一存儲體控制元件的詳細(xì)方塊圖。
圖6為圖5中所展示的狀態(tài)機(jī)元件63的電路圖。
圖7為說明自端口至存儲體的信號輸入路徑的信號圖。
圖8為說明自存儲體至端口的信號輸出路徑的信號圖。
圖9為根據(jù)本發(fā)明的實施例的多端口存儲裝置的方塊圖。
圖10為耦接至圖9中所展示的第一端口的第一輸入/輸出(I/O)控制器的示意性電路圖。
圖11為圖10中所展示的第二三態(tài)緩沖器的示意性電路圖。
圖12為圖9中所展示的第二I/O控制器的示意性電路圖。
圖13為圖9中所展示的測試I/O控制器的詳細(xì)方塊圖。
圖14為根據(jù)本發(fā)明的另一實施例的多端口存儲裝置的方塊圖。
具體實施例方式
根據(jù)本發(fā)明的多端口存儲裝置通過直接在測試裝置與存儲體之間傳輸數(shù)據(jù)而不穿過端口來執(zhí)行測試操作。因此，用數(shù)據(jù)傳輸速度相對比端口的數(shù)據(jù)傳輸速度慢的測試裝置有效地執(zhí)行測試操作。另外，因為測試操作不受端口誤差的影響，所以測試可靠性得以改良。本發(fā)明可廣泛用于多端口存儲裝置以在外部裝置與端口之間執(zhí)行串行數(shù)據(jù)傳輸以及在端口與存儲體之間執(zhí)行并行數(shù)據(jù)傳輸。
圖9為根據(jù)本發(fā)明的實施例的多端口存儲裝置的方塊圖。
為便于闡釋，說明具有四個端口及八個存儲體的多端口存儲裝置。具體地說，假設(shè)多端口存儲裝置具有16比特數(shù)據(jù)幀且執(zhí)行64比特預(yù)取操作。
如所展示，多端口存儲裝置包括第一端口PORT0至第四端口PORT3、第一存儲體BANK0至第八存儲體BANK7、第一全局輸入/輸出(I/O)數(shù)據(jù)總線GIO_OUT<0:3>及第二全局輸入/輸出(I/O)數(shù)據(jù)總線GIO_IN<0:3>。端口PORT0至PORT3的每一個分別連接至第一I/O控制器及第二I/O控制器。第一I/O控制器121至124配置于I/O墊TX及RX與端口PORT0至PORT3之間；且第二I/O控制器125至128配置于端口PORT0至PORT3與全局?jǐn)?shù)據(jù)總線GIO_OUT<0:3>及GIO_IN<0:3>之間。舉例而言，第一I/O控制器121配置于I/O墊TX0及RX0與第一端口PORT0之間；且第二I/O控制器125配置于第一端口PORT0與全局?jǐn)?shù)據(jù)總線GIO_OUT<0:3>及GIO_IN<0:3>之間。多端口存儲裝置進(jìn)一步包括測試I/O控制器130。測試啟用信號MREB控制第一I/O控制器及第二I/O控制器121至128及測試I/O控制器130的操作。測試啟用信號MREB對于正常操作而言作為邏輯高電平為無效，且對于測試操作而言作為邏輯低電平為有效。當(dāng)測試啟用信號MREB為無效時，經(jīng)由端口PORT0至PORT3在I/O墊RX及TX與全局I/O數(shù)據(jù)總線GIO_IN<0:3>及GIO_OUT<0:3>之間傳輸數(shù)據(jù)。同時，當(dāng)測試啟用信號MREB為有效時，I/O控制器121至128阻斷經(jīng)由端口PORT0至PORT3的數(shù)據(jù)傳輸。亦即，經(jīng)由測試I/O控制器130執(zhí)行測試操作。
圖10為耦接至圖9中所展示的第一端口PORT0的第一I/O控制器121的示意性電路圖。
第一I/O控制器121包括兩個三態(tài)緩沖器TB1及TB2。第一三態(tài)緩沖器TB1回應(yīng)于測試啟用信號MREB將數(shù)據(jù)自第一端口PORT0傳輸至傳輸端口TX0。第二三態(tài)緩沖器TB2回應(yīng)于測試啟用信號MREB將數(shù)據(jù)自接收墊RX0傳輸至第一端口PORT0。其他第一I/O控制器122至124具有與圖10中所展示的第一I/O控制器121的結(jié)構(gòu)類似的結(jié)構(gòu)。
圖11為圖10中所展示的第二三態(tài)緩沖器TB2的示意性電路圖。
三態(tài)緩沖器TB2包括四個反相器INV1至INV4、或非(NOR)門NOR、與非(NAND)門NAND、PMOS晶體管PM及NMOS晶體管NM。第一反相器INV1使經(jīng)由接收墊RX0輸入的數(shù)據(jù)反相。第二反相器INV2使測試啟用信號MREB反相?；蚍情TNOR以邏輯方式組合第一反相器INV1的輸出與第二反相器INV2的輸出。第三反相器INV3使或非門NOR的輸出反相。與非門NAND邏輯上組合第一反相器INV1的輸出與測試啟用信號MREB。第四反相器INV4使與非門NAND的輸出反相。PMOS晶體管PM與NMOS晶體管NM彼此串行連接于電源電壓VDD端子與接地電壓VSS端子之間。PMOS晶體管PM經(jīng)由其柵極接收第三反相器INV3的輸出。NMOS晶體管NM經(jīng)由其柵極接收第四反相器INV4的輸出。當(dāng)測試啟用信號MREB對于正常讀取操作而言作為邏輯高電平為無效時，加載于PMOS晶體管PM與NMOS晶體管NM之共同節(jié)點處的電壓被輸出至第一端口PORT0。當(dāng)測試啟用信號MREB作為邏輯低電平為有效時，第二三態(tài)緩沖器TB2變成高阻抗?fàn)顟B(tài)，且因此，經(jīng)由接收墊RX0輸入的數(shù)據(jù)未傳輸至第一端口PORT0。在此情況下，將數(shù)據(jù)作為測試命令/地址(C/A)傳輸至測試I/O控制器130。
第一三態(tài)緩沖器TB1具有與圖11中所展示的第二三態(tài)緩沖器TB2類似的結(jié)構(gòu)，但是輸入與輸出調(diào)換。亦即，當(dāng)測試啟用信號MREB對于正常讀取操作而言作為邏輯高電平為無效時，第一三態(tài)緩沖器TB1接收自第一端口PORT0輸出的數(shù)據(jù)且將加載于共同節(jié)點處的電壓輸出至傳輸墊TX0。
圖12為圖9中所展示的第二I/O控制器125的示意性電路圖。
第二I/O控制器125包括第三三態(tài)緩沖器TB3及第一多工器MUX1。第三三態(tài)緩沖器TB3回應(yīng)于測試啟用信號MREB將來自第一全局I/O數(shù)據(jù)總線GIO_OUT<0:3>的數(shù)據(jù)傳輸至第一端口PORT0。第三三態(tài)緩沖器TB3具有與圖11中所展示的第二三態(tài)緩沖器TB2的電路類似的電路。亦即，對于正常讀取操作，第三三態(tài)緩沖器TB3將自第一全局I/O數(shù)據(jù)總線GIO_OUT<0:3>輸入的數(shù)據(jù)傳輸至第一端口PORT0。當(dāng)測試啟用信號MREB作為邏輯低電平為有效時，將來自第一全局?jǐn)?shù)據(jù)總線GIO_OUT<0:3>的數(shù)據(jù)作為測試輸出數(shù)據(jù)TEST_DO傳輸至測試I/O控制器130。第一多工器MUX1回應(yīng)于測試啟用信號MREB而選擇自第一端口PORT0輸入的數(shù)據(jù)與自測試I/O控制器130輸入的測試輸入數(shù)據(jù)TEST_DI中的一個，且將選定的一個輸出至第二全局?jǐn)?shù)據(jù)總線GIO_IN<0:3>。詳細(xì)言之，第一多工器MUX1回應(yīng)于具邏輯高電平的測試啟用信號MREB而選擇來自第一端口PORT0的數(shù)據(jù)；且回應(yīng)于具邏輯低電平的測試啟用信號MREB而選擇測試輸入數(shù)據(jù)TEST_DI。亦即，對于正常寫入操作，多工器將數(shù)據(jù)自第一端口PORT0傳輸至第二全局?jǐn)?shù)據(jù)總線GIO_IN<0:3>；且對于測試操作，多工器傳輸來自測試I/O控制器130的測試輸入數(shù)據(jù)TEST_DI。其他第二I/O控制器126至128具有與圖12中所展示的第二I/O控制器125的結(jié)構(gòu)類似的結(jié)構(gòu)。
圖13為圖9中所展示的測試I/O控制器130的詳細(xì)方塊圖。
測試I/O控制器130包括命令解碼器COMDEC、第四三態(tài)緩沖器TB4、解多工器DEMUX，以及第二多工器MUX2及第三多工器MUX3。命令解碼器COMDEC解碼測試C/A，由此產(chǎn)生內(nèi)部讀取命令READ及內(nèi)部寫入命令WRITE。另外，命令解碼器COMDEC緩沖測試C/A及存儲體地址BA且將其輸出至第二多工器MUX2。命令解碼器COMDEC可自外部裝置接收測試啟用信號MRENB及預(yù)定控制信號M<0:2>以用于產(chǎn)生內(nèi)部命令，亦即，內(nèi)部讀取命令READ及內(nèi)部寫入命令WRITE。在一些實施例中，對于正常操作，控制信號M<0:2>可用作存儲體選擇信號。命令解碼器COMDEC進(jìn)一步產(chǎn)生第一GIO選擇信號SEL_GIO_OUT及第二GIO選擇信號SEL_GIO_IN。第一GIO選擇信號SEL_GIO_OUT及第二GIO選擇信號SEL_GIO_IN的每一個均具有選自0至3的預(yù)定編號且選擇對應(yīng)的全局?jǐn)?shù)據(jù)線。第二多工器MUX2接收來自命令解碼器COMDEC的測試C/A及存儲體地址BA以及經(jīng)由測試傳輸墊DQ_TX輸入的測試I/O信號TEST_I/O，且回應(yīng)于內(nèi)部寫入命令WRITE將其傳輸至解多工器DEMUX。解多工器DEMUX回應(yīng)于第二GIO選擇信號SEL_GIO_IN將來自第二多工器MUX2的測試輸入數(shù)據(jù)TEST_DI輸出至第二I/O控制器125至128。舉例而言，若第二GIO選擇具有″3″，則將測試輸入數(shù)據(jù)TEST_DI輸出至第二I/O控制器128且傳輸至第二全局?jǐn)?shù)據(jù)線GIO_IN<3>。第三多工器MUX3回應(yīng)于第一GIO選擇信號SEL_GIO_OUT而選擇來自第一全局?jǐn)?shù)據(jù)總線GIO_OUT<0:3>的測試輸出數(shù)據(jù)TEST_DO，且將選定的一個傳輸至第四三態(tài)緩沖器TB4。舉例而言，若第一GIO選擇信號SEL_GIO_OUT具有″3″，則選擇來自第一全局?jǐn)?shù)據(jù)線GIO_OUT<3>的測試輸出數(shù)據(jù)TEST_DO。第四三態(tài)緩沖器TB4回應(yīng)于內(nèi)部讀取命令READ將選定的測試輸出數(shù)據(jù)TEST_DO傳輸至測試傳輸墊DQ_TX。
下文中，描述多端口存儲裝置的測試操作。在測試操作期間，將測試啟用信號MREB保持于邏輯低電平；且經(jīng)由I/O墊輸入的數(shù)據(jù)(亦即，測試C/A)包括關(guān)于命令及列地址/行地址的信息。
對于測試寫入操作，第一I/O控制器121至124阻斷I/O墊RXi及TXi與端口PORT0至PORT3之間的數(shù)據(jù)傳輸。因此，使經(jīng)由I/O墊RXi及TXi輸入的數(shù)據(jù)作為測試C/A繞道至測試I/O控制器130。經(jīng)由測試墊DQ_RX及DQ_TX輸入存儲體地址BA及測試I/O信號TEST_I/O。測試I/O控制器130的命令解碼器COMDEC基于測試C/A而產(chǎn)生內(nèi)部寫入命令WRITE且回應(yīng)于該內(nèi)部寫入命令WRITE而輸出測試輸入數(shù)據(jù)TEST_DI。測試I/O控制器130回應(yīng)于第二GIO選擇信號SEL_GIO_IN而將測試輸入數(shù)據(jù)TEST_DI傳輸至選自第二I/O控制器125至128的一對應(yīng)的第二I/O控制器。包括于該對應(yīng)的第二I/O控制器中的第一多工器MUX1回應(yīng)于測試啟用信號MREB而選擇測試輸入數(shù)據(jù)TEST_DI且將該測試輸入數(shù)據(jù)TEST_DI傳輸至對應(yīng)的第二全局?jǐn)?shù)據(jù)總線GIO_IN。存儲體BANK0至BANK7經(jīng)由第二全局?jǐn)?shù)據(jù)總線GIO_IN接收測試輸入數(shù)據(jù)TEST_DI且基于存儲體地址BA來確定測試I/O信號TEST_I/O的目的地。測試I/O信號TEST_I/O及存儲體地址BA包括于測試輸入數(shù)據(jù)TEST_DI中。當(dāng)將存儲體BANK0至BANK7之一特定存儲體確定為測試I/O信號TEST_I/O的目的地時，該存儲體根據(jù)包括關(guān)于列地址/行地址的信息的測試C/A將測試I/O信號TEST_I/O寫入至對應(yīng)的存儲單元。
接著，對于測試讀取操作，測試I/O控制器130基于測試C/A產(chǎn)生內(nèi)部讀取命令READ且將關(guān)于存儲體地址BA及列地址/行地址的信息傳輸至存儲體BANK0至BANK7。接著，對應(yīng)的存儲體經(jīng)由第一全局?jǐn)?shù)據(jù)總線GIO_OUT<0:3>輸出測試輸出數(shù)據(jù)TEST_DO。包括于第二I/O控制器125至128中的第三三態(tài)緩沖器TB3回應(yīng)于測試啟用信號MREB而阻斷第一全局?jǐn)?shù)據(jù)總線GIO_OUT<0:3>與端口PORT0至PORT7之間的數(shù)據(jù)傳輸。因此，將加載于第一全局?jǐn)?shù)據(jù)總線GIO_OUT<0:3>處的測試輸出數(shù)據(jù)TEST_DO傳輸至測試I/O控制器130。測試I/O控制器130的第三多工器MUX3回應(yīng)于第一GIO選擇信號SEL_GIO_OUT而選擇經(jīng)由第一全局?jǐn)?shù)據(jù)總線GIO_OUT<0:3>傳輸?shù)臏y試輸出數(shù)據(jù)TEST_DO中的一個且將選定的一個傳輸至第四三態(tài)緩沖器TB4。第四三態(tài)緩沖器TB4回應(yīng)于內(nèi)部讀取命令READ而輸出測試輸出數(shù)據(jù)TEST_DO作為測試I/O信號TEST_I/O。
本發(fā)明的以上實施例為每一端口配置兩個I/O控制器，亦即，第一I/O控制器及第二I/O控制器。然而，亦可設(shè)計耦接至每一端口的單一I/O控制器。
圖14為根據(jù)本發(fā)明的另一實施例的多端口存儲裝置的方塊圖。
如所展示，端口PORT0至PORT4的每一個耦接至單一I/O控制器101至104。在此情況下，端口PORT0至PORT4經(jīng)設(shè)計成對于測試操作被阻斷且對于正常操作傳輸數(shù)據(jù)。
如以上所描述，根據(jù)本發(fā)明的多端口存儲裝置通過直接在測試裝置與存儲體之間傳輸數(shù)據(jù)而不穿過端口來執(zhí)行測試操作。因此，用數(shù)據(jù)傳輸速度相對比端口的數(shù)據(jù)傳輸速度慢的測試裝置有效地執(zhí)行測試操作。另外，因為測試操作不受端口誤差的影響，所以測試可靠性得以改良。
雖然已參看特定實施例描述本發(fā)明，但是本領(lǐng)域技術(shù)人員將明白，可在不偏離如權(quán)利要求范圍中所界定的本發(fā)明的精神及范疇情況下做出各種改變及修改。
權(quán)利要求
1.一種多端口存儲裝置，其包含多個端口，其用于執(zhí)行串行輸入/輸出(I/O)數(shù)據(jù)傳輸；多個I/O墊，其耦接至所述端口；多個存儲體，其用于執(zhí)行與所述端口的并行I/O數(shù)據(jù)傳輸；多個全局?jǐn)?shù)據(jù)總線，其用于在所述端口與所述存儲體之間傳輸數(shù)據(jù)；測試I/O控制器，其用于在測試操作模式期間經(jīng)由所述全局?jǐn)?shù)據(jù)總線將測試信號及測試輸入信號傳輸至所述存儲體而不穿過所述端口且回應(yīng)于所述測試信號經(jīng)由所述全局?jǐn)?shù)據(jù)總線自所述存儲體傳輸測試輸出信號。
2.如權(quán)利要求1的多端口存儲裝置，其中所述I/O墊的每一個包括通用I/O墊，其用于在所述測試操作期間接收所述測試信號；及測試I/O墊，其用于接收所述測試輸入信號且輸出所述測試輸出信號。
3.如權(quán)利要求2的多端口存儲裝置，其中所述測試信號并行輸入至所述通用I/O墊。
4.如權(quán)利要求1的多端口存儲裝置，其中所述全局?jǐn)?shù)據(jù)總線包括第一全局?jǐn)?shù)據(jù)總線，其用于自所述測試I/O控制器接收所述測試信號及所述測試輸入信號；及第二全局?jǐn)?shù)據(jù)總線，其用于將所述測試輸出信號傳輸至所述測試I/O控制器。
5.一種多端口存儲裝置，其包含多個端口，其用于執(zhí)行串行輸入/輸出(I/O)數(shù)據(jù)傳輸；多個存儲體，其用于執(zhí)行與所述端口的并行I/O數(shù)據(jù)傳輸；多個全局?jǐn)?shù)據(jù)總線，其用于在所述端口與所述存儲體之間傳輸數(shù)據(jù)；第一I/O控制器，其用于控制所述端口與外部裝置之間的串行數(shù)據(jù)傳輸；第二I/O控制器，其用于控制所述端口與所述全局總線之間的并行數(shù)據(jù)傳輸；及測試I/O控制器，其用于在測試操作模式期間基于自所述外部裝置輸入的測試命令/地址(C/A)而產(chǎn)生測試命令且經(jīng)由所述全局?jǐn)?shù)據(jù)總線傳輸測試I/O數(shù)據(jù)。
6.如權(quán)利要求5的多端口存儲裝置，其中所述第一I/O控制器在正常操作模式期間在所述端口與所述外部裝置之間傳輸數(shù)據(jù)且在所述測試操作模式期間回應(yīng)于在所述測試操作模式期間所啟用的測試啟用信號而阻斷所述串行數(shù)據(jù)傳輸。
7.如權(quán)利要求5的多端口存儲裝置，其中所述第一I/O控制器包括第一三態(tài)緩沖器，其用于控制自所述外部裝置至所述端口的數(shù)據(jù)傳輸；及第二三態(tài)緩沖器，其用于控制自所述端口至所述外部裝置的數(shù)據(jù)傳輸。
8.如權(quán)利要求5的多端口存儲裝置，其中所述測試I/O控制器包括命令解碼器，其用于解碼所述測試C/A，由此產(chǎn)生內(nèi)部讀取命令及內(nèi)部寫入命令，緩沖并輸出所述測試C/A及存儲體地址，且產(chǎn)生全局?jǐn)?shù)據(jù)總線選擇信號；第一多工器(MUX)，其用于回應(yīng)于所述內(nèi)部寫入命令而輸出所述測試C/A、所述存儲體地址及所述測試I/O數(shù)據(jù)作為測試輸入信號；解多工器(DEMUX)，其用于回應(yīng)于所述全局?jǐn)?shù)據(jù)總線選擇信號而將所述測試輸入信號傳輸至所述第二I/O控制器；第二MUX，其用于回應(yīng)于所述全局?jǐn)?shù)據(jù)總線選擇信號而輸出自所述全局?jǐn)?shù)據(jù)總線傳輸?shù)臏y試輸出信號；及第三三態(tài)緩沖器，其用于回應(yīng)于所述內(nèi)部讀取命令而輸出所述測試輸出信號。
9.如權(quán)利要求8的多端口存儲裝置，其中所述命令解碼器受控于所述測試啟用信號。
10.如權(quán)利要求8的多端口存儲裝置，其中所述第二I/O控制器包括第四三態(tài)緩沖器，其用于回應(yīng)于所述測試啟用信號而控制自所述全局?jǐn)?shù)據(jù)總線至所述端口的數(shù)據(jù)傳輸；及第三MUX，其用于回應(yīng)于所述測試啟用信號而選擇所述測試輸入信號與自所述端口傳輸?shù)乃鰯?shù)據(jù)中的一個且將所述選定的一個輸出至所述全局?jǐn)?shù)據(jù)總線。
11.如權(quán)利要求5的多端口存儲裝置，其中每個全局?jǐn)?shù)據(jù)總線都具備多個第一全局?jǐn)?shù)據(jù)總線，其用于自所述存儲體至所述端口的數(shù)據(jù)傳輸；及多個第二全局?jǐn)?shù)據(jù)總線，其用于自所述端口至所述存儲體的數(shù)據(jù)傳輸。
12.如權(quán)利要求8的多端口存儲裝置，其中所述測試I/O控制器包括列解碼器，其用于解碼所述測試C/A，由此產(chǎn)生內(nèi)部讀取命令及內(nèi)部寫入命令，緩沖并輸出所述測試C/A及存儲體地址，且產(chǎn)生第一全局?jǐn)?shù)據(jù)總線選擇信號及第二全局?jǐn)?shù)據(jù)總線選擇信號；第一多工器(MUX)，其用于回應(yīng)于所述內(nèi)部寫入命令而輸出所述測試C/A、所述存儲體地址及所述測試I/O數(shù)據(jù)作為測試輸入信號；解多工器(DEMUX)，其用于回應(yīng)于所述第二全局?jǐn)?shù)據(jù)總線選擇信號而將所述測試輸入信號傳輸至所述第二I/O控制器；第二MUX，其用于回應(yīng)于所述第一全局?jǐn)?shù)據(jù)總線選擇信號而輸出自所述第一全局?jǐn)?shù)據(jù)總線傳輸?shù)臏y試輸出信號；及第三三態(tài)緩沖器，其用于回應(yīng)于所述內(nèi)部讀取命令而輸出所述測試輸出信號。
13.如權(quán)利要求12的多端口存儲裝置，其中所述第二I/O控制器包括第四三態(tài)緩沖器，其用于回應(yīng)于所述測試啟用信號而控制自所述第一全局?jǐn)?shù)據(jù)總線至所述端口的數(shù)據(jù)傳輸；及第三MUX，其用于回應(yīng)于所述測試啟用信號而選擇所述測試輸入信號與自所述端口傳輸?shù)乃鰯?shù)據(jù)中的一個且將所述選定的一個輸出至所述第二全局?jǐn)?shù)據(jù)總線。
14.一種多端口存儲裝置，其包含多個I/O墊；多個端口，其經(jīng)由所述I/O墊執(zhí)行與外部裝置的串行輸入/輸出(I/O)數(shù)據(jù)傳輸；多個全局?jǐn)?shù)據(jù)總線，其在所述端口與所述存儲體之間傳輸數(shù)據(jù)；多個存儲體，其經(jīng)由所述全局?jǐn)?shù)據(jù)總線執(zhí)行與所述端口的并行I/O數(shù)據(jù)傳輸；第一I/O控制器，其用于控制所述端口與外部裝置之間的串行數(shù)據(jù)傳輸；第二I/O控制器，其用于控制所述端口與所述全局總線之間的并行數(shù)據(jù)傳輸；及測試I/O控制器，其用于在測試操作模式期間基于自所述外部裝置輸入的測試命令/地址(C/A)而產(chǎn)生測試命令且經(jīng)由所述全局?jǐn)?shù)據(jù)總線傳輸測試I/O數(shù)據(jù)。
15.如權(quán)利要求14的多端口存儲裝置，其中所述I/O墊對于正常操作模式用作串行I/O接口且對于所述測試操作模式用作并行I/O接口。
全文摘要
本發(fā)明提供一種多端口存儲裝置，其包括多個端口、多個存儲體(bank)、多個全局?jǐn)?shù)據(jù)總線、第一及第二I/O控制器，及測試輸入/輸出(I/O)控制器。所述端口執(zhí)行串行I/O數(shù)據(jù)傳輸。所述存儲體執(zhí)行與所述端口的并行I/O數(shù)據(jù)傳輸。所述全局?jǐn)?shù)據(jù)總線用于在所述端口與所述存儲體之間傳輸數(shù)據(jù)。該第一I/O控制器控制所述端口與外部裝置之間的串行數(shù)據(jù)傳輸。該第二I/O控制器控制所述端口與所述全局總線之間的并行數(shù)據(jù)傳輸。在測試操作模式期間，該測試I/O控制器基于自外部裝置輸入的測試命令/地址(C/A)產(chǎn)生測試命令且用全局?jǐn)?shù)據(jù)總線來傳輸測試I/O數(shù)據(jù)。
文檔編號G11C29/02GK101055767SQ200710096090
公開日2007年10月17日 申請日期2007年4月13日 優(yōu)先權(quán)日2006年4月13日
發(fā)明者都昌鎬, 鄭鎮(zhèn)一 申請人:海力士半導(dǎo)體有限公司