專利名稱：可編程只讀存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可編程只讀存儲器。這種存儲器可用作用于集成電路的或集成電路中的非易失性存儲器，例如在需要非易失性“只寫一次”數(shù)據(jù)的存儲的應(yīng)用中。這種應(yīng)用的例子包括系統(tǒng)身份數(shù)據(jù)和生產(chǎn)后校準數(shù)據(jù)。
背景技術(shù)：
只寫一次或“一次性”可編程存儲單元已用于可編程只讀存儲器(PROM)陣列很多年。正在使用的有兩種類型的存儲單元，它們被稱為“熔絲”型和“反熔絲”型。
附圖中的圖1示出了形成由諸如1之類的列電極和諸如2之類的行電極尋址的陣列的一部分的已知類型的存儲單元。每一個單元包括與諸如N-MOS晶體管之類的晶體管4的源-漏溝道串聯(lián)連接的可熔導電鏈路3。鏈路3連接在晶體管4的漏極和該單元所屬的行的行電極2之間。晶體管4的柵極連接到該單元所屬的列的列電極1上。晶體管4的源極連接到諸如接地之類的公共線上。
鏈路3一般在摻雜的多晶硅層中實現(xiàn)。為了對該單元編程，將晶體管4導通并將高電壓施加在鏈路3的兩端，這導致大電流流過該單元。以足夠高的電流，鏈路3被燒斷，并變成開路。相反，如果晶體管4在高編程電壓的施加期間被斷開，則鏈路3仍是完整的。在存儲器的讀取期間，當選中該單元時，如果鏈路是燒斷的則讀出電路檢測到開路，或者如果鏈路是完整的則檢測到閉路。
附圖中的圖2示出了存儲單元的陣列或矩陣的典型架構(gòu)。陣列5由列和行解碼器6和7尋址并具有包括或包含感測放大器裝置8的讀出感測電路。提供程序控制裝置9用于控制編程步驟期間對陣列5的存儲單元的編程。
這種存儲器具有幾個缺點。例如，為了選擇用于編程的單元，必須將高電壓施加到“選擇”晶體管4的柵極上。這要求解碼器在顯著高于存儲器的編程后存儲器讀操作期間所需的額定電源電壓的電源電壓下工作。同樣，諸如4之類的選擇晶體管必須能夠在編程期間傳遞相對大的電流。這通常通過使晶體管4足夠大以在不損壞的情況下處理如此大的電流來實現(xiàn)。這進而意味著需要相對大面積的集成電路來形成存儲器，并限制了可在給定面積的存儲器裝置中集成的存儲單元的數(shù)量。
在附圖中的圖3中示出了反熔絲型存儲器的存儲單元。該存儲單元包括其柵極連接到公共行電極2且其漏極經(jīng)由電容性元件10連接到公共列電極1的選擇晶體管4。
為了對這種存儲單元編程，將選擇晶體管4導通并將高電壓施加到電容性元件10的兩端。高電壓導致通常采用柵氧化物形式的電容器電介質(zhì)的擊穿，并在電容性元件10的端子之間形成永久的短路。相反，如果選擇晶體管4在高編程電壓的施加期間被斷開，則元件10保持完整和開路。在讀取模式期間，當選中該存儲單元時，如果元件10是完整的則讀出電路檢測到開路，或者如果已經(jīng)對元件10編程則檢測到閉路。
這一存儲器同樣要求解碼邏輯在相對高的編程電壓下工作以使選擇晶體管4能夠被導通或斷開。此外，在元件10中需要相對薄的氧化物以使編程電壓最小化。然而，這種薄氧化物并不始終是制造這種存儲器的制造工藝的標準工藝特征。因此，另外的處理步驟可能是必須的，而這增加了這種存儲器的制造成本并可能降低制造成品率。
Metzger L.R.的“A 16K CMOS PROM with Poly-silicon Fusible Links”，IEEEJournal of Solid State Circuit，第SC-18卷，第5期，1983年10月中公開了對PROM陣列中的多晶硅可熔鏈路的使用。該陣列的存儲單元包括與雙極選擇晶體管串聯(lián)連接的多晶硅熔絲。
美國5,536,968中公開了一種如附圖的圖4所示的PROM。在這種類型的存儲器中，每一個存儲單元包括與可熔多晶硅鏈路串聯(lián)連接的選擇二級管。這種安排同樣需要能夠提供相對高的編程電壓以及作為相對高的熔斷電流的宿的地址和數(shù)據(jù)邏輯。
附圖中的圖5示出了US 2005/0174845A1中公開的類型的PROM。該存儲器以多晶硅薄膜晶體管(TFT)技術(shù)來形成。公開了“熔絲”和“反熔絲”兩種元件。該解碼電路同樣必須能夠承受相對高的編程電壓，且薄膜晶體管必須足夠大以便能夠傳遞燒斷可熔元件所需的相對高的電流。
附圖中的圖6A和6B示出了例如如US 5,708,291中公開的利用CMOS技術(shù)形成的硅化物多晶硅熔絲結(jié)構(gòu)。該結(jié)構(gòu)在形成于襯底12上的氧化物側(cè)層11上形成，并包括多晶硅層13和硅化物層14。觸點15和16形成于硅化物層14上。
可熔元件的電導率由層14的材料的低阻抗控制，層14是相對低阻抗的硅化物合金。圖6A示出了完整的元件。圖6B示出了經(jīng)編程的元件，其中硅化物合金如17和18處所示結(jié)塊，以便獲得元件阻抗方面相對大的增加。
硅化物合金層和多晶硅層可在很多CMOS工藝中獲得。然而，在典型的低溫多晶硅TFT工藝中，這一結(jié)構(gòu)的提供將需要另外的處理步驟。
US 2004/0156234A1公開了一種例如如附圖的圖7所示的以CMOS技術(shù)形成的單一晶體管反熔絲元件。每一個熔絲元件都具有與晶體管溝道的漏端處的電介質(zhì)21相比較厚的源端處的電介質(zhì)20。這允許在施加高柵-漏電壓時能夠在溝道中的可預(yù)測點處形成高摻雜區(qū)。這進而促進了柵極和新形成的摻雜區(qū)之間的短路的形成。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的第一方面，提供了一種可編程只讀存儲器，包括至少一個存儲單元，該存儲單元或存儲單元中的每一個包括具有主傳導路徑和控制電極的晶體管；至少一個第一電子開關(guān)，用于在編程步驟期間選擇性地充分隔離至少一個單元的控制電極；以及用于在編程步驟期間在至少一個單元的主傳導路徑的兩端施加電壓裝置，該電壓足以在控制電極被充分隔離時熔斷主傳導路徑，而不足以在控制電極未被充分隔離時熔斷主傳導路徑。
晶體管或每一個晶體管可包括金屬氧化物硅晶體管。
晶體管或每一個晶體管可包括場效應(yīng)晶體管，其柵極構(gòu)成該控制電極，且其源-漏溝道構(gòu)成該主傳導路徑。
晶體管或每一個晶體管可包括薄膜晶體管。
至少一個單元可包括單元陣列。至少一個第一電子開關(guān)可包括多個第一電子開關(guān)，其中的每一個與單元中相應(yīng)的一個相關(guān)聯(lián)。作為替換，可將單元排列為至少一組，該組或每一組與至少一個第一電子開關(guān)或其中相應(yīng)的一個相關(guān)聯(lián)。
可將單元排列為多個組，這些組中的每一組具有各自的讀出電路。每一組的主傳導路徑可與各自的讀出電路并聯(lián)連接。該裝置可被安排成同時向每一組的所有主傳導路徑施加電壓。
可將單元連接到公共讀出電路。主傳導路徑可與公共讀出電路并聯(lián)連接。該裝置可被安排成同時向所有的主傳導路徑施加電壓。
讀出電路或每一個讀出電路可包括預(yù)充電晶體管。讀出電路或每一個讀出電路可包括連接在電路輸入和預(yù)充電電路之間的偏壓晶體管。
讀出電路或每一個讀出電路可包括在電路輸入和輸出之間的第二電子開關(guān)。
讀出電路或每一個讀出電路可包括被安排成在編程步驟期間將電路輸出連接到公共線的第三電子開關(guān)。
第一電子開關(guān)或每一個第一電子開關(guān)可包括晶體管。
第一電子開關(guān)或每一個第一電子開關(guān)可包括傳輸門第一電子開關(guān)或每一個第一電子開關(guān)可包括被安排成由單元選擇信號控制的第一開關(guān)器件和與第一開關(guān)器件并聯(lián)連接并安排成在編程步驟期間由單元編程信號控制的第二開關(guān)器件。
因此，可提供一種存儲器，其中存儲單元或每一個存儲單元包括同樣形成可熔元件的晶體管。因此由這一單元占據(jù)的面積可以顯著小于已知類型的單元。行和列邏輯電路可在編程步驟期間在額定的電源電壓下工作，并且在某些實施例中可將全局編程電壓同時施加到所有的單元。因此可消除或在數(shù)量方面顯著減少編程期間用于傳遞相對大的電流的相對大的器件，使得由存儲器占據(jù)的面積可顯著小于已知類型的存儲器。在這一存儲器的制造期間不需要另外的處理步驟。因此，可提供減小面積和/或更高容量的存儲器，且在制造成本或制造成品率方面很小或沒有損失。


圖1是用于存儲陣列中的已知類型的可熔存儲單元的電路圖。
圖2是包括圖1所示的類型的單元陣列的已知類型的存儲器的示意性框圖。
圖3是已知類型的反熔絲存儲單元的電路圖。
圖4是利用可熔鏈路和二極管的陣列的已知存儲器的電路圖。
圖5是在薄膜晶體管集成電路中結(jié)合可熔鏈路的已知類型的存儲器的示意圖。
圖6A是示出編程前已知類型的硅化物多晶硅熔斷元件的圖。
圖6B是示出編程后圖6A的硅化物多晶硅熔斷元件的圖。
圖7是示出基于雙厚度柵氧化物排列的已知類型的反熔絲存儲單元的橫截面圖。
圖8是示出可用作本發(fā)明的實施例或用于本發(fā)明的實施例中的存儲單元的圖。
圖9A是示出具有閉合的存儲單元的開關(guān)的圖8的存儲單元的圖。
圖9B是示出允許存儲單元的編程的圖9A的存儲單元的特性的圖。
圖10A是示出具有打開的存儲單元的開關(guān)的圖8的存儲單元的圖。
圖10B是示出允許存儲單元的編程的圖10A的存儲單元的特性的圖。
圖11是示出圖8中所示的存儲單元的第一示例的圖；圖12是示出圖8中所示的存儲單元的第二示例的圖；圖13是示出包括圖11所示的類型的存儲元件陣列的PROM的一部分的電路圖；圖14是示出在圖13的存儲器的工作期間出現(xiàn)的波形的時序圖；圖15、16A和16B示出對圖13的存儲器的工作的模擬的結(jié)果；圖17是示出圖8的存儲單元的另一個示例的圖；圖18是包括圖17所示的類型的存儲元件陣列的PROM的一部分的電路圖；圖19是示出圖18所示的存儲器的工作的時序圖；圖20是構(gòu)成本發(fā)明的另一個實施例的PROM的一部分的電路圖；圖21是示出在圖20所示的存儲器的工作期間出現(xiàn)的波形的時序圖；圖22是構(gòu)成本發(fā)明的又一個實施例的PROM的一部分的電路圖；圖23和24是示出在另一種工作模式期間圖22的存儲器中出現(xiàn)的波形的時序圖。
具體實施例方式
在所有附圖中相似的參考標號指的是相似的部分。
圖8所示的存儲單元可用作用于一位信息的非易失性存儲的一位PROM。更典型地，該存儲單元用作與行和列解碼電路以及讀取和編程電路一起形成用于存儲多位信息或多個信息字的存儲器的存儲單元陣列的一個元件。這一存儲器可形成為與其它器件或電路一起使用的集成電路，或可形成結(jié)合了用于進行其它功能的電路的集成電路的一部分。
該存儲單元包括晶體管4和電子開關(guān)(第一電子開關(guān))24。在圖8所示的示例中，晶體管4是絕緣柵場效應(yīng)晶體管(IGFET)，例如，形成為金屬氧化物硅(MOS)晶體管。例如，該晶體管可以是薄膜晶體管(TFT)并具有采用柵極G形式的控制電極和采用源極S和漏極D之間的溝道形式的主傳導路徑。該晶體管被示為P型MOS晶體管，但同樣可以是N型的。
電子開關(guān)24選擇性地可在低阻抗狀態(tài)的充分閉路和高阻抗狀態(tài)的充分開電之間工作。在存儲單元的編程后，或者當要執(zhí)行對存儲單元的讀取時，開關(guān)24永久地閉合。在以非易失性方式存儲一位數(shù)據(jù)的存儲單元的編程期間，開關(guān)24可取決于所存儲的位所需的狀態(tài)來開啟或閉合。當開關(guān)24閉合時，將限定的偏壓(例如等于源電壓)施加到晶體管4的柵極G，以使晶體管4保持“完整”。當編程期間開關(guān)24打開時，晶體管4的柵極G被充分地電隔離以充分地電“浮置”。這允許晶體管4被編程以在源電極S和漏電極D之間形成永久的開路，如下文所述。
圖9B以安培為單位的溝道電流(對數(shù)刻度)與施加到圖9A的晶體管4的源極和漏極兩端的電壓的關(guān)系的曲線的形式示出了晶體管4的特性，其中柵極和源極之間的電壓保持為0伏。隨著源-漏電壓的大小從0伏增加到-30伏，漏電流充分連續(xù)且單調(diào)地增加，而晶體管4沒有受到損壞。在該示例中，晶體管4的額定工作電源電壓是8伏。
圖10B是類似于圖9B的圖，但示出了在如圖10A所示的開關(guān)24開啟而使得晶體管4的柵極浮置且源-漏電壓從0伏增加到-30伏時發(fā)生的情況。在該模式中，漏極或溝道電流更迅速地增加直到在-27伏的源-漏電壓處達到約0.5mA。在這點上，電流突然下降到約0.1pA并對于更高的源-漏電壓仍保持在該水平。電流的突然下降指示特性中源-漏溝道變?yōu)橛谰瞄_路或“燒斷”的點，以使晶體管4自身用作燒斷熔絲或可熔元件。發(fā)生這種情況的擊穿或編程電壓Vp取決于晶體管的類型、其幾何形狀和用于其制造的工藝技術(shù)，但對于圖8至10所示的典型示例而言，對于其額定工作電源電壓是8伏的晶體管的編程電壓是-27伏。
實際上，在存儲單元的編程期間，將大小大于或等于編程電壓Vp的源-漏電壓施加到晶體管4的源-漏溝道的兩端。然后開關(guān)24的狀態(tài)確定晶體管4是“燒斷”還是保持完整。在編程以后，晶體管4至少在讀周期期間在其額定的8伏電源下工作，且當被選中用于讀取時，晶體管取決于編程數(shù)據(jù)或者導通或保持開路。因此，數(shù)據(jù)存儲是非易失性的，且該存儲單元可用作PROM或用作PROM的一部分。
因此，晶體管4執(zhí)行選擇晶體管和可熔鏈路兩種作用，使得可形成相對小面積的存儲單元。因此，給定存儲器容量的多位存儲器可被制造得更小，或者給定大小的存儲器可有更大的容量。同樣，與存儲單元相關(guān)聯(lián)的任何行和/或列邏輯電路可在編程期間在額定“讀”電源電壓下工作。取決于存儲器的結(jié)構(gòu)，可將全局編程電壓同時施加到存儲單元的組上或者同時施加到所有的存儲單元上。用于處理相對大編程電流的相對大尺寸的晶體管是不必要的，或者與已知的存儲器相比數(shù)量可顯著減少，這再次導致減小的面積。
圖11所示的存儲單元是圖8中所示的單元的示例，并且也包括P型的MOS晶體管4，盡管同樣可以使用其它類型的晶體管和其它傳導類型。在該示例中，電子開關(guān)24也可被實現(xiàn)為P型的MOS晶體管，盡管同樣可以使用其它晶體管類型和傳導類型。形成開關(guān)24的晶體管的柵極用作控制輸入，并且被安排成在編程期間接收用于選擇存儲單元的期望存儲狀態(tài)的程序選擇信號。在該示例中，開關(guān)通過施加相對高電平的電壓作為程序選擇信號來打開并通過施加互補信號來閉合。
圖12所示的存儲單元與圖11所示的不同之處在于電子開關(guān)由各自包括P型和N型的MOS晶體管24a和24b的傳輸門來實施，它們的源-漏溝道并聯(lián)連接。晶體管24a和24b具有被連接來接收互補程序選擇信號的柵極。盡管這一存儲單元與圖11所示的相比需要另外的器件和程序信號線，但該裝置確保在由晶體管24a和24b形成的開關(guān)閉合時，晶體管4的柵極G始終被設(shè)置為存儲單元的端子25處的電壓。
圖13示出被排列為連接到公共讀出電路26的一維陣列的四個存儲單元271-274的陣列5。圖13中示出的存儲單元271-274是圖11所示的類型，但也可以是諸如圖12所示的任何適當?shù)念愋?。諸如4之類的形成存儲單元271-274的可熔元件的晶體管的溝道并聯(lián)連接在電源線Vdd和電路節(jié)點28之間，電路節(jié)點28連接到讀出電路26的輸入并連接到用于在存儲器的編程期間提供編程電壓Vpp的裝置34。存儲單元271-274各自具有“行”選擇輸入R1-R4以及程序數(shù)據(jù)線PC1-PC4。
電路26的輸入經(jīng)由P型晶體管(第二電子開關(guān))29連接到用于提供輸出數(shù)據(jù)Vout的電路輸出30。該輸入還經(jīng)由串聯(lián)連接的P型和N型晶體管31和32接地。電路26的輸出30可經(jīng)由N型晶體管31接地。晶體管29的柵極被連接成始終接收0伏。晶體管31和32的柵極各自被連接成接收始終為0伏的列偏壓Vb1和預(yù)充電信號PRE。晶體管(第三電子開關(guān))33的柵極被連接成接收編程保護信號Vps。
該存儲器可利用動態(tài)工作模式或靜態(tài)工作模式來執(zhí)行讀操作。諸如存儲單元271-274中的24之類的電子開關(guān)中的每一個通過將0伏施加到對應(yīng)的程序信號線PC1-PC4來閉合，并通過施加相對高的電壓(例如電源線Vdd上的電壓)來打開。
在動態(tài)讀模式中，在每一次讀操作前，通過將作為信號PRE的高邏輯電平脈沖施加到晶體管(預(yù)充電晶體管)32的柵極來將節(jié)點28預(yù)充電到相對低電平的電壓。偏壓Vb1是0伏，使得晶體管(偏壓晶體管)31是導通的。保護信號Vps是0伏，使得晶體管33是不導通的。諸如24之類的所有開關(guān)通過將0伏施加到線PC1-PC4來閉合。
存儲單元271-274一次讀取一個。在預(yù)充電相后，將低邏輯電平電壓作為信號PRE施加到晶體管32的柵極，使得它是不導通的，并由此將節(jié)點28與電源線Vss隔離。偏壓Vb1被維持在0伏。第一單元271通過將0伏施加到行選擇線R1來選擇，而其它行選擇線R2-R4接收電源線Vdd上的電壓。如果晶體管4是完整的，則使其導通并將節(jié)點28處的電壓以及由此電路26的輸出30處的電壓基本拉至電源線Vdd上的電壓。相反，如果晶體管4在編程期間是燒斷的以便成為開路，則節(jié)點28以及由此輸出30維持在低電壓處。在這一讀操作期間，節(jié)點28有效地從編程電壓Vpp的源隔離。
包括存儲單元272的下一“行”然后以相同的方式讀取，且將節(jié)點28首先預(yù)充電為0伏然后將0伏電壓施加到行選擇線R2且將電源電壓施加到未選中存儲單元的行選擇線R1、R3和R4。因此從存儲單元271-274順序地讀出來自存儲器的數(shù)據(jù)，且輸出數(shù)據(jù)僅在每一個單元由其行選擇線上的0伏選中時有效。圖14示出在讀取存儲器的這一動態(tài)模式期間出現(xiàn)的波形的時序，而圖15示出對于存儲單元271-274的所有晶體管都維持完整的情況的這種操作的模擬結(jié)果。
動態(tài)模式中預(yù)充電和讀取周期確保Vdd和Vss之間沒有直接的導通路徑。功率僅在PRE信號的轉(zhuǎn)換期間消耗。
在圖13所示的用于讀取存儲器的靜態(tài)工作模式中，將一般是在電源線Vdd上的電壓和接地電位中間的電壓的恒定偏壓恒定地施加到預(yù)充電線PRE，且如上所述地依次選中每一個存儲單元。如果所選存儲單元的晶體管在編程期間被燒斷以成為開路，則輸出Vout被拉向低電壓，而如果晶體管是完整的，則輸出電壓Vout被拉向高電壓電平。這種操作在圖16A和16B中示出，其中圖16A的波形圖示出所有的晶體管都是完整的操作，而圖16B的波形圖示出交替選擇的存儲單元的晶體管是完整的且其它的是開路的操作。
與動態(tài)模式相比，靜態(tài)工作模式導致輸出30始終是有效的，這意味著讀操作的速度可以提高。
在編程模式或步驟期間，將全局編程電壓Vpp提供給節(jié)點28，且提供給程序數(shù)據(jù)線PC1-PC4的電壓確定相關(guān)聯(lián)的晶體管是保持完整還是變?yōu)橛谰玫拈_路。對于要求晶體管保持完整的那些單元而言，將0伏電壓電平提供給對應(yīng)的程序控制線，使得相關(guān)聯(lián)的開關(guān)24閉合并將諸如電源線Vdd上的電壓之類的限定電壓提供給晶體管4的柵極。對于需要被燒斷以永久開路的晶體管4，將諸如電源線Vdd上的電壓之類的高電平信號提供給對應(yīng)的晶體管開關(guān)24的柵極以打開該開關(guān)。因此將晶體管的柵極充分地電隔離或“浮置”。
編程電壓Vpp應(yīng)具有足以燒斷其柵極是浮置的晶體管的溝道但不足以燒斷其柵極連接到限定電壓的晶體管的溝道的大小。例如，在具有圖9和10所示的特性的晶體管的情況下，電壓Vpp必須具有至少等于擊穿電壓Vp和電源線Vdd處的電源電壓之和的大小。因此所有的存儲單元271-274可被同時編程。
在編程步驟期間，使晶體管31和32的柵極處的電壓基本等于0伏以保護晶體管32免受相對高的編程電壓。晶體管29的柵極處的電壓是0伏并通過將作為保護信號的電源線Vdd上的電壓施加到晶體管33的柵極上來將輸出30基本拉向0伏，以便確保晶體管29是不導通的，并由此保護連接到輸出30的任何電路免受相對高的編程電壓。
圖13所示的存儲器在存儲器的編程期間僅需要單一的全局高電壓編程信號。不需要大的晶體管或其它器件用于作為與已知類型的存儲器相關(guān)聯(lián)的相對大的編程電流的源和/或宿。此外，所有的選擇邏輯電路在編程和讀取期間在電源線Vdd上的額定電源電壓下工作。因此，在這一邏輯電路中沒有必要提供能夠承受相對高的編程電壓的有源器件，且不需要特殊的措施來保護低壓器件。
圖17所示的存儲單元與圖12所示的存儲單元的不同之處在于晶體管24a和24b是相同的傳導類型(在該情況下是P型)且其柵極被連接成接收獨立的控制信號。晶體管(第二開關(guān)器件)24a的柵極連接到程序數(shù)據(jù)線PC1，而晶體管(第一開關(guān)器件)24b的柵極連接到程序模式行選擇線PR1。輸入25連接到在編程期間接收恒定的限定電壓的行選擇線R1，而晶體管4的編程狀態(tài)由線PC1和PR1兩者上的電壓電平確定。為了在編程模式期間使晶體管4燒斷或永久開路，諸如電源線Vdd上的電壓之類的高電壓需要存在于線PC1和PR1兩者上，使得晶體管24a和24b都是開路，以允許晶體管4的柵極G隔離或浮置。
圖18示出圖17所示的類型的存儲單元的“二維”陣列。示出了包括兩行和n列的陣列，但可提供任何期望數(shù)量的行。讀出電路26包括圖13所示的類型的用于陣列或矩陣的每一列的電路。存儲單元的每一列中的晶體管24a的柵極連接到公共程序數(shù)據(jù)線PCi，而每一行中的晶體管24b的柵極連接到公共行選擇線PRi。
在圖18所示的存儲器的讀取期間，所有的行選擇線PR1、PR2和所有的程序數(shù)據(jù)線PC1-PCn連接到0伏，使得所有的晶體管是導通的，并因此存儲單元的所有的開關(guān)是閉合的。讀模式選擇線R1、R2用于讀取時每次選擇一行，這可以在如上所述的動態(tài)模式或者靜態(tài)模式中執(zhí)行。存儲單元的每一列以及讀出電路26中的相關(guān)聯(lián)電路如上文對于圖13所示的存儲器所述地工作。因此，n位數(shù)據(jù)在讀取步驟期間從當前選中的行同時或“并行”讀出。
在編程期間，行選擇線R1、R2被設(shè)置成電源線Vdd的電壓，而線PR1、PR2和PC1-PCn用于選擇存儲單元的編程狀態(tài)。這一編程模式的時序示于圖19的波形圖中。
行通過將對應(yīng)的行選擇線的電壓從0伏改變到電源線Vdd上的電壓來順序地選中用于編程。提供給程序信號線PC1-PCn的電壓電平根據(jù)將被存儲的數(shù)據(jù)位的值來選擇。如果要求存儲單元的晶體管永久開路，則將諸如電源線Vdd上的電壓之類的高電壓施加到對應(yīng)的程序信號線，而程序信號線上的低電壓允許存儲單元晶體管保持完整。以施加到線PR1、PR2和PC1-PCn的適當電壓，將編程電壓Vpp經(jīng)由晶體管M1-Mn提供給電路節(jié)點281-28n，使得所選行的存儲單元被同時編程。在這種情況下，編程電壓Vpp的大小必須等于或大于電源線Vdd上的電源電壓和擊穿電壓Vp之和減去晶體管281-28n中的每一個兩端的電壓降。
在編程操作期間，讀出電路26的晶體管如上文對于圖13的存儲器所述地工作。晶體管M1-Mn被示為N型晶體管，且其柵極被連接成接收0伏。這些晶體管提供隔離，使得電路節(jié)點281-28n在存儲器的讀操作期間彼此有效地隔離。要求這些晶體管足夠大以作為單個存儲單元的編程電流的宿。然而，存儲陣列或矩陣的每一列僅需要一個這種晶體管，使得與先前已知的存儲裝置相比可獲得面積顯著的降低。
圖20示出包括2行和n列存儲單元的陣列的存儲器，盡管可提供任何期望數(shù)量的行。存儲單元的列連接到公共節(jié)點281-28n，公共節(jié)點281-28n連接到與圖18所示的相同類型的讀出電路26。同樣，隔離晶體管M1-Mn將節(jié)點281-28n分別連接到用于提供編程電壓Vpp的裝置。
圖20的存儲器與18的存儲器的不同之處在于省略了晶體管24a和24b，使得每一個存儲單元僅包括相應(yīng)的晶體管4。編程期間列、行以及數(shù)據(jù)選擇和控制在存儲單元的外部執(zhí)行，使得存儲單元的每一行的晶體管的柵極連接到公共電子開關(guān)241-242，而每一列的晶體管的漏極連接到公共(P型)晶體管351-35n。
圖20的存儲器可如上文所述動態(tài)或靜態(tài)地讀取，并以與圖18所示的存儲器的讀操作相似的方式逐行讀取。在任一種情況下，程序數(shù)據(jù)和列選擇線PC1-PCn以及程序模式行選擇線PR1和PR2被連接成接收0電平電壓，使得晶體管351-35n被導通，而開關(guān)241-242閉合。順序地選擇讀模式行選擇線R1和R2，且并行地每次一行地讀取存儲器的內(nèi)容。
在存儲器的編程期間，行選擇線R1和R2被連接成接收諸如電源線Vdd上的電壓之類的限定電壓。行被順序地編程，且選中行的開關(guān)241或242打開，而未選中行或每一未選中行的開關(guān)閉合。將被存儲的數(shù)據(jù)被施加到控制線PC1-PCn，使得將要永久開路的存儲單元的晶體管351-35n中的每一個被導通，而其余的晶體管被斷開。使編程電壓Vpp等于或大于電源線Vdd上的電壓和晶體管的擊穿電壓Vp之和減去晶體管M1-Mn中的每一個兩端的電壓降。當選中行已被編程時，晶體管351-35n被斷開，且對將要編程的下一行執(zhí)行編程過程。
正如圖18所示的存儲器的情況，晶體管M1-Mn應(yīng)足夠大以作為用于每一列的編程電流的宿，該編程電流等于單一存儲單元的編程電流，因為存儲器每次對一行編程。類似地，晶體管351-35n應(yīng)足夠大以能夠作為編程電流的源。然而，存儲單元中的每一個占據(jù)較小的面積，因為將電子開關(guān)從存儲單元中移除并公共地為每一行提供。因此，對于相當大的存儲單元陣列或矩陣，存儲器占據(jù)相當小的面積。
電子開關(guān)241-242可以用任何適當?shù)姆绞絹韺嵤＠?，開關(guān)中的每一個可被實施為如圖11所示的晶體管或如圖12所示的傳輸門。
圖21示出在編程工作模式期間線PC1-PCn、PR1和PR2上的波形的時序。
圖22所示的存儲器與圖20所示的存儲器的不同之處在于存儲單元的列在單個節(jié)點28處連接在一起并連接到如圖13所示的讀出電路26的單個電路部分的輸入。因此存儲單元必須每次讀取一個以提供串行數(shù)據(jù)輸出。然而，不再需要相對大的隔離晶體管M1-Mn，使得與圖20所示的存儲器相比可減小存儲器的面積。
存儲單元的讀取可如上文所述地動態(tài)或靜態(tài)地執(zhí)行。同樣，讀取可以按如圖23和24中的波形圖所示的兩種不同的順序來執(zhí)行。在圖23所示的模式中，逐行地讀取存儲單元。開關(guān)241-242在所有的讀操作期間是閉合的，且施加到線R1和R2的信號每次一行地選擇存儲單元。在選中每一行的同時，通過將晶體管351-35n每次一個地導通并靜態(tài)或動態(tài)地讀取所選的存儲單元的狀態(tài)來每次選擇一列。
圖24示出另一種模式，其中每次選擇一列，且每一列中的存儲單元順序地每次一個地讀取。在該情況下，選中列的晶體管351-35n被導通，而其它晶體管被斷開且在每次一行地選擇行的同時讀取所選存儲單元的狀態(tài)。對每列順序地重復該操作以讀取整個存儲器。
圖22所示的存儲器的編程可以用與對圖20的存儲器所述的相同的方式來執(zhí)行。因此存儲器被每次一行地編程。
由此描述了本發(fā)明，應(yīng)該明白它可以用很多種方式來改變。這些變體不應(yīng)被看作是本發(fā)明的精神和范圍的背離，且正如本領(lǐng)域的技術(shù)人員清楚的，所有這些修改都應(yīng)包含在所附權(quán)利要求書的范圍內(nèi)。
權(quán)利要求
1.一種可編程只讀存儲器，包括至少一個存儲單元，所述存儲單元或每一個所述存儲單元包括具有主傳導路徑和控制電極的晶體管；至少一個第一電子開關(guān)，用于在編程步驟期間選擇性地充分隔離所述至少一個單元的控制電極；以及用于在編程步驟期間在所述至少一個單元的主傳導路徑的兩端施加電壓的裝置，所述電壓足以在所述控制電極被充分隔離時熔斷所述主傳導路徑，且不足以在所述控制電極未被充分隔離時熔斷所述主傳導路徑。
2.如權(quán)利要求1所述的存儲器，其特征在于，所述晶體管或每一個所述晶體管都包括金屬氧化物硅晶體管。
3.如權(quán)利要求1所述的存儲器，其特征在于，所述晶體管或每一個所述晶體管包括場效應(yīng)晶體管，其柵極構(gòu)成所述控制電極，且其源-漏溝道包括所述主傳導路徑。
4.如權(quán)利要求1所述的存儲器，其特征在于，所述晶體管或每一個所述晶體管包括薄膜晶體管。
5.如權(quán)利要求1所述的存儲器，其特征在于，所述至少一個單元包括單元陣列。
6.如權(quán)利要求5所述的存儲器，其特征在于，所述至少一個第一電子開關(guān)包括多個第一電子開關(guān)，其中的每一個與所述單元中相應(yīng)的一個相關(guān)聯(lián)。
7.如權(quán)利要求5所述的存儲器，其特征在于，所述單元被排列為至少一組，所述組或每一所述組與所述至少一個第一電子開關(guān)中相應(yīng)的一個相關(guān)聯(lián)。
8.如權(quán)利要求5所述的存儲器，其特征在于，所述單元被排列為多個組，其中的每一組具有各自的讀出電路。
9.如權(quán)利要求8所述的存儲器，其特征在于，所述每一組的主傳導路徑并聯(lián)連接到各自的讀出電路。
10.如權(quán)利要求9所述的存儲器，其特征在于，所述裝置被安排成將所述電壓同時施加到所述每一組的所有的所述主傳導路徑上。
11.如權(quán)利要求5所述的存儲器，其特征在于，所述單元連接到一公共讀出電路。
12.如權(quán)利要求11所述的存儲器，其特征在于，所述主傳導路徑并聯(lián)連接到所述公共讀出電路。
13.如權(quán)利要求12所述的存儲器，其特征在于，所述裝置被安排成將所述電壓同時施加到所有的所述主傳導路徑上。
14.如權(quán)利要求8或11所述的存儲器，其特征在于，所述讀出電路或每一個所述讀出電路包括預(yù)充電晶體管。
15.如權(quán)利要求14所述的存儲器，其特征在于，所述讀出電路或每一個所述讀出電路包括連接在所述電路輸入和所述預(yù)充電晶體管之間的偏壓晶體管。
16.如權(quán)利要求8或11所述的存儲器，其特征在于，所述讀出電路或每一個所述讀出電路包括在所述電路輸入和輸出之間的第二電子開關(guān)。
17.如權(quán)利要求8或11所述的存儲器，其特征在于，所述讀出電路或每一個所述讀出電路包括被安排成在編程步驟期間將所述電路輸出連接到一公共線的第三電子開關(guān)。
18.如權(quán)利要求1所述的存儲器，其特征在于，所述第一電子開關(guān)或每一個所述第一開關(guān)包括晶體管。
19.如權(quán)利要求1所述的存儲器，其特征在于，所述第一電子開關(guān)或每一個所述第一電子開關(guān)包括傳輸門。
20.如權(quán)利要求5所述的存儲器，其特征在于，每一個所述第一電子開關(guān)包括被安排成由單元選擇信號控制的第一開關(guān)器件以及與所述第一開關(guān)器件并聯(lián)連接并安排成在所述編程步驟期間由單元編程信號控制的第二開關(guān)器件。
全文摘要
一種可編程只讀存儲器包括存儲單元或安排為陣列的多個這種單元。每一個存儲單元包括諸如MOS TFT之類的晶體管。電子開關(guān)允許諸如柵極之類的控制電極在編程模式器件被充分電隔離，使得柵極在該模式期間電浮置。在編程模式期間，將編程電壓施加到晶體管的主傳導路徑的兩端，如在源－漏溝道的兩端。編程電壓足夠大以在晶體管的控制電極浮置時熔斷主傳導路徑，但不足以在控制電極未浮置并連接到適當?shù)南薅妷簳r熔斷主傳導路徑。因此晶體管在執(zhí)行存儲單元選擇功能的同時用作可熔元件，且該裝置需要較少的能夠在熔斷所需的編程電流下工作的晶體管。因此該存儲器可占據(jù)減小的面積。
文檔編號G11C17/18GK101055765SQ20071009713
公開日2007年10月17日 申請日期2007年4月12日 優(yōu)先權(quán)日2006年4月13日
發(fā)明者S·沙阿, O·K·阿貝-梅瑞姆, P·澤伯迪 申請人:夏普株式會社