專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及設(shè)置由多個存儲器單元構(gòu)成的存儲器單元陣列、并利用字線選擇電路及字線驅(qū)動電路選擇驅(qū)動該存儲器單元陣列以存儲數(shù)據(jù)的半導(dǎo)體存儲裝置。
背景技術(shù)：
以往，作為半導(dǎo)體存儲裝置，廣泛使用設(shè)置由多個存儲器單元構(gòu)成的存儲器單元陣列、對該存儲器單元陣列存儲數(shù)據(jù)的動態(tài)隨機(jī)存儲器(以下，簡稱為DRAM)。
在這樣的DRAM中，多條字線與存儲器單元陣列連接，與這些字線的各字線分別連接構(gòu)成字線選擇電路的多個存儲器選擇晶體管、以及構(gòu)成字線驅(qū)動電路的字驅(qū)動器的一個字驅(qū)動器。
在上述DRAM中，若選擇某字驅(qū)動器，則字線電壓通常使用比驅(qū)動位線的電壓或驅(qū)動控制電路的電壓要高的電壓VPP。作為該字驅(qū)動器的功能，希望字驅(qū)動器的輸出高速地轉(zhuǎn)移為高電平或低電平，再有，希望字驅(qū)動器的電路構(gòu)成為小面積及低功耗。
以下，用
以上那樣的以往的半導(dǎo)體存儲裝置(DRAM)(例如，參照日本國專利公開公報的特開2001-344969號公報)。
圖15為以往的半導(dǎo)體存儲裝置的字驅(qū)動器模塊及行譯碼器的電路構(gòu)成圖。這里說明的字驅(qū)動器模塊及行譯碼器如圖15所示，由第1～4字驅(qū)動器單元1501～1504、與門元件1505、以及反相器1506構(gòu)成。
在該構(gòu)成中，對前述第1～4字驅(qū)動器單元1501～1504分別輸入字線預(yù)譯碼信號XPW0～3。與前述第1字驅(qū)動器單元1501連接多條字線WL(4n)(n＝0～63)。與前述第2字驅(qū)動器單元1502連接多條字線WL(4n+1)(n＝0～63)。與前述第3字驅(qū)動器單元1503連接多條字線WL(4n+2)(n＝0～63)。與前述第4字驅(qū)動器單元1504連接多條字線WL(4n+3)(n＝0～63)。
在前述行譯碼器中，配置64個由前述與門元件1505及與其輸出連接的前述反相器1506構(gòu)成的行譯碼器單元。前述與門元件1505的輸入各連接來自行預(yù)譯碼信號XPA的1個信號及來自行預(yù)譯碼信號XPB的1個信號。若不重復(fù)地組成前述行預(yù)譯碼信號XPA與前述行預(yù)譯碼信號XPB的一對信號，則形成64個。
另外，與前述與門元件1505的輸出連接行譯碼信號ANd(n＝0～63)，與前述反相器1506的輸出連接行譯碼信號/ANd(n＝0～63)。該前述行譯碼信號ANd、/ANd分別輸入前述第1～4字驅(qū)動器單元1501～1504。
圖16為以往的半導(dǎo)體存儲裝置中的字驅(qū)動器的布局圖。在前述字驅(qū)動器單元1501中，構(gòu)成驅(qū)動前述字線WL(4n)(n＝0～63)的64個字驅(qū)動器1601。同樣，在前述字驅(qū)動器單元1502～1504中，分別構(gòu)成驅(qū)動前述字線WL(4n+1)、WL(4n+2)、WL(4n+3)(n＝0～63)的64個字驅(qū)動器1601。這樣，配置共計256個前述字驅(qū)動器1601，使得不和與同一前述字線預(yù)譯碼信號XPW0～3連接的前述字驅(qū)動器1603相鄰。
圖17為以往的半導(dǎo)體存儲裝置中的字驅(qū)動器的電路構(gòu)成圖。這里說明的字驅(qū)動器如圖17所示，由電平移位器1701、第1級驅(qū)動器1702、以及第2級驅(qū)動器1703構(gòu)成。
前述電平移位器1701的輸入是前述字線預(yù)譯碼信號XPMm(m＝0～3)，將輸出向前述第1級驅(qū)動器1702輸入。前述第1級驅(qū)動器1702的輸出即字線選擇信號WD、/WD向前述第2級驅(qū)動器1703輸入。前述第2級驅(qū)動器1703的輸出與前述字線WLn(n＝0～255)連接。
對于以上那樣構(gòu)成的以往的半導(dǎo)體存儲裝置，以下說明其動作。若前述字線預(yù)譯碼信號XPMm為高電平，則通過前述電平移位器1701及前述第1級驅(qū)動器1702，前述字線選擇信號WD及/WD分別成為前述DRAM的第1電源即VPP及接地電平。另外，與前述行預(yù)譯碼信號XPA及前述行預(yù)譯碼信號XPB都成為高電平的譯碼器連接的前述行譯碼信號ANd及/ANd分別成為高電平及低電平。
前述字線選擇信號WD及/WD分別成為前述DRAM的第1電源即VPP及接地電平、而且前述行譯碼信號ANd及/ANd分別成為高電平及低電平的第2級驅(qū)動器1703同時只存在一個。與該前述第2級驅(qū)動器1703連接的選擇字線WLn的電位成為前述DRAM的第1電源即VPP。剩下的非選擇字線WLn的電位是接地電平。
但是，在使用上述那樣的構(gòu)成時，若前述DRAM的第2電源即VDD的電位降低，則電平移位器1701不能動作。這是由于，若前述DRAM的第2電源即VDD的電位降低，則對電平移位器中的N溝道晶體管的柵極所加的電壓降低，N溝道晶體管的能力下降。
另外，為了彌補(bǔ)前述柵極電壓低的情況，若增大N溝道晶體管與P溝道晶體管的晶體管尺寸比(N/P的尺寸比)，則即使在低電壓下也能夠進(jìn)行電平移位。但是，若增大N/P的尺寸比，則N溝道晶體管斷開、而P溝道晶體管導(dǎo)通時的動作速度變慢。這是由于，對P溝道晶體管的負(fù)載增大。
如上所述，在以往的半導(dǎo)體存儲裝置的電平移位器中，難以兼顧高速動作與低電源電壓動作。
發(fā)明內(nèi)容
本發(fā)明正是解決上述以往的問題，其目的在于提供一種半導(dǎo)體存儲裝置，該半導(dǎo)體存儲裝置能夠以小面積實現(xiàn)字驅(qū)動器的電路構(gòu)成，即使在低電源電壓下，也能夠使字驅(qū)動器的輸出以高速進(jìn)行電平移位，同時能夠進(jìn)一步降低功耗。
為了解決上述問題，本發(fā)明的半導(dǎo)體存儲裝置具有由配置在多條位線與多條字線的交點的多個存儲器單元構(gòu)成的存儲器單元陣列；接通斷開(ON-OFF)驅(qū)動前述多條字線的字驅(qū)動器模塊；以及生成指定利用前述字驅(qū)動器模塊進(jìn)行接通驅(qū)動的字線用的行譯碼信號的行譯碼器，利用前述字驅(qū)動器模塊，接通驅(qū)動用來自前述行譯碼器的行譯碼信號指定的字線，使與前述指定的字線相對應(yīng)的存儲器單元為激活狀態(tài)，其中，前述字驅(qū)動器模塊對每條前述字線，在具有比前述位線的電壓要高的電壓的第1電源與接地電平之間，串聯(lián)連接P溝道晶體管與N溝道晶體管，對前述P溝道晶體管的柵極，輸入控制字驅(qū)動器模塊的動作狀態(tài)的字驅(qū)動器P溝道控制信號，對前述N溝道晶體管的柵極，輸入來自前述行譯碼器的行譯碼信號，將前述P溝道晶體管與前述N溝道晶體管的連接點與該字線連接。
利用該字驅(qū)動器，即使來自行譯碼器的輸出是低電壓，也不改變字驅(qū)動器的P溝道晶體管及N溝道晶體管的尺寸，能夠通過改變P溝道晶體管的字驅(qū)動器P溝道控制信號的電壓，使字驅(qū)動器的電平移位，能夠維持N溝道晶體管與P溝道晶體管的晶體管尺寸比小的狀態(tài)。
另外，在本發(fā)明中，由于通過反相器將前述P溝道晶體管與前述N溝道晶體管的連接點與該字線連接，從而插入的反相器成為最末級的驅(qū)動器，因此能夠減小P溝道晶體管及N溝道晶體管的尺寸。尺寸減小不僅可縮小面積，而且可減輕對字驅(qū)動器P溝道控制電源施加的負(fù)載。
若反相器的數(shù)量為偶數(shù)，則可用于使用P溝道晶體管的存儲器單元。若反相器的數(shù)量為奇數(shù)，則可用于使用N溝道晶體管的存儲器單元。
另外，在本發(fā)明中，構(gòu)成設(shè)置產(chǎn)生對前述字驅(qū)動器模塊供給向前述P溝道晶體管的柵極的前述字驅(qū)動器P溝道控制信號用的字驅(qū)動器P溝道控制電源的部件，使得以前述字驅(qū)動器P溝道控制電源為基礎(chǔ)，將低于前述第1電源的電壓供給前述字驅(qū)動器模塊，作為前述字驅(qū)動器P溝道控制信號，從而非選擇字線不浮空。
另外，在本發(fā)明中，構(gòu)成產(chǎn)生前述字驅(qū)動器P溝道控制電源的部件，使得切換前述字驅(qū)動器P溝道控制信號的電壓，以便前述字驅(qū)動器P溝道控制信號在前述指定的字線從接通向斷開切換時，成為前述字驅(qū)動器P溝道控制電源的電壓，在前述指定的字線從斷開向接通切換時，成為低于前述字驅(qū)動器P溝道控制電源的電壓，從而在字線上升時，字驅(qū)動器內(nèi)的P溝道晶體管的能力上升，字線更高速地上升。
另外，在本發(fā)明中，構(gòu)成產(chǎn)生前述字驅(qū)動器P溝道控制電源的部件，使得切換前述字驅(qū)動器P溝道控制信號的電壓，以便僅根據(jù)模塊選擇信號選擇的字驅(qū)動器模塊的前述字驅(qū)動器P溝道控制信號在前述指定的字線從接通向斷開切換時，成為前述字驅(qū)動器P溝道控制電源的電壓，在前述指定的字線從斷開向接通切換時，成為低于前述字驅(qū)動器P溝道控制電源的電壓，并且根據(jù)前述模塊選擇信號的非選擇的字驅(qū)動器模塊的前述字驅(qū)動器P溝道控制信號，始終成為前述字驅(qū)動器P溝道控制電源的電壓，從而能夠減少對字驅(qū)動器P溝道控制電源施加的負(fù)載。
另外，在本發(fā)明中，構(gòu)成產(chǎn)生前述字驅(qū)動器P溝道控制電源的部件，使得前述字驅(qū)動器P溝道控制電源的電壓成為低于前述第1電源電壓與前述P溝道晶體管的閾值電壓的絕對值之差的電壓，從而減少對與選擇字線相鄰的非選擇字線的耦合影響。
另外，在本發(fā)明中，構(gòu)成產(chǎn)生前述字驅(qū)動器P溝道控制電源的部件，使得能夠調(diào)整前述字驅(qū)動器P溝道控制電源的電壓，從而能夠以高精度使字驅(qū)動器P溝道控制電源電壓為最佳值。
另外，在本發(fā)明中，構(gòu)成產(chǎn)生前述字驅(qū)動器P溝道控制電源的部件，使得切換前述字驅(qū)動器P溝道控制信號的電壓，以便前述字驅(qū)動器P溝道控制信號在準(zhǔn)備時，成為前述字驅(qū)動器P溝道控制電源的電壓，在前述指定的字線從斷開向接通切換時，成為低于前述字驅(qū)動器P溝道控制電源的電壓，然后，在前述指定的字線從接通向斷開切換時，成為前述字驅(qū)動器P溝道控制電源的電壓，從而能夠減少貫通字驅(qū)動器的電流量。
另外，在本發(fā)明中，產(chǎn)生前述字驅(qū)動器P溝道控制電源的部件，設(shè)低于前述字驅(qū)動器P溝道控制電源的電壓為接地電平，從而能夠沒有新的電路而生成低于字驅(qū)動器P溝道控制電源的電壓。
如上所述，根據(jù)本發(fā)明，即使來自行譯碼器的輸出是低電壓，也能夠不改變字驅(qū)動器的P溝道晶體管及N溝道晶體管的尺寸，而通過改變P溝道晶體管的字驅(qū)動器P溝道控制信號的電壓，使字驅(qū)動器的電平移位，從而能夠維持N溝道晶體管與P溝道晶體管的晶體管尺寸比小的狀態(tài)。
因此，能夠以小面積實現(xiàn)字驅(qū)動器的電路構(gòu)成，即使在低電源電壓下，也能夠使字驅(qū)動器的輸出以高速進(jìn)行電平移位，同時能夠進(jìn)一步降低功耗。
以上的結(jié)果是，得到能夠兼顧高速動作與低電源電壓動作的效果。
另外，在以往的字驅(qū)動器中，為了減少行譯碼器的布局面積，將行譯碼信號分為兩套系統(tǒng)的信號線，電路構(gòu)成變得復(fù)雜，但根據(jù)本發(fā)明，若隨著字驅(qū)動器的電路變化，是行譯碼器能夠根據(jù)地址信號正確選擇字驅(qū)動器的范圍，則能夠提高設(shè)計的自由度。
圖1為安裝有本發(fā)明實施形態(tài)1的半導(dǎo)體存儲裝置的半導(dǎo)體芯片構(gòu)成圖。
圖2所示為該實施形態(tài)1的半導(dǎo)體存儲裝置的構(gòu)成方框圖。
圖3為構(gòu)成該實施形態(tài)1的半導(dǎo)體存儲裝置的地址鎖存器的電路圖。
圖4為構(gòu)成該實施形態(tài)1的半導(dǎo)體存儲裝置的行控制器的電路圖。
圖5為構(gòu)成該實施形態(tài)1的半導(dǎo)體存儲裝置的存儲器單元陣列及讀出放大器模塊的電路圖。
圖6為構(gòu)成該實施形態(tài)1的半導(dǎo)體存儲裝置的字驅(qū)動器模塊及行譯碼器的電路圖。
圖7為構(gòu)成該實施形態(tài)1的半導(dǎo)體存儲裝置的LP發(fā)生電路的電路圖。
圖8為構(gòu)成該實施形態(tài)1的半導(dǎo)體存儲裝置的LP發(fā)生電路中的電阻模塊的電路圖。
圖9所示為該實施形態(tài)1的半導(dǎo)體存儲裝置的動作時序圖。
圖10為構(gòu)成本發(fā)明實施形態(tài)2的半導(dǎo)體存儲裝置的LP發(fā)生電路的電路圖。
圖11所示為該實施形態(tài)2的半導(dǎo)體存儲裝置的動作時序圖。
圖12為構(gòu)成本發(fā)明實施形態(tài)3的半導(dǎo)體存儲裝置的字驅(qū)動器模塊及行譯碼器的電路圖。
圖13為構(gòu)成本發(fā)明實施形態(tài)4的半導(dǎo)體存儲裝置的LP發(fā)生電路中的電阻模塊的電路圖。
圖14為安裝有該實施形態(tài)4的半導(dǎo)體存儲裝置的半導(dǎo)體芯片構(gòu)成圖。
圖15為構(gòu)成以往的半導(dǎo)體存儲裝置的字驅(qū)動器模塊及行譯碼器的電路圖。
圖16為構(gòu)成該以往例的半導(dǎo)體存儲裝置的字驅(qū)動器的布局圖。
圖17為構(gòu)成該以往例的半導(dǎo)體存儲裝置的字驅(qū)動器的電路圖。
具體實施例方式
以下，一面參照附圖，一面具體說明表示本發(fā)明的實施形態(tài)的半導(dǎo)體存儲裝置。
(實施形態(tài)1)說明本發(fā)明實施形態(tài)1的半導(dǎo)體存儲裝置。
圖1為安裝有本實施形態(tài)1的半導(dǎo)體存儲裝置的半導(dǎo)體集成電路芯片構(gòu)成圖。這里，作為半導(dǎo)體存儲裝置，是以圖1所示的動態(tài)隨機(jī)存儲器(以下，簡稱為DRAM)為例進(jìn)行說明。
如圖1所示，在半導(dǎo)體集成電路中，除了DRAM以外，在同一芯片上配置了邏輯電路(logic)及模擬電路。另外，在芯片上，例如在周邊部分配置了多個焊盤，與前述DRAM、邏輯電路及模擬電路電連接。在前述多個焊盤中，包含對前述DRAM連接第1電源即VPP和第2電源即VDD用的焊盤。這里，前述第1電源VPP對前述DRAM供給高于第2電源VDD的電壓。
另外，前述DRAM的數(shù)據(jù)輸入DIn及數(shù)據(jù)輸出Don，與前述邏輯電路連接。另外，前述DRAM的控制信號即行地址選通信號/RAS、列地址選通信號/CAS、前述DRAM的地址信號即行地址信號Xad、列地址信號Yad，與前述邏輯電路連接。
圖2為該實施形態(tài)1的半導(dǎo)體存儲裝置即DRAM的構(gòu)成方框圖。在圖2中，前述DRAM由存儲器單元陣列、字驅(qū)動器模塊、行譯碼器、讀出放大器模塊、列譯碼器、讀出放大器驅(qū)動器、行控制器、列控制器、以及地址鎖存器構(gòu)成。
前述存儲器單元陣列由多條位線對、多條字線、以及配置在它們的交點的存儲器單元構(gòu)成。前述多條字線與字驅(qū)動器模塊連接。另外，前述多條位線對與前述讀出放大器模塊連接。
前述字驅(qū)動器模塊與前述行譯碼器連接。前述行譯碼器與前述行控制器連接。前述行控制器與前述讀出放大器驅(qū)動器及前述行地址選通信號/RAS連接。前述讀出放大器驅(qū)動器與前述讀出放大器模塊連接。
前述讀出放大器模塊與前述列譯碼器連接。前述列譯碼器連接前述數(shù)據(jù)輸入DIn及數(shù)據(jù)輸出Don。另外，前述列控制器與前述列譯碼器連接。前述行地址選通信號/RAS、列地址選通信號/CAS、前述地址鎖存器與前述列控制器連接。
圖3為該實施形態(tài)1中的行地址鎖存器的電路構(gòu)成圖。在圖3中，前述行地址鎖存器由D觸發(fā)器301～308構(gòu)成。輸入的前述行地址信號Xadn在本實施形態(tài)中形成8位結(jié)構(gòu)，各位的Xad0～7分別與前述D觸發(fā)器301～308的各D端連接。
前述D觸發(fā)器301～308的輸出端Q與行地址鎖存信號AX0～7連接。前述D觸發(fā)器301～308的各CK端與前述行地址選通信號/RAS連接。
圖4為該實施形態(tài)1中的行控制器的電路構(gòu)成圖。由字線起動信號IRAS、行地址鎖存信號AX0～7、第1～3反相器400～402、第4～5反相器422～423、第6～8反相器411～413、第9～11反相器432～434、第1～8與門元件403～410、第9～16與門元件424～431、第17～24與門元件414～421、第25～32與門元件435～422構(gòu)成。
前述行地址鎖存信號中的AX2～4分別輸入前述第1～3反相器400～402的輸入端。前述行地址鎖存信號中的AX0～1分別輸入前述第4～5反相器422～423的輸入端。前述行地址鎖存信號中的AX5～7分別輸入前述第6～8反相器411～413的輸入端。前述行地址鎖存信號中的AX8～10分別輸入前述第9～11反相器432～434的輸入端。
對前述第1與門元件403輸入第1～3反相器400～402的輸出，前述第1與門元件403的輸出是行預(yù)譯碼信號XPA0。對前述第2與門元件404輸入前述行地址鎖存信號AX2、及第2～3反相器401～402的輸出，前述第2與門元件404的輸出是行預(yù)譯碼信號XPA1。對前述第3與門元件405輸入前述行地址鎖存信號AX3、及第1和第3反相器400和402的輸出，前述第3與門元件405的輸出是行預(yù)譯碼信號XPA2。對前述第4與門元件406輸入前述行地址鎖存信號AX2和AX3、及第3反相器402的輸出，前述第4與門元件406的輸出是行預(yù)譯碼信號XPA3。對前述第5與門元件407輸入前述行地址鎖存信號AX4、及第1～2反相器400～401的輸出，前述第5與門元件407的輸出是行預(yù)譯碼信號XPA4。對前述第6與門元件408輸入前述行地址鎖存信號AX2和AX4、及第2反相器401的輸出，前述第6與門元件408的輸出是行預(yù)譯碼信號XPA5。對前述第7與門元件409輸入前述行地址鎖存信號AX3和AX4、及第1反相器400的輸出，前述第7與門元件409的輸出是行預(yù)譯碼信號XPA6。對前述第8與門元件410輸入前述行地址鎖存信號AX2～4，前述第8與門元件410的輸出是行預(yù)譯碼信號XPA7。
對前述第17與門元件414輸入第6～8反相器411～413的輸出，前述第17與門元件414的輸出是行預(yù)譯碼信號XPB0。對前述第18與門元件415輸入前述行地址鎖存信號AX5、及第7～8反相器412～413的輸出，前述第18與門元件415的輸出是行預(yù)譯碼信號XPB1。對前述第19與門元件416輸入前述行地址鎖存信號AX6、及第6和第8反相器411和413的輸出，前述第19與門元件416的輸出是行預(yù)譯碼信號XPB2。對前述第20與門元件417輸入前述行地址鎖存信號AX5和AX6、及第8反相器413的輸出，前述第20與門元件417的輸出是行預(yù)譯碼信號XPB3。對前述第21與門元件418輸入前述行地址鎖存信號AX7、及第6～7反相器411～412的輸出，前述第21與門元件418的輸出是行預(yù)譯碼信號XPB4。對前述第22與門元件419輸入前述行地址鎖存信號AX5和AX7、及第7反相器412的輸出，前述第22與門元件419的輸出是行預(yù)譯碼信號XPB5。對前述第23與門元件420輸入前述行地址鎖存信號AX6和AX7、及第6反相器411的輸出，前述第23與門元件420的輸出是行預(yù)譯碼信號XPB6。對前述第24與門元件421輸入前述行地址鎖存信號AX5～7，前述第24與門元件421的輸出是行預(yù)譯碼信號XPB7。
對前述第9與門元件424輸入第4～5反相器422～423的輸出，對前述第13與門元件428輸入前述第9與門元件424的輸出及字線起動信號IRAS。前述第13與門元件428的輸出是字線預(yù)譯碼信號XPW0。對前述第10與門元件425輸入前述行地址鎖存信號AX0、及第5反相器423的輸出，對前述第14與門元件429輸入前述第10與門元件425的輸出及字線起動信號IRAS。前述第14與門元件429的輸出是字線預(yù)譯碼信號XPW1。對前述第11與門元件426輸入前述行地址鎖存信號AX1、及第4反相器422的輸出，對前述第15與門元件430輸入前述第11與門元件426的輸出及字線起動信號IRAS。前述第15與門元件430的輸出是字線預(yù)譯碼信號XPW2。對前述第12與門元件427輸入前述行地址鎖存信號AX0和AX1，對前述第16與門元件431輸入前述第12與門元件427的輸出及字線起動信號IRAS。前述第16與門元件431的輸出是字線預(yù)譯碼信號XPW3。
對前述第25與門元件435輸入第9～11反相器432～434的輸出，前述第25與門元件435的輸出是模塊選擇信號XBK0。對前述第26與門元件436輸入前述行地址鎖存信號AX8、及第10～11反相器433～434的輸出，前述第26與門元件436的輸出是模塊選擇信號XBK1。對前述第27與門元件437輸入前述行地址鎖存信號AX9、及第9和第11反相器432和434的輸出，前述第27與門元件437的輸出是模塊選擇信號XBK2。對前述第28與門元件438輸入前述行地址鎖存信號AX8和AX9、及第11反相器434的輸出，前述第28與門元件438的輸出是模塊選擇信號XBK3。對前述第29與門元件439輸入前述行地址鎖存信號AX10、及第9～10反相器432～433的輸出，前述第29與門元件439的輸出是模塊選擇信號XBK4。對前述第30與門元件440輸入前述行地址鎖存信號AX8和AX10、及第10反相器433的輸出，前述第30與門元件440的輸出是模塊選擇信號XBK5。對前述第31與門元件441輸入前述行地址鎖存信號AX9和AX10、及第9反相器432的輸出，前述第31與門元件441的輸出是模塊選擇信號XBK6。對前述第32與門元件442輸入前述行地址鎖存信號AX8～10，前述第32與門元件442的輸出是模塊選擇信號XBK7。
圖5為該實施形態(tài)1中的存儲器單元陣列及讀出放大器模塊的電路構(gòu)成圖。在圖5中，前述存儲器單元陣列由配置在多條字線WLn(在本實施形態(tài)中，n＝0～255)與相交的多條位線對BLn和/BLn(在本實施形態(tài)中，n＝0～1023)交點的多個存儲器單元501構(gòu)成。
前述存儲器單元501由N溝道晶體管502及電容503構(gòu)成。前述字線WLn、前述位線BLn、前述電容503分別與前述N溝道晶體管502的柵極、源極、漏極連接。對前述電容的另一個節(jié)點供給前述DRAM的第2電源即VDD的1/2電壓。
前述讀出放大器模塊由多個讀出放大器504、多個預(yù)充電電路509及多個數(shù)據(jù)傳送驅(qū)動器513構(gòu)成。
前述讀出放大器504由N溝道晶體管505和506、以及P溝道晶體管507和508構(gòu)成。前述位線/BLn、讀出放大器接地SAN、前述位線BLn分別與前述N溝道晶體管505的柵極、源極、漏極連接。前述位線BLn、讀出放大器接地SAN、前述位線/BLn分別與前述N溝道晶體管506的柵極、源極、漏極連接。前述位線/BLn、讀出放大器電源SAP、前述位線BLn分別與前述P溝道晶體管507的柵極、源極、漏極連接。前述位線BLn、讀出放大器電源SAP、前述位線/BLn分別與前述P溝道晶體管508的柵極、源極、漏極連接。
前述預(yù)充電電路509用N溝道晶體管510～512構(gòu)成。位線預(yù)充電信號EQ、前述位線BLn、位線預(yù)充電電源VBP分別與前述N溝道晶體管510的柵極、源極、漏極連接。位線預(yù)充電信號EQ、前述位線/BLn、位線預(yù)充電電源VBP分別與前述N溝道晶體管511的柵極、源極、漏極連接。位線預(yù)充電信號EQ、前述位線/BLn、前述位線BLn分別與前述N溝道晶體管512的柵極、源極、漏極連接。
前述數(shù)據(jù)傳送驅(qū)動器513由每條前述位線對BLn及/BLn的N溝道晶體管514～515、反相器516及與非門元件517構(gòu)成。前述反相器516的輸出、前述位線BLn、前述總數(shù)據(jù)線GDLn分別與前述N溝道晶體管514的柵極、源極、漏極連接。前述反相器516的輸出、前述位線/BLn、前述總數(shù)據(jù)線/GDLn分別與前述N溝道晶體管515的柵極、源極、漏極連接。前述模塊選擇信號XBKm(m＝0～7)及數(shù)據(jù)傳送同步信號CSL與前述與非門元件517的輸入連接。前述與非門元件517的輸出與前述反相器516的輸入連接。
圖6為該實施形態(tài)1中的字驅(qū)動器模塊及行譯碼器的電路構(gòu)成圖。前述字驅(qū)動器模塊與每一條字線連接字驅(qū)動器單元6000。前述字驅(qū)動器單元6000由P溝道晶體管6001、N溝道晶體管6002及反相器6003～6004構(gòu)成。
字驅(qū)動器P溝道控制信號LP、前述DRAM的第1電源即VPP、前述反相器6003的輸入分別與前述P溝道晶體管6001的柵極、源極、漏極連接。前述反相器6004的輸出、接地(接地電位)、前述反相器6003的輸入與前述N溝道晶體管6002的柵極、源極、漏極連接。前述反相器6003的輸出與前述字線WLn連接。
前述行譯碼器由反相器6005～6008、與非門元件6009～6012及三與非門元件6013～6268構(gòu)成。
前述與非門元件6009的輸入分別與前述字線預(yù)譯碼信號XPW0及模塊選擇信號XBKm連接，輸出與前述反相器6005的輸入部連接。前述與非門元件6010的輸入分別與前述字線預(yù)譯碼信號XPW1及模塊選擇信號XBKm連接，輸出與前述反相器6006的輸入部連接。前述與非門元件6011的輸入分別與前述字線預(yù)譯碼信號XPW2及模塊選擇信號XBKm連接，輸出與前述反相器6007的輸入部連接。前述與非門元件6012的輸入分別與前述字線預(yù)譯碼信號XPW3及模塊選擇信號XBKm連接，輸出與前述反相器6008的輸入部連接。
前述三與非門元件6013～6268的輸入分別與前述行預(yù)譯碼信號XPA0～7中的一個、前述行預(yù)譯碼信號XPB0～7中的一個、前述反相器6005～6008的輸出中的一個連接。前述三與非門元件6013～6268的輸出分別與前述字驅(qū)動器單元6000的反相器6004的輸入連接。前述三與非門元件6013～6268的輸出的高電平全部由前述DRAM的第2電源即VDD構(gòu)成，一直到輸入字驅(qū)動器為止，可以用與邏輯電路同樣的電源構(gòu)成。
圖7為該實施形態(tài)1中的LP發(fā)生電路的電路構(gòu)成圖。這里說明的LP發(fā)生電路如圖7所示，由P溝道晶體管701、703、704、705、電阻模塊702、N溝道晶體管706、707、708、709構(gòu)成，是產(chǎn)生字驅(qū)動器P溝道控制信號PL的電路。
節(jié)點RD與前述P溝道晶體管701的柵極及漏極連接，前述DRAM的第1電源即VPP與源極連接。節(jié)點LPR與前述P溝道晶體管703的柵極連接，節(jié)點LPL與漏極連接，前述DRAM的第1電源即VPP與源極連接。前述節(jié)點LPR與前述P溝道晶體管704的柵極及漏極連接，前述DRAM的第1電源即VPP與源極連接。前述節(jié)LPL與前述P溝道晶體管705的柵極連接，前述DRAM的第1電源即VPP與源極連接，前述字驅(qū)動器P溝道控制電源VLP與漏極連接。
前述節(jié)點LPI、節(jié)點LPL、節(jié)點LPD分別與前述N溝道晶體管706的柵極、漏極、源極連接。前述字驅(qū)動器P溝道控制電源VLP、前述節(jié)點LPR、前述節(jié)點LPD分別與前述N溝道晶體管707的柵極、漏極、源極連接。前述節(jié)點LPI、前述節(jié)點LPD、接地電平(VSS)分別與前述N溝道晶體管708的柵極、漏極、源極連接。前述節(jié)點LPI、前述字驅(qū)動器P溝道控制電源VLP、接地電平(VSS)分別與前述N溝道晶體管709的柵極、漏極、源極連接。
前述節(jié)點LPI及接地電平及前述節(jié)點RD與前述電阻模塊702連接。
在本實施形態(tài)1中，前述字驅(qū)動器P溝道控制信號LP與前述字驅(qū)動器P溝道控制電源VLP連接。
圖8為該實施形態(tài)1中的電阻模塊的電路構(gòu)成圖。這里說明的電阻模塊如圖8所示，由電阻801～802構(gòu)成，電阻801的一端與前述節(jié)點RD連接，另一端與前述節(jié)點LPI連接，電阻802的一端與前述節(jié)點LPI連接，另一端與接地電平連接。
對于以上那樣構(gòu)成的本實施形態(tài)1的半導(dǎo)體存儲裝置，以下說明其動作。
圖9所示為該實施形態(tài)1的半導(dǎo)體存儲裝置的動作時序圖。
如圖9所示，首先，在前述行地址選通信號/RAS的下降沿，前述行地址信號Xad被鎖存在前述D觸發(fā)器301～308，在前述行地址鎖存信號AX0～10中輸出規(guī)定的行地址。
接著，接受前述行地址鎖存信號AX0～10，利用前述行控制器，輸出前述行預(yù)譯碼信號XPA和XPB、及前述模塊選擇信號XBK。前述行預(yù)譯碼信號XPA0～7中，僅用前述行地址鎖存信號AX2～4決定的1條為高電平，剩下的7條為低電平。同樣，前述行預(yù)譯碼信號XPB0～7中，僅用前述行地址鎖存信號AX5～7決定的1條為高電平，剩下的7條為低電平。同樣，前述模塊選擇信號XBK0～7中，僅用前述行地址鎖存信號AX8～10決定的1條為高電平，剩下的7條為低電平。
另外，接受前述行地址選通信號/RAS的下降沿，從前述讀出放大器驅(qū)動器內(nèi)，位線預(yù)充電信號EQ為低電平。這時，預(yù)充電電路509為非激活狀態(tài)。另外，接受前述行地址選通信號/RAS的下降沿，前述字線起動信號IRAS成為高電平。若前述字線起動信號IRAS成為高電平，則前述字線選擇預(yù)譯碼信號XPW0～3中，僅用前述行地址鎖存信號AX0～1決定的1條為高電平，剩下的3條為低電平。
僅前述行預(yù)譯碼信號XPB0～7中為高電平的模塊的前述讀出放大器模塊成為激活狀態(tài)。僅對于存儲器單元陣列的輸入信號的前述行預(yù)譯碼信號XPA和XPB、及前述字線選擇預(yù)譯碼信號XPW全部為高電平的前述與非門元件6013～6028的輸出成為低電平。
若對前述字驅(qū)動器單元6000輸入低電平，則通過前述第2反相器6004，前述N溝道晶體管6002的柵極成為高電平(前述第2電源VDD的電壓)。通過這樣，前述N溝道晶體管6002導(dǎo)通，超過前述P溝道晶體管6001的能力，前述第1反相器6003的輸入成為低電平。其結(jié)果，前述第1反相器6003的輸出即字線成為高電平(前述第1電源VPP的電壓)。
這樣，成為高電平的字線僅1條，其它的字線全部是接地電平的低電平。另外，字驅(qū)動器P溝道控制信號LP在字線選擇時，必須是N溝道晶體管6002的能力超過P溝道晶體管6001的能力那樣的電壓。與激活的字線連接的存儲器單元501的N溝道晶體管502導(dǎo)通，電容503的電位被與本存儲器單元501連接的位線BLn或/BLn讀出。
然后，前述讀出放大器電源成為前述第2電源VDD的電壓，前述讀出放大器接地SAN成為接地電平。接受它之后，全部讀出放大器504被激活。被激活的前述讀出放大器504根據(jù)連接的前述位線BLn、/BLn的讀出電位，將前述位線BLn、/BLn充電至前述第2電源VDD的電位或接地電平然后，來自列控制器的數(shù)據(jù)傳送同步信號CSL成為高電平，所選擇的模塊的前述數(shù)據(jù)傳送驅(qū)動器513的前述N溝道晶體管514及515成為導(dǎo)通，前述位線BLn與前述總數(shù)據(jù)線GDLn連接，前述位線/BLn與前述總數(shù)據(jù)線/GDLn連接。
另外，如圖9所示，首先接受前述行地址選通信號/RAS的下降沿，前述字線起動信號IRAS成為低電平。接受它之后，前述字線選擇預(yù)譯碼信號XPW全部成為低電平，通過行譯碼器，前述字驅(qū)動器單元的輸入成為高電平。
然后，通過前述第2反相器6004，對于前述N溝道晶體管的柵極成為低電平，前述N溝道晶體管6002斷開。由于前述N溝道晶體管6002始終斷開，因此前述第1反相器6003的輸入成為高電平(前述第1電源VPP的電壓)，前述第1反相器6003的輸出成為低電平。其結(jié)果，前述字線WLn全部成為接地電平的低電平。
接受前述行地址選通信號/RAS的下降沿，前述讀出放大器電源SAP及前述讀出放大器接地SAN成為前述位線預(yù)充電電源VBP的電位。
然后，從前述讀出放大器驅(qū)動器內(nèi)，位線預(yù)充電信號EQ為高電平，預(yù)充電電路509為激活狀態(tài)。前述位線BLn、/BLn全部被預(yù)充電，成為前述位線預(yù)充電電源VBP的電位。
通過采用以上那樣的電路構(gòu)成，即使來自行譯碼器的輸出是低電壓，也能夠不改變P溝道晶體管6001或N溝道晶體管6002的尺寸，而通過改變與P溝道晶體管6001連接的字驅(qū)動器P溝道控制信號LP的電壓，使電平移位。再有，若增大P溝道晶體管6001或N溝道晶體管6002的尺寸，則能夠高速動作。
另外，前述反相器6003、6004可以沒有，也可以多個串聯(lián)連接。若連接前述反相器6003，使得與所選擇的字線相對應(yīng)的前述N溝道晶體管6002的柵極電壓成為高電平，則能夠抑制貫通前述P溝道晶體管6001及N溝道晶體管6002的電流。若加上前述反相器6004，則由于最后驅(qū)動器成為反相器6004，因此得到能夠減小前述P溝道晶體管6001或前述N溝道晶體管6002的尺寸的效果。
另外，如本實施形態(tài)那樣，在存儲器單元內(nèi)的晶體管是N溝道晶體管時，反相器6003及6004共計連接偶數(shù)個。在存儲器單元內(nèi)的晶體管是P溝道晶體管時，反相器6003及6004共計連接奇數(shù)個。
另外，若前述字驅(qū)動器P溝道控制電源VLP為低于前述第1電源VPP的電壓，則能夠得到非選擇字線不浮空的效果。再有，若前述字驅(qū)動器P溝道控制電源VLP為低于前述第2電源電壓與前述P溝道晶體管6001的閾值電壓的絕對值之差的電壓，則能夠降低與相鄰的字線的耦合影響。
另外，行譯碼器若是將行地址信號作為輸入、能夠輸出與行地址相對應(yīng)的信號的譯碼器，則不限于所述的譯碼器。
(實施形態(tài)2)下面，說明本發(fā)明的實施形態(tài)2的半導(dǎo)體存儲裝置。
圖10為本實施形態(tài)2的半導(dǎo)體存儲裝置中的LP發(fā)生電路的電路構(gòu)成圖。在這里說明的LP發(fā)生電路中，與實施形態(tài)1的LP發(fā)生電路的不同點在于，如圖10所示，LP控制驅(qū)動器1000與圖7所示的LP發(fā)生電路的輸出連接，LP控制驅(qū)動器1000用P溝道晶體管1001及N溝道晶體管1002構(gòu)成。
字驅(qū)動器P溝道控制同步信號TLP、前述字驅(qū)動器P溝道控制電源VLP、前述字驅(qū)動器P溝道控制信號LP，分別與前述P溝道晶體管1001的柵極、源極、漏極連接。
前述字驅(qū)動器P溝道控制同步信號TLP、前述字驅(qū)動器P溝道控制信號LP、接地電平，分別與前述N溝道晶體管1002的柵極、漏極、源極連接。
另外，關(guān)于上述構(gòu)成的LP發(fā)生電路以外的其它電路，設(shè)與實施形態(tài)1相同，附加同一標(biāo)號，并省略其說明。
對于以上那樣構(gòu)成的實施形態(tài)2的半導(dǎo)體存儲裝置，以下說明其動作。從圖7所示的實施形態(tài)1的LP發(fā)生電路輸出的前述字驅(qū)動器P溝道控制電源VLP的電位與其動作相應(yīng)移位，但在本實施形態(tài)2的LP發(fā)生電路中，與實施形態(tài)1的LP發(fā)生電路的不同的動作僅是與前述字驅(qū)動器P溝道控制VLP的電位的移位有關(guān)的動作，這里，僅說明與VLP的電位的移位有關(guān)的動作，其它的動作由于與實施形態(tài)1相同，因此省略。
圖11所示為該實施形態(tài)2的半導(dǎo)體存儲裝置的動作的時序圖。
前述字驅(qū)動器P溝道控制同步信號TLP通常是低電平，但與前述字線WLn的下降沿同時成為高電平。接受它之后，由于N溝道晶體管1002導(dǎo)通，前述字驅(qū)動器P溝道控制信號LP的電位降低(成為低電平)，因此P溝道晶體管1001的能力提高，前述字線WLn能夠更高速下降。
前述字線WLn下降之后，到下一次讀出或?qū)懭雱幼鏖_始為止，前述字驅(qū)動器P溝道控制同步信號TLP成為低電平。接受它之后，N溝道晶體管1002斷開，P溝道晶體管1001導(dǎo)通，前述字驅(qū)動器P溝道控制信號LP再次成為前述字驅(qū)動器P溝道控制電源VLP的電位。
另外，前述字驅(qū)動器P溝道控制同步信號TLP若在前述字線WLn下降時為高電平，則沒有必要同時，但若與前述字線WLn的下降時同時，則能夠得到使貫通字驅(qū)動器單元內(nèi)的電流量為最低限度的效果。另外，若使前述字驅(qū)動器P溝道控制電源VLP為低于前述第1電源VPP的電壓，則能夠得到非選擇字線不浮空的效果。另外，前述N溝道晶體管1002的源極的連接點雖不限于接地電平，只要是低于前述字驅(qū)動器P溝道控制電源VLP的電壓即可，但是若為接地電平，則能夠得到的效果是，不需要形成新的電源電路，字線以更高速下降。
(實施形態(tài)3)下面，說明本發(fā)明的實施形態(tài)3的半導(dǎo)體存儲裝置。
圖12為本實施形態(tài)3的半導(dǎo)體存儲裝置的字驅(qū)動器模塊及行譯碼器及LP控制驅(qū)動器的電路構(gòu)成圖。前述字驅(qū)動器模塊與每一條字線連接字驅(qū)動器單元16000。前述字驅(qū)動器單元16000由P溝道晶體管16001、N溝道晶體管16002及反相器16003～16004構(gòu)成。前述行譯碼器由反相器16005～16008、與非門元件16009～16012及三與非門元件16013～16268構(gòu)成。
除了前述P溝道晶體管16001的前述N溝道晶體管16002、前述反相器16003～16004、前述反相器16005～16008、前述與非門元件16009～16012及前述三與非門元件16013～16268分別與圖6的前述N溝道晶體管6002、前述反相器6003～6004、前述反相器6005～6008、前述與非門元件6009～6012及前述三與非門元件6013～6268同樣連接。來自前面LP控制驅(qū)動器的前述字驅(qū)動器P溝道控制信號LP、前述DRAM的第1電源即VPP、前述反相器16003的輸入分別與前述P溝道晶體管16001的柵極、源極、漏極連接。
前述LP控制驅(qū)動器由與非門元件16269、反相器16270、N溝道晶體管16271及P溝道晶體管16272構(gòu)成。模塊選擇信號XBKm及字驅(qū)動器P溝道控制同步信號TLP與前述與非門元件16269的輸入連接。前述與非門元件16269的輸出與前述反相器16270的輸入連接。前述反相器16270的輸出、前述字驅(qū)動器P溝道控制信號LP、接地電平分別與前述N溝道晶體管16271的柵極、漏極、源極連接。前述反相器16270的輸出、前述字驅(qū)動器P溝道控制信號LP、字驅(qū)動器P溝道控制電源VLP分別與前述P溝道晶體管16272的柵極、漏極、源極連接。
對于圖12所示的字驅(qū)動器模塊及行譯碼器及LP控制驅(qū)動器以外的其它電路，設(shè)與實施形態(tài)1相同，具有同一標(biāo)號，并省略其說明。
對于以上那樣構(gòu)成的實施形態(tài)3的半導(dǎo)體存儲裝置，以下說明其動作。
在本實施形態(tài)3中，與實施形態(tài)1的不同點在于，前述字驅(qū)動器P溝道控制信號LP的電位僅所選擇的模塊移位。其它與實施形態(tài)1相同，省略說明。時序圖與圖11相同。
字驅(qū)動器P溝道控制同步信號TLP與實施形態(tài)2相同，通常雖為低電平，但與前述字線WLn的下降同時成為高電平。接受它之后，僅所選擇的模塊的前述LP控制驅(qū)動器進(jìn)行激活。
若前述LP控制驅(qū)動器進(jìn)行激活，則前述P溝道晶體管16001的柵極的電壓從字驅(qū)動器P溝道控制信號LP的電位向接地電位移位。接受它之后，能夠以更高速使前述字線WLn下降。
前述字線WLn下降之后，到下一次讀出或?qū)懭雱幼鏖_始為止，前述字驅(qū)動器P溝道控制同步信號TLP成為低電平。接受它之后，前述P溝道晶體管16001的柵極的電壓再充電為字驅(qū)動器P溝道控制信號LP。
通過對每個模塊控制前述字驅(qū)動器P溝道控制信號LP，得到能夠減小對前述字驅(qū)動器P溝道控制電源VLP施加的負(fù)載的效果。
另外，前述字驅(qū)動器P溝道控制同步信號TLP，若在前述字線WLn下降時為高電平，則沒有必要同時。若與前述字線WLn的下降時同時，則能夠得到使貫通字驅(qū)動器內(nèi)的電流量為最低限度的效果。另外，若使前述字驅(qū)動器P溝道控制電源VLP為低于前述第1電源VPP的電壓，則能夠得到非選擇字線不浮空的效果。另外，前述N溝道晶體管16271的源極的連接點雖不限于接地電平，只要是低于前述字驅(qū)動器P溝道控制電源VLP的電壓即可，但是若為接地電平，則能夠得到的效果是，不需要形成新的電源電路，字線以更高速下降。
(實施形態(tài)4)下面，說明本發(fā)明的實施形態(tài)4的半導(dǎo)體存儲裝置。另外，與實施形態(tài)1的不同點僅僅是電阻模塊的電路構(gòu)成圖及半導(dǎo)體集成電路芯片的構(gòu)成圖，對于其它的具有同樣構(gòu)成的部分，附加同一標(biāo)號，并省略其說明。
圖13為本實施形態(tài)4的半導(dǎo)體存儲裝置的電阻模塊的電路構(gòu)成圖。這里說明的電阻模塊702如圖13所示，由多個電阻調(diào)整單元1301構(gòu)成，在前述節(jié)點RD與前述節(jié)點LPI之間串聯(lián)連接多個前述電阻調(diào)整單元1301。另外，在前述節(jié)LPI與接地電平之間也串聯(lián)連接多個前述電阻調(diào)整單元1301。前述電阻調(diào)整單元1301由電阻1302及開關(guān)1303構(gòu)成，它們分別并聯(lián)連接。
圖14為安裝有該實施形態(tài)4的半導(dǎo)體存儲裝置的半導(dǎo)體集成電路芯片的構(gòu)成方框圖。這里說明的半導(dǎo)體集成電路芯片，為了調(diào)整前述字驅(qū)動器P溝道控制電源VLP，如圖14所示，前述字驅(qū)動器P溝道控制電源VLP與芯片上的焊盤連接。
從該前述字驅(qū)動器P溝道控制電源VLP用的焊盤監(jiān)視電壓，進(jìn)行調(diào)整，使得前述字驅(qū)動器P溝道控制電源VLP成為最佳電壓。
通過這樣，在該實施形態(tài)4中，能夠得到的效果是，提高前述字驅(qū)動器P溝道控制電源VLP的精度，能夠設(shè)定為最佳值。
另外，在實施形態(tài)2或3中，若采用同樣的構(gòu)成，則能夠得到同樣的效果。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，具有由配置在多條位線與多條字線的交點的多個存儲器單元構(gòu)成的存儲器單元陣列；接通斷開(ON-OFF)驅(qū)動所述多條字線的字驅(qū)動器模塊；以及生成指定利用所述字驅(qū)動器模塊進(jìn)行接通驅(qū)動的字線用的行譯碼信號的行譯碼器，利用所述字驅(qū)動器模塊，接通驅(qū)動用來自所述行譯碼器的行譯碼信號指定的字線，使與所述指定的字線相對應(yīng)的存儲器單元為激活狀態(tài)，其特征在于，所述字驅(qū)動器模塊對每條所述字線，在第1電源與接地電平之間，串聯(lián)連接P溝道晶體管與N溝道晶體管，對所述P溝道晶體管的柵極，輸入控制所述字驅(qū)動器模塊的動作狀態(tài)的字驅(qū)動器P溝道控制信號，對所述N溝道晶體管的柵極，輸入來自所述行譯碼器的行譯碼信號，將所述P溝道晶體管與所述N溝道晶體管的連接點與該字線連接。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于，所述第1電源具有比所述位線的電壓要高的電壓。
3.如權(quán)利要求2所述的半導(dǎo)體存儲裝置，其特征在于，通過反相器，將所述P溝道晶體管與所述N溝道晶體管的連接點與該字線連接。
4.如權(quán)利要求2所述的半導(dǎo)體存儲裝置，其特征在于，構(gòu)成設(shè)置產(chǎn)生對所述字驅(qū)動器模塊供給向所述P溝道晶體管的柵極的所述字驅(qū)動器P溝道控制信號用的字驅(qū)動器P溝道控制電源的部件，使得以所述字驅(qū)動器P溝道控制電源為基礎(chǔ)，將低于所述第1電源的電壓供給所述字驅(qū)動器模塊，作為所述字驅(qū)動器P溝道控制信號。
5.如權(quán)利要求4所述的半導(dǎo)體存儲裝置，其特征在于，構(gòu)成產(chǎn)生所述字驅(qū)動器P溝道控制電源的部件，使得切換所述字驅(qū)動器P溝道控制信號的電壓，以便所述字驅(qū)動器P溝道控制信號在所述指定的字線從接通向斷開切換時，成為所述字驅(qū)動器P溝道控制電源的電壓，在所述指定的字線從斷開向接通切換時，成為低于所述字驅(qū)動器P溝道控制電源的電壓。
6.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其特征在于，構(gòu)成產(chǎn)生所述字驅(qū)動器P溝道控制電源的部件，使得切換所述字驅(qū)動器P溝道控制信號的電壓，以便僅根據(jù)模塊選擇信號選擇的字驅(qū)動器模塊的所述字驅(qū)動器P溝道控制信號在所述指定的字線從接通向斷開切換時，成為所述字驅(qū)動器P溝道控制電源的電壓，在所述指定的字線從斷開向接通切換時，成為低于所述字驅(qū)動器P溝道控制電源的電壓，并且根據(jù)所述模塊選擇信號的非選擇的字驅(qū)動器模塊的所述字驅(qū)動器P溝道控制信號，始終成為所述字驅(qū)動器P溝道控制電源的電壓。
7.如權(quán)利要求4所述的半導(dǎo)體存儲裝置，其特征在于，構(gòu)成產(chǎn)生所述字驅(qū)動器P溝道控制電源的部件，使得所述字驅(qū)動器P溝道控制電源的電壓成為低于所述第1電源電壓與所述P溝道晶體管的閾值電壓的絕對值之差的電壓。
8.如權(quán)利要求7所述的半導(dǎo)體存儲裝置，其特征在于，構(gòu)成產(chǎn)生所述字驅(qū)動器P溝道控制電源的部件，使得能夠調(diào)整所述字驅(qū)動器P溝道控制電源的電壓。
9.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其特征在于，構(gòu)成產(chǎn)生所述字驅(qū)動器P溝道控制電源的部件，使得切換所述字驅(qū)動器P溝道控制信號的電壓，以便所述字驅(qū)動器P溝道控制信號在準(zhǔn)備時成為所述字驅(qū)動器P溝道控制電源的電壓，在所述指定的字線從斷開向接通切換時，成為低于所述字驅(qū)動器P溝道控制電源的電壓，然后，在所述指定的字線從接通向斷開切換時，成為所述字驅(qū)動器P溝道控制電源的電壓。
10.如權(quán)利要求5所述的半導(dǎo)體存儲裝置，其特征在于，產(chǎn)生所述字驅(qū)動器P溝道控制電源的部件，設(shè)低于所述字驅(qū)動器P溝道控制電源的電壓為接地電平。
全文摘要
本發(fā)明揭示一種半導(dǎo)體存儲裝置，即使來自行譯碼器的輸出是低電壓，也不改變P溝道晶體管6001或N溝道晶體管6002的尺寸，能夠通過改變與P溝道晶體管6001連接的字驅(qū)動器P溝道控制信號LP的電壓，使字驅(qū)動器的電平移位，從而維持N/P的晶體管尺寸比小的狀態(tài)。
文檔編號G11C8/10GK101060010SQ20071010138
公開日2007年10月24日 申請日期2007年4月20日 優(yōu)先權(quán)日2006年4月21日
發(fā)明者山田直毅, 折笠憲一 申請人:松下電器產(chǎn)業(yè)株式會社