專利名稱：用于偵測與修復(fù)存儲器的熔絲電路系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是一種半導(dǎo)體裝置，尤其關(guān)于修護與偵測用存儲器的熔絲電路(fuse circuit)。
背景技術(shù)：
傳統(tǒng)上，熔絲電路常用在內(nèi)存裝置，尤其是用在憑借程序化(programmed)熔絲來達成內(nèi)存的縮減控制(redundancy control)之內(nèi)存裝置。
請參見圖1，所顯示的是一傳統(tǒng)熔絲電路100的電路圖。熔絲電路100包含了二個PMOS晶體管(transistor)111與121，一熔絲110，一參考電阻120，三個NMOS晶體管112、113與122，以及一個反相器(inverter)130。熔絲110本身是一種電熔絲，其可經(jīng)由程序化來調(diào)整其電阻值。
然而，在傳統(tǒng)的設(shè)計上，反相器130的輸出并無法指出經(jīng)程序化后的熔絲110的導(dǎo)電狀態(tài)。換言的，熔絲電路100無法分辨熔絲110是否有經(jīng)過程序化的處理。此乃由于兩節(jié)點A與B的電壓不是由熔絲110與參考電阻120之間的電阻值差來決定的，而是由兩節(jié)點A與B的寄生電容(parasitic capacitances)所決定。
如此一來，盡管熔絲110的電阻值在程序化過后已改變，熔絲電路100所產(chǎn)生的輸出信號FUSEOUT仍然位于一邏輯高位準(zhǔn)，因而誤以為熔絲110尚未被程序化。這將會嚴重降低裝有熔絲110之內(nèi)存裝置的可靠度。

發(fā)明內(nèi)容
有鑒于上述問題，本發(fā)明的一目的在于提供一種熔絲電路，其可正確無誤地指出一電熔絲是否經(jīng)過程序化。
為達上述目的，本發(fā)明的熔絲電路包含一熔絲電阻器，一參考電阻，一電壓感測電路，與一運算放大器。熔絲電阻器與參考電阻是與第一電源端連接。電壓感測電路憑借一第一控制脈沖信號致能并根據(jù)熔絲電阻器與參考電阻的電阻值產(chǎn)生一第一節(jié)點電壓與一第二節(jié)點電壓。運算放大器接收第一節(jié)點電壓與第二節(jié)點電壓后，將第一節(jié)點電壓與第二節(jié)點電壓之間的電壓差放大至第一電源端或第二電源端的電壓位準(zhǔn)而產(chǎn)生一放大電壓。
在一實施態(tài)樣中，本發(fā)明的電壓感測電路可包含第一、第二、第三與第四晶體管。第一晶體管的源極與熔絲電阻器連接，第一晶體管的柵極接收第一控制脈沖信號，且第一晶體管的漏極產(chǎn)生第一節(jié)點電壓。第二晶體管的源極與參考電阻連接，第二晶體管的柵極與第一晶體管的柵極連接，且第二晶體管的漏極產(chǎn)生第二節(jié)點電壓。第三晶體管的漏極與第一晶體管的漏極連接，第三晶體管的源極與第二電源端連接。第四晶體管的漏極與第二晶體管的漏極連接，第四晶體管的源極與第二電源端連接，且第四晶體管的柵極與第三晶體管的柵極與第四晶體管的漏極相連接。


圖1是一傳統(tǒng)熔絲電路的電路圖；圖2是本發(fā)明的熔絲電路的電路圖；圖3顯示DTB，DETB與Vav三種信號以及一電壓差(VIN-VINB)示意圖。
附圖標(biāo)記說明100-熔絲電路；110-熔絲；111、121、212、221、231-PPMOS晶體管；112、113、122、211、213、222、231-NNMOS晶體管；120-參考電阻；130、232、241、242-反相器；200-熔絲電路；110-熔絲；120-參考電阻；120a-參考電阻；120-的一端；230-運算放大器；231-傳輸閘；240-閂鎖電路；A、B、E、IN、INB-節(jié)點；I1、I2-電流；Vav-放大電壓；REP-程序化脈沖信號；DTB、DETB-控制脈沖信號。
具體實施例方式
以下結(jié)合附圖，對本發(fā)明上述的和另外的技術(shù)特征和優(yōu)點作更詳細的說明。
圖2顯示本發(fā)明的熔絲電路的電路圖。請參見圖2，熔絲電路200包含一熔絲110，一參考電阻120，三個NMOS晶體管211、213與222，二個PMOS晶體管212與221，一運算放大器(operational amplifier)230，一傳輸閘(transmissiongate)231與一閂鎖電路(latch circuit)240。
熔絲110可以是一電熔絲，而傳輸閘231包含了一PMOS晶體管231P與一NMOS晶體管231N。熔絲110與參考電阻120具有不同的電阻值。舉例來說，在熔絲110被程序化的前，其電阻值小于參考電阻120的電阻值，而在熔絲110被程序化的后，其電阻值大于參考電阻120的電阻值。熔絲110位于一工作電壓VEXT與一節(jié)點E之間而構(gòu)成電連接，而節(jié)點E則與PMOS晶體管212的源極連接。PMOS晶體管212的柵極連接至PMOS晶體管221的柵極，而PMOS晶體管212的漏極連接至一節(jié)點IN。同時，PMOS晶體管212與221的共同柵極端Cm接收一低態(tài)有效(active low)控制脈沖信號DTB。節(jié)點IN也與NMOS晶體管213的漏極以及運算放大器230的正相輸入端連接。NMOS晶體管213的柵極與節(jié)點INB連接，且NMOS晶體管213的源極與接地電壓GND連接。NMOS晶體管211的用在將熔絲程序化的漏極與節(jié)點E連接，且NMOS晶體管211的源極與接地電壓GND連接。此外，NMOS晶體管211的柵極接收一高態(tài)有效(activehigh)程序化脈沖信號REP。
再者，參考電阻120與工作電壓VEXT連接。PMOS晶體管221的源極與參考電阻120的一端120a連接，而PMOS晶體管221的漏極與節(jié)點INB連接。NMOS晶體管222的源極與接地電壓GND連接，而NMOS晶體管222的漏極與門極與節(jié)點INB之間形成短路。節(jié)點IN與INB的電壓分別傳送至運算放大器230的正相輸入端與負相輸入端。運算放大器230的輸出端與一以低態(tài)有效的控制脈沖信號DETB進行控制的傳輸閘231的輸入端連接。包含有兩反相器241與242的閂鎖電路240的輸入端與傳輸閘231的輸出端連接，且閂鎖電路240的輸出端輸出一輸出信號OUT。
圖3顯示DTB、DETB與Vav三種信號，以及一電壓差(VIN-VINB)。以下將借著圖3來說明熔絲電路200的運作。
首先，假設(shè)熔絲110在被程序化的前的電阻值R110小于參考電阻120的電阻值R120，且控制脈沖信號DETB位于一邏輯高位準(zhǔn)。當(dāng)控制脈沖信號DTB由邏輯高位準(zhǔn)改變?yōu)檫壿嫷臀粶?zhǔn)時，PMOS晶體管212與221是被導(dǎo)通或觸發(fā)。由于NMOS晶體管213與222形成一電流鏡(current mirror)，因而分別流經(jīng)熔絲110與參考電阻120的電流I1與I2為固定電流。當(dāng)NMOS晶體管213與222兩者為規(guī)格相同的晶體管時，電流I1與I2的值應(yīng)為相同。因此，只要熔絲110的電阻值R110小于參考電阻120的電阻值R120，節(jié)點IN的電壓VIN將會高在節(jié)點INB的電壓VINB，而使得電壓差(VIN-VINB)為正值。運算放大器230會將電壓差(VIN-VINB)放大至工作電壓VEXT的電壓位準(zhǔn)并產(chǎn)生一如圖3所示的放大電壓Vav。
在一預(yù)定時間后，當(dāng)控制脈沖信號DETB從邏輯高位準(zhǔn)改變至邏輯低位準(zhǔn)時，傳輸閘231的PMOS晶體管231P與NMOS晶體管231N會被導(dǎo)通。位于邏輯高位準(zhǔn)的放大電壓Vav是經(jīng)由傳輸閘231被傳送至閂鎖電路240。最后，放大電壓Vav是被閂鎖電路240所閂鎖住。因此，熔絲電路200輸出一個位于邏輯低位準(zhǔn)的輸出信號OUT，用來指出熔絲110尚未被程序化。
另一方面，經(jīng)可程序化后的熔絲110的電阻值R110是大于參考電阻120的電阻值R120。當(dāng)控制脈沖信號DTB從一邏輯高位準(zhǔn)改變至一邏輯低位準(zhǔn)時，PMOS晶體管212與221會被導(dǎo)通或觸發(fā)。由于熔絲110的電阻值R110大于參考電阻120的電阻值R120，因而節(jié)點IN的電壓VIN會低在節(jié)點INB的電壓VINB，而使得電壓差(VIN-VINB)為負值。明顯地，電流I1仍維持定值，而NMOS晶體管213的漏極對源極(drain-to-source)電壓VIN在熔絲110被程序化后已改變了。這是因為NMOS晶體管213在飽和區(qū)(saturation region)工作的緣故。接著，運算放大器230會將電壓差(VIN-VINB)放大至接地電壓GND的電壓位準(zhǔn)并產(chǎn)生一放大電壓Vav(未顯示)。
在一預(yù)定時間后，當(dāng)控制脈沖信號DETB從邏輯高位準(zhǔn)改變至邏輯低位準(zhǔn)時，傳輸閘231的NMOS晶體管231N與PMOS晶體管231P會被導(dǎo)通。位于邏輯低位準(zhǔn)的放大電壓Vav是經(jīng)由傳輸閘231被傳送至閂鎖電路240。最后，運算放大器230產(chǎn)生的放大電壓Vav是被閂鎖電路240所閂鎖住。因此，熔絲電路200輸出一個位于邏輯高位準(zhǔn)的輸出信號OUT，用來指出熔絲110已被程序化。
根據(jù)本發(fā)明，借著由NMOS晶體管213與222所組成的電流鏡，可正確偵測出熔絲110的電阻差異，且運算放大器230得以進一步依據(jù)后續(xù)在熔絲110所測得的電壓差異來進行操作。因此，本發(fā)明可正確無誤地偵測出熔絲被程序化與否。此外，本發(fā)明的電流鏡結(jié)構(gòu)使得節(jié)點IN與節(jié)點INB的電壓位準(zhǔn)不會受到寄生電容的影響。因此，本發(fā)明的設(shè)計，可有效改善設(shè)有可程序化熔絲之內(nèi)存裝置的可靠度。
以上，本發(fā)明已憑借各個實施例及其相關(guān)圖式而清楚載明。然而，熟習(xí)所述的項技術(shù)者當(dāng)了解的是，本發(fā)明的各個實施例在此僅為例示性而非為限制性，也即，在不脫離本發(fā)明實質(zhì)精神與范圍之內(nèi)，上述所述與的各組件的變化例與修正例均為本發(fā)明所涵蓋。緣此，本發(fā)明是由后附的申請專利范圍所加以界定。
權(quán)利要求
1.一種熔絲電路，其特征在于其包含一熔絲電阻器，連接至一第一電源端；一參考電阻，連接至所述的第一電源端；一電壓感測電路，其分別與所述的熔絲電阻器、所述的參考電阻與一第二電源端連接，所述的電壓感測電路由一第一控制脈沖信號觸發(fā)，用以依據(jù)所述的熔絲電阻器的電阻值與所述的參考電阻的電阻值產(chǎn)生一第一節(jié)點電壓與一第二節(jié)點電壓；以及一運算放大器，用以接收所述的第一節(jié)點電壓與所述的第二節(jié)點電壓，與產(chǎn)生一放大電壓，其中所述的第一節(jié)點電壓與所述的第二節(jié)點電壓之間的電壓差被放大至所述的第一電源端或所述的第二電源端的電壓位準(zhǔn)。
2.根據(jù)權(quán)利要求1的熔絲電路，其特征在于還包括一閂鎖電路，用以儲存所述的運算放大器所產(chǎn)生的所述的放大電壓。
3.根據(jù)權(quán)利要求2的熔絲電路，其特征在于還包括一傳輸閘，連接在所述的閂鎖電路與所述的運算放大器之間，用以依據(jù)一第二控制脈沖信號傳輸所述的放大電壓。
4.根據(jù)權(quán)利要求1的熔絲電路，其特征在于所述的熔絲電阻器與所述的參考電阻具有不同的電阻值。
5.根據(jù)權(quán)利要求1的熔絲電路，其特征在于所述的第一電源端是載有一工作電壓且所述的第二電源端是載有一接地電壓。
6.根據(jù)權(quán)利要求1的熔絲電路，其特征在于所述的電壓感測電路包含一第一晶體管，其源極與所述的熔絲電阻器連接，柵極接收所述的第一控制脈沖信號，且漏極產(chǎn)生所述的第一節(jié)點電壓；一第二晶體管，其源極與所述的參考電阻連接，柵極與所述的第一晶體管的柵極連接，且漏極產(chǎn)生所述的第二節(jié)點電壓；一第三晶體管，其漏極與所述的第一晶體管的漏極連接，且源極與所述的第二電源端連接；以及一第四晶體管，其漏極與所述的第二晶體管的漏極連接，源極與所述的第二電源端連接，且柵極與所述的第三晶體管的柵極與所述的第四晶體管的漏極相連接。
7.根據(jù)權(quán)利要求1的熔絲電路，其特征在于還包括一程序化晶體管，連接在一第三節(jié)點與所述的第二電源端之間，且由一程序化脈沖信號導(dǎo)通或關(guān)閉，其中所述的第三節(jié)點與所述的熔絲電阻器與所述的電壓感測電路相連接。
8.根據(jù)權(quán)利要求1的熔絲電路，其特征在于所述的熔絲電阻器是一電子熔絲。
9.一種熔絲電路，其特征在于包含一熔絲電阻器，其連接至一工作電壓；一參考電阻，其連接至所述的工作電壓；一第一PMOS晶體管，其源極與所述的熔絲電阻器連接，柵極接收一第一控制脈沖信號，且漏極產(chǎn)生一第一節(jié)點電壓；一第二PMOS晶體管，其源極與所述的參考電阻連接，柵極與所述的第一PMOS晶體管的柵極連接，且漏極產(chǎn)生一第二節(jié)點電壓；一第一NMOS晶體管，其漏極與所述的第一PMOS晶體管的漏極連接，且源極與一接地電壓連接；一第二NMOS晶體管，其漏極與所述的第二PMOS晶體管的漏極連接，源極與所述的接地電壓連接，且柵極與所述的第一NMOS晶體管的柵極與所述的第二NMOS晶體管的漏極相連接；以及一運算放大器，用以接收所述的第一節(jié)點電壓與所述的第二節(jié)點電壓，并產(chǎn)生一放大電壓，其中所述的第一節(jié)點電壓與所述的第二節(jié)點電壓之間的電壓差被放大至所述的工作電壓或所述的接地電壓的電壓位準(zhǔn)。
10.根據(jù)權(quán)利要求9的熔絲電路，其特征在于還包括一閂鎖電路，用以儲存所述的運算放大器所產(chǎn)生的所述的放大電壓。
11.根據(jù)權(quán)利要求10的熔絲電路，其特征在于還包括一傳輸閘，連接在所述的閂鎖電路與所述的運算放大器之間，用來依據(jù)一第二控制脈沖信號以傳送所述的放大電壓。
12.根據(jù)權(quán)利要求9的熔絲電路，其特征在于還包括一程序化晶體管，連接在一第三節(jié)點與所述的接地電壓之間，且由一程序化脈沖信號導(dǎo)通或關(guān)閉，其中所述的第三節(jié)點與所述的熔絲電阻器與所述的第一PMOS晶體管的源極相連接。
13.根據(jù)權(quán)利要求9的熔絲電路，其特征在于所述的熔絲電阻器與所述的參考電阻具有不同的電阻值。
14.根據(jù)權(quán)利要求9的熔絲電路，其特征在于所述的熔絲電阻器是一電子熔絲。
全文摘要
本發(fā)明為一種用在修護與偵測的熔絲電路，其包含一熔絲電阻器，一參考電阻，一電壓感測電路，一運算放大器與一閂鎖電路。電阻值差異可憑借電壓感測電路與運算放大器依據(jù)電壓差而正確地偵測得。因此，從輸出信號的邏輯位準(zhǔn)可準(zhǔn)確地偵測得熔絲電阻器是否已程序化。
文檔編號G11C17/14GK101067973SQ20071010178
公開日2007年11月7日 申請日期2007年5月9日 優(yōu)先權(quán)日2006年5月17日
發(fā)明者袁德銘, 王明弘 申請人:鈺創(chuàng)科技股份有限公司