專利名稱：在高速低耗能存儲(chǔ)器中用以防止噪聲干擾的方法及系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在高速低耗能存儲(chǔ)元件與類似元件中感測(cè)數(shù)據(jù)，并尤其涉及防止在存儲(chǔ)元件中因?yàn)樵肼曀鶎?dǎo)致的感測(cè)操作干擾。
背景技術(shù)：
在高速存儲(chǔ)元件中，用以從存儲(chǔ)器中讀取數(shù)據(jù)的電路所使用的時(shí)鐘信號(hào)(clock signal)，可具有長(zhǎng)度接近或短于存儲(chǔ)延遲的周期，此存儲(chǔ)延遲介于用以允許存取至存儲(chǔ)器中選定單元的信號(hào)，與指示在此所選定存儲(chǔ)單元中所指定的數(shù)據(jù)已經(jīng)可以被感測(cè)的時(shí)間的信號(hào)之間。同時(shí)，從存儲(chǔ)器上的感測(cè)放大器處接收數(shù)據(jù)的輸出線路，亦可回應(yīng)此時(shí)鐘信號(hào)。高速感測(cè)放大器的安排，使得來(lái)自所選定存儲(chǔ)單元的信號(hào)，可以在與施加地址信號(hào)以選定單元之后的存儲(chǔ)延遲相對(duì)應(yīng)的時(shí)間內(nèi)的感測(cè)區(qū)間被偵測(cè)。若此時(shí)鐘信號(hào)在可能在感測(cè)放大器引起噪聲的時(shí)候(在感測(cè)區(qū)間內(nèi))在輸出電路進(jìn)行轉(zhuǎn)換時(shí)，則從此元件所讀取的數(shù)據(jù)可能會(huì)有錯(cuò)誤。產(chǎn)生噪聲的時(shí)間點(diǎn)是與時(shí)鐘信號(hào)、存儲(chǔ)器延遲、以及時(shí)鐘延遲相關(guān)的函數(shù)。因此，要設(shè)計(jì)一個(gè)在感測(cè)放大器處、涵蓋特定操作頻率范圍而不受時(shí)鐘信號(hào)噪聲影響的存儲(chǔ)元件，是非常困難的。同時(shí)，隨著電源提供電壓的下降，噪聲的影響會(huì)更加嚴(yán)重。
圖1、圖2及圖3說(shuō)明根據(jù)現(xiàn)有技術(shù)的感測(cè)放大器以及相關(guān)輸出電路的操作。如圖1所示，第一類型感測(cè)放大器10經(jīng)由數(shù)據(jù)線12而耦接至陣列11。此數(shù)據(jù)線12連接至反相器13的輸入端、以及晶體管14的源極。反相器13的輸出端連接至晶體管14的柵極。晶體管14的漏極經(jīng)由負(fù)載晶體管M1而連接至電壓源VCC。此負(fù)載晶體管M1的柵極耦接至起始感測(cè)信號(hào)Time1。在本實(shí)施例中，在介于晶體管14與負(fù)載晶體管M1之間的節(jié)點(diǎn)15處，當(dāng)起始感測(cè)信號(hào)Time1為低時(shí)，該處為電壓Va。閂鎖電路16具有耦接至節(jié)點(diǎn)15的輸入端，且響應(yīng)停止感測(cè)信號(hào)Time2。在此實(shí)施例中，此閂鎖電路會(huì)在停止感測(cè)信號(hào)Time2的上升沿，捕捉在節(jié)點(diǎn)15處的電壓Va。在此實(shí)施例中，此閂鎖電路16的輸出耦接至輸出電路，其包括輸入/輸出緩沖器17。此輸入/輸出緩沖器17響應(yīng)時(shí)鐘信號(hào)CLK以接受從閂鎖電路提供的信號(hào)并將其提供給讀取此存儲(chǔ)器的數(shù)據(jù)的器件。
圖2為時(shí)序圖，其說(shuō)明圖1的感測(cè)放大器10的操作。時(shí)鐘信號(hào)CLK利用軌跡20繪示說(shuō)明。起始感測(cè)信號(hào)Time1利用軌跡21繪示說(shuō)明。停止感測(cè)信號(hào)Time2利用軌跡22繪示說(shuō)明。在節(jié)點(diǎn)15處所產(chǎn)生的電壓Va利用軌跡23繪示說(shuō)明。在此時(shí)序圖中，時(shí)鐘信號(hào)CLK的周期為寬度tWH(介于一個(gè)上升沿以及下一個(gè)下降沿之間)與寬度tWL(介于一個(gè)下降沿與下一個(gè)上升沿之間)的總和。此起始感測(cè)信號(hào)Time1在時(shí)間點(diǎn)25時(shí)下降，并在時(shí)間點(diǎn)26時(shí)爬升。停止感測(cè)信號(hào)Time2在時(shí)間點(diǎn)27時(shí)爬升。當(dāng)起始感測(cè)信號(hào)Time1降低時(shí)，在節(jié)點(diǎn)15處的電壓Va則預(yù)充電至一個(gè)高電平(level)28。在時(shí)間點(diǎn)26時(shí)，在節(jié)點(diǎn)15處的電壓Va由位于數(shù)據(jù)線12上的、所選定的存儲(chǔ)單元所發(fā)出的信號(hào)而決定。若從所選定的存儲(chǔ)單元所發(fā)出的信號(hào)為無(wú)電流，則電壓Va在感測(cè)區(qū)間之內(nèi)仍維持高電平，且在此范例中數(shù)據(jù)被解讀為邏輯“0”。若來(lái)自所選定存儲(chǔ)單元的信號(hào)為有電流，則電壓Va在感測(cè)區(qū)間內(nèi)會(huì)被降低，且在此范例中此數(shù)據(jù)被解讀為邏輯“1”。在時(shí)間點(diǎn)27時(shí)，停止感測(cè)信號(hào)Time2上升，閂鎖電路16捕捉電壓Va的值。在時(shí)間點(diǎn)26與時(shí)間點(diǎn)27之間的區(qū)間為感測(cè)區(qū)間。此感測(cè)放大器可感測(cè)在感測(cè)區(qū)間內(nèi)發(fā)生的噪聲，而此噪聲可能影響閂鎖電路的操作或者電壓Va的電平。在此實(shí)施例中，時(shí)鐘20在感測(cè)區(qū)間內(nèi)的時(shí)間點(diǎn)29時(shí)會(huì)從高電平轉(zhuǎn)換至低電平。此轉(zhuǎn)換可能在節(jié)點(diǎn)15處產(chǎn)生噪聲，并使得閂鎖電路16捕捉到錯(cuò)誤的電壓，導(dǎo)致錯(cuò)誤的數(shù)據(jù)輸送到輸入/輸出緩沖區(qū)17。
圖3說(shuō)明另一種感測(cè)放大器的使用，其亦遭遇到相同的問(wèn)題。在圖3中，第二類型的感測(cè)放大器30經(jīng)由數(shù)據(jù)線32而耦接至陣列31。參考存儲(chǔ)單元33(或陣列)耦接至參考線34。列選擇晶體管35與36分別用于將數(shù)據(jù)線32與參考線34連接至節(jié)點(diǎn)37與38。第一負(fù)載晶體管M1耦接于節(jié)點(diǎn)37與電壓源VCC之間，而第二負(fù)載晶體管M2則耦接于節(jié)點(diǎn)38與電壓源VCC之間。此起始感測(cè)信號(hào)Time1耦接至負(fù)載晶體管M1與M2的柵極。節(jié)點(diǎn)37、38做為輸入端而連接至比較器39。此比較器的輸出端會(huì)驅(qū)動(dòng)位于節(jié)點(diǎn)40處的電壓Va，此節(jié)點(diǎn)40連接至閂鎖電路41的輸入端。此閂鎖電路41響應(yīng)停止感測(cè)信號(hào)Time2。此閂鎖電路41的輸出端耦接至輸出電路，在本實(shí)施例中例如為輸入/輸出緩沖器42。此輸入/輸出緩沖器42響應(yīng)時(shí)鐘信號(hào)CLK。此感測(cè)放大器30的時(shí)序如同圖2所示。當(dāng)起始感測(cè)信號(hào)Time1下降時(shí)，電壓V1與電壓V2預(yù)先充電，并且當(dāng)起始感測(cè)信號(hào)Time1上升時(shí)，分別由從參考單元33處的信號(hào)以及從陣列31中的一個(gè)所選定存儲(chǔ)單元的信號(hào)所決定。此比較器響應(yīng)電壓V1與V2之間的差異，而會(huì)在節(jié)點(diǎn)40處產(chǎn)生輸出電壓Va。當(dāng)停止感測(cè)信號(hào)Time2上升時(shí)，閂鎖電路41會(huì)捕捉電壓Va。閂鎖電路41的輸出端響應(yīng)時(shí)鐘信號(hào)CLK而被輸入/輸出緩沖器42所捕捉。因此，若時(shí)鐘信號(hào)在感測(cè)區(qū)間內(nèi)具有轉(zhuǎn)換時(shí)，則噪聲可能影響節(jié)點(diǎn)40的電壓Va、節(jié)點(diǎn)37、38處的電壓V1與V2、或此電路的操作，并導(dǎo)致在讀取操作中的錯(cuò)誤。
因此，優(yōu)選地可以提供一種技術(shù)，其適合用于集成電路存儲(chǔ)元件中，其可避免由時(shí)鐘噪聲在感測(cè)區(qū)間內(nèi)所引起的錯(cuò)誤。

發(fā)明內(nèi)容
本發(fā)明描述一種存儲(chǔ)元件，其包括存儲(chǔ)單元以及具有預(yù)先充電區(qū)間和由時(shí)序信號(hào)(timing signal)所定義的感測(cè)區(qū)間的感測(cè)放大器，并在感測(cè)區(qū)間內(nèi)產(chǎn)生信號(hào)，所述信號(hào)在此存儲(chǔ)單元中指定數(shù)據(jù)值。輸出電路耦合至此感測(cè)放大器，且響應(yīng)時(shí)鐘信號(hào)，以接收從感測(cè)放大器而來(lái)的信號(hào)以將該信號(hào)提供給讀取所述存儲(chǔ)器的電路。時(shí)序信號(hào)的第一來(lái)源，其用以定義預(yù)先充電區(qū)間與感測(cè)區(qū)間，并響應(yīng)使能信號(hào)而產(chǎn)生第一時(shí)序信號(hào)，所述第一時(shí)序信號(hào)在輸出端相較于時(shí)鐘信號(hào)轉(zhuǎn)換具有不確定時(shí)序。時(shí)序信號(hào)的第二來(lái)源，其用以定義預(yù)先充電區(qū)間與感測(cè)區(qū)間，并根據(jù)此時(shí)鐘信號(hào)而產(chǎn)生第二時(shí)序信號(hào)。諸如多路復(fù)用器之類的開關(guān)，響應(yīng)于控制信號(hào)，以選擇第一時(shí)序信號(hào)與第二時(shí)序信號(hào)之一，作為用以定義感測(cè)放大器中預(yù)先充電區(qū)間與感測(cè)區(qū)間的時(shí)序信號(hào)。此時(shí)序信號(hào)第一來(lái)源在與時(shí)鐘延遲相對(duì)應(yīng)的時(shí)間區(qū)間內(nèi)進(jìn)行選擇。此時(shí)序信號(hào)第二來(lái)源在時(shí)間區(qū)間之后進(jìn)行選擇，使得此時(shí)序信號(hào)定義感測(cè)區(qū)間，而時(shí)鐘信號(hào)的轉(zhuǎn)換則在此感測(cè)區(qū)間之外。
在本發(fā)明所述的元件實(shí)施例中，包括感測(cè)脈沖發(fā)生器，其響應(yīng)于此使能信號(hào)。此感測(cè)脈沖發(fā)生器產(chǎn)生感測(cè)脈沖或感測(cè)脈沖序列。在此實(shí)施例中，此時(shí)鐘信號(hào)的第一來(lái)源包括延遲電路，其耦接至此感測(cè)脈沖發(fā)生器，并相對(duì)于此感測(cè)脈沖或感測(cè)脈沖序列、而以感測(cè)延遲產(chǎn)生此第一時(shí)序信號(hào)。舉例而言，代表性的時(shí)序信號(hào)第一來(lái)源包括耦接至感測(cè)脈沖發(fā)生器的延遲電路，且以相對(duì)于感測(cè)脈沖或感測(cè)脈沖序列的感測(cè)延遲而產(chǎn)生此第一時(shí)序信號(hào)。代表性的時(shí)序信號(hào)第二來(lái)源描述為包括有同步電路，以從延遲電路接收第一時(shí)序信號(hào)與時(shí)鐘信號(hào)。此同步電路產(chǎn)生此第二時(shí)序信號(hào)，而此第二時(shí)序信號(hào)與時(shí)鐘信號(hào)同步。
本發(fā)明所描述的集成電路存儲(chǔ)元件包括存儲(chǔ)陣列以及一組感測(cè)放大器，并具有如上所述的時(shí)序電路。
本發(fā)明還描述一種用以讀取存儲(chǔ)元件的方法，包括產(chǎn)生第一時(shí)序信號(hào)以定義此預(yù)先充電區(qū)間與感測(cè)區(qū)間，其響應(yīng)于使能信號(hào)，此使能信號(hào)具有相對(duì)于輸出端的時(shí)鐘信號(hào)的不確定時(shí)序；產(chǎn)生第二時(shí)序信號(hào)，以根據(jù)時(shí)鐘信號(hào)定義此預(yù)先充電區(qū)間與感測(cè)區(qū)間，使得時(shí)鐘信號(hào)的轉(zhuǎn)換位于感測(cè)區(qū)間之外；以及選擇第一時(shí)序信號(hào)與第二時(shí)序信號(hào)之一，以提供至此感測(cè)放大器。
以下詳細(xì)說(shuō)明本發(fā)明的結(jié)構(gòu)與方法。本發(fā)明的內(nèi)容說(shuō)明的目的并非在于定義本發(fā)明。本發(fā)明是由權(quán)利要求所定義的。本發(fā)明的實(shí)施例、特征、目的及優(yōu)點(diǎn)等將可通過(guò)下列說(shuō)明書以及附圖獲得充分了解。


圖1說(shuō)明具有第一型感測(cè)放大器的已知技術(shù)存儲(chǔ)元件；圖2為時(shí)序圖，用以說(shuō)明圖1的元件的操作方式；圖3說(shuō)明具有第二型感測(cè)放大器的已知技術(shù)存儲(chǔ)元件；圖4說(shuō)明包括有電路系統(tǒng)以在感測(cè)放大器的感測(cè)區(qū)間內(nèi)防止噪聲的存儲(chǔ)元件；圖5為流程圖，說(shuō)明用以操作如圖4所示的元件的感測(cè)脈沖發(fā)生器；圖6說(shuō)明如圖4所示的元件的同步電路的實(shí)施例；圖7說(shuō)明用以產(chǎn)生控制信號(hào)至如圖4所示的元件的開關(guān)的電路實(shí)施例；以及圖8為時(shí)序圖，用以說(shuō)明如圖4所示的存儲(chǔ)元件的操作。
主要元件符號(hào)說(shuō)明10，30感測(cè)放大器11，31陣列12，32數(shù)據(jù)線13反相器14晶體管15節(jié)點(diǎn)16閂鎖電路17輸入/輸出緩沖區(qū)33參考存儲(chǔ)單元34參考線35，36列選擇晶體管37，38，40節(jié)點(diǎn)39比較器41閂鎖電路42輸入/輸出緩沖區(qū)100 存儲(chǔ)陣列101 列解碼器102 行解碼器103 線路104 感測(cè)放大器105 總線
106 輸出線路107 地址計(jì)數(shù)器108 時(shí)鐘發(fā)生器109，116，121，122 線115 多路復(fù)用器117，119延遲電路118 感測(cè)脈沖發(fā)生器120 同步電路200 啟動(dòng)信號(hào)201 芯片使能信號(hào)300 D型觸發(fā)器310 偵測(cè)器具體實(shí)施方式
以下參照?qǐng)D4-8詳細(xì)說(shuō)明本發(fā)明的實(shí)施例。
圖4顯示集成電路存儲(chǔ)元件，包括存儲(chǔ)陣列100，其耦接至列解碼器101與行解碼器102。列解碼器101與行解碼器102解碼從線103所得的地址，以分別控制位線與字線，從而在陣列中選擇要存取的存儲(chǔ)單元。從所選定的存儲(chǔ)單元中得到的信號(hào)施加至感測(cè)放大器104，其接著經(jīng)由總線105將輸出數(shù)據(jù)提供至輸出線路106。在本實(shí)施例中，這些地址由地址計(jì)數(shù)器所產(chǎn)生。在本實(shí)施例中，位于芯片上的時(shí)鐘發(fā)生器108在線路109上產(chǎn)生時(shí)鐘信號(hào)CLK，而此線109則分布于此集成電路上以控制各種元件。特別地，線109上的時(shí)鐘信號(hào)CLK施加至輸出電路106，以同步輸出數(shù)據(jù)，此輸出數(shù)據(jù)提供至用于從陣列中讀取數(shù)據(jù)的電路。
感測(cè)放大器104包括一組感測(cè)放大器，其具有預(yù)先充電區(qū)間以及感測(cè)區(qū)間，并耦接至存儲(chǔ)陣列100中的根據(jù)解碼電路系統(tǒng)(列解碼器101與行解碼器102)而選定的存儲(chǔ)單元。此預(yù)先充電區(qū)間以及感測(cè)區(qū)間由時(shí)序信號(hào)所定義。在本實(shí)施例中提供至感測(cè)放大器(可如圖1與圖3進(jìn)行配置)的時(shí)序信號(hào)包括起始感測(cè)信號(hào)Time1以及停止感測(cè)信號(hào)Time2。在此實(shí)施例中，起始感測(cè)信號(hào)Time1在多路復(fù)用器115的輸出端提供、且響應(yīng)于線116上的切換信號(hào)。停止感測(cè)信號(hào)Time2則在延遲電路117的輸出端處提供，此延遲電路接收該起始感測(cè)信號(hào)做為輸入值。此延遲電路進(jìn)行操作以產(chǎn)生輸出值，此輸出值具有下降沿，其靠近該輸入信號(hào)的下降沿，且輸出值的下一個(gè)上升沿相對(duì)于該輸入信號(hào)的下一個(gè)上升沿則是延遲的。
輸入至多路復(fù)用器115的輸入值包括第一時(shí)序信號(hào)Time1L以及第二時(shí)序信號(hào)Time1R，這兩個(gè)信號(hào)由其各自的時(shí)序信號(hào)來(lái)源所提供。第一時(shí)序信號(hào)Time1L的來(lái)源包括感測(cè)脈沖發(fā)生器118，其響應(yīng)于線122上的使能信號(hào)，例如典型地施加至存儲(chǔ)器集成電路的芯片使能信號(hào)。感測(cè)脈沖發(fā)生器118提供感測(cè)脈沖或感測(cè)脈沖序列于線121，而傳送至延遲電路119。延遲電路119的操作方式相似于延遲電路117，使得第一時(shí)序信號(hào)Time1L具有與該感測(cè)脈沖的上升沿相對(duì)應(yīng)的下降沿，以及與該感測(cè)脈沖的下降沿相對(duì)應(yīng)的上升沿，且該上升沿是經(jīng)過(guò)延遲的。相對(duì)于輸出電路處的時(shí)鐘信號(hào)，該感測(cè)脈沖的時(shí)序是不確定的。
第二時(shí)序信號(hào)Time1R的來(lái)源包括同步電路120。輸入至同步電路的輸入值包括該第一時(shí)序信號(hào)Time1L、以及從線109而來(lái)的時(shí)鐘信號(hào)CLK。同步電路120的輸出具有與該第一時(shí)序信號(hào)Time1L的下降沿相對(duì)應(yīng)的下降沿，以及上升沿，其在該第一時(shí)序信號(hào)Time1L的上升沿之后并且同步至?xí)r鐘信號(hào)CLK。因此，第二時(shí)序信號(hào)以時(shí)鐘信號(hào)CLK為基礎(chǔ)。
在操作時(shí)，對(duì)于存儲(chǔ)陣列100的存取，可以由線122發(fā)出的使能信號(hào)開始。此將導(dǎo)致感測(cè)脈沖或感測(cè)脈沖序列的產(chǎn)生，并導(dǎo)致時(shí)鐘發(fā)生器108的啟動(dòng)而提供時(shí)鐘信號(hào)CLK。將一個(gè)地址提供至存儲(chǔ)陣列100，同時(shí)從所選定存儲(chǔ)單元所傳來(lái)的信號(hào)在存儲(chǔ)延遲之后，將會(huì)在感測(cè)放大器104中出現(xiàn)。同時(shí)，輸出電路106會(huì)準(zhǔn)備好響應(yīng)時(shí)鐘信號(hào)CLK中的切換，以接收從感測(cè)放大器104所輸出的數(shù)據(jù)。延遲電路119配置為使得感測(cè)脈沖與第一時(shí)序信號(hào)Time1L的上升沿之間的延遲等于一個(gè)感測(cè)延遲，進(jìn)而使得由第一時(shí)序信號(hào)Time1L的上升沿所定義的感測(cè)區(qū)間的起始點(diǎn)會(huì)與感測(cè)放大器的有效信號(hào)(valid signal)重迭。延遲電路117配置為使得在起始感測(cè)信號(hào)Time1的上升沿與停止感測(cè)信號(hào)Time2的上升沿之間的延遲定義感測(cè)放大器104的感測(cè)區(qū)間。
線116上的切換信號(hào)的操作方式使得第一時(shí)序信號(hào)Time1L在一第一時(shí)間區(qū)間內(nèi)被選擇為起始感測(cè)信號(hào)Time1，而第二時(shí)序信號(hào)Time1R在第一時(shí)間區(qū)間之后被選擇為起始感測(cè)信號(hào)Time1。在線路116上的切換信號(hào)來(lái)源配置為使得第一時(shí)間區(qū)間相當(dāng)于輸出電路106的時(shí)鐘信號(hào)延遲。因此，在操作時(shí)，感測(cè)放大器104可形成有效數(shù)據(jù)信號(hào)而提供至輸出電路106，其重迭至該時(shí)鐘信號(hào)延遲，并在線路122上發(fā)送使能信號(hào)之后，改善存儲(chǔ)陣列100的存取速度。同時(shí)，在時(shí)鐘信號(hào)延遲之后，感測(cè)放大器104的感測(cè)區(qū)間被調(diào)整，以使得位于輸出電路106的線路109上的時(shí)鐘信號(hào)的轉(zhuǎn)換位于該感測(cè)區(qū)間之外，且并不產(chǎn)生會(huì)影響感測(cè)放大器104的操作的噪聲。
圖5為流程圖，說(shuō)明圖4所示的感測(cè)脈沖發(fā)生器118的操作方式。此感測(cè)脈沖發(fā)生器受到啟動(dòng)信號(hào)200而開始動(dòng)作。在發(fā)出芯片使能信號(hào)201之后，則產(chǎn)生感測(cè)脈沖，且計(jì)數(shù)CNT設(shè)定為1(方塊202)。在感測(cè)延遲時(shí)間內(nèi)，當(dāng)切換信號(hào)位于低電平時(shí)(方塊205)，在方塊203處決定是否已產(chǎn)生2個(gè)感測(cè)脈沖，若否，則在方塊204處產(chǎn)生第二感測(cè)脈沖，且增加計(jì)數(shù)CNT。此程序回到方塊205，并持續(xù)等待直到切換信號(hào)到達(dá)高電平。當(dāng)此切換信號(hào)為高電平時(shí)，則發(fā)生讀取循環(huán)(方塊206)，且最后會(huì)停止(方塊207)。在方塊208處可以發(fā)出芯片無(wú)效信號(hào)，且接著此感測(cè)電路在方塊201處等待芯片使能信號(hào)的發(fā)出。在一個(gè)讀取循環(huán)中，感測(cè)脈沖的產(chǎn)生與時(shí)鐘信號(hào)CLK同步。
圖6顯示適合用做為圖4的元件中的同步信號(hào)電路120的電路。在圖6中的電路包括D型觸發(fā)器300(flip-flop)，其包括重置輸入端RST、數(shù)據(jù)輸入端D、以及時(shí)鐘輸入端CP。此觸發(fā)器300提供真實(shí)輸出值Q以及互補(bǔ)輸出值QB。重置輸入端RST耦接至第一時(shí)序信號(hào)Time1L，此第一時(shí)序信號(hào)使得真實(shí)輸出Q落到其下降沿。數(shù)據(jù)輸入端D耦接至互補(bǔ)輸出值QB，且時(shí)鐘輸入端CP耦接至該時(shí)鐘信號(hào)CLK。因此，當(dāng)該第一時(shí)序信號(hào)Time1L升至高電平之后，真實(shí)輸出值Q會(huì)在該時(shí)鐘信號(hào)CLK的第一上升沿時(shí)上升。因此，該第二時(shí)序信號(hào)Time1R會(huì)具有與該時(shí)鐘信號(hào)CLK同步的下降沿，使得該起始感測(cè)脈沖Time1也會(huì)具有與該時(shí)鐘信號(hào)CLK同步的下降沿。只要由延遲電路117所定義的感測(cè)區(qū)間短于在時(shí)鐘信號(hào)CLK的上升沿與下降沿之間的寬度tWH，則時(shí)鐘信號(hào)CLK就不會(huì)在該感測(cè)區(qū)間內(nèi)發(fā)生轉(zhuǎn)換。
圖7為簡(jiǎn)化圖，以說(shuō)明在線路上的切換信號(hào)來(lái)源，其控制圖4的電路中的多路復(fù)用器115。在此示例性實(shí)施例中，此切換信號(hào)來(lái)源包括偵測(cè)器310(其配置方式是本領(lǐng)域技術(shù)人員所熟知的)，其偵測(cè)與輸出電路106的時(shí)鐘信號(hào)延遲相對(duì)應(yīng)的時(shí)間區(qū)間，并在該時(shí)間區(qū)間的末端在線116上致使該切換信號(hào)產(chǎn)生由低至高的轉(zhuǎn)換。
圖8為時(shí)序圖，其在軌跡401～405分別顯示時(shí)鐘信號(hào)CLK、感測(cè)脈沖、第一時(shí)序信號(hào)Time1L、第二時(shí)序信號(hào)Time1R、以及該切換信號(hào)。芯片在時(shí)間點(diǎn)406使能之后，產(chǎn)生了感測(cè)脈沖407、408的序列。該第一時(shí)序信號(hào)time1L具有下降沿，其對(duì)應(yīng)于該感測(cè)脈沖407的上升沿。在時(shí)間點(diǎn)409時(shí)，該第一時(shí)序信號(hào)Time1L具有上升沿，其落后于該感測(cè)脈沖407的下降沿，落后幅度等于感測(cè)延遲。相同的，該第一時(shí)序信號(hào)Time1L具有第二下降沿，其對(duì)應(yīng)于同一序列中的下一個(gè)感測(cè)脈沖408的上升沿，該第一時(shí)序信號(hào)亦在時(shí)間點(diǎn)410時(shí)具有第二上升沿，其落后于該感測(cè)脈沖408的下降沿，落后幅度等于該感測(cè)延遲。軌跡401的時(shí)鐘信號(hào)CLK在時(shí)間點(diǎn)411的時(shí)鐘延遲后開始。在時(shí)間點(diǎn)412時(shí)、亦即時(shí)鐘信號(hào)CLK的第一上升沿，該切換信號(hào)從低電平轉(zhuǎn)換至高電平。在該切換信號(hào)從低電平轉(zhuǎn)換至高電平之后，該第二時(shí)序信號(hào)Time1R被啟動(dòng)，且該感測(cè)脈沖同步至該時(shí)鐘。因此，感測(cè)脈沖會(huì)使得第一時(shí)序信號(hào)Time1L在時(shí)間點(diǎn)412時(shí)具有下降沿，并使得第二時(shí)序信號(hào)Time1R在時(shí)間點(diǎn)412時(shí)具有下降沿。第一時(shí)序信號(hào)Time1L在時(shí)間點(diǎn)413時(shí)具有下一個(gè)上升沿，其在感測(cè)延遲之后發(fā)生。第二時(shí)序信號(hào)Time1R在時(shí)間點(diǎn)414時(shí)具有下一個(gè)上升沿，其同步至?xí)r鐘信號(hào)CLK的下一個(gè)上升沿。只要時(shí)鐘信號(hào)是啟動(dòng)的，此步驟將會(huì)一直重復(fù)，且該切換信號(hào)會(huì)維持在高電平。在由線段420所代表的區(qū)間內(nèi)(對(duì)應(yīng)于時(shí)鐘延遲)，該第一時(shí)序信號(hào)Time1L被用作為起始感測(cè)信號(hào)Time1。在由線段421所代表的區(qū)間內(nèi)(對(duì)應(yīng)至讀取循環(huán))，第二時(shí)序信號(hào)Time1R用做為起始感測(cè)信號(hào)Time1。
在本發(fā)明所述的技術(shù)與電路，提供一種存儲(chǔ)元件，其可在時(shí)鐘頻率范圍與電源提供電壓范圍內(nèi)，進(jìn)行高速與低耗能的操作，同時(shí)避免噪聲對(duì)于感測(cè)放大器的干擾，此噪聲是在感測(cè)放大器的感測(cè)區(qū)間內(nèi)由時(shí)鐘信號(hào)的轉(zhuǎn)換所引發(fā)的。
雖然已經(jīng)參考優(yōu)選實(shí)施例描述了本發(fā)明，但是應(yīng)該理解的是，本發(fā)明并不局限于以上詳細(xì)描述。以上描述中已經(jīng)提出了替換方式和修改樣式，并且其他替換方式及修改樣式是本領(lǐng)域技術(shù)人員所熟知的，特別是，根據(jù)本發(fā)明的結(jié)構(gòu)和方法，所有在實(shí)質(zhì)上等同于本發(fā)明的構(gòu)件結(jié)合而實(shí)現(xiàn)與本發(fā)明實(shí)質(zhì)上相同結(jié)果者都不會(huì)脫離本發(fā)明的精神范疇。因此，所有這些替換方式及修改樣式意欲落在本發(fā)明在權(quán)利要求以及等價(jià)物所界定的范圍內(nèi)。任何前文所提及的專利申請(qǐng)以及印刷文本都是本案的參考。
權(quán)利要求
1.一種存儲(chǔ)元件，包括存儲(chǔ)單元；感測(cè)放大器，其具有耦接至所述存儲(chǔ)單元的感測(cè)區(qū)間，所述感測(cè)放大器在所述感測(cè)區(qū)間中產(chǎn)生信號(hào)，所述信號(hào)指定在所述存儲(chǔ)單元中的一個(gè)數(shù)據(jù)數(shù)值，所述感測(cè)區(qū)間由時(shí)序信號(hào)所定義；耦接至所述感測(cè)放大器的輸出電路，并且其響應(yīng)于時(shí)鐘信號(hào)，以接收由所述感測(cè)放大器而來(lái)的所述信號(hào)以將其提供至讀取所述存儲(chǔ)器的電路；所述時(shí)序信號(hào)的第一來(lái)源，其響應(yīng)于使能信號(hào)而產(chǎn)生第一時(shí)序信號(hào)，所述使能信號(hào)與所述時(shí)鐘信號(hào)為非同步；所述時(shí)序信號(hào)的第二來(lái)源，其根據(jù)所述時(shí)鐘信號(hào)而產(chǎn)生第二時(shí)序信號(hào)，使得在所述時(shí)鐘信號(hào)中的轉(zhuǎn)換位于由所述第二時(shí)序信號(hào)所定義的所述感測(cè)區(qū)間之外；以及響應(yīng)于控制信號(hào)的切換開關(guān)，其選擇所述第一與第二時(shí)序信號(hào)之一，作為用以定義所述感測(cè)放大器的所述感測(cè)區(qū)間的所述時(shí)序信號(hào)。
2.如權(quán)利要求1所述的元件，還包括電路，用于提供所述控制信號(hào)，使得所述開關(guān)在所述使能信號(hào)之后的第一區(qū)間時(shí)間選擇所述第一時(shí)序信號(hào)，以及在所述第一區(qū)間時(shí)間后提供所述第二時(shí)序信號(hào)。
3.如權(quán)利要求1所述的元件，還包括時(shí)鐘發(fā)生器，用于提供具有時(shí)鐘信號(hào)延遲的所述時(shí)鐘信號(hào)給所述輸出電路，以及電路，用于提供所述控制信號(hào)，使得所述開關(guān)在所述使能信號(hào)之后的第一區(qū)間時(shí)間選擇所述第一時(shí)序信號(hào)，以及在所述第一區(qū)間時(shí)間之后提供所述第二時(shí)序信號(hào)。
4.如權(quán)利要求1所述的元件，還包括響應(yīng)于所述使能信號(hào)的感測(cè)脈沖發(fā)生器，以產(chǎn)生感測(cè)脈沖或感測(cè)脈沖序列，且其中，所述時(shí)序信號(hào)的所述第一來(lái)源包括耦接至所述感測(cè)脈沖發(fā)生器的延遲電路，并產(chǎn)生所述第一時(shí)序信號(hào)。
5.如權(quán)利要求1所述的元件，還包括響應(yīng)于所述使能信號(hào)的感測(cè)脈沖發(fā)生器，以產(chǎn)生感測(cè)脈沖或感測(cè)脈沖序列，且其中所述時(shí)序信號(hào)的第一來(lái)源包括耦接至所述感測(cè)脈沖發(fā)生器的延遲電路，并且所述延遲電路產(chǎn)生所述第一時(shí)序信號(hào)；以及所述時(shí)序信號(hào)的第二來(lái)源包括同步電路，以接收所述時(shí)鐘信號(hào)與來(lái)自所述延遲電路的所述第一時(shí)序信號(hào)。
6.一種集成電路存儲(chǔ)元件，包括存儲(chǔ)陣列，其在存儲(chǔ)延遲內(nèi)響應(yīng)于地址請(qǐng)求而從所選定的存儲(chǔ)單元處提供信號(hào)；一組耦接至所述存儲(chǔ)陣列的感測(cè)放大器，所述感測(cè)放大器具有預(yù)充電區(qū)間與感測(cè)區(qū)間，并在所述感測(cè)區(qū)間中根據(jù)來(lái)自所選定存儲(chǔ)單元處的信號(hào)而產(chǎn)生感測(cè)信號(hào)，所述預(yù)充電區(qū)間與感測(cè)區(qū)間由時(shí)序信號(hào)所定義；耦接至所述感測(cè)放大器組的輸出電路，其響應(yīng)于時(shí)鐘信號(hào)，以從所述感測(cè)放大器組接收所述感測(cè)信號(hào)并作為數(shù)據(jù)提供至用于讀取所述存儲(chǔ)器的電路；所述時(shí)序信號(hào)的第一來(lái)源，其響應(yīng)于使能信號(hào)而產(chǎn)生第一時(shí)序信號(hào)，所述使能信號(hào)與所述時(shí)鐘信號(hào)非同步，所述第一時(shí)序信號(hào)定義所述預(yù)先充電區(qū)間與感測(cè)區(qū)間；所述時(shí)序信號(hào)的第二來(lái)源，其根據(jù)所述時(shí)鐘信號(hào)而產(chǎn)生第二時(shí)序信號(hào)，使得在所述時(shí)鐘信號(hào)中的轉(zhuǎn)換位于由所述第二時(shí)序信號(hào)所定義的所述感測(cè)區(qū)間之外；響應(yīng)于控制信號(hào)的切換開關(guān)，以選擇所述第一與第二時(shí)序信號(hào)之一，作為所述時(shí)序信號(hào)提供至所述感測(cè)放大器；以及電路，用于提供所述控制信號(hào)，從而使得所述開關(guān)在所述使能信號(hào)之后的第一區(qū)間時(shí)間選擇所述第一時(shí)序信號(hào)，并在所述第一區(qū)間時(shí)間之后提供所述第二時(shí)序信號(hào)。
7.如權(quán)利要求6所述的元件，還包括時(shí)鐘發(fā)生器，用于提供所述時(shí)鐘信號(hào)至所述輸出電路。
8.如權(quán)利要求6所述的元件，還包括感測(cè)脈沖發(fā)生器，其響應(yīng)于所述使能信號(hào)而產(chǎn)生感測(cè)脈沖或感測(cè)脈沖序列，且其中所述時(shí)序信號(hào)的第一來(lái)源包括耦接至所述感測(cè)脈沖發(fā)生器的延遲電路并且所述延遲電路產(chǎn)生所述第一時(shí)序信號(hào)。
9.如權(quán)利要求6所述的元件，還包括感測(cè)脈沖發(fā)生器，其響應(yīng)于所述使能信號(hào)而產(chǎn)生感測(cè)脈沖或感測(cè)脈沖序列，且其中所述時(shí)序信號(hào)的第一來(lái)源包括耦接至所述感測(cè)脈沖發(fā)生器的延遲電路，并且所述延遲電路產(chǎn)生所述第一時(shí)序信號(hào)；以及所述時(shí)序信號(hào)的第二來(lái)源包括同步電路，以接收所述時(shí)鐘信號(hào)與來(lái)自所述延遲電路的所述第一時(shí)序信號(hào)，所述同步電路產(chǎn)生與所述時(shí)鐘信號(hào)同步的所述第二時(shí)序信號(hào)。
10.一種用以讀取存儲(chǔ)元件的方法，所述存儲(chǔ)元件包括存儲(chǔ)單元、具有感測(cè)區(qū)間并耦接至在所述感測(cè)區(qū)間內(nèi)產(chǎn)生信號(hào)的存儲(chǔ)單元的感測(cè)放大器、以及耦接至所述感測(cè)放大器的輸出電路，所述輸出電路響應(yīng)于時(shí)鐘信號(hào)，以從所述感測(cè)大器接收所述信號(hào)以將其提供至用于讀取所述存儲(chǔ)元件的電路；響應(yīng)于使能信號(hào)而產(chǎn)生第一時(shí)序信號(hào)，所述使能信號(hào)與所述時(shí)鐘信號(hào)非同步；根據(jù)所述時(shí)鐘信號(hào)而產(chǎn)生第二時(shí)序信號(hào)，使得所述時(shí)鐘信號(hào)中的轉(zhuǎn)換位于由所述第二時(shí)序信號(hào)所定義的感測(cè)區(qū)間之外；以及選擇所述第一與第二時(shí)序信號(hào)之一，以將其提供至所述感測(cè)放大器。
11.如權(quán)利要求10所述的方法，其中，所述選擇所述第一與第二時(shí)序信號(hào)之一的步驟包括，在所述使能信號(hào)之后的第一時(shí)間區(qū)間選擇所述第一時(shí)序信號(hào)，并在所述第一時(shí)間區(qū)間之后選擇所述第二時(shí)序信號(hào)。
12.如權(quán)利要求10所述的方法，還包括提供所述時(shí)鐘信號(hào)至所述輸出電路，并在所述使能信號(hào)之后的第一時(shí)間區(qū)間選擇所述第一時(shí)序信號(hào)，以及在所述第一時(shí)間區(qū)間之后選擇所述第二時(shí)序信號(hào)，其中所述第一時(shí)間區(qū)間足以令所述輸出電路接收所述時(shí)鐘信號(hào)。
13.如權(quán)利要求10所述的方法，還包括響應(yīng)于所述使能信號(hào)而產(chǎn)生感測(cè)脈沖或感測(cè)脈沖序列，且其中所述第一時(shí)序信號(hào)的產(chǎn)生包括使用延遲電路以產(chǎn)生所述第一時(shí)序信號(hào)。
14.如權(quán)利要求10所述的方法，還包括響應(yīng)于所述使能信號(hào)而產(chǎn)生感測(cè)脈沖或感測(cè)脈沖序列，且其中所述第一時(shí)序信號(hào)的產(chǎn)生包括使用延遲電路以產(chǎn)生所述第一時(shí)序信號(hào)；以及所述第二時(shí)序信號(hào)的產(chǎn)生包括使用同步電路以接收所述時(shí)鐘信號(hào)與來(lái)自所述延遲電路的所述第一時(shí)序信號(hào)，所述同步電路產(chǎn)生的所述第二時(shí)序信號(hào)與所述時(shí)鐘信號(hào)同步。
全文摘要
一種存儲(chǔ)元件，其包括存儲(chǔ)單元以及具有感測(cè)區(qū)間的感測(cè)放大器。輸出電路耦接至此感測(cè)放大器，并且響應(yīng)于時(shí)鐘信號(hào)以從此感測(cè)放大器接受此信號(hào)。時(shí)序信號(hào)的第一來(lái)源，其響應(yīng)于與此時(shí)鐘信號(hào)不同步的使能信號(hào)，而產(chǎn)生第一時(shí)序信號(hào)。時(shí)序信號(hào)的第二來(lái)源，其根據(jù)此時(shí)鐘信號(hào)而產(chǎn)生第二時(shí)序信號(hào)。開關(guān)選擇第一與第二時(shí)序信號(hào)之一作為所使用的時(shí)序信號(hào)，以界定感測(cè)放大器的預(yù)充電區(qū)間與感測(cè)區(qū)間。此時(shí)序信號(hào)的第一來(lái)源在與時(shí)鐘延遲相對(duì)應(yīng)的區(qū)間中被選擇，使得此時(shí)序信號(hào)定義感測(cè)區(qū)間，而時(shí)鐘信號(hào)的轉(zhuǎn)換在此感測(cè)區(qū)間之外。
文檔編號(hào)G11C7/22GK101071625SQ20071010218
公開日2007年11月14日 申請(qǐng)日期2007年4月29日 優(yōu)先權(quán)日2006年5月3日
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