專利名稱：半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及可隨機(jī)存取的半導(dǎo)體存儲(chǔ)器件，更特定地說，涉及使用包括具有存儲(chǔ)節(jié)點(diǎn)的晶體管而構(gòu)成的存儲(chǔ)單元的技術(shù)。
背景技術(shù)：
作為高密度的半導(dǎo)體存儲(chǔ)器件，由堆垛型(stacked)或溝槽型的存儲(chǔ)器電容器和開關(guān)用的晶體管構(gòu)成的DRAM(Dynamic RandomAccess Memory動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)是主流，但由于存儲(chǔ)器電容器的微細(xì)化困難，所以正迎來按比例縮小的界限。在這種情況下，提出了用晶體管本身作為電容器元件的存儲(chǔ)單元來代替包括DRAM之類的存儲(chǔ)器電容器的結(jié)構(gòu)。
作為這樣的新存儲(chǔ)單元之中有希望的存儲(chǔ)單元，提出了雙晶體管RAM(TTRAMTwin Transistor Random Access Memory(雙晶體管隨機(jī)存取存儲(chǔ)器))。例如，在T.Gyohten等人，“A CapacitorlessTwin-Transistor Random Access Memory(TTRAM)on SOI”，THEINSTITUTE OF ELECTRONICS，INFORMATION ANDCOMMUNICATION ENGINEERS，IEICE Technical Report，vol.105，No.349，pp.107-112，October 20，2005中，公開了將電荷積累在SOI(Silicon On Insulate絕緣體上的硅)晶體管的浮置體區(qū)(bodyregion)中以存儲(chǔ)數(shù)據(jù)的無(wú)電容器雙晶體管RAM。
另外，在特開2005-302077號(hào)公報(bào)中，公開了包括通過將電荷積累到在電浮置狀態(tài)的浮置體區(qū)中或從該區(qū)釋出從而存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元(FBCFloating Body Cell(浮置體單元))的半導(dǎo)體存儲(chǔ)器件。
在用上述那樣的晶體管本身作為電容器元件那樣的存儲(chǔ)單元中，讀出電流流過積累電荷的存儲(chǔ)節(jié)點(diǎn)附近，并且也發(fā)生了經(jīng)過存儲(chǔ)節(jié)點(diǎn)跟與之鄰接的源極區(qū)或漏極區(qū)的結(jié)面的電流漏泄等。因此，存在存儲(chǔ)數(shù)據(jù)抗來自與存儲(chǔ)單元電連接的控制線等的動(dòng)態(tài)噪聲的保持性能降低的問題。

發(fā)明內(nèi)容
因此，本發(fā)明就是為了解決這一問題而進(jìn)行的，第1目的在于，提供一種使數(shù)據(jù)讀出時(shí)的存儲(chǔ)數(shù)據(jù)的保持性能提高的半導(dǎo)體存儲(chǔ)器件。另外，第2目的在于，提供一種使不執(zhí)行存儲(chǔ)器存取期間的存儲(chǔ)數(shù)據(jù)的保持性能提高的半導(dǎo)體存儲(chǔ)器件。
本發(fā)明第1方面的半導(dǎo)體存儲(chǔ)器件具備多個(gè)存儲(chǔ)單元，被配置成矩陣狀；位線，與配置有多個(gè)存儲(chǔ)單元的各列對(duì)應(yīng)地設(shè)置；讀出放大電路(sense amplifier circuit)，與由位線構(gòu)成的位線對(duì)的各對(duì)對(duì)應(yīng)地設(shè)置；以及控制電路。而且，各存儲(chǔ)單元包括存儲(chǔ)晶體管(storagetransistor)，具有用于積累與數(shù)據(jù)對(duì)應(yīng)的電荷量的存儲(chǔ)節(jié)點(diǎn)；以及存取晶體管(access transistor)，與存儲(chǔ)晶體管串聯(lián)連接，而且，各存儲(chǔ)單元被構(gòu)成為連接在對(duì)應(yīng)的位線與源極線之間，根據(jù)積累于存儲(chǔ)節(jié)點(diǎn)的電荷量，改變流過該位線的電流值。另外，讀出放大電路在根據(jù)從存儲(chǔ)單元流到對(duì)應(yīng)的位線的電流值而讀出該存儲(chǔ)單元的數(shù)據(jù)后，將與讀出數(shù)據(jù)對(duì)應(yīng)的電壓值提供給該位線對(duì)。而且，控制電路進(jìn)行控制，使得在讀出對(duì)象的存儲(chǔ)單元的存儲(chǔ)晶體管被激活的狀態(tài)下，由與該存儲(chǔ)單元對(duì)應(yīng)的讀出放大電路進(jìn)行讀出工作，接著，使得進(jìn)行該讀出數(shù)據(jù)對(duì)該存儲(chǔ)單元的再寫入。
本發(fā)明第2方面的半導(dǎo)體存儲(chǔ)器件包括多個(gè)存儲(chǔ)單元，被配置成矩陣狀；位線，與配置有多個(gè)存儲(chǔ)單元的各列對(duì)應(yīng)地設(shè)置；源極線，用于將規(guī)定電位提供給多個(gè)存儲(chǔ)單元的每一個(gè)；以及控制電路。而且，各存儲(chǔ)單元包括具有用于積累與數(shù)據(jù)對(duì)應(yīng)的電荷量的存儲(chǔ)節(jié)點(diǎn)的存儲(chǔ)晶體管。另外，存儲(chǔ)晶體管包括溝道形成區(qū)；第1和第2雜質(zhì)擴(kuò)散區(qū)，夾持溝道形成區(qū)而對(duì)置；以及柵電極，接近溝道形成區(qū)而配置，存儲(chǔ)節(jié)點(diǎn)被形成為在配置有柵電極的一側(cè)的相反側(cè)與溝道形成區(qū)相接，源極線與第1雜質(zhì)擴(kuò)散區(qū)電連接。此外，控制電路被構(gòu)成為可執(zhí)行降低存儲(chǔ)節(jié)點(diǎn)與第1雜質(zhì)擴(kuò)散區(qū)的電位差的數(shù)據(jù)保持模式。
按照該第1方面，可實(shí)現(xiàn)使數(shù)據(jù)讀出時(shí)的存儲(chǔ)數(shù)據(jù)的保持性能提高的半導(dǎo)體存儲(chǔ)器件。另外，按照該第2方面，可實(shí)現(xiàn)使不執(zhí)行存儲(chǔ)器存取期間的存儲(chǔ)數(shù)據(jù)的保持性能提高的半導(dǎo)體存儲(chǔ)器件。
本發(fā)明的上述和其它的目的、特征、方面和優(yōu)點(diǎn)可從結(jié)合附圖而得到理解的涉及本發(fā)明的下面的詳細(xì)說明中變得清楚。


圖1是本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器件的概略結(jié)構(gòu)圖。
圖2是表示半導(dǎo)體存儲(chǔ)器件的存儲(chǔ)器陣列和讀出放大器的主要部分的概略結(jié)構(gòu)圖。
圖3是表示存儲(chǔ)單元的等效電路的圖。
圖4是存儲(chǔ)單元的概略剖面圖。
圖5A～圖5I是數(shù)據(jù)讀出的工作時(shí)序圖。
圖6A、圖6B是用于更詳細(xì)地說明校驗(yàn)寫(verify write)工作的時(shí)序圖。
圖7是表示柵-體直接耦合型(gate-body direct-coupled)晶體管的結(jié)構(gòu)的一例的俯視圖。
圖8A、圖8B是表示柵-體直接耦合型晶體管的結(jié)構(gòu)的另一例的俯視圖。
圖9A～圖9I是頁(yè)面存取(page access)中的工作時(shí)序圖。
圖10A、圖10B是用于說明存儲(chǔ)單元在存儲(chǔ)“0”數(shù)據(jù)時(shí)所發(fā)生的現(xiàn)象的圖。
圖11是用于說明因源極線的電位降低致使存儲(chǔ)單元的數(shù)據(jù)保持性能提高的圖。
圖12A、圖12B是“常規(guī)模式”和“數(shù)據(jù)保持模式”中的工作時(shí)序圖。
圖13是本發(fā)明的實(shí)施方式2的變形例的存儲(chǔ)單元的概略剖面圖。
具體實(shí)施例方式
現(xiàn)參照附圖詳細(xì)說明本發(fā)明的實(shí)施方式。再有，對(duì)于圖中的相同或相當(dāng)部分標(biāo)以相同符號(hào)而不重復(fù)其說明。
參照?qǐng)D1，本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器件1包括地址譯碼器2、輸入輸出電路3、地址緩沖器4、時(shí)鐘緩沖器5、控制信號(hào)緩沖器6、控制電路7、存儲(chǔ)器陣列8、讀出放大器9和電源電路10。
地址譯碼器2被構(gòu)成為包括行(row)地址譯碼器(未圖示)和列(column)地址譯碼器(未圖示)。而且，地址譯碼器2遵照根據(jù)從外部給予半導(dǎo)體存儲(chǔ)器件1的端子的行地址信號(hào)RA和列地址信號(hào)CA信號(hào)的控制指令，有選擇地驅(qū)動(dòng)沿行方向配置存儲(chǔ)器陣列8的多條字線WL和充電線(charge line)CL、以及沿列方向配置存儲(chǔ)器陣列8的多條位線BL和源極線SL。
讀出放大器9被構(gòu)成為包括讀出放大電路，該讀出放大電路與由鄰接的2條位線BL構(gòu)成的位線對(duì)的各對(duì)相對(duì)應(yīng)。
輸入輸出電路3在數(shù)據(jù)讀出時(shí)，將被列地址譯碼器選擇的讀出放大電路的輸出作為輸出數(shù)據(jù)DOUT，輸出到半導(dǎo)體存儲(chǔ)器件1的外部。另外，輸入輸出電路3在數(shù)據(jù)寫入工作時(shí)，在對(duì)從半導(dǎo)體存儲(chǔ)器件1的外部給予的輸入數(shù)據(jù)DIN進(jìn)行了放大后，向被行地址譯碼器和列地址譯碼器選擇的存儲(chǔ)單元寫入輸入數(shù)據(jù)DIN。
地址緩沖器4、時(shí)鐘緩沖器5和控制信號(hào)緩沖器6分別將從半導(dǎo)體存儲(chǔ)器件1的外部給予的地址信號(hào)(行地址信號(hào)RA、列地址信號(hào)CA信號(hào))、時(shí)鐘信號(hào)CLK和控制信號(hào)(讀出信號(hào)Read、寫入信號(hào)Write、參考信號(hào)Ref、頁(yè)面存取模式信號(hào)PMOD等)傳遞給控制電路7。
電源電路10生成讀出和寫入等的半導(dǎo)體存儲(chǔ)器件1的工作所需的多個(gè)電位(電源電位VDD、參考電位Vref和控制線驅(qū)動(dòng)電位VBL等)。
控制電路7根據(jù)從半導(dǎo)體存儲(chǔ)器件1的外部給予的控制信號(hào)和地址信號(hào)等，通過將控制指令給予地址譯碼器2，控制半導(dǎo)體存儲(chǔ)器件1的數(shù)據(jù)讀出和數(shù)據(jù)寫入。
特別是，在本發(fā)明的實(shí)施方式1中，控制電路7從包括于存儲(chǔ)器陣列8中的讀出對(duì)象的存儲(chǔ)單元中由讀出放大器9進(jìn)行數(shù)據(jù)讀出，接著，進(jìn)行該讀出數(shù)據(jù)對(duì)該存儲(chǔ)單元的再寫入(以下，也稱為“校驗(yàn)寫工作”)。通過進(jìn)行這樣的校驗(yàn)寫工作，可避免伴隨讀出工作的對(duì)存儲(chǔ)單元的誤寫入(所謂“讀出干擾”)的影響。
參照?qǐng)D2，存儲(chǔ)器陣列8包括配置成矩陣狀的多個(gè)存儲(chǔ)單元MC。而且，與排列有多個(gè)存儲(chǔ)單元MC的各列對(duì)應(yīng)地配置位線BL0、/BL0、BL1、/BL1、...。多個(gè)存儲(chǔ)單元MC的每個(gè)都被構(gòu)成為包括存儲(chǔ)晶體管STR，具有用于積累與數(shù)據(jù)(例如，“0”或“1”的2值)對(duì)應(yīng)的電荷量的電荷積累節(jié)點(diǎn)(以下，也稱為“存儲(chǔ)節(jié)點(diǎn)”)；以及存取晶體管ATR，與存儲(chǔ)晶體管STR串聯(lián)連接。而且，多個(gè)存儲(chǔ)單元MC的每個(gè)都被構(gòu)成為連接在對(duì)應(yīng)的位線與經(jīng)源極線SL供給的電源電位VDD之間，根據(jù)積累于存儲(chǔ)節(jié)點(diǎn)的電荷量，改變流過所連接的位線的電流值。
進(jìn)而，存儲(chǔ)器陣列8還包括連接在位線BL0、/BL0、BL1、/BL1、...中的各位線與參考電位Vref之間的偽單元(dummy cell)DMC。偽單元DMC供給成為從存儲(chǔ)單元MC流到連接目的地的位線的電流值的比較基準(zhǔn)的參考電流。具體地說，偽單元DMC包括偽晶體管DTR，被形成為生成分別與存儲(chǔ)于存儲(chǔ)單元MC內(nèi)的2值數(shù)據(jù)(“0”或“1”)對(duì)應(yīng)地流過位線的電流值的中間值的電流值；以及偽存取晶體管ATRd，與偽晶體管串聯(lián)連接。偽晶體管DTR例如由體固定晶體管構(gòu)成，將存儲(chǔ)節(jié)點(diǎn)的電位固定在電源電位VDD的半值(1/2VDD)。
另外，在存儲(chǔ)器陣列8中，與配置有多個(gè)存儲(chǔ)單元MC的各行對(duì)應(yīng)地設(shè)置字線對(duì)WL0、/WL0、字線對(duì)WL1、/WL1、...，在配置有偽單元DMC的行方向設(shè)置偽字線對(duì)DWL、/DWL。而且，例如，構(gòu)成字線對(duì)WL0、/WL0的字線WL0和/WL0被對(duì)應(yīng)的存儲(chǔ)單元MC之中分別為第偶數(shù)列的存儲(chǔ)單元MC和第奇數(shù)列的存儲(chǔ)單元MC的存取晶體管ATR所共有。即，字線WL0分別與配置在對(duì)應(yīng)行上的存儲(chǔ)單元MC之中與第偶數(shù)列的位線BL0、BL1、...連接的存儲(chǔ)單元MC的存取晶體管ATR的柵電極連接。另一方面，字線/WL0分別與配置在對(duì)應(yīng)行上的存儲(chǔ)單元MC之中與第奇數(shù)列的位線/BL0、/BL1、...連接的存儲(chǔ)單元MC的存取晶體管ATR的柵電極連接。另外，偽字線DWL和/DWL分別被第偶數(shù)列的偽單元DMC和第奇數(shù)列的偽單元DMC的偽存取晶體管ATRd所共有。
同樣地，在存儲(chǔ)器陣列8中，與配置有多個(gè)存儲(chǔ)單元MC的各行對(duì)應(yīng)地配置充電線對(duì)CL0、/CL0、CL1、/CL1、...。而且，例如，構(gòu)成充電線對(duì)CL0、/CL0的充電線CL0和/CL0被對(duì)應(yīng)的存儲(chǔ)單元MC之中分別為第偶數(shù)列的存儲(chǔ)單元MC和第奇數(shù)列的存儲(chǔ)單元MC的存儲(chǔ)晶體管STR所共有。即，充電線CL0分別與配置在對(duì)應(yīng)行上的存儲(chǔ)單元MC之中與第偶數(shù)列的位線BL0、BL1、...連接的存儲(chǔ)單元MC的存儲(chǔ)晶體管STR的柵電極連接。另一方面，充電線/CL0分別與配置在對(duì)應(yīng)行上的存儲(chǔ)單元MC之中與第奇數(shù)列的位線/BL0、/BL1、...連接的存儲(chǔ)單元MC的存儲(chǔ)晶體管STR的柵電極連接。
在以下的說明中，在用總稱來分別表現(xiàn)位線對(duì)、位線、字線對(duì)、字線、充電線對(duì)和充電線的情況下，分別用符號(hào)BL、/BL，BL(或/BL)，WL、/WL，WL(或/WL)，CL、/CL，CL(或/CL)進(jìn)行標(biāo)記。另外，還將信號(hào)、控制線和數(shù)據(jù)等2值的高電壓狀態(tài)和低電壓狀態(tài)分別稱為“H”電平和“L”電平。
另一方面，在讀出放大器9中，與由鄰接的2條位線BL和/BL構(gòu)成的位線對(duì)BL、/BL中的各對(duì)對(duì)應(yīng)地設(shè)置讀出放大電路SA。讀出放大電路SA在根據(jù)從被字線WL(或/WL)選中的讀出對(duì)象的存儲(chǔ)單元MC流到對(duì)應(yīng)的位線BL(或/BL)的電流值來讀出該存儲(chǔ)單元MC的數(shù)據(jù)后，將與讀出數(shù)據(jù)對(duì)應(yīng)的電壓值提供給對(duì)應(yīng)的位線對(duì)BL、/BL。
具體地說，讀出放大電路SA由晶體管30A、30B、31A、31B、32、33構(gòu)成，晶體管30A、30B、31A、31B構(gòu)成所謂的觸發(fā)電路，并且晶體管32和33構(gòu)成用于驅(qū)動(dòng)該觸發(fā)電路的驅(qū)動(dòng)門。即，晶體管30A與31A串聯(lián)連接，其連接節(jié)點(diǎn)NA與位線BL連接。另一方面，晶體管30B與31B串聯(lián)連接，其連接節(jié)點(diǎn)NB與位線/BL連接。而且，位線/BL分別與晶體管30A和31A的柵電極連接，位線BL分別與晶體管30B和31B的柵電極連接。此外，串聯(lián)連接的晶體管30A、31A和晶體管30B、31B經(jīng)晶體管32和33，被并聯(lián)連接在控制線驅(qū)動(dòng)電位VBL與基準(zhǔn)電位之間。再有，在本發(fā)明的實(shí)施方式1中，控制線驅(qū)動(dòng)電位VBL被設(shè)計(jì)成等于電源電位VDD的半值(1/2VDD)。
另外，在讀出放大器9中，在行方向配置讀出放大器驅(qū)動(dòng)線對(duì)/SOP、SON。在各讀出放大電路SA中，讀出放大器驅(qū)動(dòng)線SON與配置在基準(zhǔn)電位側(cè)的晶體管33的柵電極連接，而讀出放大器驅(qū)動(dòng)線/SOP與配置在控制線驅(qū)動(dòng)電位VBL側(cè)的晶體管32的柵電極連接。因此，如根據(jù)來自控制電路7(圖1)的控制指令，由地址譯碼器2(圖1)來驅(qū)動(dòng)讀出放大器驅(qū)動(dòng)線對(duì)/SOP、SON，則所有的讀出放大電路SA均被激活。
再有，晶體管30A、30B、32作為一例，由P溝道MOS晶體管構(gòu)成；晶體管31A、31B、33作為一例，由N溝道MOS晶體管構(gòu)成。進(jìn)而，后面將要述及，優(yōu)選各晶體管31A、31B由柵電極與其體區(qū)被電連接的柵-體直接耦合型晶體管構(gòu)成。
進(jìn)而，在讀出放大器9中，與位線對(duì)BL、/BL的各對(duì)對(duì)應(yīng)地配置預(yù)充電電路PC。預(yù)充電電路PC在數(shù)據(jù)讀出工作開始前，對(duì)對(duì)應(yīng)的位線對(duì)BL、/BL供給預(yù)充電電位VPC。
具體地說，預(yù)充電電路PC由串聯(lián)連接在位線BL與位線/BL之間的晶體管34A和34B構(gòu)成。然后，對(duì)其連接節(jié)點(diǎn)NC供給預(yù)充電電位VPC。
另外，在讀出放大器9中，在行方向配置位線預(yù)充電線BLP。在各預(yù)充電電路PC中，位線預(yù)充電線BLP分別與晶體管34A、34B的柵電極連接。因此，根據(jù)來自控制電路7(圖1)的控制指令，由地址譯碼器2(圖1)驅(qū)動(dòng)位線預(yù)充電線BLP，從而晶體管34A和34B被激活，對(duì)所有的位線BL和/BL供給預(yù)充電電位VPC。再有，在本發(fā)明的實(shí)施方式1中，采用使預(yù)充電電位VPC與參考電位一致的所謂地-預(yù)充電方式。
進(jìn)而，在讀出放大器9中配置輸入輸出門CSG，該輸入輸出門CSG被構(gòu)成為插入到位線對(duì)BL、/BL的各對(duì)中，使對(duì)應(yīng)的讀出放大電路SA與數(shù)據(jù)輸入輸出線對(duì)IO、/IO可電連接或電隔離。輸入輸出門CSG響應(yīng)于與各輸入輸出門CSG對(duì)應(yīng)地設(shè)置的列選擇線CSL0、CSL1、CSL2、CSL3、...，將從對(duì)應(yīng)的讀出放大電路SA供給位線對(duì)BL、/BL的電壓值傳遞給數(shù)據(jù)輸入輸出線對(duì)IO、/IO。
具體地說，輸入輸出門CSG由分別插入到位線BL和位線/BL中的2個(gè)晶體管構(gòu)成。而且，如果各列選擇線CSL0、CSL1、CSL2、CSL3、...被驅(qū)動(dòng)至“H”電平，則各晶體管被激活，成為導(dǎo)通狀態(tài)。再有，在以下的說明中，在用總稱來表現(xiàn)列選擇線的情況下，用符號(hào)CSL進(jìn)行標(biāo)記。
數(shù)據(jù)輸入輸出線對(duì)IO、/IO將從被列選擇線CSL選中的輸入輸出門CSG輸出的電壓信號(hào)傳遞給輸入輸出電路3(圖1)。
進(jìn)而，在讀出放大器9中配置傳輸門(transfer gate)TG，該傳輸門TG被構(gòu)成插入到位線對(duì)BL、/BL的各對(duì)中，使讀出放大電路SA與對(duì)應(yīng)的存儲(chǔ)單元MC可電連接或電隔離。傳輸門TG共有在行方向配置的位隔離線BLI，如果地址譯碼器2(圖1)將位隔離線BLI驅(qū)動(dòng)至“H”電平，則傳輸門TG被激活，成為導(dǎo)通狀態(tài)。具體地說，傳輸門TG由分別插入到位線BL和位線/BL中的2個(gè)晶體管構(gòu)成。
參照?qǐng)D3，存儲(chǔ)單元MC形成經(jīng)節(jié)點(diǎn)PN將具有存儲(chǔ)節(jié)點(diǎn)SN的存儲(chǔ)晶體管STR與存取晶體管ATR串聯(lián)連接的結(jié)構(gòu)。即，1個(gè)存儲(chǔ)單元MC被構(gòu)成為包括1個(gè)存儲(chǔ)晶體管STR和1個(gè)存取晶體管ATR。
而且，與存儲(chǔ)晶體管STR中的節(jié)點(diǎn)PN相反一側(cè)的節(jié)點(diǎn)與源極線SL連接，存儲(chǔ)晶體管STR的柵電極與充電線CL連接。另外，與存取晶體管ATR中的節(jié)點(diǎn)PN相反一側(cè)的節(jié)點(diǎn)與位線BL(或/BL)連接，存取晶體管ATR的柵電極與字線WL(或/WL)連接。
參照?qǐng)D4，存儲(chǔ)單元MC作為所謂SOI(Silicon On Insulation絕緣體上的硅)晶體管而形成，體內(nèi)被保持在浮置電位(浮動(dòng)電位)。具體地說，在作為半導(dǎo)體襯底的硅襯底11上，夾持作為絕緣層的埋入氧化層12，形成硅層13。而且，存儲(chǔ)晶體管STR包括在硅層13上形成的溝道形成區(qū)23、n型雜質(zhì)擴(kuò)散區(qū)22和24；柵氧化膜18；以及柵電極19。雜質(zhì)擴(kuò)散區(qū)22和24以從硅層13的上表面貫通硅層13到達(dá)埋入氧化層12的方式形成，夾持溝道形成區(qū)23而對(duì)置。再有，雜質(zhì)擴(kuò)散區(qū)22相當(dāng)于節(jié)點(diǎn)PN(圖3)。
溝道形成區(qū)23在硅層13內(nèi)，在配置有柵電極19的一側(cè)(在圖4中，為紙面上側(cè))形成。而且，柵電極19隔著柵氧化膜18，接近溝道形成區(qū)23(在圖4中，為紙面上側(cè))而配置。
存儲(chǔ)節(jié)點(diǎn)SN在硅層13內(nèi)，在配置有柵電極19的一側(cè)的相反側(cè)(在圖4中，為紙面下側(cè))，以與溝道形成區(qū)23相接的方式形成。另外，存儲(chǔ)節(jié)點(diǎn)SN被元件隔離絕緣膜(未圖示)電隔離。因此，借助于層疊在硅襯底11與硅層13之間的埋入氧化層12和元件隔離絕緣膜(未圖示)，存儲(chǔ)節(jié)點(diǎn)SN被保持在浮置電位。
進(jìn)而，雜質(zhì)擴(kuò)散區(qū)24與源極線SL連接，而柵電極19與充電線CL連接。
另一方面，存取晶體管ATR包括在硅層13中形成的溝道形成區(qū)21、n型雜質(zhì)擴(kuò)散區(qū)20和22；柵氧化膜16；以及柵電極17。雜質(zhì)擴(kuò)散區(qū)20以從硅層13的上表面貫通硅層13到達(dá)埋入氧化層12的方式形成。而且，雜質(zhì)擴(kuò)散區(qū)20和22夾持溝道形成區(qū)21而對(duì)置。另外，柵電極17隔著柵氧化膜16，接近溝道形成區(qū)21(在圖4中，為紙面上側(cè))而配置。進(jìn)而，雜質(zhì)擴(kuò)散區(qū)20與位線BL(或/BL)連接，而柵電極17與字線WL(或/WL)連接。
如上所述，存儲(chǔ)晶體管STR與在被保持于浮置電位的存儲(chǔ)節(jié)點(diǎn)SN上空穴的積累量多的狀態(tài)(存儲(chǔ)晶體管STR的閾值電壓相對(duì)較低的狀態(tài))和在存儲(chǔ)節(jié)點(diǎn)SN上空穴的積累量少的狀態(tài)(存儲(chǔ)晶體管STR的閾值電壓相對(duì)較高的狀態(tài))相對(duì)應(yīng)地，存儲(chǔ)2值數(shù)據(jù)(“0”或“1”)。根據(jù)積累在這樣的存儲(chǔ)節(jié)點(diǎn)SN上的電荷量(空穴數(shù))，閾值電壓改變的現(xiàn)象也稱為“體效應(yīng)”。在以下的說明中，作為一例，說明將空穴的積累量多的狀態(tài)(閾值電壓相對(duì)較低的狀態(tài))分配為“1”數(shù)據(jù)，將空穴的積累量少的狀態(tài)(閾值電壓相對(duì)較高的狀態(tài))分配為“0”數(shù)據(jù)的情形。
再有，在本發(fā)明的實(shí)施方式1中，溝道形成區(qū)23相當(dāng)于“第1溝道形成區(qū)”，溝道形成區(qū)21相當(dāng)于“第2溝道形成區(qū)”，雜質(zhì)擴(kuò)散區(qū)24相當(dāng)于“第1雜質(zhì)擴(kuò)散區(qū)”，雜質(zhì)擴(kuò)散區(qū)22相當(dāng)于“第2雜質(zhì)擴(kuò)散區(qū)”，雜質(zhì)擴(kuò)散區(qū)20相當(dāng)于“第3雜質(zhì)擴(kuò)散區(qū)”。另外，晶體管30A相當(dāng)于“第1晶體管”，晶體管31A相當(dāng)于“第2晶體管”，晶體管30B相當(dāng)于“第3晶體管”，晶體管31B相當(dāng)于“第4晶體管”。
如經(jīng)源極線SL將電源電位VDD提供給存儲(chǔ)晶體管STR，則在閾值電壓相對(duì)較高的情況下，流過存儲(chǔ)晶體管STR的電流值相對(duì)減小，而在閾值電壓相對(duì)較低的情況下，流過存儲(chǔ)晶體管STR的電流值相對(duì)增大。因此，根據(jù)從存儲(chǔ)晶體管STR流到對(duì)應(yīng)的位線BL(或/BL)的電流值，可讀出存儲(chǔ)在存儲(chǔ)晶體管STR內(nèi)的數(shù)據(jù)。
這樣，存儲(chǔ)晶體管STR由于只是使閾值電壓變化，所以與現(xiàn)有的DRAM中所用的存儲(chǔ)器電容器不同，存儲(chǔ)晶體管STR本身無(wú)需對(duì)讀出放大電路SA供給電荷(電流)。因而，對(duì)存儲(chǔ)晶體管STR的數(shù)據(jù)讀出并不是伴隨數(shù)據(jù)讀出而使存儲(chǔ)數(shù)據(jù)完全消失的所謂破壞讀出。
然而，在數(shù)據(jù)讀出中，從源極線SL供給的讀出電流從雜質(zhì)擴(kuò)散區(qū)24通過溝道形成區(qū)23流到雜質(zhì)擴(kuò)散區(qū)22。伴隨該讀出電流，向存儲(chǔ)節(jié)點(diǎn)SN注入了空穴。因此，在存儲(chǔ)“0”數(shù)據(jù)的情況，即空穴的積累量少的情況下，空穴的積累量隨該讀出電流增大，存在從“0”數(shù)據(jù)誤寫入為“1”數(shù)據(jù)的可能性(讀出干擾)。
為了提高存儲(chǔ)數(shù)據(jù)抗這樣的讀出干擾的保持性能，在本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器件1中，將從讀出對(duì)象的存儲(chǔ)單元讀出的數(shù)據(jù)輸出到外部，并且將已讀出的數(shù)據(jù)再次寫入到該存儲(chǔ)單元內(nèi)。以下，說明本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器件1中的數(shù)據(jù)讀出。
圖5A～圖5I示出了數(shù)據(jù)讀出中的工作時(shí)序圖。再有，在圖5A～圖5I中，例示了在圖2所示的存儲(chǔ)器陣列8中進(jìn)行對(duì)配置在第偶數(shù)列的、即與位線BL連接的存儲(chǔ)單元MC的數(shù)據(jù)讀出的情形。
圖5A示出了字線WL和偽字線/DWL隨時(shí)間的變化。圖5B示出了充電線CL隨時(shí)間的變化。圖5C示出了位隔離線BLI隨時(shí)間的變化。圖5D示出了位線預(yù)充電線BLP隨時(shí)間的變化。圖5E示出了讀出放大器驅(qū)動(dòng)線SON隨時(shí)間的變化。圖5F示出了讀出放大器驅(qū)動(dòng)線/SOP隨時(shí)間的變化。圖5G示出了列選擇線CSL隨時(shí)間的變化。圖5H示出了在將“1”數(shù)據(jù)存儲(chǔ)到存儲(chǔ)單元MC時(shí)的位線BL和/BL隨時(shí)間的變化。圖5I示出了在將“0”數(shù)據(jù)存儲(chǔ)到存儲(chǔ)單元MC時(shí)的位線BL和/BL隨時(shí)間的變化。
(i)讀出對(duì)象的存儲(chǔ)單元的選擇如圖5A所示，控制電路7(圖1)根據(jù)行地址信號(hào)RA，使與讀出對(duì)象的存儲(chǔ)單元MC對(duì)應(yīng)的字線WL驅(qū)動(dòng)至“H”電平。同時(shí)，控制電路7使與連接讀出對(duì)象的存儲(chǔ)單元MC的位線BL的補(bǔ)位線/BL上所連接的偽單元DMC對(duì)應(yīng)的、偽字線/DWL驅(qū)動(dòng)至“H”電平。于是，存儲(chǔ)單元MC的存取晶體管ATR被激活，存儲(chǔ)晶體管STR被電連接在源極線SL與位線BL之間，而偽單元DMC的偽存取晶體管ATRd被激活，偽晶體管DTR被電連接在源極線SL與位線/BL之間。
即，讀出對(duì)象的讀出放大電路SA經(jīng)位線BL與存儲(chǔ)晶體管STR電連接，并且經(jīng)位線/BL與偽晶體管DTR電連接。再有，如圖5D所示，在時(shí)刻t1以前，由于位線預(yù)充電線BLP被驅(qū)動(dòng)至“H”電平，所以預(yù)充電電路PC的晶體管34A和34B均成為導(dǎo)通狀態(tài)。因此，位線BL和/BL均被維持在預(yù)充電電位(基準(zhǔn)電位)。
(ii)讀出工作如圖5B所示，控制電路7進(jìn)行控制，使得在讀出對(duì)象的存儲(chǔ)單元MC的充電線CL被驅(qū)動(dòng)至“H”電平、存儲(chǔ)晶體管STR被激活的狀態(tài)(導(dǎo)通狀態(tài))下，由與該存儲(chǔ)單元MC對(duì)應(yīng)的讀出放大電路SA進(jìn)行讀出工作。
首先，如圖5A所示，控制電路7使位線預(yù)充電線BLP驅(qū)動(dòng)至“L”電平(時(shí)刻t1)。于是，預(yù)充電電路PC的晶體管34A和34B轉(zhuǎn)移到非導(dǎo)通狀態(tài)，分別從存儲(chǔ)單元MC和偽單元DMC開始對(duì)位線BL和/BL供給讀出電流和參考電流。如圖5H和圖5I所示，隨著該讀出電流和參考電流的供給，位線BL和/BL的電位開始分別上升。再有，位線BL和/BL的電位上升速度根據(jù)所供給的電流值，即每單位時(shí)間的電荷量決定。
因此，讀出放大電路SA根據(jù)對(duì)流過讀出對(duì)象的存儲(chǔ)單元MC的讀出電流與流過偽單元DMC的電流的比較，從而讀出數(shù)據(jù)，該偽單元DMC被連接到與該存儲(chǔ)單元MC對(duì)應(yīng)的位線對(duì)BL、/BL中的另一條位線/BL上。
如上所述，偽晶體管DTR供給與存儲(chǔ)到存儲(chǔ)單元MC內(nèi)的“1”數(shù)據(jù)或“0”數(shù)據(jù)對(duì)應(yīng)的相當(dāng)于各自的讀出電流的中間值的參考電流。因此，如圖5H所示，在“1”數(shù)據(jù)被存儲(chǔ)到存儲(chǔ)單元MC內(nèi)的情況下，與從偽晶體管DTR供給位線/BL的參考電流相比，從存儲(chǔ)單元MC供給位線BL的讀出電流增多。因此，位線BL的電位比位線/BL的電位增高。
另一方面，如圖5I所示，在“0”數(shù)據(jù)被存儲(chǔ)到存儲(chǔ)單元MC內(nèi)的情況下，與從偽晶體管DTR供給位線/BL的參考電流相比，從存儲(chǔ)單元MC提供給位線BL的讀出電流減少。因此，位線BL的電位比位線/BL的電位降低。
如圖5H和圖5I所示，位線BL和/BL的電位上升之所以產(chǎn)生規(guī)定的時(shí)間常數(shù)，主要?dú)w因于在存儲(chǔ)器陣列8中存在的寄生電容。因此，為使讀出放大電路SA的讀出工作(放大工作)更加高速化，降低這樣的寄生電容是有效的。因此，控制電路7進(jìn)行控制，以便根據(jù)讀出放大電路SA中的讀出工作，使對(duì)應(yīng)的傳輸門TG成為非導(dǎo)通狀態(tài)，使對(duì)應(yīng)的存儲(chǔ)單元MC與工作中的讀出放大電路SA電隔離。
具體地說，如圖5C所示，位線BL與位線/BL之間的電位差如在讀出放大電路SA中的讀出工作中增大至充分的程度(時(shí)刻t2)，則控制電路7將位隔離線BLI驅(qū)動(dòng)至“L”電平。再次參照?qǐng)D2，如果位隔離線BLI被驅(qū)動(dòng)至“L”電平，則傳輸門TG非激活，存儲(chǔ)器陣列8與讀出放大電路SA被電隔離。再有，讀出放大電路SA中的晶體管31A和31B的漏極-柵極間電壓分別與位線BL與位線/BL之間的電位差一致。因此，所謂對(duì)讀出工作充分的程度，是指位線BL與位線/BL之間的電位差為晶體管31A和31B的閾值電壓以上的電位差。
接著，如圖5E和圖5F所示，控制電路7在時(shí)刻t3使讀出放大器驅(qū)動(dòng)線SON和/SOP分別驅(qū)動(dòng)至“H”電平和“L”電平。于是，圖2所示的讀出放大電路SA的晶體管32和33被激活，讀出放大電路SA被電連接在控制線驅(qū)動(dòng)電位VBL與基準(zhǔn)電位之間。
在“1”數(shù)據(jù)被存儲(chǔ)到存儲(chǔ)單元MC內(nèi)的情況下，由于在時(shí)刻3以前晶體管31B被激活，所以對(duì)位線/BL供給基準(zhǔn)電位。于是，控制線驅(qū)動(dòng)電位VBL與基準(zhǔn)電位的電位差被供給到晶體管30A的漏極-柵極間，從而晶體管30A被激活。因而，對(duì)位線BL供給控制線驅(qū)動(dòng)電位VBL。
另一方面，在“0”數(shù)據(jù)被存儲(chǔ)到存儲(chǔ)單元MC內(nèi)的情況下，由于在時(shí)刻3以前晶體管31A被激活，所以對(duì)位線BL供給參考電位。于是，控制線驅(qū)動(dòng)電位VBL與基準(zhǔn)電位的電位差被供給到晶體管30的漏極-柵極間，從而晶體管30B被激活。因而，對(duì)位線/BL供給控制線驅(qū)動(dòng)電位VBL。
這樣，讀出放大電路SA讀出讀出對(duì)象的存儲(chǔ)單元MC的數(shù)據(jù)，將與讀出數(shù)據(jù)對(duì)應(yīng)的電壓值供給位線對(duì)BL、/BL。其結(jié)果是，如圖5H和圖5I所示，在時(shí)刻t3以后，位線BL和/BL的電位隨讀出數(shù)據(jù)變化。
在讀出放大電路SA將與讀出數(shù)據(jù)對(duì)應(yīng)的電壓值供給位線對(duì)BL、/BL的狀態(tài)下，如圖5G所示，控制電路7根據(jù)列地址信號(hào)CA，使與讀出對(duì)象的存儲(chǔ)單元MC對(duì)應(yīng)的列選擇線CSL驅(qū)動(dòng)至“H”電平(時(shí)刻t4)。于是，對(duì)應(yīng)的輸入輸出門CSG被激活，從讀出放大電路SA供給位線對(duì)BL、/BL的電壓值被傳遞給數(shù)據(jù)輸入輸出線對(duì)IO、/IO。然后，傳遞給數(shù)據(jù)輸入輸出線對(duì)IO、/IO的電壓值經(jīng)輸入輸出電路3(圖1)，作為輸出數(shù)據(jù)DOUT被輸出到半導(dǎo)體存儲(chǔ)器件1的外部。
另外，如圖5C所示，控制電路7在位線BL和/BL分別到達(dá)控制線驅(qū)動(dòng)電位VBL或基準(zhǔn)電位中的某一電位后的時(shí)刻t5，將位隔離線BLI驅(qū)動(dòng)至“H”電平，為后述的校驗(yàn)寫工作做準(zhǔn)備。于是，圖2所示的傳輸門TG被激活，存儲(chǔ)器陣列8與讀出放大電路SA再次被電連接。
(iii)校驗(yàn)寫工作(讀出數(shù)據(jù)的再寫入工作)如上所述，在由存儲(chǔ)晶體管STR構(gòu)成的存儲(chǔ)單元MC中，能產(chǎn)生讀出干擾。因此，控制電路7進(jìn)行控制，以便繼讀出工作之后，進(jìn)行將讀出數(shù)據(jù)再寫入到讀出對(duì)象的存儲(chǔ)單元MC內(nèi)的校驗(yàn)寫工作。
如圖5G所示，控制電路7在讀出數(shù)據(jù)的輸出完成后的時(shí)刻t6，將列選擇線CSL驅(qū)動(dòng)至“L”電平。于是，對(duì)應(yīng)的輸入輸出門CSG被非激活，位線對(duì)BL、/BL與數(shù)據(jù)輸入輸出線對(duì)IO、/IO被電隔離。
接著，如圖5B所示，在將與讀出數(shù)據(jù)對(duì)應(yīng)的電壓值從讀出放大電路SA供給位線對(duì)BL、/BL的狀態(tài)下，控制電路7將與讀出對(duì)象的存儲(chǔ)單元MC對(duì)應(yīng)的充電線CL驅(qū)動(dòng)至“L”電平(基準(zhǔn)電位)。于是，在存儲(chǔ)單元MC的存儲(chǔ)節(jié)點(diǎn)SN，再次形成與已讀出的數(shù)據(jù)對(duì)應(yīng)的空穴的積累狀態(tài)，即進(jìn)行讀出數(shù)據(jù)的再寫入。然后，控制電路7在再次形成存儲(chǔ)單元MC的存儲(chǔ)節(jié)點(diǎn)SN上的空穴的積累狀態(tài)所需的時(shí)間經(jīng)過后，將充電線CL驅(qū)動(dòng)至“H”電平(電源電位VDD)，使之恢復(fù)到原來的狀態(tài)。
最終，在校驗(yàn)寫工作完成的時(shí)刻t7，控制電路7使各控制線恢復(fù)到讀出工作前的狀態(tài)。即，控制電路7如圖5A所示，使字線WL和偽字線/DWL驅(qū)動(dòng)至“L”電平；如圖5D所示，使位線預(yù)充電線BLP驅(qū)動(dòng)至“H”電平；如圖5E和圖5F所示，使讀出放大器驅(qū)動(dòng)線SON和/SOP分別驅(qū)動(dòng)至“L”電平和“H”電平。
(校驗(yàn)寫工作)圖6A、圖6B示出了用于更詳細(xì)地說明校驗(yàn)寫工作的時(shí)序圖。
圖6A示出了“1”數(shù)據(jù)被存儲(chǔ)到存儲(chǔ)單元MC內(nèi)的情形。
圖6B示出了“0”數(shù)據(jù)被存儲(chǔ)到存儲(chǔ)單元MC內(nèi)的情形。
參照?qǐng)D6A，在讀出工作期間和保持工作期間，與存儲(chǔ)晶體管STR的柵電極連接的充電線CL被驅(qū)動(dòng)至“H”電平。另外，在“1”數(shù)據(jù)被存儲(chǔ)到存儲(chǔ)單元MC內(nèi)的情況下，存儲(chǔ)節(jié)點(diǎn)SN被保持在積累了眾多空穴的狀態(tài)。此時(shí)，如果讀出放大電路SA中的讀出工作完成，則位線BL被驅(qū)動(dòng)至“H”電平(控制線驅(qū)動(dòng)電位VBL)，而位線/BL被驅(qū)動(dòng)至“L”電平(基準(zhǔn)電位)。
在此處，如果校驗(yàn)寫工作開始，則充電線CL從“H”電平(電源電位VDD)被驅(qū)動(dòng)至“L”電平(基準(zhǔn)電位)。于是，存儲(chǔ)晶體管STR暫時(shí)被非激活。伴隨該充電線CL的電位降低，通過存儲(chǔ)晶體管STR的柵電極與體區(qū)的電容耦合(以下，也稱為“柵極耦合”)，存儲(chǔ)節(jié)點(diǎn)SN的電位從“H”電平(電源電位VDD)向“L”電平(基準(zhǔn)電位)降低。由此，在存儲(chǔ)節(jié)點(diǎn)SN，生成空穴的積累量少的狀態(tài)(空穴的積累量實(shí)質(zhì)上為零的狀態(tài))。
另外，由于字線WL和位線BL的電位均為“H”電平(控制線驅(qū)動(dòng)電位VBL)，所以存儲(chǔ)單元MC的存取晶體管ATR(圖3)被非激活。因此，節(jié)點(diǎn)PN成為浮置電位。
因此，在存儲(chǔ)節(jié)點(diǎn)SN與源極線SL之間，產(chǎn)生相當(dāng)于電源電位VDD的電位差。即，在圖4所示的存儲(chǔ)節(jié)點(diǎn)SN與雜質(zhì)擴(kuò)散區(qū)24的結(jié)面上，產(chǎn)生較高的電場(chǎng)。由于對(duì)存儲(chǔ)晶體管STR的柵電極施加“L”電平的電位，所以存儲(chǔ)晶體管STR為非激活狀態(tài)，但產(chǎn)生從雜質(zhì)擴(kuò)散區(qū)24向存儲(chǔ)節(jié)點(diǎn)SN的漏泄電流(空穴流)。這樣的漏泄電流也稱為GIDL(Gate Induced Drain Leakage柵極引發(fā)漏極泄漏電流)電流。
因此，在一次釋出了空穴后的存儲(chǔ)節(jié)點(diǎn)SN上，借助于來自源極線SL的GIDL電流，空穴的再積累開始。因此，存儲(chǔ)節(jié)點(diǎn)SN的電位從“L”電平向“H”電平上升(期間α)。
在由GIDL電流引起的向存儲(chǔ)節(jié)點(diǎn)SN的空穴注入充分地進(jìn)行了以后，充電線CL從“L”電平被驅(qū)動(dòng)至“H”電平。于是，存儲(chǔ)晶體管STR再次被激活。而且，通過柵耦合的作用，存儲(chǔ)節(jié)點(diǎn)SN的電位進(jìn)一步上升(期間β)。
其后，字線WL和位線對(duì)BL、/BL被驅(qū)動(dòng)至“L”電平，校驗(yàn)寫工作完成。
另一方面，參照?qǐng)D6B，在“0”數(shù)據(jù)被存儲(chǔ)到存儲(chǔ)單元MC內(nèi)的情況下，存儲(chǔ)節(jié)點(diǎn)SN被保持在空穴的積累量少的狀態(tài)。此時(shí)，如果讀出放大電路SA中的讀出工作完成，則位線BL被驅(qū)動(dòng)至“L”電平(基準(zhǔn)電位)，而位線/BL被驅(qū)動(dòng)至“H”電平(控制線驅(qū)動(dòng)電位VBL)。
在此處，與圖6A的情形同樣地，如果校驗(yàn)寫工作開始，則充電線CL從“H”電平被驅(qū)動(dòng)至“L”電平。伴隨該充電線CL的電位降低，通過柵耦合的作用，存儲(chǔ)節(jié)點(diǎn)SN的電位從“H”電平(電源電位VDD)向“L”電平(基準(zhǔn)電位)降低。由此，在存儲(chǔ)節(jié)點(diǎn)SN，生成空穴的積累量少的狀態(tài)(空穴的積累量實(shí)質(zhì)上為零的狀態(tài))。
另外，由于字線WL被驅(qū)動(dòng)至“H”電平，而位線BL被驅(qū)動(dòng)至“L”電平，所以存儲(chǔ)單元MC的存取晶體管ATR(圖3)被激活。因此，節(jié)點(diǎn)PN的電位成為字線WL的電位，即“L”電平(基準(zhǔn)電位)。因此，不向存儲(chǔ)節(jié)點(diǎn)SN注入空穴，存儲(chǔ)節(jié)點(diǎn)SN的電位被維持在“L”電平。
其后，隨著充電線CL從“L”電平被驅(qū)動(dòng)至“H”電平，存儲(chǔ)節(jié)點(diǎn)SN的電位上升了存儲(chǔ)晶體管STR的正向的閾值電壓部分，但與電源電位VDD相比，該上升部分很小，從而不會(huì)產(chǎn)生誤寫入的問題。進(jìn)而，字線WL和位線對(duì)BL、/BL被驅(qū)動(dòng)至“L”電平，校驗(yàn)寫工作完成。
這樣，本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器件1在進(jìn)行了對(duì)存儲(chǔ)單元MC的讀出工作后，進(jìn)行該讀出數(shù)據(jù)的再寫入。
再有，在圖5A～圖5I和圖6A、圖6B的說明中，例示了在圖2所示的存儲(chǔ)器陣列8中對(duì)配置在第偶數(shù)列上的、即與位線BL連接的存儲(chǔ)單元MC進(jìn)行數(shù)據(jù)讀出的情形，但對(duì)配置在第奇數(shù)列上的、即與位線/BL連接的存儲(chǔ)單元MC也可同樣地進(jìn)行數(shù)據(jù)讀出。在對(duì)配置在第奇數(shù)列上的存儲(chǔ)單元MC進(jìn)行數(shù)據(jù)讀出的情況下，在上述的說明中，分別用字線/WL、偽字線DWL和充電線/CL來代替字線WL、偽字線/DWL和充電線CL。
(讀出放大電路)如上所述，讀出放大電路SA對(duì)位線BL與位線/BL之間所生成的電位差進(jìn)行放大，并讀出存儲(chǔ)在存儲(chǔ)單元MC內(nèi)的數(shù)據(jù)。在本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器件1中，在讀出工作前采用對(duì)位線對(duì)BL、/BL供給基準(zhǔn)電位的地-預(yù)充電(ground precharge)方式。因此，如上述的圖5H和圖5I所示，在讀出工作剛開始后，位線BL和/BL的電位大致為基準(zhǔn)電位。其結(jié)果是，在讀出放大電路SA中會(huì)產(chǎn)生主體上進(jìn)行工作的晶體管30A和30B(圖2)難以激活的問題。
因此，在半導(dǎo)體存儲(chǔ)器件1中，作為構(gòu)成讀出放大電路SA的晶體管30A和30B，最好采用柵電極與其體區(qū)進(jìn)行電連接的柵-體直接耦合型晶體管。
圖7示出了表示柵-體直接耦合型晶體管的一例結(jié)構(gòu)的俯視圖。
圖7所示的柵-體直接耦合型晶體管包括在SOI襯底上所形成的n型雜質(zhì)擴(kuò)散區(qū)40和42；體區(qū)41；以及形成為T形的柵電極43。雜質(zhì)擴(kuò)散區(qū)40和42分別經(jīng)接觸45和46，與位線BL(或/BL)或其它晶體管進(jìn)行電連接。另外，柵電極43經(jīng)接觸44a與位線BL(或/BL)進(jìn)行電連接，并且也與在體區(qū)41上所形成的接觸44b進(jìn)行電連接。
利用這樣的結(jié)構(gòu)，可使柵電極43與體區(qū)41的電位一致。因而，與利用柵耦合使體區(qū)的電位改變的晶體管相比，上述晶體管可在較低的電位下激活，所以即使是位線BL和/BL中產(chǎn)生的電位較低的情形，也可進(jìn)行穩(wěn)定的讀出工作。
圖8A、8B示出了柵-體直接耦合型晶體管的另一例結(jié)構(gòu)。
圖8A示出了俯視圖。
圖8B是圖8A中的VIII(b)-VIII(b)剖面圖。
圖8A、8B所示的柵-體直接耦合型晶體管包括在SOI襯底上所形成的n型雜質(zhì)擴(kuò)散區(qū)50和52；體區(qū)53；以及柵電極54。雜質(zhì)擴(kuò)散區(qū)50和52分別經(jīng)接觸56和57，與位線BL(或/BL)或其它晶體管進(jìn)行電連接。另外，柵電極54經(jīng)接觸55與位線BL(或/BL)進(jìn)行電連接。
如圖8B所示，在作為半導(dǎo)體襯底的硅襯底60上，夾持作為絕緣層的埋入氧化層59而形成體區(qū)53。在柵電極54與體區(qū)53之間，形成柵氧化膜58。在此處，體區(qū)54在鄰接的元件隔離絕緣膜61的硅襯底側(cè)(紙面下部)也形成其一部分，進(jìn)而，接觸55以貫通元件隔離絕緣膜61的方式形成，與體區(qū)53進(jìn)行電連接。
利用這樣的結(jié)構(gòu)，可使柵電極54與體區(qū)53的電位一致。因而，與利用柵耦合使體區(qū)的電位改變的晶體管相比，上述晶體管可在較低的電位下激活，所以即使是位線BL和/BL中產(chǎn)生的電位較低的情形，也可進(jìn)行穩(wěn)定的讀出工作。
(頁(yè)面存取工作)在上述的說明中，說明了任意地選擇1條字線WL(或/WL)和1條列選擇線CSL來進(jìn)行對(duì)應(yīng)的存儲(chǔ)單元MC的數(shù)據(jù)讀出的隨機(jī)存取(random access)。然而，在圖2所示的本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器件1中，分別對(duì)與互不相同的位線對(duì)BL、/BL對(duì)應(yīng)的至少2個(gè)以上的存儲(chǔ)單元MC，也可執(zhí)行逐次進(jìn)行數(shù)據(jù)讀出的頁(yè)面存取。
特別是，這樣的頁(yè)面存取在從與同一行對(duì)應(yīng)地被連續(xù)配置的多個(gè)存儲(chǔ)單元MC中逐次讀出數(shù)據(jù)的情況下是有效的。例如，在圖形描繪處理等中，在與被顯示在畫面上的像素配置一致地將各像素?cái)?shù)據(jù)存儲(chǔ)到存儲(chǔ)器陣列8中等情況下，通過應(yīng)用這樣的頁(yè)面存取，可實(shí)現(xiàn)更高速的數(shù)據(jù)讀出。即，由于被顯示在畫面上的像素?cái)?shù)據(jù)遵照規(guī)定的規(guī)則和周期被掃描，所以在存儲(chǔ)器陣列8上，對(duì)與同一行對(duì)應(yīng)地被連續(xù)配置的多個(gè)存儲(chǔ)單元MC可逐次進(jìn)行數(shù)據(jù)讀出的頁(yè)面存取更為有效。
進(jìn)而，在本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器件1中，在讀出工作后，執(zhí)行校驗(yàn)寫工作，但在頁(yè)面存取中，一并執(zhí)行對(duì)進(jìn)行了讀出工作的多個(gè)存儲(chǔ)單元MC的校驗(yàn)寫工作(讀出數(shù)據(jù)的再寫入)。
再次參照?qǐng)D2，說明作為頁(yè)面存取工作的一例的、對(duì)與字線WL0連接并且分別與位線BL0、BL1、BL2和BL3連接的4個(gè)存儲(chǔ)單元MC進(jìn)行逐次的數(shù)據(jù)讀出的情形。
圖9A～圖9I示出了頁(yè)面存取中的工作時(shí)序圖。
圖9A示出了充電線CL0隨時(shí)間的變化。圖9B示出了字線WL0隨時(shí)間的變化。圖9C示出了位線BL0和/BL0隨時(shí)間的變化。圖9D示出了位線BL1和/BL1隨時(shí)間的變化。圖9E示出了位線BL2和/BL2隨時(shí)間的變化。圖9F示出了位線BL3和/BL3隨時(shí)間的變化。圖9G示出了列選擇線CSL<3:0>隨時(shí)間的變化。圖9H示出了數(shù)據(jù)輸入輸出線IO和/IO隨時(shí)間的變化。圖9I示出了輸出數(shù)據(jù)DOUT隨時(shí)間的變化。
參照?qǐng)D2和圖9A～圖9I，如圖9A所示，控制電路7(圖1)將與配置了讀出對(duì)象的存儲(chǔ)單元MC的行對(duì)應(yīng)的字線WL0驅(qū)動(dòng)至“H”電平。接著，與圖5D～圖5F同樣地，控制電路7將位線預(yù)充電線BLP、讀出放大器驅(qū)動(dòng)線對(duì)SON和/SOP分別驅(qū)動(dòng)至“L”電平、“H”電平和“L”電平(未圖示)。
于是，包括分別與位線對(duì)BL0、/BL0～位線對(duì)BL3、/BL3對(duì)應(yīng)的4個(gè)讀出放大電路SA的所有讀出放大電路SA開始讀出工作。即，各讀出放大電路SA從被配置在存儲(chǔ)器陣列8的第偶數(shù)列上的、位于最左端的存儲(chǔ)單元MC起進(jìn)行數(shù)據(jù)讀出。
例如，在“0”數(shù)據(jù)被存儲(chǔ)到與位線BL0和BL2連接的存儲(chǔ)單元MC內(nèi)、“1”數(shù)據(jù)被存儲(chǔ)到與位線BL1和BL3連接的存儲(chǔ)單元MC內(nèi)的情況下，位線對(duì)BL0、/BL0～位線對(duì)BL3、/BL3的電位發(fā)生分別如圖9C～圖9F所示的隨時(shí)間的變化。
如果各讀出放大電路SA完成讀出工作并將與讀出數(shù)據(jù)對(duì)應(yīng)的電壓值供給對(duì)應(yīng)的位線對(duì)BL0、/BL0～位線對(duì)BL3、/BL3，則控制電路7開始讀出數(shù)據(jù)的輸出工作。即，控制電路7使讀出數(shù)據(jù)逐次地輸出到數(shù)據(jù)輸入輸出線對(duì)IO、/IO。
具體地說，如圖9G所示，控制電路7首先使列選擇線CSL0驅(qū)動(dòng)至“H”電平(期間R0)。于是，在位線對(duì)BL0、/BL0中所產(chǎn)生的電壓值被傳遞到數(shù)據(jù)輸入輸出線對(duì)IO、/IO。接著，控制電路7使列選擇線CSL1驅(qū)動(dòng)至“H”電平(期間R1)。于是，在位線對(duì)BL1、/BL1中所產(chǎn)生的電壓值被傳遞到數(shù)據(jù)輸入輸出線對(duì)IO、/IO。以下同樣地，控制電路7使列選擇線CSL2和CSL3逐次地驅(qū)動(dòng)至“H”電平(期間R2和期間R3)。
于是，伴隨列選擇線CSL0～CSL3的逐次的選擇驅(qū)動(dòng)，圖9H所示的電壓信號(hào)出現(xiàn)在數(shù)據(jù)輸入輸出線對(duì)IO、/IO上。進(jìn)而，輸入輸出電路3(圖1)將數(shù)據(jù)輸入輸出線對(duì)IO、/IO的電壓信號(hào)作為輸出數(shù)據(jù)DOUT輸出到半導(dǎo)體存儲(chǔ)器件1的外部。因此，作為輸出數(shù)據(jù)DOUT，輸出圖9I所示的電壓信號(hào)。
如果上述那樣的數(shù)據(jù)讀出完成，則控制電路7在將充電線CL0驅(qū)動(dòng)至“L”電平使各個(gè)存儲(chǔ)單元MC的存儲(chǔ)晶體管STR暫時(shí)非激活后，將充電線CL0驅(qū)動(dòng)至“H”電平，使該存儲(chǔ)晶體管STR再次激活。于是，對(duì)各讀出放大電路SA一并執(zhí)行校驗(yàn)寫工作(期間VW)。即，由于充電線CL0被各存儲(chǔ)單元MC所共有，所以與在對(duì)應(yīng)的位線對(duì)BL、/BL上所產(chǎn)生的電壓值對(duì)應(yīng)的數(shù)據(jù)被再寫入到各存儲(chǔ)單元。再有，各存儲(chǔ)單元MC中的校驗(yàn)寫工作的詳細(xì)說明如上所述，故不再重復(fù)。
如果校驗(yàn)寫工作完成，則將字線WL0驅(qū)動(dòng)至“L”電平，結(jié)束數(shù)據(jù)讀出。
再有，根據(jù)從半導(dǎo)體存儲(chǔ)器件1的外部給予的頁(yè)面存取模式信號(hào)PMOD等，控制電路7被構(gòu)成為可有選擇地執(zhí)行上述的隨機(jī)存取和頁(yè)面存取。
按照本發(fā)明的實(shí)施方式1，控制電路7進(jìn)行控制，使得在存儲(chǔ)單元MC的存儲(chǔ)晶體管STR被激活的狀態(tài)下，由讀出放大電路SA進(jìn)行讀出工作，接著，進(jìn)行控制，使得在將該存儲(chǔ)晶體管STR暫時(shí)非激活后，使之再次激活，進(jìn)行讀出數(shù)據(jù)的再寫入(校驗(yàn)寫工作)。由此，可避免在數(shù)據(jù)讀出時(shí)由噪聲引起的對(duì)存儲(chǔ)節(jié)點(diǎn)SN的誤寫入(干擾)，提高數(shù)據(jù)讀出時(shí)的存儲(chǔ)數(shù)據(jù)的保持性能。
另外，按照本發(fā)明的實(shí)施方式1，控制電路7進(jìn)行控制，以便根據(jù)讀出放大電路SA中的讀出工作，使對(duì)應(yīng)的傳輸門TG成為非導(dǎo)通狀態(tài)，使對(duì)應(yīng)的存儲(chǔ)單元MC與工作中的讀出放大電路SA電隔離。由此，由于可降低存在于存儲(chǔ)器陣列8中的寄生電容的影響，所以可使讀出放大電路SA的讀出工作(放大工作)更加高速化。因而，可實(shí)現(xiàn)使數(shù)據(jù)讀出更加高速化的半導(dǎo)體存儲(chǔ)器件。
另外，按照本發(fā)明的實(shí)施方式1，除了以任意選擇的1個(gè)存儲(chǔ)單元MC為單位進(jìn)行數(shù)據(jù)讀出的隨機(jī)存取外，還被構(gòu)成為對(duì)與互不相同的位線對(duì)BL、/BL對(duì)應(yīng)的至少2個(gè)以上的存儲(chǔ)單元MC，可執(zhí)行逐次進(jìn)行數(shù)據(jù)讀出的頁(yè)面存取。在該頁(yè)面存取中，一并執(zhí)行讀出數(shù)據(jù)對(duì)各存儲(chǔ)單元MC的再寫入(校驗(yàn)寫工作)。由此，再?gòu)呐c同一行對(duì)應(yīng)地被連續(xù)配置的多個(gè)存儲(chǔ)單元MC中逐次讀出數(shù)據(jù)等情況(例如，圖形描繪處理)下，與以1個(gè)存儲(chǔ)單元MC為單位重復(fù)讀出工作和校驗(yàn)寫工作的隨機(jī)存取相比較，可實(shí)現(xiàn)更加高速的數(shù)據(jù)讀出。
另外，按照本發(fā)明的實(shí)施方式1，用將柵電極與其體區(qū)進(jìn)行電連接的柵-體直接耦合型晶體管構(gòu)成讀出放大電路SA。由此，即使是在讀出工作前采用將基準(zhǔn)電位提供給位線對(duì)BL、/BL的地-預(yù)充電方式的情況，也可避免讀出放大電路SA的誤工作。因而，可實(shí)現(xiàn)穩(wěn)定的數(shù)據(jù)讀出。
本發(fā)明的實(shí)施方式2的半導(dǎo)體存儲(chǔ)器件的概略結(jié)構(gòu)圖由于與圖1和圖2所示的本發(fā)明的實(shí)施方式1的半導(dǎo)體存儲(chǔ)器件相同，故不重復(fù)其詳細(xì)的說明。再有，在本發(fā)明的實(shí)施方式2中，由于不管讀出放大器的電路結(jié)構(gòu)，故也可采用圖2所示的讀出放大器9以外的電路結(jié)構(gòu)。另外，在本發(fā)明的實(shí)施方式2中，溝道形成區(qū)23相當(dāng)于“溝道形成區(qū)”，雜質(zhì)擴(kuò)散區(qū)24相當(dāng)于“第1雜質(zhì)擴(kuò)散區(qū)”，雜質(zhì)擴(kuò)散區(qū)22相當(dāng)于“第2雜質(zhì)擴(kuò)散區(qū)”。
在本發(fā)明的實(shí)施方式2中，說明在存儲(chǔ)單元MC存儲(chǔ)“0”數(shù)據(jù)的狀態(tài)、即存儲(chǔ)節(jié)點(diǎn)SN的空穴積累量少的狀態(tài)下的數(shù)據(jù)保持工作。
圖10A、10B是用于說明存儲(chǔ)單元MC在存儲(chǔ)“0”數(shù)據(jù)時(shí)所發(fā)生的現(xiàn)象的圖。
圖10A示出了以電源電位VDD驅(qū)動(dòng)源極線SL的情形。
圖10B示出了以比電源電位VDD低的電位驅(qū)動(dòng)源極線SL的情形。
如圖6B中所示，在存儲(chǔ)單元MC存儲(chǔ)“0”數(shù)據(jù)的情況下，存儲(chǔ)節(jié)點(diǎn)SN被保持在“L”電平(≈基準(zhǔn)電位)。另一方面，如圖10A所示，與存儲(chǔ)節(jié)點(diǎn)相接的雜質(zhì)擴(kuò)散區(qū)24與源極線SL連接，供給電源電位VDD。因此，在存儲(chǔ)節(jié)點(diǎn)SN與雜質(zhì)擴(kuò)散區(qū)24之間，產(chǎn)生相當(dāng)于電源電位VDD的電位差。其結(jié)果是，在存儲(chǔ)節(jié)點(diǎn)SN與雜質(zhì)擴(kuò)散區(qū)24的結(jié)面上所產(chǎn)生的較高的電場(chǎng)作用下，從雜質(zhì)擴(kuò)散區(qū)24向存儲(chǔ)節(jié)點(diǎn)SN產(chǎn)生反向偏置的結(jié)漏泄電流。
借助于該結(jié)漏泄電流，來自雜質(zhì)擴(kuò)散區(qū)24(源極線SL)的空穴被注入到存儲(chǔ)節(jié)點(diǎn)SN。借助于該空穴注入，存儲(chǔ)節(jié)點(diǎn)SN的空穴積累量增大，接近存儲(chǔ)“1”數(shù)據(jù)的狀態(tài)。即，意味著在存儲(chǔ)單元MC內(nèi)“0”數(shù)據(jù)的破壞發(fā)生了。
因此，在采用圖10A所示的存儲(chǔ)單元MC的情況下，“0”數(shù)據(jù)遭到破壞前必須進(jìn)行更新工作(存儲(chǔ)數(shù)據(jù)的再寫入)。再有，在存儲(chǔ)單元MC中存儲(chǔ)“1”數(shù)據(jù)的情況下，由于積累了足夠的空穴，故難以發(fā)生數(shù)據(jù)破壞的問題。
可是，在更新工作中，由于執(zhí)行對(duì)存儲(chǔ)單元MC的數(shù)據(jù)讀出和數(shù)據(jù)寫入，所以即使在未進(jìn)行存儲(chǔ)器存取(數(shù)據(jù)讀出和數(shù)據(jù)寫入等)的期間、即保持工作期間，也消耗與更新工作的頻度對(duì)應(yīng)的功率。
因此，通過減少存儲(chǔ)節(jié)點(diǎn)SN與雜質(zhì)擴(kuò)散區(qū)24之間的電位差，可延長(zhǎng)“0”數(shù)據(jù)遭到破壞之前的時(shí)間、即數(shù)據(jù)保持時(shí)間。通過延長(zhǎng)數(shù)據(jù)保持時(shí)間，可減少這樣的更新工作的頻度。
作為延長(zhǎng)這樣的數(shù)據(jù)保持時(shí)間的一個(gè)方法，如圖10B所示，通過對(duì)源極線SL供給比電源電位VDD低的電位，可降低存儲(chǔ)節(jié)點(diǎn)SN與雜質(zhì)擴(kuò)散區(qū)24之間的電場(chǎng)強(qiáng)度。再有，在圖10B中，作為源極線SL的電位，例示了使用也被用作控制線驅(qū)動(dòng)電位VBL的電源電位VDD的半值(1/2VDD)的情形。
這樣，通過降低經(jīng)源極線SL供給雜質(zhì)擴(kuò)散區(qū)24的電位，可降低存儲(chǔ)節(jié)點(diǎn)SN與雜質(zhì)擴(kuò)散區(qū)24之間的電位差，抑制更新工作的頻度。
圖11是用于說明因源極線SL的電位降低致使存儲(chǔ)單元MC的數(shù)據(jù)保持性能提高的圖。圖11是在圖2所示的存儲(chǔ)器陣列8中按照提供給源極線SL的不同電位將從存儲(chǔ)單元MC流到對(duì)應(yīng)的位線BL的讀出電流值隨時(shí)間的變化作圖而成的曲線圖。
參照?qǐng)D11，在提供給源極線SL的電位為電源電位VDD的情況下，從存儲(chǔ)了“0”數(shù)據(jù)的存儲(chǔ)單元MC流到位線BL的讀出電流在約0.1[s]處開始增加。然后，該讀出電流值在0.2～0.3[s]左右變得與來自存儲(chǔ)了“1”數(shù)據(jù)的存儲(chǔ)單元MC的讀出電流值相等。因此，對(duì)該存儲(chǔ)單元MC，可以說必須在約0.1[s]周期以內(nèi)進(jìn)行更新工作。
另一方面，在將提供給源極線SL的電位降低至1/2VDD的情況下，從存儲(chǔ)了“0”數(shù)據(jù)的存儲(chǔ)單元MC流到位線BL的讀出電流在約1[s]的期間不增加，維持該電流值。即，通過將提供給源極線SL的電位降低至1/2VDD，可將更新工作的周期從0.1[s]延長(zhǎng)至1[s]。這意味著可將更新工作的頻度抑制到1/10。
再有，存儲(chǔ)了“1”數(shù)據(jù)的存儲(chǔ)單元MC的讀出電流值不管源極線SL的電位如何，都產(chǎn)生大致相等的時(shí)間變化。
因此，在本發(fā)明的實(shí)施方式2的半導(dǎo)體存儲(chǔ)器件中，除了可執(zhí)行存儲(chǔ)器存取(數(shù)據(jù)讀出和數(shù)據(jù)寫入等)的“常規(guī)模式”外，還有停止存儲(chǔ)器存取以延長(zhǎng)數(shù)據(jù)的保持時(shí)間的“數(shù)據(jù)保持模式”。再有，“數(shù)據(jù)保持模式”可根據(jù)從半導(dǎo)體存儲(chǔ)器件的外部給予的控制信號(hào)等有選擇地被執(zhí)行。
圖12A、圖12B示出了“常規(guī)模式”和“數(shù)據(jù)保持模式”中的工作時(shí)序。再有，在圖12A、圖12B中，例示了在圖2所示的存儲(chǔ)器陣列8中對(duì)被配置在第偶數(shù)列上的、即與位線BL連接的存儲(chǔ)單元MC進(jìn)行數(shù)據(jù)讀出的情形。
圖12A示出了“1”數(shù)據(jù)被存儲(chǔ)到存儲(chǔ)單元MC內(nèi)的情形。
圖12B示出了“0”數(shù)據(jù)被存儲(chǔ)到存儲(chǔ)單元MC內(nèi)的情形。
參照?qǐng)D12A、圖12B，在按“常規(guī)模式”工作的情況下，分別執(zhí)行與上述的圖6A、圖6B同樣的工作。
然后，如果從半導(dǎo)體存儲(chǔ)器件的外部輸入指示“數(shù)據(jù)保持模式”的控制信號(hào)，則控制電路7(圖2)進(jìn)行控制，以便將提供給源極線SL的電位從電源電位VDD降低至1/2VDD。
如圖12A所示，在“1”數(shù)據(jù)被存儲(chǔ)到存儲(chǔ)單元MC內(nèi)的情況下，借助于與雜質(zhì)擴(kuò)散區(qū)24的電容耦合，存儲(chǔ)節(jié)點(diǎn)SN的電位稍許降低。然而，如果通過指示“數(shù)據(jù)保持模式”的控制信號(hào)的終結(jié)，或者指示“常規(guī)模式”的新的控制信號(hào)的輸入，而使源極線SL的電位恢復(fù)至電源電位VDD，則存儲(chǔ)節(jié)點(diǎn)SN的電位也上升至原來的電位。因此，即使在“數(shù)據(jù)保持模式”結(jié)束后，仍可繼續(xù)“數(shù)據(jù)保持模式”開始前的工作。
另一方面，如圖12B所示，在“0”數(shù)據(jù)被存儲(chǔ)到存儲(chǔ)單元MC內(nèi)的情況下，存儲(chǔ)節(jié)點(diǎn)SN的電位不受影響。因此，如果“數(shù)據(jù)保持模式”結(jié)束，源極線SL的電位恢復(fù)至電源電位VDD，則可繼續(xù)“數(shù)據(jù)保持模式”開始前的工作。
這樣，通過降低提供給源極線SL的電位，移至“數(shù)據(jù)保持模式”；通過返回到原來的電位，可恢復(fù)到“常規(guī)模式”，從而可比較容易地實(shí)現(xiàn)根據(jù)控制信號(hào)來有選擇地執(zhí)行數(shù)據(jù)保持模式的結(jié)構(gòu)。
如上所述，在“數(shù)據(jù)保持模式”中，雖然不能執(zhí)行存儲(chǔ)器存取，，但可抑制更新工作的功耗，從而降低功耗的要求可適用于對(duì)存取速度(處理速度)的要求優(yōu)先那樣的用途(例如，移動(dòng)終端等)。
再有，在上述的說明中，雖然例示了將提供給充電線CL的電源電位VDD降低至1/2VDD的結(jié)構(gòu)，但該電位值不受限制。即，通過將“常規(guī)模式”中的充電線CL的電位值降低至更低的任意電位值，可延長(zhǎng)數(shù)據(jù)保持時(shí)間。
按照本發(fā)明的實(shí)施方式2，降低在存儲(chǔ)晶體管STR的存儲(chǔ)節(jié)點(diǎn)SN與雜質(zhì)擴(kuò)散區(qū)24之間的電位差，抑制從雜質(zhì)擴(kuò)散區(qū)24流向存儲(chǔ)節(jié)點(diǎn)SN的反向偏置的結(jié)漏泄電流。由此，可延長(zhǎng)存儲(chǔ)單元MC中的數(shù)據(jù)保持時(shí)間，從而可延長(zhǎng)更新周期。因而，可抑制更新工作的頻度，降低整個(gè)半導(dǎo)體存儲(chǔ)器件的功耗。
另外，按照本發(fā)明的實(shí)施方式2，通過降低經(jīng)源極線SL供給的電位，可執(zhí)行數(shù)據(jù)保持模式。由于源極線SL被多個(gè)存儲(chǔ)單元MC所共有，所以即使是由多個(gè)存儲(chǔ)單元MC構(gòu)成的半導(dǎo)體存儲(chǔ)器件，使電位降低的源極線SL的數(shù)目也比較少。因此，可較為簡(jiǎn)化用于使提供給源極線SL的電位降低的電路，可通過維持電路面積不變而實(shí)現(xiàn)數(shù)據(jù)保持模式。
(變形例)在本發(fā)明的實(shí)施方式2中，作為降低存儲(chǔ)節(jié)點(diǎn)SN與雜質(zhì)擴(kuò)散區(qū)24之間的電位差的一例，說明降低提供給源極線SL的電位的結(jié)構(gòu)。
另一方面，在本發(fā)明的實(shí)施方式2的變形例中，說明通過對(duì)形成有存儲(chǔ)節(jié)點(diǎn)SN的SOI襯底供給規(guī)定電位，以降低存儲(chǔ)節(jié)點(diǎn)SN與雜質(zhì)擴(kuò)散區(qū)24之間的電位差的結(jié)構(gòu)。
參照?qǐng)D13，本發(fā)明的實(shí)施方式2的變形例的存儲(chǔ)單元與在圖4所示的本發(fā)明的實(shí)施方式1的存儲(chǔ)單元MC中可對(duì)硅襯底11供給襯底電位VSUB而被構(gòu)成的存儲(chǔ)單元等效。再有，一般來說，構(gòu)成同一存儲(chǔ)器陣列的多個(gè)存儲(chǔ)單元在同一硅襯底上形成。因此，即使是配置有多個(gè)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器件，只要僅將襯底電位VSUB的供給源(電源電路)與硅襯底11的至少1個(gè)部位進(jìn)行電連接即可。
按照這樣的結(jié)構(gòu)，硅襯底11的電位上升至所供給的襯底電位VSUB。于是，起因于存儲(chǔ)節(jié)點(diǎn)SN與硅襯底11之間的電容耦合，維持在浮置電位的存儲(chǔ)節(jié)點(diǎn)SN的電位也上升。另一方面，在雜質(zhì)擴(kuò)散區(qū)24與硅襯底11之間雖然也存在電容耦合，但由于對(duì)雜質(zhì)擴(kuò)散區(qū)24經(jīng)源極線SL供給電源電位VDD，所以不發(fā)生因與硅襯底11之間的電容耦合而造成的電位上升。
即，存儲(chǔ)節(jié)點(diǎn)SN的電位上升，而雜質(zhì)擴(kuò)散區(qū)24的電位卻不變，從而可降低存儲(chǔ)節(jié)點(diǎn)SN與雜質(zhì)擴(kuò)散區(qū)24之間的電位差。由此，可延長(zhǎng)數(shù)據(jù)保持時(shí)間，減少更新工作的頻度。
在本發(fā)明的實(shí)施方式2的變形例中，如果接收到指示“數(shù)據(jù)保持模式”的控制信號(hào)，則將襯底電位VSUB提供給硅襯底11；如果接收到指示“數(shù)據(jù)保持模式”終結(jié)的控制信號(hào)，則截?cái)嗵峁┙o硅襯底11的襯底電位VSUB。由于其它各點(diǎn)與上述本發(fā)明的實(shí)施方式2相同，故不重復(fù)其詳細(xì)的說明。
按照本發(fā)明的實(shí)施方式2的變形例，通過將襯底電位VSUB提供給形成有存儲(chǔ)單元MC的半導(dǎo)體襯底，從而可執(zhí)行數(shù)據(jù)保持模式。一般來說，由于在同一半導(dǎo)體襯底上形成許多存儲(chǔ)單元MC，所以即使是由多個(gè)存儲(chǔ)單元MC構(gòu)成的半導(dǎo)體存儲(chǔ)器件，成為供給襯底電位VSUB的對(duì)象的半導(dǎo)體襯底的數(shù)目也很少。因此，可較為簡(jiǎn)化用于將襯底電位VSUB提供給半導(dǎo)體襯底的電路，可通過維持電路面積不變而實(shí)現(xiàn)數(shù)據(jù)保持模式。
雖然詳細(xì)地說明并揭示了本發(fā)明，但這僅僅是例示性的，而非限定性的，可以清楚理解的是，發(fā)明的宗旨和范圍僅由所附權(quán)利要求的范圍所限定。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，其中，具備多個(gè)存儲(chǔ)單元，被配置成矩陣狀；位線，與配置有上述多個(gè)存儲(chǔ)單元的各列對(duì)應(yīng)地設(shè)置；讀出放大電路，與由上述位線構(gòu)成的位線對(duì)的各對(duì)對(duì)應(yīng)地設(shè)置；以及控制電路，上述各存儲(chǔ)單元包括存儲(chǔ)晶體管，具有用于積累與數(shù)據(jù)對(duì)應(yīng)的電荷量的存儲(chǔ)節(jié)點(diǎn)；以及存取晶體管，與上述存儲(chǔ)晶體管串聯(lián)連接，而且，上述各存儲(chǔ)單元被構(gòu)成為連接在對(duì)應(yīng)的上述位線與源極線之間，根據(jù)積累于上述存儲(chǔ)節(jié)點(diǎn)的電荷量，改變流過該位線的電流值，上述讀出放大電路在根據(jù)從上述存儲(chǔ)單元流到對(duì)應(yīng)的上述位線的電流值而讀出該存儲(chǔ)單元的數(shù)據(jù)后，將與讀出數(shù)據(jù)對(duì)應(yīng)的電壓值提供給該位線對(duì)，上述控制電路進(jìn)行控制，使得在讀出對(duì)象的上述存儲(chǔ)單元的上述存儲(chǔ)晶體管被激活的狀態(tài)下，由與該存儲(chǔ)單元對(duì)應(yīng)的上述讀出放大電路進(jìn)行讀出工作，接著，使得進(jìn)行該讀出數(shù)據(jù)對(duì)該存儲(chǔ)單元的再寫入。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中，上述控制電路在進(jìn)行該讀出數(shù)據(jù)對(duì)上述存儲(chǔ)單元的再寫入的情況下，在將該存儲(chǔ)單元的存儲(chǔ)晶體管暫時(shí)非激活后，使之被再次激活。
3.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中，上述半導(dǎo)體存儲(chǔ)器件還具備傳輸門，插入到上述位線對(duì)的各對(duì)中，能將上述讀出放大電路與對(duì)應(yīng)的上述存儲(chǔ)單元電連接或電隔離，上述控制電路進(jìn)行控制，使得根據(jù)上述讀出放大電路中的讀出工作，使對(duì)應(yīng)的上述傳輸門成為非導(dǎo)通狀態(tài)，使對(duì)應(yīng)的上述存儲(chǔ)單元與該讀出放大電路電隔離。
4.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中，上述半導(dǎo)體存儲(chǔ)器件還具備偽單元，連接在上述多條位線的各條與參考電位之間，上述讀出放大電路根據(jù)流過上述讀出對(duì)象的存儲(chǔ)單元的電流與流過上述偽單元的電流的比較，來讀出數(shù)據(jù)，其中該偽單元連接于在與該存儲(chǔ)單元對(duì)應(yīng)的位線之間構(gòu)成上述位線對(duì)的另一條位線上。
5.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中，上述半導(dǎo)體存儲(chǔ)器件還具備字線對(duì)，與配置有上述多個(gè)存儲(chǔ)單元的各行對(duì)應(yīng)地設(shè)置；輸入輸出門，被構(gòu)成為插入到上述位線對(duì)的各對(duì)中，能將對(duì)應(yīng)的上述讀出放大電路與數(shù)據(jù)輸入輸出線電連接或電隔離；以及列選擇線，與上述輸入輸出門的各個(gè)對(duì)應(yīng)地設(shè)置，構(gòu)成上述字線對(duì)的字線被對(duì)應(yīng)的上述存儲(chǔ)單元之中分別為第偶數(shù)列的存儲(chǔ)單元和第奇數(shù)列的存儲(chǔ)單元的存取晶體管所共有，上述控制電路被構(gòu)成為能任意選擇1條上述字線和1條上述列選擇線，以執(zhí)行從對(duì)應(yīng)的上述存儲(chǔ)單元讀出數(shù)據(jù)的隨機(jī)存取。
6.如權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器件，其中，上述控制電路被構(gòu)成為能分別對(duì)與互不相同的位線對(duì)對(duì)應(yīng)的至少2個(gè)以上的上述存儲(chǔ)單元，執(zhí)行逐次進(jìn)行讀出工作的頁(yè)面存取，在上述頁(yè)面存取中，對(duì)進(jìn)行了讀出工作的上述至少2個(gè)以上的存儲(chǔ)單元一并執(zhí)行各讀出數(shù)據(jù)的再寫入。
7.如權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器件，其中，上述控制電路被構(gòu)成為能根據(jù)控制信號(hào)而有選擇地執(zhí)行上述隨機(jī)存取和上述頁(yè)面存取。
8.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中，上述存儲(chǔ)單元包括第1溝道形成區(qū)，構(gòu)成上述存儲(chǔ)晶體管；第1和第2雜質(zhì)擴(kuò)散區(qū)，夾持上述第1溝道形成區(qū)而對(duì)置；上述存儲(chǔ)晶體管的柵電極，接近上述第1溝道形成區(qū)而配置；第2溝道形成區(qū)，構(gòu)成上述存取晶體管；第3雜質(zhì)擴(kuò)散區(qū)，夾持上述第2溝道形成區(qū)而與上述第2雜質(zhì)擴(kuò)散區(qū)對(duì)置；以及上述存取晶體管的柵電極，接近上述第2溝道形成區(qū)而配置，上述存儲(chǔ)節(jié)點(diǎn)被形成為在配置有上述存儲(chǔ)晶體管的柵電極的一側(cè)的相反側(cè)與上述第1溝道形成區(qū)相接。
9.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器件，其中，上述讀出放大電路被構(gòu)成為包括第1～第4晶體管，上述第1和第2晶體管串聯(lián)連接，并且其連接節(jié)點(diǎn)連接于對(duì)應(yīng)的上述位線對(duì)之中的一條位線上，上述第3和第4晶體管串聯(lián)連接，并且其連接節(jié)點(diǎn)連接于該位線對(duì)之中的另一條位線上，該另一條位線還連接于上述第1和第2晶體管的柵電極上，該一條位線還連接于上述第3和第4晶體管的柵電極上，上述第2和第4晶體管的每個(gè)都被構(gòu)成為其柵電極與其體區(qū)電連接。
10.一種半導(dǎo)體存儲(chǔ)器件，其中，具備多個(gè)存儲(chǔ)單元，被配置成矩陣狀；位線，與配置有上述多個(gè)存儲(chǔ)單元的各列對(duì)應(yīng)地設(shè)置；源極線，用于將規(guī)定電位提供給上述多個(gè)存儲(chǔ)單元的每一個(gè)；以及控制電路，上述各存儲(chǔ)單元包括存儲(chǔ)晶體管，具有用于積累與數(shù)據(jù)對(duì)應(yīng)的電荷量的存儲(chǔ)節(jié)點(diǎn)，上述存儲(chǔ)晶體管包括溝道形成區(qū)；第1和第2雜質(zhì)擴(kuò)散區(qū)，夾持上述溝道形成區(qū)而對(duì)置；以及柵電極，接近上述溝道形成區(qū)而配置，上述存儲(chǔ)節(jié)點(diǎn)被形成為在配置有上述柵電極的一側(cè)的相反側(cè)與上述溝道形成區(qū)相接，上述源極線與上述第1雜質(zhì)擴(kuò)散區(qū)電連接，上述控制電路被構(gòu)成為能執(zhí)行降低上述存儲(chǔ)節(jié)點(diǎn)與上述第1雜質(zhì)擴(kuò)散區(qū)的電位差的數(shù)據(jù)保持模式。
11.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)器件，其中，上述控制電路通過控制成降低經(jīng)上述源極線提供給上述存儲(chǔ)單元的電位，從而降低上述第1雜質(zhì)擴(kuò)散區(qū)與上述溝道形成區(qū)的電位差。
12.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)器件，其中，上述溝道形成區(qū)以及上述第1和第2雜質(zhì)擴(kuò)散區(qū)夾持絕緣層而在半導(dǎo)體襯底上形成，上述控制電路通過控制成將規(guī)定電位提供給上述半導(dǎo)體襯底，從而降低上述第1雜質(zhì)擴(kuò)散區(qū)與上述溝道形成區(qū)的電位差。
13.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)器件，其中，上述控制電路被構(gòu)成為能根據(jù)控制信號(hào)來有選擇地執(zhí)行上述數(shù)據(jù)保持模式。
14.一種半導(dǎo)體存儲(chǔ)器件，其具備多個(gè)存儲(chǔ)單元，被配置成矩陣狀，其中上述多個(gè)存儲(chǔ)單元的每個(gè)都包括串聯(lián)連接的存取晶體管和存儲(chǔ)晶體管，上述存取晶體管和上述存儲(chǔ)晶體管的每個(gè)都具有形成于以?shī)A持絕緣層的方式在半導(dǎo)體襯底上形成的硅層中的第1和第2雜質(zhì)區(qū)、配置于上述第1和第2雜質(zhì)區(qū)之間的體區(qū)、以及形成于上述體區(qū)上的柵電極區(qū)；多條位線，與上述多個(gè)存儲(chǔ)單元的列對(duì)應(yīng)地設(shè)置，連接于對(duì)應(yīng)的存儲(chǔ)單元的上述存取晶體管的第1雜質(zhì)區(qū)上；多條源極線，與上述多個(gè)存儲(chǔ)單元的行對(duì)應(yīng)地設(shè)置，連接于對(duì)應(yīng)的存儲(chǔ)單元的上述存儲(chǔ)晶體管的第2雜質(zhì)區(qū)上；多條字線，與上述多個(gè)存儲(chǔ)單元的行對(duì)應(yīng)地設(shè)置，連接于對(duì)應(yīng)的存儲(chǔ)單元的上述存取晶體管的柵電極區(qū)上；多條充電線，與上述多個(gè)存儲(chǔ)單元的行對(duì)應(yīng)地設(shè)置，連接于對(duì)應(yīng)的存儲(chǔ)單元的上述存儲(chǔ)晶體管的柵電極區(qū)上；多個(gè)讀出放大器，與形成上述位線的對(duì)的多個(gè)位線對(duì)相對(duì)應(yīng)地設(shè)置，對(duì)來自選中的存儲(chǔ)單元的讀出數(shù)據(jù)進(jìn)行檢測(cè)放大；數(shù)據(jù)線對(duì)，有選擇地與上述多個(gè)位線對(duì)進(jìn)行連接；以及多個(gè)輸入輸出門，設(shè)置在上述多個(gè)位線對(duì)與上述數(shù)據(jù)線對(duì)之間，通過列選擇信號(hào)的激活而導(dǎo)通，其中，該列選擇信號(hào)用于從上述多個(gè)位線對(duì)之中選擇與上述數(shù)據(jù)線對(duì)連接的位線對(duì)，在數(shù)據(jù)讀出工作時(shí)，在與選中的存儲(chǔ)單元相對(duì)應(yīng)的字線的激活期間中，包括與上述選中的存儲(chǔ)單元相對(duì)應(yīng)的列選擇信號(hào)的激活期間、以及上述列選擇信號(hào)的激活期間后的充電線的非激活期間。
15.如權(quán)利要求14所述的半導(dǎo)體存儲(chǔ)器件，其中，使上述多個(gè)讀出放大器激活的讀出放大器激活信號(hào)，在上述字線的激活后并且在上述列選擇信號(hào)的激活前被激活，在上述充電線的非激活期間后被非激活。
16.如權(quán)利要求14所述的半導(dǎo)體存儲(chǔ)器件，其中，上述多個(gè)存儲(chǔ)單元包括偽單元，在對(duì)來自選中的存儲(chǔ)單元的讀出數(shù)據(jù)進(jìn)行檢測(cè)時(shí)，成為比較對(duì)象，在上述數(shù)據(jù)讀出工作時(shí)，上述位線對(duì)的一條中流過與選中的存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)相對(duì)應(yīng)的電流，而另一條中流過與上述偽單元的存儲(chǔ)數(shù)據(jù)相對(duì)應(yīng)的電流，通過對(duì)應(yīng)的讀出放大器來檢測(cè)出電流差。
全文摘要
在“1”數(shù)據(jù)被存儲(chǔ)到存儲(chǔ)單元MC內(nèi)的情況下，如讀出工作完成，則位線BL被驅(qū)動(dòng)至“H”電平(控制線驅(qū)動(dòng)電位VBL)，位線/BL被驅(qū)動(dòng)至“L”電平(基準(zhǔn)電位)。如校驗(yàn)寫工作開始，則充電線CL從“H”電平(電源電位VDD)被驅(qū)動(dòng)至“L”電平(基準(zhǔn)電位)。在暫時(shí)釋放了空穴后的存儲(chǔ)節(jié)點(diǎn)SN上，借助于來自源極線SL的GIDL電流，開始空穴的再積累，存儲(chǔ)節(jié)點(diǎn)SN的電位向“H”電平上升(期間α)。如充電線CL從“L”電平被驅(qū)動(dòng)至“H”電平，則存儲(chǔ)節(jié)點(diǎn)SN的電位進(jìn)一步上升(期間β)。
文檔編號(hào)G11C11/4091GK101071629SQ20071010291
公開日2007年11月14日 申請(qǐng)日期2007年5月11日 優(yōu)先權(quán)日2006年5月11日
發(fā)明者森下玄, 有本和民 申請(qǐng)人:株式會(huì)社瑞薩科技