專利名稱：穩(wěn)定性得到提高的靜態(tài)隨機(jī)存取存儲器單元及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于集成電路的存儲器單元，更具體地說，涉及用于靜態(tài)隨機(jī)存取存儲器的存儲器單元。
背景技術(shù)：
一種用于互補(bǔ)金屬-氧化物-半導(dǎo)體(CMOS)靜態(tài)隨機(jī)存取存儲器(SRAMs)的典型的六晶體管存儲器單元包括兩個(gè)聯(lián)合起來存儲一位信息的交叉耦合的數(shù)字反相器和位于所述存儲器單元兩邊用來將該存儲器單元連接到兩條位線的兩個(gè)存取晶體管。通常，存儲器單元的存儲態(tài)(即，“邏輯0”或“邏輯1”)被存儲在一個(gè)數(shù)字反相器的輸出端，而另一個(gè)數(shù)字反相器的輸出端則是這個(gè)存儲態(tài)的反信號或互補(bǔ)信號。所述存取晶體管在存儲器單元沒有被存取的時(shí)候保護(hù)存儲器單元中所存儲的值。
圖1顯示了一個(gè)常規(guī)的六晶體管CMOS SRAM存儲器單元100。該存儲器單元包括一個(gè)第一數(shù)字反相器110，它含有NFET N1和PFET P1。這個(gè)第一數(shù)字反相器的輸入端在NFET N1和PFET P1的柵極之間的連接部處，其輸出端在存儲節(jié)點(diǎn)S1處。所述存儲器單元也包括一個(gè)第二數(shù)字反相器120，它含有NFET N2和PFET P2，其輸入端在NFET N2和PFET P2的柵極之間的連接部處，其輸出端在存儲節(jié)點(diǎn)S2處。存儲節(jié)點(diǎn)S1被連接到NFET N2和PFET P2的柵極上，而存儲節(jié)點(diǎn)S2被連接到NFET N1和PFETP1的柵極上，呈交叉耦合的配置。在“讀”模式操作期間，位線BL1和BLN1初始被預(yù)充電為高邏輯態(tài)電壓(例如，電源電壓VDD)，然后被設(shè)置為高阻態(tài)。然后，字線WL1被激活，存取晶體管N3和N4被打開，使得數(shù)字反相器的輸出端的電壓可以被讀出。根據(jù)存儲器單元的存儲的狀態(tài)，所述數(shù)字反相器能夠使位線BL1或者位線BLN1對地放電。因此，在“讀”模式操作中，存儲器單元中的數(shù)字反相器驅(qū)動位線。位線BL1和位線BLN1的狀態(tài)隨后由外部邏輯電路所決定，以決定存儲器單元的存儲狀態(tài)。
為了把新數(shù)據(jù)寫入存儲器單元110，激活外部驅(qū)動器來驅(qū)動位線BL1和BLN1到針對存儲節(jié)點(diǎn)S1和S2的預(yù)期的存儲值，同時(shí)字線被設(shè)定為“高”，存取晶體管N3和N4被打開。位線BLN1上的電壓與位線BL1上的電壓互補(bǔ)。因?yàn)橥獠框?qū)動器比SRAM存儲器單元中所用的小晶體管大很多，它們很容易將交叉耦合的數(shù)字反相器110、120的先前的狀態(tài)覆蓋(override)。
SRAM集成電路的設(shè)計(jì)者和制造商的目標(biāo)是連續(xù)不斷地減小SRAM存儲器單元在集成電路上所占據(jù)的面積。這樣，SRAM存儲器電路可以被制作得運(yùn)行得更好并且更便宜。然而可惜的是，常規(guī)SRAM存儲器單元的大小被減小得越多，形成存儲器單元的CMOS晶體管之間閾值電壓的失配給存儲器單元帶來問題的可能性就越大。CMOS晶體管的閾值電壓通常是摻雜分布、電介質(zhì)厚度、電介質(zhì)中俘獲的電荷、以及其它因素的函數(shù)。當(dāng)技術(shù)上縮小尺寸時(shí)，這些因素愈加變得更難控制。結(jié)果是，同一個(gè)SRAM存儲器單元內(nèi)的CMOS晶體管的閾值電壓會很容易地發(fā)生顯著的失配。
這些閾值電壓的失配反過來會在“讀”模式操作期間在SRAM存儲器單元內(nèi)引起不穩(wěn)定的發(fā)生。假設(shè)，例如，存儲器單元100的存儲節(jié)點(diǎn)S1為低邏輯態(tài)電壓(例如，接地)，NFET N1有一個(gè)異常高的閾值電壓，而存取晶體管N3有一個(gè)異常低閾值電壓。如前面所提到的，在“讀”模式操作期間，在字線WL1打開存取晶體管N3和N4之前，位線BL1和BLN1初始被預(yù)充電到一個(gè)高邏輯態(tài)電壓(例如，VDD)。在打開存取晶體管N3、N4之后，NFET N1的高閾值電壓和存取晶體管N3的低閾值電壓可以引起存儲節(jié)點(diǎn)S1的電壓在被連接到位線BL1時(shí)發(fā)生短暫的尖峰。這個(gè)電壓尖峰可以足夠地高且快，能在存儲節(jié)點(diǎn)S2處所存儲的值有機(jī)會被讀出之前就翻轉(zhuǎn)存儲節(jié)點(diǎn)S2處所存儲的電壓電平。這會導(dǎo)致SRAM存儲器單元失去其合適的存儲狀態(tài)，并導(dǎo)致讀錯(cuò)誤的發(fā)生。僅僅增加讀時(shí)間并不能糾正這個(gè)穩(wěn)定性問題，因?yàn)榇鎯ζ鲉卧谧x模式序列開始的時(shí)候就失去了其合適的存儲狀態(tài)。
閾值電壓失配的其它組合能夠在常規(guī)的SRAM存儲器單元中引起類似的“讀”模式操作的失敗。結(jié)果，就需要一種SRAM存儲器單元的設(shè)計(jì)來克服這些類型的失效。

發(fā)明內(nèi)容
本發(fā)明通過提出一種新的SRAM存儲器單元設(shè)計(jì)從而解決了前述的需求，該設(shè)計(jì)對于形成存儲器單元的各晶體管之間閾值電壓的失配所導(dǎo)致的讀模式操作不穩(wěn)定性有抵抗能力。所述新存儲器單元部分地通過在所述存儲器單元中的各數(shù)字反相器之間形成高阻反饋連接而工作。有利的是，這些高阻反饋連接使所述單元邏輯與像上述的那些翻轉(zhuǎn)事件隔離。
根據(jù)本發(fā)明的一個(gè)方面，存儲器單元包括字線、具有第一輸入端和第一輸出端的第一數(shù)字反相器，和具有第二輸入端和第二輸出端的第二數(shù)字反相器。此外，所述存儲器單元進(jìn)一步包括第一反饋連接，所述第一反饋連接將所述第一輸出端連接到所述第二輸入端，以及第二反饋連接，所述第二反饋連接將所述第二輸出端連接到所述第一輸入端。所述第一反饋連接含有第一電阻元件，而所述第二反饋連接含有第二電阻元件。此外，每個(gè)數(shù)字反相器具有相關(guān)的電容。所述存儲器單元的配置使得讀所述存儲器單元包括施加一個(gè)讀電壓脈沖到所述字線。此外，所述第一和第二電阻元件的配置使得所述第一和第二反饋連接具有各自的比所施加的讀電壓脈沖更長的由電阻-電容引致的延遲。
根據(jù)本發(fā)明的一個(gè)說明性實(shí)施例的存儲器單元包括第一數(shù)字反相器和第二數(shù)字反相器。而每個(gè)數(shù)字反相器又包括p型場效應(yīng)晶體管(PFET)和n型場效應(yīng)晶體管(NFET)。所述第一數(shù)字反相器的輸出端通過第一反饋連接被連接到所述第二數(shù)字反相器的輸入端，反過來，所述第二數(shù)字反相器的輸出端通過第二反饋連接被連接到所述第一數(shù)字反相器的輸入端。這樣，所述數(shù)字反相器交叉耦合。第一位線通過第一存取晶體管被連接到所述第一數(shù)字反相器的輸出端，第二位線通過第二存取晶體管被連接到所述第二數(shù)字反相器的輸出端。所述存取晶體管的狀態(tài)由字線控制。所述第一和第二反饋連接每一個(gè)都含有一個(gè)電阻。所述電阻的大小使得所述第一和第二反饋連接上的由電阻-電容引致的延遲在讀該存儲器單元時(shí)比施加到所述字線上的讀電壓脈沖更長。
有利的是，這樣配置這個(gè)存儲器單元使得該存儲器單元對于形成該存儲器單元的晶體管之間的閾值電壓的失配所導(dǎo)致的讀模式操作不穩(wěn)定性有抵抗能力。此外，為了實(shí)現(xiàn)改進(jìn)的存儲器單元設(shè)計(jì)，不需要實(shí)質(zhì)性地修改常規(guī)的讀和寫模式操作。
本發(fā)明的這些以及其它的特點(diǎn)和優(yōu)勢在下面的結(jié)合附圖進(jìn)行的詳細(xì)描述中變得顯而易見。


圖1顯示了一個(gè)常規(guī)六晶體管SRAM存儲器單元的示意電路圖；圖2顯示了根據(jù)本發(fā)明的一個(gè)說明性實(shí)施例的一個(gè)六晶體管SRAM存儲器單元的示意電路圖；圖3顯示了一個(gè)與圖2 SRAM存儲器單元配套使用的位線調(diào)節(jié)電路的示意性電路圖；圖4是一個(gè)時(shí)序圖，顯示了在讀模式操作期間圖2 SRAM存儲器單元中各種信號的波形；圖5是圖2存儲器單元中讀模式操作的流程圖；圖6是一個(gè)時(shí)序圖，顯示了在寫模式操作期間圖2 SRAM存儲器單元中各種信號的波形；圖7是圖2存儲器單元中寫模式操作的流程圖；圖8是形成圖2存儲器單元的流程圖。
具體實(shí)施例方式
在這里將結(jié)合用于集成電路的一個(gè)示范性存儲器單元來說明本發(fā)明。然而應(yīng)該理解，本發(fā)明不限于這里所顯示和描述的具體的材料、元件和特點(diǎn)。按照下面的描述，對該說明性實(shí)施例進(jìn)行的各種修改對于本領(lǐng)域技術(shù)人員來說是很容易的。
此外，應(yīng)該注意，這里所詳細(xì)描述的只是描述本發(fā)明諸方面所要求的集成電路的那些部分。為了描述簡便，對在集成電路中常規(guī)使用的電路不作明確的描述。這不意味著在應(yīng)用本發(fā)明的諸方面時(shí)這里沒有明確描述的電路會在實(shí)際的集成電路中被省略。
圖2顯示了根據(jù)本發(fā)明的說明性實(shí)施例的SRAM存儲器單元200的示意性電路圖。該存儲器單元包括第一數(shù)字反相器210，它包含NFET N5和PFET P5。這個(gè)第一數(shù)字反相器的輸入端在NFET N5和PFET P5的柵極之間的連接部處，其輸出端在存儲節(jié)點(diǎn)S5處。此外，所述存儲器單元也包括第二邏輯態(tài)反相器220，它含有NFET N6和PFET P6，其輸入端在NFET N6和PFET P6的柵極之間的連接部處，其輸出端在存儲節(jié)點(diǎn)S6處。存儲節(jié)點(diǎn)S5通過反饋連接FC1連接到NFET N6和PFET P6的柵極上，而存儲節(jié)點(diǎn)S6通過反饋連接FC2連接到NFET N5和PFET P5的柵極上。因此，該數(shù)字反相器就處于通常所說的“交叉耦合”配置中。
根據(jù)本發(fā)明的一個(gè)方面，反饋連接FC1包含一個(gè)電阻R1，反饋連接FC2包含一個(gè)電阻R2。存儲節(jié)點(diǎn)S7和S8位于反饋連接中，分別與電阻R1和R2鄰接。此外，所述存儲器單元200進(jìn)一步包含字線WL2、位線BL2和BLN2、以及存取晶體管N7和N8。
存儲器單元200中的高邏輯態(tài)電壓(即，對應(yīng)著“邏輯1”狀態(tài)的電壓)實(shí)際上等于VDD。相反，低邏輯態(tài)電壓(即，對應(yīng)著“邏輯0”狀態(tài)的電壓)實(shí)際上等于該集成電路的接地電位(圖中標(biāo)為GND)。
本領(lǐng)域技術(shù)人員會認(rèn)識到，常規(guī)NFET和PFET在這些器件的柵極處呈現(xiàn)出特征柵極電容。在圖2所示的具體的存儲器單元200中，例如，NFETN5和PFET P5的柵極電容作用于反饋連接FC1上，而NFET N6和PFET P6的柵極電容作用于反饋連接FC2上。當(dāng)這些柵極電容與所述反饋連接中的電阻R1、R2結(jié)合時(shí)，在這些反饋連接中引起電阻-電容(RC)延遲。因此，當(dāng)存儲節(jié)點(diǎn)S5的電壓改變時(shí)，經(jīng)過一段時(shí)間延遲，存儲節(jié)點(diǎn)S7才變?yōu)橄嗤碾妷?。同樣的動態(tài)情況也發(fā)生在存儲節(jié)點(diǎn)S6和S8。因此，存儲節(jié)點(diǎn)S7和S8在時(shí)間上分別與存儲節(jié)點(diǎn)S5和S6解耦合了。
數(shù)字反相器210、220的輸出與反饋連接FC1、FC2在時(shí)間上的這個(gè)發(fā)明性解耦合是有優(yōu)勢的。下面針對存儲器單元200中的“讀”和“寫”模式操作來說明這些優(yōu)勢。
存儲器單元200中的“讀”和“寫”模式操作都利用了一種位線調(diào)節(jié)電路(bitline conditioning circuit)。說明性的位線調(diào)節(jié)電路300示于圖3中。該位線調(diào)節(jié)電路包括PFET P10，其漏極被連接到位線BL2上，以及PFETP11，其漏極被連接到位線BLN2上。PFET P10和PFET P11的源極都被連接到VDD，而這些器件的柵極連接預(yù)充電信號PRE。NFET N10的源極被連接到BL2，NFET N11的源極被連接到BLN2。NFET N10和NFET N11的漏極都接地。NFET N10的柵極連接信號DIN，而NFET N11的柵極連接信號DIN_N。
圖4是存儲器單元200中讀模式操作的時(shí)序圖。在圖4中，所述存儲器單元被配置為存儲“邏輯0”值(即，存儲器單元的配置使得存儲節(jié)點(diǎn)S5為或者接近接地電壓，而存儲節(jié)點(diǎn)S6為或者接近VDD)，但是，“邏輯1”的讀出以相似的方法完成。如該圖所示，讀模式操作是通過將位線BL2和位線BLN2充電(“預(yù)充電”)到VDD而開始的。這一預(yù)充電是通過臨時(shí)設(shè)定預(yù)充電信號PRE到一個(gè)低邏輯態(tài)電壓、從而打開位線調(diào)節(jié)電路300中的PFET P10和PFET P11來完成的。
隨后，持續(xù)時(shí)間為TWL_READ的電壓脈沖(“讀電壓脈沖”)被加到字線WL2上，使得該字線暫時(shí)呈現(xiàn)一個(gè)高邏輯態(tài)電壓。存取晶體管N7和N8因此被打開，將存儲節(jié)點(diǎn)S5處的第一數(shù)字反相器210的輸出端連接到位線BL2上，并將存儲節(jié)點(diǎn)S6處的第二數(shù)字反相器220的輸出端連接到位線BLN2上。如圖4所示，這些連接使位線BL2接地而使BLN2保持在VDD。在整個(gè)讀模式操作期間，信號DIN和信號DIN_N保持在低邏輯態(tài)電壓上。位線BL2和位線BLN2上電壓的差異隨后被讀放大器(sense amplifier)所讀出，存儲器單元200的存儲狀態(tài)就被確定了。
圖5示出了一個(gè)流程圖，總結(jié)了上述存儲器單元200中的讀模式操作。在步驟510中，位線BL2和BLN2被預(yù)充電。接著，在步驟520中，讀電壓脈沖被加到字線WL2上。在步驟530中，檢測位線上的電壓并確定存儲器單元的存儲狀態(tài)。
用于模式操作的讀電壓脈沖的持續(xù)時(shí)間TWL_READ由周圍電路(未顯示)限定。根據(jù)本發(fā)明的一個(gè)方面，讀脈沖電壓的持續(xù)時(shí)間被定義為小于存儲節(jié)點(diǎn)S5和S7之間以及存儲節(jié)點(diǎn)S6和S8之間的信號路徑上的RC延遲。這種大小排列的原因?qū)⒃谙旅婷枋觥?br> 本領(lǐng)域技術(shù)人員會認(rèn)識到，圖4和圖5所示的讀模式操作類似于像圖1中的存儲器單元100那樣的常規(guī)SRAM存儲器單元中所進(jìn)行的讀模式操作。然而，存儲器單元200比一個(gè)常規(guī)的存儲器單元顯示出對由閾值電壓漲落引起的讀模式操作的不穩(wěn)定性有大得多的抵抗能力。NFET和PFET傳輸電荷的速度依賴于該晶體管的閾值電壓。較高的閾值電壓通常導(dǎo)致器件較慢，相反，較低的閾值電壓通常導(dǎo)致器件較快。如果，比如，與存儲器單元200中的其它晶體管相比，該存儲器單元中的存取晶體管N7有較低的閾值電壓(即，它比較快)，而NFET N5有較高的閾值電壓(即，它比較慢)，那么，當(dāng)讀電壓脈沖首先加到字線WL2時(shí)，存儲節(jié)點(diǎn)S5處的第一數(shù)字反相器210的輸出端電壓會發(fā)生尖峰。圖4示出了這種電壓尖峰。給定充分的時(shí)間的話，存儲節(jié)點(diǎn)S5最終會達(dá)到合適的電壓狀態(tài)，而像存儲器單元100那樣的常規(guī)SRAM存儲器中的數(shù)字反相器的輸出端的這樣一個(gè)電壓尖峰可能會引起常規(guī)存儲器單元失去其存儲的狀態(tài)并導(dǎo)致讀錯(cuò)誤的發(fā)生。這種不利可以通過本發(fā)明的一個(gè)或多個(gè)示范性實(shí)施例來避免。
如上所述，由于有第一反饋連接FC1中的RC延遲，存儲器單元200中的存儲節(jié)點(diǎn)S7在時(shí)間上與存儲節(jié)點(diǎn)S5解耦合。此外，如上面所進(jìn)一步描述的，第一反饋連接上的RC延遲被固定為一個(gè)比讀所述存儲器單元所需時(shí)間更長的時(shí)間。結(jié)果，一直到讀電壓脈沖結(jié)束并且存儲器單元的狀態(tài)被精確確定之后，存儲節(jié)點(diǎn)S7不會像存儲節(jié)點(diǎn)S5那樣招致電壓尖峰，如果存儲節(jié)點(diǎn)S5真的招致了電壓尖峰的話。所以有利的是，存儲器單元200變得對各種閾值電壓失配具有抵抗能力，而閾值電壓失配在常規(guī)SRAM存儲器單元中會導(dǎo)致錯(cuò)誤。
應(yīng)該注意到，雖然本發(fā)明的上述優(yōu)勢是用具有閾值電壓較低的存取晶體管N7和閾值電壓較高的NFET N5的存儲器單元200來說明的，但是，本發(fā)明的一個(gè)或多個(gè)實(shí)施例的有利的方面并不限于這種具體的情形。本發(fā)明諸方面的實(shí)施將對任何在其晶體管之間存在閾值電壓失配的SRAM存儲器單元有利，而這些閾值電壓失配會導(dǎo)致存儲器單元的數(shù)字反相器中的一個(gè)數(shù)字反相器的輸出在讀模式操作開始的時(shí)候經(jīng)歷一個(gè)電壓尖峰。
圖2所示的存儲器單元200中的寫模式操作以與常規(guī)SRAM存儲器單元(例如，存儲器單元100)類似的方式進(jìn)行。圖6顯示了寫一個(gè)“邏輯0”到存儲器單元時(shí)寫模式操作的時(shí)序圖。然而應(yīng)該注意，可以以類似的方式來寫“邏輯1”到存儲器單元。
類似于讀模式操作，寫模式操作先將位線BL2和BLN2預(yù)充電到VDD。這個(gè)預(yù)充電過程是通過暫時(shí)設(shè)定預(yù)充電信號PRE為一個(gè)低邏輯態(tài)電壓從而打開位線調(diào)節(jié)電路300中的PFET P10和PFET P11來完成的。
接著，信號DIN被設(shè)定為高邏輯態(tài)電壓，并將持續(xù)時(shí)間為TWL_WRITE的寫電壓脈沖加到字線WL2上。高DIN信號的結(jié)果是，位線調(diào)節(jié)電路300中的NFET N10被打開，位線BL2相應(yīng)地被驅(qū)動為接地電壓。位線BL2、BLN2上的電壓覆蓋了交叉耦合的反相器210、220的先前的狀態(tài)。這樣，存儲節(jié)點(diǎn)S5處的第一反相器210的輸出端被設(shè)定為一個(gè)低邏輯態(tài)電壓(即，接地電壓或與此接近的電壓)，存儲節(jié)點(diǎn)S6處的第二反相器220的輸出端被設(shè)定為一個(gè)高邏輯態(tài)電壓(即，VDD電壓或與此接近的電壓)。
圖7示出了一個(gè)流程圖，總結(jié)了上述存儲器單元200中寫模式操作。在步驟710中，位線BL2、BLN2被預(yù)充電。接著，在步驟720中，一個(gè)寫電壓脈沖被加到字線WL2上，并且信號DIN(或DIN_N，依賴于所希望的存儲狀態(tài))被設(shè)定為高邏輯態(tài)電壓。
特別地，根據(jù)本發(fā)明的一個(gè)方面，用于寫模式操作的寫電壓脈沖的寬度TWL_WRITE被取為長于存儲節(jié)點(diǎn)S5和S7之間以及存儲節(jié)點(diǎn)S6和S8之間的信號路徑的RC延遲。所以，所述寫電壓脈沖寬度比常規(guī)SRAM存儲器單元所用的寫電壓脈沖寬度實(shí)質(zhì)上更長。存儲器單元200中的這個(gè)較長的寫電壓脈沖允許數(shù)據(jù)在字線WL2不起作用之前被恰當(dāng)?shù)貙懭氪鎯?jié)點(diǎn)S7和S8。
上述的存儲器單元是集成電路芯片設(shè)計(jì)中的一部分。所述芯片設(shè)計(jì)用繪圖計(jì)算機(jī)編程語言生成，并被存儲在計(jì)算機(jī)存儲介質(zhì)中(例如磁盤、磁帶、諸如存儲存取網(wǎng)絡(luò)中的物理硬驅(qū)或虛擬硬驅(qū))。如果設(shè)計(jì)者不制造芯片或者不制造用于制造芯片的光刻掩模，那么設(shè)計(jì)者通過物理手段(例如，通過提供存有所述設(shè)計(jì)的存儲介質(zhì)的拷貝)或者通過電子手段(例如，通過互聯(lián)網(wǎng))將最終的設(shè)計(jì)直接或間接地傳輸給這些實(shí)體。然后，所存儲的設(shè)計(jì)被轉(zhuǎn)換為合適的格式(例如，GDSII)用于光刻掩模的制造，這通常包括形成在晶片上的所考慮的芯片設(shè)計(jì)的多個(gè)拷貝。光刻掩模被用來界定要被刻蝕或者要被另外加工的晶片(和/或其上的薄層)的區(qū)域。
最終的集成電路芯片可以作為裸片以原始晶片形式(即，作為具有多個(gè)未封裝芯片的單個(gè)晶片)，或者以封裝的形式由制造商發(fā)送。在后一種情況中，芯片被安裝在單個(gè)芯片封裝內(nèi)(例如，帶引線的塑料載體，這些引線附在母板或其它高級載體上)，或安裝在多芯片封裝內(nèi)(例如，陶瓷載體，該載體有單面或雙面互聯(lián)或埋藏式互聯(lián))。在任何情況下，所述芯片然后與其它芯片、分立電路元件、和/或其它信號處理器件集成，作為中間產(chǎn)品(例如，母板)或終端產(chǎn)品的一部分。所述終端產(chǎn)品可以是任何包括集成電路芯片的產(chǎn)品，從玩具和其它低端應(yīng)用到具有顯示器、鍵盤或其它輸入設(shè)備、以及中央處理器的高級計(jì)算機(jī)產(chǎn)品。
圖8是形成說明性存儲器單元200的一個(gè)流程圖。有利的是，所述存儲器單元能夠絕大不分地使用常規(guī)半導(dǎo)體工藝方法來形成在集成電路芯片上。設(shè)計(jì)并形成對應(yīng)著圖2所示的示意性電路圖的集成電路中的物理電路，對于本領(lǐng)域技術(shù)人員來說是熟悉的。此外，集成電路的設(shè)計(jì)和工藝在比如下列的參考書中有說明S.Wolf and R.N.Tauber，Silicon Processing for the VLSIEra，Volume 1Process Technology，Lattice Press，1986(S.Wolf和R.N.Tauber，超大規(guī)模集成電路時(shí)代的硅工藝，卷1工藝技術(shù)，Lattice出版社，1986)和S.Wolf，Silicon Processing for the VLSI Era，Volume 2ProcessIntegration，Lattice Press，1990(S.Wolf，超大規(guī)模集成電路時(shí)代的硅工藝，卷2工藝集成，Lattice出版社，1990)。字線WL2在步驟810中形成，數(shù)字反相器210、220在步驟820中形成，反饋連接FC1、FC2在步驟830中形成。此外，位線BL2、BLN2在步驟840中形成，存取晶體管N7、N8在步驟850中形成。然而應(yīng)理解，在本文公開的基礎(chǔ)上，這些步驟可以以任何合適的順序和任何希望的重迭度來進(jìn)行。
字線WL2可以包含摻雜的多晶硅，而位線BL2、BLN2包含金屬，例如鎢、鋁或銅構(gòu)成。電阻R1和R2可以使用集成電路的金屬化特征材料來形成，包括金屬氮化物、金屬氧氮化物、金屬氧化物或金屬硅化物，例如，但不限于，氮化鎢、鉭硅氮化物、鉭硅氧氮化物、鎢的氧氮化物、氧化釕或硅化鎳。此外，所述電阻可以形成在集成電路基底的摻雜注入?yún)^(qū)。一旦選定了用作電阻的材料，電阻器的電阻可以通過調(diào)節(jié)其尺寸以及通過與所述電阻器接觸的電接觸的放置來裁剪。此外，集成電路中電阻器的形成是在形成集成電路時(shí)用常規(guī)方法形成的，所以對于本領(lǐng)域技術(shù)人員來說是熟悉的。
盡管這里參考附圖描述了本發(fā)明的說明性實(shí)施例，應(yīng)該注意，本發(fā)明不限于那些精確的實(shí)施例，本領(lǐng)域技術(shù)人員可以對這些實(shí)施例作各種其它的變化和修正而不偏離附屬權(quán)利要求書的范圍。
權(quán)利要求
1.一種存儲器單元，包括字線；第一數(shù)字反相器，所述第一數(shù)字反相器包括第一輸入端和第一輸出端，至少所述第一輸入端具有電容；第二數(shù)字反相器，所述第二數(shù)字反相器包括第二輸入端和第二輸出端，至少所述第二輸入端具有電容；第一反饋連接，所述第一反饋連接將所述第一輸出端連接到所述第二輸入端并包含第一電阻元件；以及第二反饋連接，所述第二反饋連接將所述第二輸出端連接到所述第一輸入端并包含第二電阻元件；其中，所述存儲器單元配置為使得讀所述存儲器單元包括施加讀電壓脈沖到所述字線，以及所述第一和第二電阻元件配置為使得所述第一和第二反饋連接具有各自的比所述施加的讀電壓脈沖更長的電阻-電容所引致的延遲。
2.根據(jù)權(quán)利要求1所述的存儲器單元，其中，所述存儲器單元包含互補(bǔ)金屬-氧化物-半導(dǎo)體電路。
3.根據(jù)權(quán)利要求1所述的存儲器單元，其中，所述第一和第二數(shù)字反相器中的至少一個(gè)包含n型場效應(yīng)晶體管和p型場效應(yīng)晶體管。
4.根據(jù)權(quán)利要求1所述的存儲器單元，其中，所述存儲器單元進(jìn)一步包括第一位線；第一存取晶體管，所述第一存取晶體管將所述第一位線連接到所述第一輸出端；第二位線；以及第二存取晶體管，所述第二存取晶體管將所述第二位線連接到所述第二輸出端。
5.根據(jù)權(quán)利要求4所述的存儲器單元，其中，所述第一和第二存取晶體管的運(yùn)行由所述字線來打開或關(guān)閉。
6.根據(jù)權(quán)利要求4所述的存儲器單元，其中，所述第一和第二存取晶體管中的至少一個(gè)包含n型場效應(yīng)晶體管。
7.根據(jù)權(quán)利要求4所述的存儲器單元，其中，所述第一和第二位線配置為使其在讀所述存儲器單元之前被充電到高邏輯態(tài)電壓。
8.根據(jù)權(quán)利要求4所述的存儲器單元，其中，所述第一和第二位線中的至少一個(gè)包含鎢、鋁或銅、或其組合。
9.根據(jù)權(quán)利要求1所述的存儲器單元，其中，所述存儲器單元配置為使得寫入所述存儲器單元包括施加寫電壓脈沖到所述字線，以及所述寫電壓脈沖比所述第一和第二反饋連接的電阻-電容引致的延遲更長。
10.根據(jù)權(quán)利要求1所述的存儲器單元，其中，所述第一和第二電阻元件中的至少一個(gè)包括金屬氮化物、金屬氧氮化物或金屬氧化物。
11.根據(jù)權(quán)利要求1所述的存儲器單元，其中，所述第一和第二電阻元件中的至少一個(gè)包括金屬硅化物。
12.根據(jù)權(quán)利要求1所述的存儲器單元，其中，所述第一和第二電阻元件中的至少一個(gè)包括摻雜硅。
13.根據(jù)權(quán)利要求1所述的存儲器單元，其中，所述字線包括多晶硅。
14.一種包括多個(gè)存儲器單元的集成電路，所述多個(gè)存儲器單元中的至少一個(gè)包括字線；第一數(shù)字反相器，所述第一數(shù)字反相器包括第一輸入端和第一輸出端，至少所述第一輸入端具有電容；第二數(shù)字反相器，所述第二數(shù)字反相器包括第二輸入端和第二輸出端，至少所述第二輸入端具有電容；第一反饋連接，所述第一反饋連接將所述第一輸出端連接到所述第二輸入端，并包含第一電阻元件；以及第二反饋連接，所述第二反饋連接將所述第二輸出端連接到所述第一輸入端并包含第二電阻元件；其中，所述存儲器單元的配置使得讀所述存儲器單元包括施加讀電壓脈沖到所述字線，以及所述第一和第二電阻元件的配置使得所述第一和第二反饋連接具有各自的比所述施加的讀電壓脈沖更長的電阻-電容引致的延遲。
15.根據(jù)權(quán)利要求14所述的集成電路，其中，所述集成電路包括靜態(tài)隨機(jī)存取存儲器電路。
16.根據(jù)權(quán)利要求14所述的集成電路，其中，所述多個(gè)存儲器單元中的至少一個(gè)的配置使得寫入所述多個(gè)存儲器單元中的至少一個(gè)存儲器單元包括施加寫電壓脈沖到所述字線，以及所述寫電壓脈沖比所述第一和第二反饋連接的電阻-電容引致的延遲更長。
17.根據(jù)權(quán)利要求14所述的集成電路，其中，所述多個(gè)存儲器單元中的至少一個(gè)存儲器單元進(jìn)一步包括第一位線；第一存取晶體管，所述第一存取晶體管將所述第一位線連接到所述第一輸出端；第二位線；以及第二存取晶體管，所述第二存取晶體管將所述第二位線連接到所述第二輸出端。
18.一種形成存儲器單元的方法，所述方法包括步驟形成字線；形成第一數(shù)字反相器，所述第一數(shù)字反相器包括第一輸入端和第一輸出端，至少所述第一輸入端具有電容；形成第二數(shù)字反相器，所述第二數(shù)字反相器包括第二輸入端和第二輸出端，至少所述第二輸入端具有電容；形成第一反饋連接，所述第一反饋連接將所述第一輸出端連接到所述第二輸入端并包含第一電阻元件；以及形成第二反饋連接，所述第二反饋連接將所述第二輸出端連接到所述第一輸入端并包含第二電阻元件；其中，所述存儲器單元的配置使得讀所述存儲器單元包括施加讀電壓脈沖到所述字線，以及所述第一和第二電阻元件的配置使得所述第一和第二反饋連接具有各自的比所述施加的讀電壓脈沖更長的電阻-電容引致的延遲。
19.根據(jù)權(quán)利要求18所述的方法，進(jìn)一步包括步驟形成第一位線；形成第一存取晶體管，所述第一存取晶體管將所述第一位線連接到所述第一輸出端；形成第二位線；以及形成第二存取晶體管，所述第二存取晶體管將所述第二位線連接到所述第二輸出端。
20.一種讀存儲器單元的方法，所述方法包括步驟提供所述存儲器單元，所述存儲器單元包括字線；第一數(shù)字反相器，所述第一數(shù)字反相器包括第一輸入端和第一輸出端，至少所述第一輸入端具有電容；第二數(shù)字反相器，所述第二數(shù)字反相器包括第二輸入端和第二輸出端，至少所述第二輸入端具有電容；第一反饋連接，所述第一反饋連接將所述第一輸出端連接到所述第二輸入端，并包含第一電阻元件；以及第二反饋連接，所述第二反饋連接將所述第二輸出端連接到所述第一輸入端，并包含第二電阻元件；其中，所述第一和第二電阻元件的配置使得所述第一和第二反饋連接具有各自的電阻-電容引致的延遲；以及施加讀電壓脈沖到所述字線，所述讀電壓脈沖比所述第一和第二反饋連接的電阻-電容引致的延遲更短。
全文摘要
一種存儲器單元包括字線、具有第一輸入端和第一輸出端的第一數(shù)字反相器，具有第二輸入端和第二輸出端的第二數(shù)字反相器。此外，所述存儲器單元進(jìn)一步包括第一反饋連接，所述第一反饋連接將所述第一輸出端連接到所述第二輸入端、以及第二反饋連接，所述第二反饋連接將所述第二輸出端連接到所述第一輸入端。所述第一反饋連接含有第一電阻元件，而所述第二反饋連接含有第二電阻元件。此外，每個(gè)數(shù)字反相器具有一個(gè)相關(guān)的電容。所述存儲器單元的配置使得讀所述存儲器單元包括施加讀電壓脈沖到所述字線。此外，所述第一和第二電阻元件的配置使得所述第一和第二反饋連接具有比所施加的讀電壓脈沖更長的電阻－電容引致的延遲。
文檔編號G11C11/417GK101064189SQ20071010446
公開日2007年10月31日 申請日期2007年4月23日 優(yōu)先權(quán)日2006年4月24日
發(fā)明者S·V·科索諾基, A·巴夫納加爾瓦拉, K·P·羅德貝爾, S·普魯肖特哈曼 申請人:國際商業(yè)機(jī)器公司