專利名稱：減少集成電路泄漏電流的方法和設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總地涉及集成電路領(lǐng)域。更具體地，本發(fā)明涉及用于減小
集成電路中的裝置、包括存儲(chǔ)裝置(memory device )的功耗的方法、 i殳備和系統(tǒng)。
背景技術(shù)：
設(shè)計(jì)人員通常通過增加工作頻率和電路中的部件例如晶體管的 數(shù)量來提高集成電路的性能。要保持電路的尺寸是可控的，設(shè)計(jì)人員 已經(jīng)減小或按比例縮小了電路部件的尺寸，以便更多數(shù)量的裝置可以 容納在更小的單元面積內(nèi)。當(dāng)今常見的是，先進(jìn)的計(jì)算機(jī)系統(tǒng)芯片包 含數(shù)百萬甚至數(shù)十億個(gè)晶體管。但是這種增加的密度已經(jīng)帶來了多種 問題。 一個(gè)問題就是熱量。由于單獨(dú)的電子部件、例如晶體管，各自 在工作時(shí)都會(huì)產(chǎn)生微小的熱量，那么新的電路中這種裝置的數(shù)量增加
自然地就導(dǎo)致熱量的增加。另一問題是功耗。同樣，由于每個(gè)電子電 路部件工作時(shí)消耗少量的功率，那么電路中這種電路部件的數(shù)量增加
通常就要消耗更大量的功率。
如上述的，設(shè)計(jì)人員已經(jīng)通過利用越來越深的亞微米技術(shù)(例如 90nm和65nm技術(shù))持續(xù)地縮小電路來提高性能。他們還通過增加 時(shí)鐘速度改善性能。他們已經(jīng)通過減小電路元件的物理溝道的長度、 減小各元件的電源電壓和減小晶體管的閾值電壓來減小延遲時(shí)間。但 是，減小閾值電壓和減小晶體管的溝道長度導(dǎo)致了更高的亞閾值 (sub-threshold)泄漏電流。因此，亞閾值泄漏功率、增加的功耗和 增加的熱擴(kuò)散很快成為了集成電路設(shè)計(jì)人員的挑戰(zhàn)。此外，隨著便攜 式電子系統(tǒng)使用的增加，減小功耗已經(jīng)成為極為重要的設(shè)計(jì)考量。功 率的耗散減少了電池的壽命、降低了系統(tǒng)性能、降低了系統(tǒng)可靠性并
增加了系統(tǒng)封裝成本。
在各種類型的集成電路中，已經(jīng)為靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM) 電路完成了許多體系結(jié)構(gòu)和電路級(jí)別的研究。某些人已經(jīng)通過使用功 率門控(power-gating)技術(shù)減小了 SRAM電路的泄漏電流。該方法 中，電路設(shè)計(jì)人員在地和SRAM單元之間放置一個(gè)門控地 (gated-ground ) n型金屬氧化物半導(dǎo)體(n-MOS )來關(guān)斷高速緩存 的待機(jī)動(dòng)作及減小泄漏電流。此方法產(chǎn)生了浮動(dòng)虛擬地節(jié)點(diǎn)的問題， 并使得電路更易于受噪聲影響，這會(huì)降低存儲(chǔ)在存儲(chǔ)單元中的數(shù)據(jù)的 穩(wěn)定性。
其他用于減小高速緩存待機(jī)操作的泄漏電流的近來的技術(shù)稱為 動(dòng)態(tài)Vt SRAM和數(shù)據(jù)保持門控地高速緩存(DRG-高速緩存)。動(dòng)態(tài) VtSRAM通過整體偏置(body biasing )來增加閾值。但是此技術(shù)由 于采用雙井(twin well)工藝而相對(duì)地成本很高。另外，VtSRAM存 在可靠性問題。DRG-高速緩存方案也存在問題。為以待機(jī)模式保持 高速緩存的數(shù)據(jù)，DRG-高速緩存要求恰當(dāng)尺寸的門控地晶體管，并 要求一個(gè)敏感的閾值電壓水平。DRG-高速緩存方法在高速緩存處于 待機(jī)模式時(shí)還有一個(gè)缺點(diǎn)。當(dāng)處于待機(jī)模式時(shí)，DRG-高速緩存技術(shù) 切斷門控地n-MOS,有可能破壞寫入SRAM單元中的數(shù)據(jù)。此夕卜， DRG-高速緩存技術(shù)要求較大的解碼器來為驅(qū)動(dòng)額外的電阻-電容 (RC)性負(fù)載(用于門控地n-MOS)提供足夠的功率。
設(shè)計(jì)人員近來提出另一技術(shù)來減小泄漏電流，稱為N-受控 SRAM (NC-SRAM)。此方法4吏用兩個(gè)額外的電源來產(chǎn)生一個(gè)在低 和高壓之間切換的交流虛擬地(alternating virtual ground)。根據(jù)此 技術(shù)的電路能夠在高速緩存處于待機(jī)模式時(shí)存儲(chǔ)數(shù)據(jù)，而不明顯地影 響讀-寫訪問的時(shí)間。然而，此技術(shù)看來需要附加的電源硬件，并且在 電源和地之間引入了泄漏電流，以及電網(wǎng)中的功率回路。
因此需要替代的方法、電路設(shè)備和技術(shù)來減小泄漏電流，而不使 電路更容易受噪聲影響，不過分地增加制造成本，并且不需要大量的 附加電路硬件。

發(fā)明內(nèi)容
上述的問題在^艮大程度上由虛擬功率軌道(virtual power rail) 來解決以減小集成電路中的功耗和泄漏電流，該集成電路包括處理器 集成電路。 一個(gè)實(shí)施例包括一種用來減小集成電路中的泄漏電流的方 法。該方法包括在耦合到兩個(gè)電壓電位裝置(voltage potential device ) 的兩個(gè)節(jié)點(diǎn)產(chǎn)生兩個(gè)電壓，還包括從該兩個(gè)電壓向集成電路供電。在 某些實(shí)施例中，電壓電位裝置包括工作在接近截止?fàn)顟B(tài)的p型和n型 晶體管，以控制兩個(gè)節(jié)點(diǎn)的電壓。另一替代實(shí)施例包括SRAM電路 作為負(fù)載，其中節(jié)點(diǎn)的兩個(gè)電壓產(chǎn)生虛擬功率軌道。
另一實(shí)施例包括一種減小集成電路中的泄漏電流的設(shè)備。該設(shè)備 包括使用一個(gè)或兩個(gè)電路裝置來產(chǎn)生兩個(gè)電壓節(jié)點(diǎn)，用來向集成電路 的負(fù)載提供功率。該設(shè)備的一個(gè)實(shí)施例可以使用n-FET作為一個(gè)電路 裝置用來產(chǎn)生兩個(gè)電壓之一。該設(shè)備的另一實(shí)施例可以使用p-FET作 為電路裝置之一來產(chǎn)生兩個(gè)電壓之一。某些實(shí)施例包括使用p-FET和 n-FET元件來減小SRAM電路(包括6T-SRAM單元)中的泄漏電流。 某些實(shí)施例包括4吏用Vdd和Vss作為電源。
再一個(gè)實(shí)施例為一種系統(tǒng)，具有虛擬裝置，當(dāng)提供該系統(tǒng)的電氣 負(fù)載時(shí)，以減小泄漏電流的方式工作。該系統(tǒng)包括電源、虛擬功率裝 置、 一個(gè)或多個(gè)電氣負(fù)載和虛擬地裝置。系統(tǒng)的某些實(shí)施例使用 p-MOS晶體管作為虛擬功率裝置，以產(chǎn)生或控制耦合到電氣負(fù)載的虛 擬供電節(jié)點(diǎn)的電壓。某些實(shí)施例使用n-MOS晶體管作為虛擬地裝置， 以控制虛擬地節(jié)點(diǎn)的電壓或電位。某些實(shí)施例可以減小存儲(chǔ)裝置、例 如SRAM和高速緩存存儲(chǔ)電路中的泄漏電流，而其它電路可以減小 集成電路邏輯門的泄漏電流及用于數(shù)字信號(hào)處理的電路的泄漏電流。 某些實(shí)施例可以用作蜂窩電話或便攜式計(jì)算裝置，而其它實(shí)施例可以 用作桌面和架式安裝的計(jì)算裝置。
再一種實(shí)施例實(shí)現(xiàn)為計(jì)算機(jī)程序，用來制造或生成一個(gè)或多個(gè)集 成電路，其中集成電路具有虛擬電位裝置，以減小與集成電路負(fù)栽相 關(guān)聯(lián)的泄漏電流。該程序通常產(chǎn)生一個(gè)集成電路負(fù)載并將一個(gè)或多個(gè) 虛擬電位裝置耦合到負(fù)載。虛擬電位裝置可以耦合到電源并控制向集 成電路負(fù)栽提供功率的一個(gè)或多個(gè)電壓。


在讀了后面的詳細(xì)說明和參考了附圖之后本發(fā)明的各方面將變 得顯而易見，附圖中相似標(biāo)記可以表示相似元件.
圖1A表示一個(gè)系統(tǒng)，包括專用集成電路，該集成電路具有中央 處理單元、存儲(chǔ)器、門陣列和輸入-輸出控制模塊，該系統(tǒng)可以使用 自控制(self-controlled)的虛擬功率軌道來減小泄漏電流；
圖IB表示場效應(yīng)晶體管的門陣列如何可以用于減小已有集成電 路設(shè)計(jì)中的泄漏電流；
圖2A表示使用兩個(gè)虛擬電位裝置來減小泄漏電流和節(jié)省單元功 耗的6T-SRAM單元；
圖2B說明6T-SRAM單元的一個(gè)特定實(shí)施例，該單元使用 p-FET和n-FET來減小泄漏電流；
圖3顯示6T-SRAM高速緩存模塊的一個(gè)實(shí)施例，使用兩個(gè)虛擬 功率控制裝置來減小泄漏電流和功耗；
圖4說明用于減小集成電路負(fù)栽的泄漏電流的設(shè)備，這里集成電 路負(fù)載可以具有多個(gè)集成電路輸入和輸出；
圖5表示一種方法的流程圖，用來通過4吏用p-MOS和n-MOS 裝置來控制高和低電壓軌道的電壓從而減小高速緩存存儲(chǔ)器電路中 的功耗和泄漏電流；
圖6表示 一個(gè)計(jì)算機(jī)程序?qū)嵤├牧鞒虉D，可以制造具有虛擬電 位裝置以減小與集成電路負(fù)載相關(guān)聯(lián)的泄漏電流的一個(gè)或多個(gè)集成 電路。
具體實(shí)施例方式
以下是附圖中表示的本發(fā)明的實(shí)施例的詳細(xì)說明。示范實(shí)施例清
晰地說明了本發(fā)明。但是，所提供的細(xì)節(jié)的數(shù)量不是用來限定實(shí)施例 期望的變體，相反意在覆蓋落入所附權(quán)利要求定義的本發(fā)明的精神和 范圍內(nèi)的所有修改、等同物和替代物。下面的詳細(xì)說明意在使這些實(shí) 施例對(duì)于本領(lǐng)域的普通技術(shù)人員來說顯而易見。
總地來講，這里公開了減小集成電路中的功耗和泄漏電流的方 法、設(shè)備和技術(shù)。這里討論了用于多種類型的集成電路(包括高速緩
存存儲(chǔ)電路)的新的泄漏功率補(bǔ)救(saving)方案，這些方案消除了 不必要的靜態(tài)和動(dòng)態(tài)功耗又不犧牲電路處理能力或者等待時(shí)間。實(shí)施 例包括通過使用虛擬電壓軌道或虛擬功率軌道向集成電路負(fù)栽提供 功率從而減小集成電路中的功耗的方法和設(shè)備。該方法包括使用一個(gè) 或兩個(gè)虛擬功率控制裝置對(duì)集成電路負(fù)栽加上"頭"和"腳"，或者將其 夾在中間，以便與固定功率提供軌道(firm power supply rail)隔開。 在這些方法的實(shí)施例中， 一個(gè)或多個(gè)元件感測(cè)虛擬功率軌道或節(jié)點(diǎn)的 電壓，并進(jìn)行調(diào)整來控制電壓處于特定的電位。當(dāng)以此方式控制電壓 時(shí)，虛擬功率控制裝置可以用來限制流經(jīng)集成電路負(fù)載的泄漏電流。 盡管下面詳細(xì)討論中的某些部分描述的許多實(shí)施例包括場效應(yīng) 晶體管(FET)和其它的金屬氧化物半導(dǎo)體(MOS)裝置，閱讀了這 里的教導(dǎo)后，本領(lǐng)域的普通技術(shù)人員將認(rèn)識(shí)到下面的發(fā)明可以利用多 種集成電路裝置(諸如雙極結(jié)型晶體管(BJT)和其它MOS裝置) 加以實(shí)現(xiàn)和應(yīng)用。實(shí)現(xiàn)本發(fā)明的所有方法和設(shè)備都是可互換的。此外， 某些實(shí)施例的討論描述了控制軌道的電壓電位，而其它實(shí)施例描述了 控制節(jié)點(diǎn)的電壓電位。還有，某些討論中使用了術(shù)語"耦合"，而其它 術(shù)語使用了詞語"連接"。本領(lǐng)域的普通技術(shù)人員將認(rèn)識(shí)到這些術(shù)語經(jīng) 常是可互換的，并且意義相似。當(dāng)根據(jù)相似的限定條件用于實(shí)現(xiàn)實(shí)質(zhì) 上等同功能時(shí)，這樣的術(shù)語和其它的術(shù)語應(yīng)被理解用來替換所描述的 元件。
現(xiàn)在參照附圖，圖1A說明了系統(tǒng)100如何能從這里描述的用來 減小集成電路(IC)中的泄漏電流和功耗的方法和設(shè)備受益。如圖1A 所示，系統(tǒng)100可以是利用半導(dǎo)體襯底116生成的ASIC。系統(tǒng)IOO
可以分成數(shù)個(gè)功能區(qū)域，并包括數(shù)個(gè)部件，諸如中央處理單元(CPU) 106、隨機(jī)存取存儲(chǔ)器114、高速緩存122、外圍輸入-輸出120和輸 入-輸出(1/0)模塊135。系統(tǒng)100可以包括用來轉(zhuǎn)換數(shù)字和模擬信 號(hào)的部件，例如模-數(shù)(A/D)轉(zhuǎn)換器137和數(shù)-模(D/A)轉(zhuǎn)換器 136。例如，系統(tǒng)IOO可以是用于蜂窩電話的ASIC， A/D轉(zhuǎn)換器137 和D/A轉(zhuǎn)換器136轉(zhuǎn)換傳送到蜂窩電話的揚(yáng)聲器和耳機(jī)的模擬信號(hào)和 來自蜂窩電話的揚(yáng)聲器和耳機(jī)的模擬信號(hào)。
系統(tǒng)100還可以包括數(shù)個(gè)門陣列，位于集成電路的各區(qū)域，諸如 門陣列112、門陣列126及門陣列130和115。這樣的門陣列可以用 在ASIC中來執(zhí)行CPU106外部的簡單的計(jì)算或邏輯功能，這些門陣 列與其它模塊、例如外圍輸入-輸出模塊120或I/O模塊135共同工
作。此外，這樣的門陣列中的某些或全部可以包括附加的未用門陣列 單元，以使得工程師可以進(jìn)行設(shè)計(jì)改變或填滿空的集成電路區(qū)域。
數(shù)個(gè)I/O盤118可以位于半導(dǎo)體襯底116的外圍，用來提供外部 功率和信號(hào)線到系統(tǒng)100的連接端子。如圖1A所示的，電源系統(tǒng)電
壓VDD102可以在I/O盤103處端接(terminate)，并在系統(tǒng)100上 通過數(shù)個(gè)金屬跡線分配。例如，金屬跡線104可以提供系統(tǒng)電壓 VDD102到CPU106，金屬跡線110可以提供系統(tǒng)電壓VDD102到D/A 轉(zhuǎn)換器136。類似地，可以端接系統(tǒng)地139并分別經(jīng)金屬跡線138和 132分配到D/A轉(zhuǎn)換器136和CPU106。
系統(tǒng)IOO可以使用深亞微米工藝來開發(fā)和生成。此外，系統(tǒng)IOO 可以使用一個(gè)或多個(gè)減小的閾值電壓來工作。例如CPU106、隨機(jī)存 取存儲(chǔ)器114和高速緩存122可以使用減小的閾值電壓來工作，而系 統(tǒng)IOO中的其它部件可以在更高的電壓工作，例如VDD102。替代地， 系統(tǒng)100中所有部件可以使用減小的閾值電壓工作。利用減小的金屬 氧化物半導(dǎo)體(MOS)閾值電壓，制造商和/或設(shè)計(jì)人員可能面臨增 加的亞閾值泄漏電流和過多的功率耗散。因此，設(shè)計(jì)人員可以利用被 描述為自控制虛擬功率(SCVP)生成的技術(shù)。設(shè)計(jì)人員可以利用SCVP 來減小這些元件(例如系統(tǒng)100中的高速緩存122和CPU106)的泄 漏電流，以及系統(tǒng)IOO可能具有的其它元件的泄漏電流。
系統(tǒng)100的設(shè)計(jì)人員可以利用SCVP來生成虛擬功率軌道，以^更 減小泄漏電流。例如，金屬跡線104和金屬跡線132可以分別提供系 統(tǒng)電壓VDD102和系統(tǒng)地139到CPU106的部分108。類似地，金屬 跡線110和金屬跡線138可以分別提供系統(tǒng)電壓VDD102和系統(tǒng)地 139到D/A轉(zhuǎn)換器136的部分128。在CPU106和D/A轉(zhuǎn)換器136的 部分108和128，設(shè)計(jì)人員可能希望通過使用SCVP來減小泄漏電流。 例如，設(shè)計(jì)人員可以在部分108和128實(shí)施一個(gè)或多個(gè)泄漏控制晶體 管(LCT)來降低系統(tǒng)電源電壓VDD102的電壓、以及抬高系統(tǒng)地 129的電位到需要的水平。設(shè)計(jì)人員可以這樣的方式連接LCT，即在 虛擬功率軌道飽和之后LCT工作在接近截止模式。以此方式運(yùn)行 LCT可以顯著地減小泄漏電流。虛擬功率軌道的電壓電位可以通過選 擇合適的LCT來對(duì)稱地設(shè)置到中間功率水平VDD/2。虛擬功率軌道 可以提供差分的電壓輸出而不是系統(tǒng)電源電壓VDD102和系統(tǒng)地139 的電壓。例如，LCT工作在接近截止條件時(shí)，它們可以為部分108 和128提供穩(wěn)定的差分輸出。
SCVP的一個(gè)潛在好處可以通過參看圖1B實(shí)現(xiàn)。圖1B顯示了 根據(jù)各種實(shí)施例，門陣列112和115中先前未用或部分未用的結(jié)構(gòu)如 何可以被修正以產(chǎn)生系統(tǒng)100中的SCVP軌道，并且?guī)椭鷾p小泄漏電 流?？梢孕拚T陣列112來產(chǎn)生用于CPU106的SCVP軌道，可以修 正門陣列115來產(chǎn)生用于D/A轉(zhuǎn)換器136的SCVP軌道。例如，設(shè)計(jì) 人員可以引導(dǎo)(route)系統(tǒng)電源電壓VCC102和系統(tǒng)地139到門陣 列112和115。 一旦被引導(dǎo)到門陣列112和115，設(shè)計(jì)人員可以將它 們放置到p型和n型晶體管的各端子上。例如，設(shè)計(jì)人員可以將它們 放置在p型場效應(yīng)晶體管(p-FET)和n型場效應(yīng)晶體管(n-FET) 上。恰當(dāng)?shù)貥?gòu)造好p-FET和n-FET之后，晶體管可以產(chǎn)生SCVP 功率軌道。設(shè)計(jì)人員可以使用金屬跡線lll、 109、 113和129引導(dǎo)這 些FET產(chǎn)生的虛擬功率到CPU106和D/A轉(zhuǎn)換器136的部分108和 128。使用非定制的或先前未構(gòu)造的門陣列單元來產(chǎn)生SCVP，使得設(shè)
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計(jì)人員和生產(chǎn)商可以通過防止需要較低層的管芯再設(shè)計(jì)而省去極大 的設(shè)計(jì)力量來翻新或修改已有電路，只需要改變上層金屬化層。換句
話說，后段(BEOL, back-end-of-line)技術(shù)可以用于在設(shè)計(jì)過程的 較后階段減小泄漏電流。
在替代實(shí)施例中，系統(tǒng)100可以是CPU或者高性能處理器。在 其它實(shí)施例中，系統(tǒng)100可以包括微控制器或另一類型的集成電路。 此外，在其它實(shí)施例中，集成電路的單獨(dú)或多個(gè)部分可以從SCVP受 益。為了說明如何使用LCT和其它元件來減小集成電路的特定類型 的裝置中的泄漏電流，現(xiàn)在轉(zhuǎn)到圖2A。
圖2A顯示一個(gè)6T-SRAM單元200的實(shí)施例，用來實(shí)施SCVP 軌道和減小泄漏電流。6T-SRAM單元200可以從正電壓源210和接 地源(ground source) 275供電。例如，正電壓源210可以包括用于 集成電路的Vdd，而接地源275可以包括Vss。 6T-SRAM單元200 具有字線205，后者可以以邏輯高電平被傳送來激活n-FET220、 n-FET250和后續(xù)的6T-SRAM單元200 。即，當(dāng)字線205為高電平時(shí)， 預(yù)充電的位線230和反轉(zhuǎn)位線260可以引起6T-SRAM單元200存儲(chǔ) 1比特或0比特.
如果6T-SRAM單元200運(yùn)行在沒有SCVP軌道的情況下， 6T-SRAM單元200可能具有三個(gè)相當(dāng)大的泄漏電流。當(dāng)節(jié)點(diǎn)221為 低時(shí)，第一泄漏電流可能經(jīng)p-FET215和n-FET225從正電壓源210 流到接地源275。第二泄漏電流可能流經(jīng)n-FET220和n-FET225。笫 三泄漏電流可能流經(jīng)p-FET245和n-FET225。
6T-SRAM單元200可以具有笫一虛擬電位裝置235和第二虛擬 電位裝置270,它們可用于減小6T-SRAM單元200中的泄漏電流， 比如上述的流經(jīng)p-FET215、 n-FET225、 n訓(xùn)FET220、 p-FET245和 n-FET225的泄漏電流。虛擬電位裝置235可以耦合到正電壓源210， 用來感測(cè)和控制虛擬供電節(jié)點(diǎn)240的電壓處于略低于正電壓源210的 電壓。虛擬電位裝置270可以感測(cè)和控制虛擬供電節(jié)點(diǎn)265的電壓處 于略高于接地源275的電位的電壓。插入虛擬電位裝置235和270可
以使6T-SRAM單元200被加上"頭"和"腳"。換句話說，虛擬電 位裝置235和270可以將虛擬供電節(jié)點(diǎn)240和265從正電壓源210和 接地源275隔離開。這種由虛擬電位裝置235和270實(shí)施的從正電壓 源210和接地源275的隔離、以及扼流功能可以用于減小6T-SRAM 單元200中的泄漏電流。為了說明用于6T-SRAM單元200的此技術(shù) 的一個(gè)特定實(shí)施例，現(xiàn)在轉(zhuǎn)到圖2B。
圖2B顯示了一個(gè)特定實(shí)施例，具有圖2A所示的6T-SRAM單 元200的幾處修正。特別地，圖2B顯示了帶有用作第一電壓電位裝 置的p-FET212的6T-SRAM單元280。 p-FET212的漏極端子可以連 接到正電壓源210,而p-FET212的源極端子可以連接到虛擬供電節(jié) 點(diǎn)240。 6T-SRAM單元280還具有一個(gè)用作第二虛擬電位裝置的 n-FET267。 n - FET267的源極端子可以連接到接地源275，而n-FET267的漏極端子可以連接到虛擬供電節(jié)點(diǎn)265?？赡茏⒁獾?p-FET212和n - FET267可以用作正電壓源210和接地源275之間的 公共泄漏通路中的泄漏控制晶體管(LCT)
應(yīng)注意，p-FET212的柵極被連接到虛擬供電節(jié)點(diǎn)240， n-FET267的柵極被連接到虛擬供電節(jié)點(diǎn)265。在虛擬供電節(jié)點(diǎn)240 和虛擬供電節(jié)點(diǎn)265飽和之后，p-FET212和n - FET267可以工作在 接近截止?fàn)顟B(tài)。特別地，如果將虛擬供電節(jié)點(diǎn)240的電壓電位表示為 Vv，將虛擬供電節(jié)點(diǎn)265的虛擬電位表示為Vg，它們的電壓電位可 以通過恰當(dāng)?shù)卮_定p-FET和n-FET的尺寸來確定。當(dāng)如圖2B中所 示的那樣構(gòu)造時(shí)，虛擬電壓水平可以是穩(wěn)固的，恰當(dāng)?shù)木w管尺寸相 對(duì)容易得到。假定正電壓源210等于Vdd， 一旦p-FET212和n-FET267 被驅(qū)動(dòng)到它們的飽和水平，下面的等式可以計(jì)算虛擬供電節(jié)點(diǎn)240和 265的電壓電位Vv和Vg: Vv-Vdd-Vdesired和Vg=Vdesired，這里Vg是 需要的虛擬地，它可以略大于閾值電壓。當(dāng)虛擬供電節(jié)點(diǎn)240和265 的電位分別為Vv和Vg時(shí)，以此方式?jīng)Q定p-FET212和n-FET267的 尺寸，可以為p-FET212和n-FET267產(chǎn)生接近截止的條件并切斷 6T-SRAM680中的泄漏電流。
通過下面的詳細(xì)說明可以更好地理解在控制6T-SRAM單元280 的虛擬供電節(jié)點(diǎn)240和265的電壓電位的過程中p-FET212和 n-FET267的工作。 一旦功率提供到6T-SRAM單元280的集成電路， 正電壓源210可以相對(duì)于接地源275被充電到Vdd。假定6T-SRAM 單元280的集成電路已經(jīng)很長時(shí)間未被供電，虛擬供電節(jié)點(diǎn)240和虛 擬供電節(jié)點(diǎn)265各自可能有0伏的電位。由于p-FET212的柵極端子 和源極端子連接到虛擬供電節(jié)點(diǎn)240，所以柵極也在通電后立即成為 低電位。當(dāng)p-FET212的柵極為低，p-FET212的源極端子為低， p-FET212的漏極端子為高時(shí)，p-FET212將被正向偏置，使虛擬供電 節(jié)點(diǎn)240拉高到接近正電壓源210的電位。當(dāng)虛擬供電節(jié)點(diǎn)240的電 壓接近正電壓源210的電壓時(shí)，p-FET212的柵極可以被拉高和箝制 (pinch )或者關(guān)斷p-FET212，使得p-FET212被反向偏置。
工作中，p-FET215、 p-FET245和n-FET225和255可能消耗功 率而把虛擬供電節(jié)點(diǎn)240的電壓拉下來。當(dāng)虛擬供電節(jié)點(diǎn)240的電位 下降時(shí)，212的柵極電位也將下降并開始打開p-FET212，使得虛擬供 電節(jié)點(diǎn)240的電位被向上拉回到接近于正電壓源210。當(dāng)虛擬供電節(jié) 點(diǎn)240的電位增加時(shí)，p-FET212可能快速返回到其接近截止?fàn)顟B(tài)。 這種扼制(throttling)動(dòng)作可以使得p-FET212控制和保持虛擬供電 節(jié)點(diǎn)240的電壓處于略低于正電壓源210的電壓。
類似于p-FET212的工作，n-FET267可以進(jìn)行扼制以控制虛擬 供電節(jié)點(diǎn)265的電壓。通電之后，虛擬供電節(jié)點(diǎn)265可以為0伏。當(dāng) p-FET215、 p-FET245和n-FET225和255工作時(shí)，虛擬供電節(jié)點(diǎn)265 的電壓可以開始被拉高。但是，當(dāng)虛擬節(jié)點(diǎn)265的電壓增加時(shí)，提供 到n-FET267的柵極的電壓也會(huì)增加。當(dāng)n-FET267將仍保持在接近 截止?fàn)顟B(tài)，將一個(gè)更加正的電壓施加于其柵極，這會(huì)使得它打開并將 虛擬供電節(jié)點(diǎn)265的電壓向下拉回到接近接地源275的電壓電位。將 可注意到，總的亞閾值電流可以是p-FET212和n-FET267中的電流 之和。因此，可以看到雙虛擬功率軌道結(jié)構(gòu)可以提供相當(dāng)顯著的雙倍 泄漏防范。
如果6T-SRAM單元280沒有p 一 FET212和n-FET267來分別 控制虛擬供電節(jié)點(diǎn)240和265的電壓，那么6T-SRAM單元280可能 就直接地被正電壓源210和接地源275經(jīng)p-FET215和245和 n-FET225和255拉低和抬高。這就是6T-SRAM單元280如何可以 存儲(chǔ)數(shù)據(jù)，只要有功率提供到集成電路。相反，如圖2B所示的 6T-SRAM單元280被虛擬供電節(jié)點(diǎn)240和265夾在中間，二節(jié)點(diǎn)分 別具有略小于"l"和略大于"O"的電壓水平。
當(dāng)電壓節(jié)點(diǎn)或電壓軌道不直接連接到正電壓源210和接地源275 時(shí)，可以得到結(jié)論6T-SRAM單元280具有一個(gè)浮動(dòng)功率軌道。由于 數(shù)據(jù)保持很可能是一個(gè)重要的問題，人們可能會(huì)擔(dān)心生成虛擬供電節(jié) 點(diǎn)240和265是否使得噪聲源容易將"O"節(jié)點(diǎn)(節(jié)點(diǎn)212或節(jié)點(diǎn)251) 轉(zhuǎn)換為"l"節(jié)點(diǎn)，或相反。噪聲不應(yīng)是一個(gè)問題，因?yàn)閜-FET212和 n-FET267可以具有相當(dāng)?shù)哪芰矸烹?0，，而充電"l"，這與6T-SRAM 單元280中的其它FET形成對(duì)比，這是因?yàn)閜-FET212和n-FET267 工作在接近截止?fàn)顟B(tài)且流經(jīng)它們的電流所處的電壓水平是VGS-Vt=0+ 。 當(dāng)節(jié)點(diǎn)221處于虛擬供電節(jié)點(diǎn)265的電壓時(shí)，流經(jīng)p-FET215和 n-FET220的兩個(gè)充電電流使得節(jié)點(diǎn)221飽和，但是具有流經(jīng) n-FET267的放電電流。因此，節(jié)點(diǎn)221可以穩(wěn)定地停留在虛擬供電 節(jié)點(diǎn)265的電壓上，而沒有當(dāng)處于待機(jī)模式時(shí)改變6T-SRAM單元280 中的存儲(chǔ)數(shù)據(jù)的可能性。
應(yīng)該注意，SCVP裝置(例如6T-SRAM單元280和可以與前者 并行放置的其它6T-SRAM單元)可以具有減小間隔(span)的功率 軌道。因此，所存儲(chǔ)的數(shù)據(jù)可能不會(huì)穩(wěn)定地保持在"0"和"1"。 SCVP 裝置可能被擠壓。因此SCVP裝置可能不同于比如DRG-高速緩存的 裝置，在DRG-高速緩存裝置中，當(dāng)高速緩存處于待機(jī)模式時(shí)門控 地晶體管完全截止。這樣，當(dāng)發(fā)生讀操作時(shí)，SCVP裝置可能需要將 虛擬節(jié)點(diǎn)265放電到穩(wěn)定的地。因此，可以預(yù)期從6T-SRAM單元280 讀數(shù)據(jù)的延遲。但是，對(duì)于從6T-SRAM單元280讀數(shù)據(jù)，6T-SRAM 單元280不應(yīng)該有這樣的延遲。因此，包含6T-SRAM單元280的系200710112267.X
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統(tǒng)的性能不會(huì)通過以減小的功率軌道間隔操作而降低。
盡管圖2A和2B中的實(shí)施例作為6T-SRAM單元280進(jìn)行了描 述，對(duì)于其它類型的裝置，其它的實(shí)施例可以控制虛擬供電節(jié)點(diǎn)240 和265的電壓。例如，虛擬供電節(jié)點(diǎn)240和265可以提供功率到一個(gè) 或多個(gè)4T-SRAM單元，或一個(gè)或多個(gè)1TDRAM單元。在各種實(shí)施 例中，由虛擬供電節(jié)點(diǎn)240和265供電的裝置可以是存儲(chǔ)裝置，諸如 高速緩存和其它類型的存儲(chǔ)器，或者該裝置可以是其它類型的MOS 裝置。此外，某些替代實(shí)施例可以包括讀出放大器和再生放大器。再 有，某些實(shí)施例可包括用于位線230和反位線260的位線復(fù)用技術(shù)。 再有，由虛擬供電節(jié)點(diǎn)240和265供電的SRAM單元可以包括雙端口 SRAM單元，后者包括完全雙端口 SRAM單元。
如早前提示的，圖3顯示一個(gè)替換實(shí)施例，其中SCVP軌道可以 向多個(gè)存儲(chǔ)裝置供電，并仍可減小該裝置的泄漏電流。圖3顯示了 6T-SRAM高速緩存模塊300的實(shí)施例。6T-SRAM高速緩存模塊300 可以包括數(shù)個(gè)6T-SRAM單元，諸如6T-SRAM單元340和6T-SRAM 單元350。連接點(diǎn)360意味著6T-SRAM高速緩存模塊300可以包括 多種數(shù)目的6T-SRAM單元。為了向6T-SRAM單元340和6T-SRAM 單元350供電，第一虛擬功率控制裝置320可以相對(duì)于電源電壓310 控制第一功率軌道330的電壓。6T-SRAM單元340和6T-SRAM單 元350可以從虛擬地軌道370得到虛擬地。第二虛擬功率控制裝置380 可以控制虛擬地軌道370的電壓處于略高于本地地(local ground )390 的電壓。
類似于圖2A所示的6T-SRAM單元200, 6T-SRAM單元340 和6T-SRAM單元350可以被虛擬功率控制裝置320和虛擬功率控制 裝置380分別地加上"頭"和"腳"。類似于圖2B，虛擬功率控制裝置 320和虛擬功率控制裝置380可以包括p-MOS和n-MOS裝置來有效 地減小6T-SRAM高速緩存模塊300 (包括6T-SRAM單元340和 6T-SRAM單元350以及與它們并列的其它6T-SRAM單元)中的泄 漏電流。當(dāng)虛擬功率控制裝置320和380用作雙屏障來阻擋在電源電
壓310和本地地290之間流動(dòng)的泄漏電流時(shí)，虛擬功率控制裝置320 和虛擬功率控制裝置380可以減小待機(jī)高速緩存6T-SRAM單元340 和6T-SRAM單元350的泄漏電流。
再次地，虛擬功率控制裝置320和虛擬功率控制裝置380可以控 制功率軌道330和虛擬地軌道370的電壓在需要的水平上。例如，類 似于圖2A的實(shí)施例中的p-FET212和n-FET267，虛擬功率控制裝置 320和虛擬功率控制裝置380可以包括p-MOS和n-MOS電路元件。 虛擬軌道，即功率軌道330和虛擬地軌道370可以門控或扼制p-MOS 和n-MOS的電路元件來產(chǎn)生和保持元件接近截止條件。對(duì)于給定技 術(shù)，例如65nm技術(shù)，功率軌道330和虛擬地軌道370的電壓7JC平可 以線性地取決于p-MOS和n-MOS的電路元件的尺寸，以便該電壓水 平可以相對(duì)容易地確定。
現(xiàn)在轉(zhuǎn)到圖4，可以看到設(shè)備400的實(shí)施例用來減小集成電路負(fù) 載450的泄漏電流。設(shè)備400可以具有第一電壓連接410，用來向高 虛擬電位裝置420供電。設(shè)備400還可以具有第二電壓連接490，后 者連接到低虛擬電位裝置480。使用電壓連接410和電壓連接490之 間產(chǎn)生的電壓電位差，高虛擬電位裝置420可以產(chǎn)生第一電壓節(jié)點(diǎn) 430。也使用電壓連接410和電壓連接490之間產(chǎn)生的電壓電位差， 低虛擬電位裝置480可以產(chǎn)生第二電壓節(jié)點(diǎn)470。
高虛擬電位裝置420和低虛擬電位裝置480產(chǎn)生的電壓的幅度， 以及施加到電壓連接410和490的電壓電位的幅度可以在不同的實(shí)施 例中改變。例如，在某些實(shí)施例中，設(shè)備400可以為^^用65nm技術(shù) 產(chǎn)生的集成電路裝置。設(shè)備400可以連接到1.05伏的電位差，如在電 壓連接410和電壓連接490之間測(cè)得的。在這樣的實(shí)施例中，高虛擬 電位裝置420和低虛擬電位裝置480可以產(chǎn)生200mV的電壓，如在 電壓節(jié)點(diǎn)430和電壓節(jié)點(diǎn)470之間測(cè)得的。在另外的實(shí)施例中，設(shè)備 400可以連接到3.3伏的電位差，并使用高虛擬電位裝置420和低虛 擬電位裝置480來產(chǎn)生300mV的電壓。同樣，不同的實(shí)施例中這樣 的電壓差可以不同，上述的電壓僅用作示例。 在不同的實(shí)施例中，高虛擬電位裝置420和低虛擬電位裝置480 可以包括不同的電路元件。例如，高虛擬電位裝置420可以包括其柵 極耦合到電壓節(jié)點(diǎn)430的p-FET。這樣的設(shè)置可能類似于圖2B中的 p-FET212。以這樣的方式連接，包括高虛擬電位裝置420的p-FET 可以通過感測(cè)和響應(yīng)電壓節(jié)點(diǎn)430的電壓變化來控制電壓節(jié)點(diǎn)430的 電壓。類似地，低虛擬電位裝置480可以包括其柵極耦合到電壓節(jié)點(diǎn) 470的n-FET，并通過感測(cè)和響應(yīng)電壓節(jié)點(diǎn)470的電壓變化來控制電 壓節(jié)點(diǎn)470的電壓。在其它實(shí)施例中，高虛擬電位裝置420和低虛擬 電位裝置480可以包括多個(gè)復(fù)合或不同的元件。例如，低虛擬電位裝 置480可以包括雙極結(jié)型晶體管、單結(jié)晶體管或者齊納二極管。
在其它實(shí)施例中，低虛擬電位裝置480和高虛擬電位裝置420 可以包括其它附加的元件，例如電阻器或電容器。例如，高虛擬電位 裝置420可以包括一個(gè)網(wǎng)絡(luò)，該網(wǎng)絡(luò)包含N-P-N型雙極結(jié)型晶體管， 其集電極和發(fā)射極端子經(jīng)電阻元件耦合到電壓連接410和電壓節(jié)點(diǎn) 430。此外，N-P-N型雙極結(jié)型晶體管的基極也可以經(jīng)電阻元件耦合 到電壓節(jié)點(diǎn)430，以便以反饋方式監(jiān)視和控制其電壓。
在不同的實(shí)施例中，高虛擬電位裝置420和低虛擬電位裝置480 可以包括各裝置的不同組合。例如，高虛擬電位裝置420可以包括單 個(gè)的p-FET,而低虛擬電位裝置480包括一個(gè)具有多個(gè)晶體管、電阻 器和其它裝置的復(fù)合電路。再有，在其它實(shí)施例中，高虛擬電位裝置
420和低虛擬電位裝置480可以不限于單獨(dú)的元件。例如，低虛擬電 位裝置480可以不是包括單個(gè)的n-FET，而包括兩個(gè)或多個(gè)串聯(lián)的 ii-FET來提供相比于單個(gè)晶體管所提供的更高的泄漏阻抗。在低虛 擬電位裝置480包括兩個(gè)串聯(lián)n-FET的情況下，每個(gè)n-FET可以 提供電壓節(jié)點(diǎn)470和電壓連接490之間的一半的電壓降，或者一個(gè)n - FET可以比另 一個(gè)提供更大的電壓降。
在其它實(shí)施例中，高虛擬電位裝置420可以包括不止單個(gè)元件。 例如，高虛擬電位裝置420可以包括兩個(gè)或多個(gè)并行操作的p — FET。 這樣的設(shè)置在集成電路負(fù)載450包括大量的高速緩存存儲(chǔ)器元件時(shí)是
需要的，因?yàn)檫@些元件可能超過單個(gè)p-FET的電流容量。
應(yīng)該注意，設(shè)備400的集成電路輸入440和集成電路輸出460 顯示為設(shè)備400的單獨(dú)部分。集成電路輸入440和集成電路輸出460 可以包括用于集成電路負(fù)栽450的位線、字控制線、地址線和數(shù)據(jù)總 線。此外，集成電路輸入440和集成電路輸出460可以包括附加的信 號(hào)處理電路，用來修正集成電路負(fù)栽450的輸入和輸出信號(hào)。例如， 代表集成電路輸入440和/或集成電路輸出460的模塊可以抬高或降低 電壓水平，以便設(shè)備400的外圍電路可以恰當(dāng)?shù)匕l(fā)送和/或接收這些信 號(hào)。此外，集成電路輸入440和集成電路輸出460可以容易地與集成 電路負(fù)栽450組合。換句話說，集成電路輸入440和集成電路輸出460 的模塊可以組合到代表集成電路負(fù)栽450的模塊中。
還應(yīng)注意，雖然設(shè)備400具有高虛擬電位裝置420和低虛擬電位 裝置480，替代的實(shí)施例可以不同時(shí)包括這二者。例如， 一個(gè)實(shí)施例 可以僅包括低虛擬電位裝置480，位于電壓連接490和電壓節(jié)點(diǎn)470 之間。高虛擬電位裝置420和電壓節(jié)點(diǎn)430可以不存在。在這樣的實(shí) 施例中，電壓連接410可以直接連接到集成電路負(fù)栽450，或者經(jīng)其 它無源電路部件(例如電阻器或電容器)耦合到集成電路負(fù)栽450。
圖5顯示了說明一個(gè)減小集成電路中的功耗和泄漏電流的方法 的實(shí)施例的流程圖500。流程圖500以從電源接收Vdd和Vss開始(單 元510)。例如，Vdd和Vss可以具有1.03伏的電壓差，經(jīng)集成電路 封裝的連接盤提供到集成電路，或者通過金屬跡線從集成電路的另一 部分提供。
從電源接收到Vdd和Vss之后(單元510)，根據(jù)流程圖500 的一個(gè)實(shí)施例可以通過將p-MOS漏極耦合到Vdd、將p-MOS柵極和 源極耦合到高速緩存存儲(chǔ)電路來繼續(xù)(單元520)。例如，p-MOS柵 極和源極可以耦合到一組(bank) 6T-SRAM單元的虛擬高壓軌道。 此外，該實(shí)施例可以將n-MOS源極耦合到Vss、將n-MOS柵極和漏 極耦合到高速緩存存儲(chǔ)電路(單元530 )。這可以產(chǎn)生用于該組 6T-SRAM單元的虛擬低壓軌道。
一旦耦合了 p-MOS和n-MOS端子(單元520和530 ),根據(jù)流 程圖500的方法可以通過以接近截止?fàn)顟B(tài)運(yùn)行該p-MOS裝置以產(chǎn)生 和控制用于高速緩存存儲(chǔ)電路的虛擬高壓軌道來繼續(xù)(單元540)。 類似地，流程圖500的方法還可以以接近截止?fàn)顟B(tài)運(yùn)行n-MOS裝置 以產(chǎn)生和控制用于高速緩存存儲(chǔ)電路的虛擬低壓軌道(單元550)。
以上述方式運(yùn)行時(shí)，根據(jù)流程圖500的方法的集成電路可以從虛 擬高壓和低壓軌道向高速緩存存儲(chǔ)電路供電，以減小泄漏電流(單元 560)。值得強(qiáng)調(diào)的是，流程圖500中說明的方法也可以用來減小其 它類型的集成電路中的泄漏電流，而不只是高速緩存存儲(chǔ)電路中的泄
漏電流o
現(xiàn)在轉(zhuǎn)到圖6，它顯示了一個(gè)計(jì)算機(jī)程序的實(shí)施例，該實(shí)施例制 造或生產(chǎn)具有虛擬電位裝置的一個(gè)或多個(gè)集成電路。該虛擬電位裝置 可以減小與集成電路負(fù)栽有關(guān)的泄漏電流。該程序可以由計(jì)算機(jī)和/ 或集成電路制造機(jī)器使用，以產(chǎn)生集成電路負(fù)載并將一個(gè)或多個(gè)虛擬 電位裝置耦合到該負(fù)載。該計(jì)算機(jī)程序生成的虛擬電位裝置可以被耦 合到電源，并控制向集成電路負(fù)載提供功率的一個(gè)或多個(gè)電壓。
運(yùn)行該程序的計(jì)算機(jī)可以操作或控制一個(gè)機(jī)器，該機(jī)器在半導(dǎo)體 襯底上逐層地生成集成電路。該計(jì)算機(jī)和機(jī)器可以在襯底上生產(chǎn)大量 的半導(dǎo)體裝置，例如金屬氧化物半導(dǎo)體("MOS")晶體管、雙極晶體 管、緩沖器、電容器、電阻器和形成集成電路的其它裝置。該計(jì)算機(jī) 和機(jī)器或制造系統(tǒng)可以利用一個(gè)或多個(gè)層級(jí)的多晶硅形成集成電路 裝置。例如，該制造系統(tǒng)可以從一層多晶硅產(chǎn)生MOS晶體管柵極或 電阻器。
計(jì)算機(jī)化的制造系統(tǒng)可以通過一序列的圖案定義步驟來產(chǎn)生集 成電路層，這些步驟與其它處理步驟(如氧化、蝕刻、摻雜和材料沉 積)混合。該系統(tǒng)然后可以在基礎(chǔ)層的頂之上沉積一層或多層金屬層 以形成互連集成電路部件的導(dǎo)電段。在襯底上形成金屬化層可以易于 電路裝置的互連，以形成更復(fù)雜的裝置，例如NAND門、反相器等等。 這些金屬化層還可以用于向集成電路提供電源地(Vss)和電源電壓
(Vdd)。
在許多實(shí)施例中，由計(jì)算機(jī)化的制造系統(tǒng)生產(chǎn)的金屬化層可以4吏 用線、觸點(diǎn)和過孔來互連集成電路的晶體管和其他裝置，它們作為一 個(gè)整體形成該集成電路，諸如處理器、狀態(tài)機(jī)或存儲(chǔ)裝置。相鄰豎直 層中的線可以相互垂直，相鄰豎直層由非導(dǎo)電性鈍化層(例如氧化硅) 隔開。計(jì)算機(jī)程序可以運(yùn)行該集成電路制造機(jī)器，以蝕刻氧化硅來形 成過孔，后者根據(jù)電路設(shè)計(jì)互連多種金屬化層的線。計(jì)算機(jī)程序還可 以將集成電路的輸入和輸出帶到帶有過孔的表面，以使該電路與芯片 封裝的引腳結(jié)合。此芯片封裝可以包括環(huán)氧或陶瓷，其內(nèi)包含集成電 路以保護(hù)電路受損，并包含引腳以方便集成電路(例如印刷電路板) 的輸入和輸出之間的連接。
根據(jù)流程圖600的計(jì)算機(jī)程序?qū)嵤├梢杂呻娐分圃鞕C(jī)器使用， 以通過完成上述的技術(shù)和方法在襯底中或襯底上生產(chǎn)半導(dǎo)體裝置，例 如氧化、蝕刻、摻雜和材料沉積。舉例來說，根據(jù)流程圖600的計(jì)算 機(jī)程序?qū)嵤├梢钥刂评冒雽?dǎo)體襯底構(gòu)造一個(gè)集成電路負(fù)載的過 程(單元610)。在不同實(shí)施例中，集成電路負(fù)栽是變化的。例如， 在某些實(shí)施例中，負(fù)栽可以包括一個(gè)高速緩存存儲(chǔ)器模塊。在另外的 實(shí)施例中，該負(fù)載可以包括SRAM存儲(chǔ)裝置。
計(jì)算機(jī)程序可以產(chǎn)生或制造笫一虛擬電位裝置來控制集成電路 負(fù)栽的第一電壓(單元620)。計(jì)算機(jī)程序可以使該第一虛擬電位裝 置處于集成電路負(fù)栽和電源導(dǎo)體之間(單元630和640)，以便該裝 置可以監(jiān)視和控制該負(fù)栽的第一電壓(單元620)。換句話說，該裝 置可以被設(shè)置成用來向負(fù)栽提供不同于電源電位的電壓電位，以便該 裝置可以控制負(fù)栽接收的電壓。例如，該裝置可以連接到集成電路的 金屬跡線，該金屬跡線向其它集成電路元件提供Vdd，而該裝置被用 來向負(fù)栽提供略低于Vdd的不同的電壓。
計(jì)算機(jī)程序還可以產(chǎn)生第二虛擬電位裝置(單元650)并將該裝 置置于集成電路負(fù)載和第二電源導(dǎo)體之間(單元660和670)。第二 虛擬電位裝置可以被安排用來監(jiān)視和控制到負(fù)栽的第二電壓。例如，
第二裝置可以連接到集成電路的另 一金屬跡線，該金屬跡線向其它電
路元件提供Vss,而該裝置被安排用來向負(fù)栽提供略高于Vss的第二 不同電壓。
根據(jù)流程圖600的計(jì)算機(jī)程序?qū)嵤├梢援a(chǎn)生兩個(gè)虛擬電位裝 置(單元620和650)。這樣的實(shí)施例可以制造例如像圖2A中所示 的6T-SRAM單元200的電路，具有虛擬電位裝置235和270。但是， 替代實(shí)施例可以只產(chǎn)生僅僅一個(gè)虛擬電位裝置。繼續(xù)上述的示例，替 代實(shí)施例可以產(chǎn)生僅具有虛擬電位裝置235或虛擬電位裝置270而不 是這二者的6T-SRAM單元。
熟悉集成電路技術(shù)的人員容易理解，上述用來減小集成電路的功 耗和泄漏電流的示例性方法和設(shè)備的靈活性和好處提供了集成電路 設(shè)計(jì)和制造的領(lǐng)域。具體說明的范例只是少數(shù)潛在的設(shè)置，其中虛擬 功率裝置和虛擬地裝置可以工作來控制電壓節(jié)點(diǎn)和電壓軌道的電壓 并加強(qiáng)集成電路中的功率保護(hù)，而不需要犧牲集成電路的速度或快速 操作。
對(duì)于閱讀了本說明書的本領(lǐng)域的技術(shù)人員很顯然的是，本發(fā)明構(gòu) 想了可以減小集成電路中的功耗和泄漏電流的方法、設(shè)備和系統(tǒng)?？?以理解說明書和附圖中詳細(xì)顯示和說明的本發(fā)明的形式只是用作示 例。下面的權(quán)利要求旨在被寬泛地理解來包括公開的示例性實(shí)施例的 各種變體。
雖然對(duì)某些實(shí)施例詳細(xì)說明了本發(fā)明及其好處，應(yīng)當(dāng)理解在不脫 離所附權(quán)利要求限定的本發(fā)明的精神和范圍的前提下可以做出各種 改變、替換和修改。此外，實(shí)施例可以獲得多個(gè)目的，但是不是落入 后附權(quán)利要求范圍內(nèi)的每個(gè)實(shí)施例都實(shí)現(xiàn)每個(gè)目的。此外，本發(fā)明的 范圍不是限定在說明書中描述的特定實(shí)施例的過程、機(jī)器、制造、物 質(zhì)構(gòu)成、方式、方法和步驟。從本發(fā)明的公開內(nèi)容中，本領(lǐng)域的技術(shù) 人員容易理解，已經(jīng)存在或者待開發(fā)的實(shí)質(zhì)上實(shí)現(xiàn)這里描述的相應(yīng)實(shí) 施例的相同功能或獲得相同結(jié)果的過程、機(jī)器、制造、物質(zhì)構(gòu)成、方 式、方法或步驟可以根據(jù)本發(fā)明加以應(yīng)用。因此，后附的權(quán)利要求制
造包含這樣的過程、機(jī)器、制造、物質(zhì)構(gòu)成、方式、方法或步驟到它 們的范圍內(nèi)。
權(quán)利要求
1、一種減小集成電路負(fù)載的泄漏電流的方法，該方法包括將第一電壓施加于低電位裝置的第一端子，以在低壓節(jié)點(diǎn)產(chǎn)生低電壓，其中該低電位裝置的第二端子和第三端子被耦合到該低壓節(jié)點(diǎn)，通過該低電位裝置控制該低電壓，其中該低電位裝置經(jīng)第三端子感測(cè)該低電壓；將第二電壓施加于高供電節(jié)點(diǎn)，其中該高供電節(jié)點(diǎn)被耦合到所述集成電路負(fù)載；以及經(jīng)該第一電壓和第二電壓向集成電路負(fù)載供電。
2、 根據(jù)權(quán)利要求l的方法，還包括通過高電位裝置控制高壓節(jié) 點(diǎn)的高電壓，其中該高電位裝置經(jīng)笫四端子被耦合到該高供電節(jié)點(diǎn)， 并且經(jīng)第五端子和第六端子耦合到該高壓節(jié)點(diǎn)。
3、 根據(jù)權(quán)利要求2的方法，其中通過高電位裝置控制該高壓節(jié) 點(diǎn)的高電壓的步驟包括以接近截止?fàn)顟B(tài)運(yùn)行p型晶體管來控制該高電 壓。
4、 根據(jù)權(quán)利要求l的方法，其中通過該低電位裝置控制該低電 壓的步驟包括以接近截止?fàn)顟B(tài)運(yùn)行n型晶體管來控制該低電壓。
5、 根據(jù)權(quán)利要求l的方法，其中產(chǎn)生笫一電壓和產(chǎn)生第二電壓 的步驟包括產(chǎn)生用于多個(gè)SRAM電路的虛擬功率軌道。
6、 一種用于減小集成電路中的泄漏電流的設(shè)備，該設(shè)備包括 耦合到第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的至少一個(gè)集成電路負(fù)載； 第一電路裝置，耦合到該第一節(jié)點(diǎn)和第一電壓源，其中該第一電路裝置適用于感測(cè)第一節(jié)點(diǎn)的低電壓并控制該低電壓，其中該低電壓 相對(duì)于該第一電壓源是正的；以及第二電壓源，耦合到該第二節(jié)點(diǎn)，其中該第二節(jié)點(diǎn)在集成電路工 作時(shí)處于高電壓上，其中該高電壓相對(duì)于所述低電壓是正的。
7、 根據(jù)權(quán)利要求6的設(shè)備，還包括第二電路裝置，耦合到該第 二節(jié)點(diǎn)和第二電壓源，其中該第二電路裝置適用于控制該高電壓。
8、 根據(jù)權(quán)利要求7的設(shè)備，其中該第二電路裝置包括一個(gè)p-FET， p-FET漏極耦合到第二電壓源，p-FET柵極和p-FET源極 耦合到該第二節(jié)點(diǎn)。
9、 根據(jù)權(quán)利要求8的設(shè)備，其中該笫一電路裝置包括一個(gè) n-FET， n-FET源極耦合到該第一電壓源，n-FET柵極和n-FET漏極 耦合到第一節(jié)點(diǎn)。
10、 根據(jù)權(quán)利要求9的設(shè)備，其中該至少一個(gè)負(fù)栽包括至少一個(gè) SRAM存儲(chǔ)裝置。
11、 根據(jù)權(quán)利要求10的設(shè)備，其中該至少一個(gè)SRAM存儲(chǔ)裝置 包括至少一個(gè)6T-SRAM單元。
12、 根據(jù)權(quán)利要求9的設(shè)備，其中該第一電壓源包括電源Vss， 該第二電壓源包括電源Vdd。
13、 一種系統(tǒng)，包括 電源；虛擬功率裝置，耦合到該電源的供電電壓節(jié)點(diǎn)，其中該虛擬功率 裝置設(shè)置用來為一個(gè)虛擬供電節(jié)點(diǎn)提供供電電壓；至少一個(gè)電氣負(fù)栽，耦合到該虛擬供電節(jié)點(diǎn)和一個(gè)虛擬地節(jié)點(diǎn)；以及虛擬地裝置，耦合到該虛擬地節(jié)點(diǎn)和所述電源的地節(jié)點(diǎn)，其中該 虛擬地裝置設(shè)置用來感測(cè)虛擬地節(jié)點(diǎn)的低電壓并控制該低電壓。
14、 根據(jù)權(quán)利要求13的系統(tǒng)，其中該虛擬功率裝置是p-MOS 晶體管，其第一漏極端子耦合到供電電壓節(jié)點(diǎn)，第一柵極端子和第一 源極端子耦合到該虛擬供電節(jié)點(diǎn)，其中該虛擬地裝置是n 一 MOS晶體 管，其第二柵極端子和第二漏極端子耦合到該虛擬地節(jié)點(diǎn)，其第二源 極端子耦合到該地節(jié)點(diǎn)。
15、 根據(jù)權(quán)利要求13的系統(tǒng)，其中該至少一個(gè)電氣負(fù)栽包括 SRAM存儲(chǔ)器、高速緩存存儲(chǔ)器、集成電路邏輯門和數(shù)字信號(hào)處理電 路之一。
16、根據(jù)權(quán)利要求13的系統(tǒng)，其中該系統(tǒng)包括蜂窩電話、便攜 式計(jì)算裝置、桌面型計(jì)算機(jī)和架裝計(jì)算裝置之一。
全文摘要
公開了減小集成電路的功耗和泄漏電流的方法和設(shè)備。討論了用于包括高速緩存存儲(chǔ)電路的多種類型的集成電路的新的泄漏功率補(bǔ)救技術(shù)。實(shí)施例包括通過使用虛擬電壓軌道或虛擬功率軌道向集成電路負(fù)載提供功率的減小集成電路中的功耗的方法和設(shè)備。該方法和設(shè)備通常包括使用一個(gè)或兩個(gè)虛擬功率控制裝置來對(duì)該集成電路負(fù)載加上“頭”和“腳”，或者將其夾在中間。在這些方法實(shí)施例中，一個(gè)或多個(gè)元件感測(cè)虛擬功率軌道或節(jié)點(diǎn)的電壓，并進(jìn)行調(diào)整來控制電壓到某些特定“虛擬”電壓電位。當(dāng)以此方式控制電壓時(shí)，虛擬功率控制裝置可以用于限制流經(jīng)集成電路負(fù)載的不必要的電流。
文檔編號(hào)G11C11/413GK101110420SQ20071011226
公開日2008年1月23日 申請(qǐng)日期2007年6月29日 優(yōu)先權(quán)日2006年7月19日
發(fā)明者彼得·J·克里姆, 程志斌, 薩特亞吉特·杜塔 申請(qǐng)人:國際商業(yè)機(jī)器公司