專(zhuān)利名稱(chēng)：經(jīng)由高級(jí)存儲(chǔ)器緩沖器對(duì)讀取/寫(xiě)入存儲(chǔ)器存取的校準(zhǔn)的制作方法
技術(shù)領(lǐng)域：
本揭示案中提供的至少某些實(shí)施例涉及全緩沖式雙線內(nèi)存儲(chǔ)器模塊(Fully Buffered Dual Inline Memory Module ， FB-DIMM )和高級(jí)存儲(chǔ)器緩沖器 (Advanced Memory Buffer, AMB)。
背景技術(shù)：
常規(guī)的存儲(chǔ)器系統(tǒng)使用借助于短總線連接的無(wú)緩沖式或寄存式DIMM，其 中存儲(chǔ)器模塊連接到單個(gè)信道。當(dāng)信道中模塊的數(shù)目增加時(shí)，信道性能降低， 從而限制存儲(chǔ)器系統(tǒng)的性能。
為了增加計(jì)算機(jī)系統(tǒng)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)系統(tǒng)的性能，已開(kāi) 發(fā)出全緩沖式雙線內(nèi)存儲(chǔ)器模塊(FB-DIMM)的技術(shù)。
FB-DIMM技術(shù)在存儲(chǔ)器模塊與存儲(chǔ)器控制器之間使用高速、串行、點(diǎn)對(duì)點(diǎn) 連接。主機(jī)存儲(chǔ)器控制器連接到第一存儲(chǔ)器模塊；且第一存儲(chǔ)器模塊連接到第 二存儲(chǔ)器模塊，等等。因此，每一鏈路的負(fù)載是恒定的。在此類(lèi)點(diǎn)對(duì)點(diǎn)連接中 不需要任何分支。存儲(chǔ)器模塊在恒定的負(fù)載環(huán)境下操作，而不考慮系統(tǒng)中使用 的存儲(chǔ)器模塊的數(shù)目。
高級(jí)存儲(chǔ)器緩沖器(AMB)是FB-DIMM的一部分，其提供存儲(chǔ)器系統(tǒng)中 的點(diǎn)對(duì)點(diǎn)鏈路。通常，每一 FB-DIMM具有高級(jí)存儲(chǔ)器緩沖器(AMB),其處理 到達(dá)和來(lái)自本地FB-DIMM的FB-DIMM信道和存儲(chǔ)器請(qǐng)求，并將請(qǐng)求轉(zhuǎn)發(fā)到其 它FB-DIMM。此類(lèi)結(jié)構(gòu)可用于為服務(wù)器和工作站設(shè)計(jì)大容量和高帶寬存儲(chǔ)器子 系統(tǒng)。
AMB通常包括兩個(gè)串行端口和一并行端口。串行端口之一用于連接到主機(jī) 存儲(chǔ)器控制器或較靠近主機(jī)存儲(chǔ)器控制器的鄰近存儲(chǔ)器模塊的AMB;另一串行 端口用于連接到較遠(yuǎn)離主機(jī)存儲(chǔ)器控制器的鄰近存儲(chǔ)器模塊的AMB;且并行端 口用于連接到到達(dá)存儲(chǔ)器芯片的總線，所述存儲(chǔ)器芯片與AMB在同 一存儲(chǔ)器模塊上。
舉例來(lái)說(shuō)，通過(guò)下游串行鏈路發(fā)送到AMB的來(lái)自主機(jī)存儲(chǔ)器控制器的串行 數(shù)據(jù)在被發(fā)送到存儲(chǔ)器模塊上的DRAM芯片之前臨時(shí)緩沖在AMB中。串行數(shù) 據(jù)含有地址、數(shù)據(jù)和命令信息，其在AMB中轉(zhuǎn)換并被放置到存儲(chǔ)器模塊上的 DRAM總線上。AMB根據(jù)存儲(chǔ)器控制器的指令向DRAM芯片進(jìn)行寫(xiě)入和從 DRAM芯片進(jìn)行讀出。從DRAM檢索到的數(shù)據(jù)在AMB中轉(zhuǎn)換為串行數(shù)據(jù)，并 通過(guò)上游串行鏈路發(fā)送到存儲(chǔ)器控制器。

發(fā)明內(nèi)容
本文中描述了經(jīng)由高級(jí)存儲(chǔ)器緩沖器來(lái)校準(zhǔn)通過(guò)具有不同長(zhǎng)度的數(shù)據(jù)總線 進(jìn)行的讀取/寫(xiě)入存儲(chǔ)器存取的方法和設(shè)備。本部分中概述本發(fā)明的某些實(shí)施例。
在本發(fā)明的一個(gè)實(shí)施例中，所述一種集成電路，包含多個(gè)端口，其用于分
別與多個(gè)數(shù)據(jù)總線介接；端口，其用于與所述多個(gè)數(shù)據(jù)總線的共同時(shí)鐘總線介
接；和可調(diào)節(jié)電路，其與所述多個(gè)端口耦合以平衡所述多個(gè)數(shù)據(jù)總線上的延遲。
在本發(fā)明的一個(gè)實(shí)施例中，所述的集成電路，其中所述多個(gè)數(shù)據(jù)總線是到 達(dá)存儲(chǔ)器芯片的點(diǎn)對(duì)點(diǎn)總線。
在本發(fā)明的一個(gè)實(shí)施例中，所述的集成電路，其中所述多個(gè)數(shù)據(jù)總線依照
雙數(shù)據(jù)速率(DDR)標(biāo)準(zhǔn)或四數(shù)據(jù)速率(QDR)標(biāo)準(zhǔn)。
在本發(fā)明的一個(gè)實(shí)施例中，所述的集成電路，包含高級(jí)存儲(chǔ)器緩沖器 (AMB)。
在本發(fā)明的一個(gè)實(shí)施例中，所述的集成電路，其中所述可調(diào)節(jié)電路包含多 個(gè)可調(diào)節(jié)延遲塊和一校準(zhǔn)控制器。
在本發(fā)明的一個(gè)實(shí)施例中，所述的集成電路，其中所述校準(zhǔn)控制器確定從 第一數(shù)據(jù)總線取樣的數(shù)據(jù)與從第二數(shù)據(jù)總線取樣的數(shù)據(jù)之間的相位差，以調(diào)節(jié) 與所述第二數(shù)據(jù)總線耦合的延遲塊。
在本發(fā)明的一個(gè)實(shí)施例中，所述的集成電路，其中調(diào)節(jié)所述延遲塊以減少
所述相位差。
在本發(fā)明的一個(gè)實(shí)施例中，所述的集成電路，其中在所述多個(gè)數(shù)據(jù)總線中 所述第一數(shù)據(jù)總線具有最長(zhǎng)的延遲。在本發(fā)明的一個(gè)實(shí)施例中，所述的集成電路，其中在校準(zhǔn)階段期間，經(jīng)由 所述多個(gè)數(shù)據(jù)總線將同一數(shù)據(jù)型式寫(xiě)入到不同的存儲(chǔ)器芯片中；且同時(shí)通過(guò)所 述多個(gè)數(shù)據(jù)總線讀取所述數(shù)據(jù)型式以調(diào)節(jié)所述多個(gè)延遲塊。
在本發(fā)明的一個(gè)實(shí)施例中，所述的集成電路，其中所述校準(zhǔn)控制器確定從 第一數(shù)據(jù)總線取樣的數(shù)據(jù)與讀取時(shí)鐘之間的相位差，以調(diào)節(jié)與所述第一數(shù)據(jù)總 線耦合的延遲塊。
在本發(fā)明的一個(gè)實(shí)施例中，所述的集成電路，其中所述校準(zhǔn)控制器確定從 第一數(shù)據(jù)總線取樣的數(shù)據(jù)與從第三數(shù)據(jù)總線取樣的數(shù)據(jù)之間的相位差，以調(diào)節(jié) 與所述第三數(shù)據(jù)總線耦合的延遲塊。
在本發(fā)明的一個(gè)實(shí)施例中，所述的集成電路，其中所述校準(zhǔn)控制器同時(shí)調(diào) 節(jié)與所述第二數(shù)據(jù)總線耦合的延遲塊和與所述第三數(shù)據(jù)總線耦合的延遲塊。
在本發(fā)明的一個(gè)實(shí)施例中，所述的集成電路，其中所述可調(diào)節(jié)電路進(jìn)一步 包含多個(gè)可調(diào)節(jié)延遲塊，所述多個(gè)可調(diào)節(jié)延遲塊用于延遲待通過(guò)所述多個(gè)數(shù)據(jù) 總線傳輸?shù)臄?shù)據(jù)，以使所述數(shù)據(jù)總線的目的地處的數(shù)據(jù)與通過(guò)所述時(shí)鐘總線傳 輸?shù)膶?xiě)入時(shí)鐘相位對(duì)準(zhǔn)。
在本發(fā)明的一個(gè)實(shí)施例中，所述的集成電路，其中所述可調(diào)節(jié)電路進(jìn)一步 包含可調(diào)節(jié)延遲塊，所述可調(diào)節(jié)延遲塊用于調(diào)節(jié)通過(guò)所述時(shí)鐘總線傳輸?shù)乃?寫(xiě)入時(shí)鐘的相位。
在本發(fā)明的一個(gè)實(shí)施例中，所述一種存儲(chǔ)器系統(tǒng)，包含多個(gè)存儲(chǔ)器芯片； 共同時(shí)鐘總線，其與所述多個(gè)存儲(chǔ)器芯片耦合；多個(gè)點(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線，其與所 述多個(gè)存儲(chǔ)器芯片耦合；和存儲(chǔ)器緩沖器，其經(jīng)由所述共同時(shí)鐘總線和所述多 個(gè)點(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線與所述多個(gè)存儲(chǔ)器芯片耦合，所述多個(gè)點(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線在所 述存儲(chǔ)器芯片與所述存儲(chǔ)器緩沖器之間具有不同的長(zhǎng)度，所述存儲(chǔ)器緩沖器包 含用于平衡所述多個(gè)數(shù)據(jù)總線上的延遲的可調(diào)節(jié)電路。
在本發(fā)明的一個(gè)實(shí)施例中，所述的存儲(chǔ)器系統(tǒng)，其中所述存儲(chǔ)器緩沖器包 含高級(jí)存儲(chǔ)器緩沖器(AMB)。
在本發(fā)明的一個(gè)實(shí)施例中，所述的存儲(chǔ)器系統(tǒng)，包含全緩沖式雙線內(nèi)存儲(chǔ) 器模塊(FB-DIMM)。
在本發(fā)明的一個(gè)實(shí)施例中，所述的存儲(chǔ)器系統(tǒng)，其中所述存儲(chǔ)器緩沖器包 含校準(zhǔn)控制器，所述校準(zhǔn)控制器用于在校準(zhǔn)階段期間同時(shí)調(diào)節(jié)用于從所述多個(gè) 數(shù)據(jù)總線進(jìn)行讀取的延遲。在本發(fā)明的一個(gè)實(shí)施例中，所述一種在具有多個(gè)數(shù)據(jù)總線的數(shù)據(jù)處理系統(tǒng) 的校準(zhǔn)階段期間的方法，所述數(shù)據(jù)總線具有不同的連線長(zhǎng)度，所述方法包含相 對(duì)于共同寫(xiě)入時(shí)鐘調(diào)節(jié)施加于待通過(guò)所述多個(gè)數(shù)據(jù)總線傳輸?shù)臄?shù)據(jù)的第一延 遲，以便通過(guò)所述數(shù)據(jù)總線進(jìn)行正確的寫(xiě)入操作；和相對(duì)于共同時(shí)鐘調(diào)節(jié)施加 于通過(guò)所述多個(gè)數(shù)據(jù)總線而接收的數(shù)據(jù)的第二延遲，以減少所述接收的數(shù)據(jù)之 間的相位差。
在本發(fā)明的一個(gè)實(shí)施例中，所述的方法，其中所述多個(gè)數(shù)據(jù)總線包含多個(gè) 雙數(shù)據(jù)速率存儲(chǔ)器總線；所述第一和第二延遲集成在高級(jí)存儲(chǔ)器緩沖器(AMB) 上；且在所述校準(zhǔn)階段期間同時(shí)調(diào)節(jié)所述第二延遲。


在附圖的圖式中以舉例而不是限制的方式來(lái)說(shuō)明實(shí)施例，附圖中相似參考 指示類(lèi)似元件。
圖1展示根據(jù)一個(gè)實(shí)施例的存儲(chǔ)器系統(tǒng)。
圖2展示根據(jù)一個(gè)實(shí)施例的高級(jí)存儲(chǔ)器緩沖器(AMB)的方框圖。
圖3展示根據(jù)-一個(gè)實(shí)施例的讀取數(shù)據(jù)校準(zhǔn)。
圖4展示根據(jù)一個(gè)實(shí)施例用于同時(shí)讀取校準(zhǔn)的電路。
圖5展示根據(jù)一個(gè)實(shí)施例使讀取數(shù)據(jù)相位對(duì)準(zhǔn)的方法。
圖6展示根據(jù)一個(gè)實(shí)施例調(diào)節(jié)待從高級(jí)存儲(chǔ)器緩沖器傳輸?shù)臄?shù)據(jù)的延遲的 方法。
具體實(shí)施例方式
以下描述內(nèi)容和圖式是說(shuō)明性的且不應(yīng)解釋為限制性的。描述許多特定細(xì) 節(jié)以提供徹底的理解。然而，在某些情況下，為了避免混淆描述內(nèi)容而沒(méi)有描 述眾所周知的或常規(guī)的細(xì)節(jié)。本揭示案中對(duì)一個(gè)或一實(shí)施例的參考不一定是對(duì) 同一實(shí)施例的參考，且這些參考意味著至少一個(gè)。
圖1展示根據(jù)一個(gè)實(shí)施例的存儲(chǔ)器系統(tǒng)。在圖1中，例如全緩沖式雙線內(nèi) 存儲(chǔ)器模塊(FB-DIMM)的存儲(chǔ)器模塊(21)包括多個(gè)存儲(chǔ)器芯片(例如，11、...、 13)和高級(jí)存儲(chǔ)器緩沖器(AMB) (15)。
高級(jí)存儲(chǔ)器緩沖器(AMB) (15)處理到達(dá)和來(lái)自例如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的存儲(chǔ)器芯片(11、 ...、 13)的請(qǐng)求，并將請(qǐng)求轉(zhuǎn)發(fā)到其它FB-DIMM 或主機(jī)存儲(chǔ)器控制器。
在圖1中，高級(jí)存儲(chǔ)器緩沖器(AMB) (15)與存儲(chǔ)器芯片(11、 ...、 13)
之間的數(shù)據(jù)總線是通常具有不同連線長(zhǎng)度的點(diǎn)對(duì)點(diǎn)連接(31.....33)。在圖1
中，經(jīng)由多點(diǎn)式配置在存儲(chǔ)器芯片(11.....13)之間共享共同時(shí)鐘總線(23)。
在讀取操作中，存儲(chǔ)器芯片(11..... 13)基于從時(shí)鐘總線(23)接收到
的時(shí)鐘發(fā)出數(shù)據(jù)。由于軌跡差異和接收器失配的緣故，到達(dá)高級(jí)存儲(chǔ)器緩沖器 (AMB)的輸入端口的數(shù)據(jù)信號(hào)通常具有不同的相位。
在一個(gè)實(shí)施例中，將高級(jí)存儲(chǔ)器緩沖器(AMB)設(shè)計(jì)為具有可調(diào)節(jié)電路， 以平衡或減少通過(guò)點(diǎn)對(duì)點(diǎn)連接(31、 ...、 33)接收到的數(shù)據(jù)信號(hào)之間的相位差。
在一個(gè)實(shí)施例中，點(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線包括用于數(shù)據(jù)信號(hào)和用于數(shù)據(jù)選通的多 個(gè)并行連線。在高級(jí)存儲(chǔ)器緩沖器(AMB) (15)中，根據(jù)個(gè)別數(shù)據(jù)選通對(duì)數(shù)據(jù) 信號(hào)進(jìn)行取樣，且接著根據(jù)共同讀取時(shí)鐘進(jìn)行取樣，以消除從不同的點(diǎn)對(duì)點(diǎn)數(shù) 據(jù)總線接收的數(shù)據(jù)之間的相位差。隨著數(shù)據(jù)速度增加，數(shù)據(jù)總線之間的相位差 可能導(dǎo)致難以根據(jù)共同讀取時(shí)鐘來(lái)對(duì)數(shù)據(jù)信號(hào)進(jìn)行取樣。
在一個(gè)實(shí)施例中，高級(jí)存儲(chǔ)器緩沖器(AMB) (15)包括可調(diào)節(jié)電路，以在 依據(jù)共同讀取時(shí)鐘對(duì)數(shù)據(jù)信號(hào)進(jìn)行取樣之前減少?gòu)牟煌狞c(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線接收 的數(shù)據(jù)之間的相位差。因此，可增加系統(tǒng)的時(shí)間余量和抖動(dòng)容限。
在寫(xiě)入操作中，高級(jí)存儲(chǔ)器緩沖器(AMB) (15)根據(jù)寫(xiě)入時(shí)鐘發(fā)出數(shù)據(jù)。 由于軌跡差異和接收器失配的緣故，數(shù)據(jù)信號(hào)通常經(jīng)由不同的點(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線
以不同的相位到達(dá)存儲(chǔ)器芯片(31.....33)。當(dāng)存儲(chǔ)器芯片(31.....33)對(duì)
尤其以高數(shù)據(jù)速度從高級(jí)存儲(chǔ)器緩沖器(AMB) (15)傳輸?shù)臄?shù)據(jù)進(jìn)行取樣時(shí)， 相位差可能導(dǎo)致錯(cuò)誤。
在一個(gè)實(shí)施例中，高級(jí)存儲(chǔ)器緩沖器(AMB) (15)設(shè)計(jì)為包括可調(diào)節(jié)電路，
以平衡或減少通過(guò)點(diǎn)對(duì)點(diǎn)連接(31..... 33)傳輸?shù)牡竭_(dá)的數(shù)據(jù)信號(hào)與通過(guò)時(shí)
鐘總線(23)傳輸?shù)臅r(shí)鐘信號(hào)之間的相位差。
通過(guò)在校準(zhǔn)階段使用可調(diào)節(jié)電路，可減少由于數(shù)據(jù)總線和/或時(shí)鐘總線之間 連線長(zhǎng)度的差異而造成的相位差，以經(jīng)由高級(jí)存儲(chǔ)器緩沖器(AMB) (15)來(lái)增 加對(duì)存儲(chǔ)器芯片(31、 ...、 33)進(jìn)行讀取/寫(xiě)入的時(shí)間余量。在一個(gè)實(shí)施例中， 可調(diào)節(jié)電路用于自動(dòng)吸收通過(guò)不同的總線傳輸?shù)臄?shù)據(jù)之間的時(shí)滯，并增加讀取/ 寫(xiě)入時(shí)間余量和抖動(dòng)容限。在一個(gè)實(shí)施例中，高級(jí)存儲(chǔ)器緩沖器(AMB) (15)集成在單個(gè)半導(dǎo)體芯片上。
圖2展示根據(jù)一個(gè)實(shí)施例的高級(jí)存儲(chǔ)器緩沖器(AMB)的方框圖。在圖2 中，高級(jí)存儲(chǔ)器緩沖器(AMB) (41)包括耦合在高級(jí)存儲(chǔ)器緩沖器(AMB) (41) 的DRAM接口 (49)與數(shù)字核心(43)之間的讀取平衡電路(45)和寫(xiě)入平衡 電路(47)。 DRAM接口 (49)可包括用于與多個(gè)點(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線(如圖1所說(shuō) 明)介接的多個(gè)端口。
在-.個(gè)實(shí)施例中，高級(jí)存儲(chǔ)器緩沖器(AMB) (41)通過(guò)DRAM接口將數(shù) 據(jù)傳輸?shù)紻RAM和從DRAM接收數(shù)據(jù)，所述DRAM接口可包括雙數(shù)據(jù)速率 (DDR)存儲(chǔ)器總線接口或四數(shù)據(jù)速率(QDR)存儲(chǔ)器總線接口。
在讀取操作中，在根據(jù)高級(jí)存儲(chǔ)器緩沖器(AMB) (41)的共同讀取時(shí)鐘對(duì) 對(duì)準(zhǔn)的數(shù)據(jù)信號(hào)進(jìn)行取樣之前，讀取平衡電路(45)對(duì)來(lái)自不同數(shù)據(jù)總線的數(shù) 據(jù)信號(hào)解除時(shí)滯(de-skew)和校準(zhǔn)以使其彼此對(duì)準(zhǔn)。
在寫(xiě)入操作中，在通過(guò)數(shù)據(jù)總線傳輸不同數(shù)據(jù)總線的數(shù)據(jù)信號(hào)之前由寫(xiě)入 平衡電路(47)對(duì)所述數(shù)據(jù)信號(hào)預(yù)加時(shí)滯(pre-skew)，使得其可在存儲(chǔ)器芯片 的輸入端口處與其各自的時(shí)鐘對(duì)準(zhǔn)。
圖3展不根據(jù)一個(gè)實(shí)施例的讀取數(shù)據(jù)校準(zhǔn)。在圖3中，在緩沖器(51和53) 處接收到來(lái)自數(shù)據(jù)總線的數(shù)據(jù)和選通信號(hào)之后，選通信號(hào)被延遲(55)(例如， 相移卯度)以控制取樣器(57)。在數(shù)據(jù)觸發(fā)器(DEF) (63)根據(jù)共同讀取時(shí) 鐘對(duì)經(jīng)取樣的輸出進(jìn)行進(jìn)一步取樣之前，取樣器(57)產(chǎn)生數(shù)據(jù)信號(hào)的經(jīng)取樣 的輸出，所述經(jīng)取樣的輸出由可調(diào)節(jié)延遲元件(59)延遲。因此，數(shù)據(jù)觸發(fā)器 (DEF) (63)的輸出與共同讀取時(shí)鐘同步。
在一個(gè)實(shí)施例中，可調(diào)節(jié)延遲(59)由校準(zhǔn)控制器(61)控制以減少?gòu)牟?同數(shù)據(jù)總線接收的經(jīng)取樣的數(shù)據(jù)信號(hào)之間的相位差。
可手動(dòng)控制、或經(jīng)由軟件控制或部分經(jīng)由軟件部分經(jīng)由硬件來(lái)控制校準(zhǔn)控 制器(61)。
以另外方式或進(jìn)行組合，在延遲塊(55)和/或取樣器(57)之前可使用一 組可調(diào)節(jié)延遲元件以使所接收的數(shù)據(jù)相位對(duì)準(zhǔn)。
圖4展示根據(jù)一個(gè)實(shí)施例用于同時(shí)讀取校準(zhǔn)的電路。在一個(gè)實(shí)施例中，在
校準(zhǔn)階段期間調(diào)節(jié)可調(diào)節(jié)延遲(71、 75、 81、...)，且接著使其固定以便進(jìn)行隨
后的操作。在校準(zhǔn)階段期間，從存儲(chǔ)器芯片讀取相同的數(shù)據(jù)型式以調(diào)節(jié)延遲(71、75、 81、…)。
在一個(gè)實(shí)施例中，數(shù)據(jù)總線A具有用于通過(guò)多個(gè)數(shù)據(jù)總線(例如，數(shù)據(jù)總 線A、數(shù)據(jù)總線B、數(shù)據(jù)總線C、...)接收數(shù)據(jù)的最長(zhǎng)延遲。可調(diào)節(jié)延遲(71) 由控制器(73)調(diào)節(jié)以與讀取時(shí)鐘相位對(duì)準(zhǔn)。以另外方式或進(jìn)行組合，可調(diào)節(jié) 讀取時(shí)鐘以與從數(shù)據(jù)總線A讀回的數(shù)據(jù)相位對(duì)準(zhǔn)。以另外方式或進(jìn)行組合，可 調(diào)節(jié)待經(jīng)由時(shí)鐘總線傳輸?shù)酱鎯?chǔ)器芯片的時(shí)鐘信號(hào)，以使從數(shù)據(jù)總線A讀回的 數(shù)據(jù)與讀取時(shí)鐘相位對(duì)準(zhǔn)。
在圖4中，針對(duì)其它總線的可調(diào)節(jié)延遲(75、 81、...)經(jīng)調(diào)節(jié)以與針對(duì)具 有最長(zhǎng)延遲的總線A的延遲匹配，使得可調(diào)節(jié)延遲(71、 75、 81、...)的輸出 具有減少的相位差。
舉例來(lái)說(shuō)，相位檢測(cè)器(77)確定可調(diào)節(jié)延遲(71)與可調(diào)節(jié)延遲(75) 的輸出之間的相位差，所述可調(diào)節(jié)延遲(71)和(75)輸出來(lái)自總線A和總線 B的經(jīng)取樣的數(shù)據(jù)信號(hào)。由相位檢測(cè)器(77)檢測(cè)到的相位差用于經(jīng)由回路濾 波器(79)向可調(diào)節(jié)延遲(75)提供反饋，以減少可調(diào)節(jié)延遲(71)與可調(diào)節(jié) 延遲(75)的輸出之間的相位差。因此，在從數(shù)據(jù)總線A和數(shù)據(jù)總線B讀取相 同的數(shù)據(jù)型式的訓(xùn)練時(shí)期之后，可調(diào)節(jié)延遲(75)可經(jīng)調(diào)節(jié)以使可調(diào)節(jié)延遲(71 和75)的輸出相位對(duì)準(zhǔn)。
在一個(gè)實(shí)施例中，相位檢測(cè)器(83)和回路濾波器(85)用于可調(diào)節(jié)延遲 (81)以使可調(diào)節(jié)延遲(71和81)的輸出相位對(duì)準(zhǔn)。
在--個(gè)實(shí)施例中，在校準(zhǔn)階段期間同時(shí)調(diào)節(jié)可調(diào)節(jié)延遲(75、 81、...)以 補(bǔ)償沿著不同數(shù)據(jù)總線的延遲差。在校準(zhǔn)階段之后，隨后的讀取操作可使用通 過(guò)校準(zhǔn)而確定的延遲來(lái)補(bǔ)償沿著不同數(shù)據(jù)總線的延遲差。因此，可在時(shí)間余量 和抖動(dòng)容限增加的情況下，用共同讀取時(shí)鐘對(duì)可調(diào)節(jié)延遲(71、 75、 81、…) 的輸出進(jìn)行可靠取樣。
在一個(gè)實(shí)施例中，待通過(guò)到達(dá)存儲(chǔ)器芯片的不同數(shù)據(jù)總線而從高級(jí)存儲(chǔ)器 緩沖器傳輸?shù)臄?shù)據(jù)在高級(jí)存儲(chǔ)器緩沖器上通過(guò)一組可調(diào)節(jié)延遲而被預(yù)加時(shí)滯。 可手動(dòng)或通過(guò)校準(zhǔn)階段來(lái)進(jìn)行延遲的調(diào)節(jié)，使得經(jīng)由不同數(shù)據(jù)總線到達(dá)存儲(chǔ)器 芯片的數(shù)據(jù)信號(hào)與經(jīng)由時(shí)鐘總線到達(dá)相應(yīng)存儲(chǔ)器芯片的時(shí)鐘信號(hào)相位對(duì)準(zhǔn)。以 另外方式或進(jìn)行組合，待經(jīng)由時(shí)鐘總線傳輸?shù)酱鎯?chǔ)器芯片的時(shí)鐘信號(hào)也可經(jīng)調(diào) 節(jié)以便進(jìn)行寫(xiě)入操作中的相位對(duì)準(zhǔn)。此平衡方法減少或消除了由于不同的傳送 距離和速度而產(chǎn)生的時(shí)滯。圖5展示根據(jù)一個(gè)實(shí)施例用于使讀取數(shù)據(jù)相位對(duì)準(zhǔn)的方法。在圖5中，在 經(jīng)由多個(gè)點(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線將訓(xùn)練型式(101)寫(xiě)入到一組存儲(chǔ)器中之后，經(jīng)由第 一數(shù)據(jù)總線從所述存儲(chǔ)器中的第一存儲(chǔ)器讀取(103)訓(xùn)練型式。讀取時(shí)鐘(105) 經(jīng)調(diào)節(jié)以與經(jīng)由第一數(shù)據(jù)總線從第存儲(chǔ)器返回的數(shù)據(jù)相位對(duì)準(zhǔn)。以另外方式 或進(jìn)行組合，經(jīng)由第一數(shù)據(jù)總線從第一存儲(chǔ)器返回的數(shù)據(jù)經(jīng)延遲以與讀取時(shí)鐘 相位對(duì)準(zhǔn)。
經(jīng)由第二數(shù)據(jù)總線從所述存儲(chǔ)器中的第——:存儲(chǔ)器讀取(107)訓(xùn)練型式。讀 取時(shí)鐘與從第二存儲(chǔ)器返回的數(shù)據(jù)之間的相位差經(jīng)檢測(cè)(109)且用于調(diào)節(jié)從第 二數(shù)據(jù)總線讀取的數(shù)據(jù)的延遲，以減少讀取時(shí)鐘與從第二存儲(chǔ)器返回的數(shù)據(jù)之 間的相位差。可針對(duì)多個(gè)總線同時(shí)執(zhí)行所述操作(107、 109、 111)以便進(jìn)行讀 取操作中的相位對(duì)準(zhǔn)。
在一個(gè)實(shí)施例中，使讀取時(shí)鐘與經(jīng)由第一數(shù)據(jù)總線從第一存儲(chǔ)器讀回的數(shù) 據(jù)相位對(duì)準(zhǔn)與使經(jīng)由不同數(shù)據(jù)總線從不同存儲(chǔ)器讀回的數(shù)據(jù)相位對(duì)準(zhǔn)的操作同 時(shí)執(zhí)行。
圖6展/下根據(jù)一個(gè)實(shí)施例調(diào)節(jié)待從高級(jí)存儲(chǔ)器緩沖器傳輸?shù)臄?shù)據(jù)的延遲的 方法。在圖6中，重復(fù)執(zhí)行操作121-127以調(diào)節(jié)(121)待經(jīng)山點(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線 寫(xiě)入到存儲(chǔ)器的數(shù)據(jù)的延遲，經(jīng)由點(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線將數(shù)據(jù)寫(xiě)入(123)到存儲(chǔ)器， 并從存儲(chǔ)器讀回(125)數(shù)據(jù)，直到(127)從存儲(chǔ)器讀回的數(shù)據(jù)與寫(xiě)入到存儲(chǔ) 器中的數(shù)據(jù)匹配為止。
在圖6中，在調(diào)節(jié)延遲以啟用經(jīng)由點(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線從存儲(chǔ)器進(jìn)行的正確讀 取/寫(xiě)入之后，使延遲以增量方式增加(129)，直到通過(guò)預(yù)延遲經(jīng)由數(shù)據(jù)總線寫(xiě) 入到存儲(chǔ)器中的數(shù)據(jù)而寫(xiě)入的讀回?cái)?shù)據(jù)不正確為止。記錄(131)對(duì)應(yīng)于從正確 讀回到不正確讀回的轉(zhuǎn)變的延遲量作為第一延遲參數(shù)。
在圖6中，在調(diào)節(jié)延遲以啟用經(jīng)由點(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線從存儲(chǔ)器進(jìn)行的正確讀 取/寫(xiě)入之后，使延遲以增量方式減小(133)，直到通過(guò)預(yù)延遲經(jīng)由數(shù)據(jù)總線寫(xiě) 入到存儲(chǔ)器中的數(shù)據(jù)而寫(xiě)入的讀回?cái)?shù)據(jù)不正確為止。記錄(135)對(duì)應(yīng)于從正確 讀回到不正確讀回的轉(zhuǎn)變的延遲量作為第二延遲參數(shù)。
基于第一和第二延遲參數(shù)確定(137)第三延遲參數(shù)；且使用第三延遲參數(shù) 校準(zhǔn)(139)用于經(jīng)由數(shù)據(jù)總線進(jìn)行寫(xiě)入的延遲。舉例來(lái)說(shuō)，第三延遲參數(shù)可為 第一與第二延遲參數(shù)之間的中點(diǎn)。
在一個(gè)實(shí)施例中，針對(duì)多個(gè)數(shù)據(jù)總線同時(shí)執(zhí)行操作121-139的方法，以確定用于經(jīng)由多個(gè)數(shù)據(jù)總線正確寫(xiě)入被延遲數(shù)據(jù)的延遲。
以另外方式或進(jìn)行組合，待經(jīng)由共同時(shí)鐘總線發(fā)送到所述多個(gè)存儲(chǔ)器的時(shí) 鐘可經(jīng)調(diào)節(jié)以使經(jīng)由第一數(shù)據(jù)總線到達(dá)第一存儲(chǔ)器的數(shù)據(jù)相位對(duì)準(zhǔn)；且經(jīng)由第 二數(shù)據(jù)總線傳輸?shù)臄?shù)據(jù)在高級(jí)存儲(chǔ)器緩沖器上預(yù)延遲以便與經(jīng)由時(shí)鐘總線到達(dá) 相應(yīng)存儲(chǔ)器的時(shí)鐘信號(hào)相位對(duì)準(zhǔn)。
在一個(gè)實(shí)施例中，高級(jí)存儲(chǔ)器緩沖器的集成電路包括一種用于減少、補(bǔ)償 或消除經(jīng)由不同點(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線讀取的數(shù)據(jù)之間的時(shí)滯的靈活/可調(diào)節(jié)的延遲平 衡機(jī)制，和另一種用于使通過(guò)點(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線傳輸?shù)臄?shù)據(jù)發(fā)生時(shí)滯以使得數(shù)據(jù) 與經(jīng)由多點(diǎn)式時(shí)鐘總線到達(dá)的時(shí)鐘信號(hào)達(dá)成相位對(duì)準(zhǔn)的靈活/可調(diào)節(jié)的延遲機(jī) 制。在一個(gè)實(shí)施例中，所述機(jī)制實(shí)施在高級(jí)存儲(chǔ)器緩沖器的DRAM接口中。
在一個(gè)實(shí)施例中，高級(jí)存儲(chǔ)器緩沖器(AMB)依照聯(lián)合電子裝置工程協(xié)會(huì) (JEDEC)標(biāo)準(zhǔn)。
在前述說(shuō)明書(shū)中，已參考本發(fā)明的具體示范性實(shí)施例對(duì)本發(fā)明進(jìn)行了描述。 顯然，在不脫離本發(fā)明的如在所附權(quán)利要求書(shū)中所主張的更廣泛的精神和范疇 的情況下，可對(duì)本發(fā)明進(jìn)行各種修改。因此，應(yīng)認(rèn)為說(shuō)明書(shū)和圖式是說(shuō)明性的 而不是限制性的。
權(quán)利要求
1.一種集成電路，包含多個(gè)端口，其用于分別與多個(gè)數(shù)據(jù)總線介接；端口，其用于與所述多個(gè)數(shù)據(jù)總線的共同時(shí)鐘總線介接；和可調(diào)節(jié)電路，其與所述多個(gè)端口耦合以平衡所述多個(gè)數(shù)據(jù)總線上的延遲。
2. 根據(jù)權(quán)利要求l所述的集成電路，其中所述多個(gè)數(shù)據(jù)總線是到達(dá)存儲(chǔ)器 芯片的點(diǎn)對(duì)點(diǎn)總線。
3. 根據(jù)權(quán)利要求2所述的集成電路，其中所述多個(gè)數(shù)據(jù)總線依照雙數(shù)據(jù)速 率(DDR)標(biāo)準(zhǔn)或四數(shù)據(jù)速率(QDR)標(biāo)準(zhǔn)。
4. 根據(jù)權(quán)利要求1所述的集成電路，包含高級(jí)存儲(chǔ)器緩沖器(AMB)。
5. 根據(jù)權(quán)利要求l所述的集成電路，其中所述可調(diào)節(jié)電路包含多個(gè)可調(diào)節(jié) 延遲塊和一校準(zhǔn)控制器。
6. 根據(jù)權(quán)利要求5所述的集成電路，其中所述校準(zhǔn)控制器確定從第--數(shù)據(jù) 總線取樣的數(shù)據(jù)與從第二數(shù)據(jù)總線取樣的數(shù)據(jù)之間的相位差，以調(diào)節(jié)與所述第 二數(shù)據(jù)總線耦合的延遲塊。
7. 根據(jù)權(quán)利要求6所述的集成電路，其中調(diào)節(jié)所述延遲塊以減少所述相位差。
8. 根據(jù)權(quán)利要求6所述的集成電路，其中在所述多個(gè)數(shù)據(jù)總線中所述第一 數(shù)據(jù)總線具有最長(zhǎng)的延遲。
9. 根據(jù)權(quán)利要求6所述的集成電路，其中在校準(zhǔn)階段期間，經(jīng)由所述多個(gè) 數(shù)據(jù)總線將同一數(shù)據(jù)型式寫(xiě)入到不同的存儲(chǔ)器芯片中；且同時(shí)通過(guò)所述多個(gè)數(shù) 據(jù)總線讀取所述數(shù)據(jù)型式以調(diào)節(jié)所述多個(gè)延遲塊。
10. 根據(jù)權(quán)利要求6所述的集成電路，其中所述校準(zhǔn)控制器確定從第一數(shù)據(jù) 總線取樣的數(shù)據(jù)與讀取時(shí)鐘之間的相位差，以調(diào)節(jié)與所述第一數(shù)據(jù)總線耦合的 延遲塊。
11. 根據(jù)權(quán)利要求6所述的集成電路，其中所述校準(zhǔn)控制器確定從第一數(shù)據(jù) 總線取樣的數(shù)據(jù)與從第三數(shù)據(jù)總線取樣的數(shù)據(jù)之間的相位差，以調(diào)節(jié)與所述第 三數(shù)據(jù)總線耦合的延遲塊。
12. 根據(jù)權(quán)利要求11所述的集成電路，其中所述校準(zhǔn)控制器同時(shí)調(diào)節(jié)與所 述第二數(shù)據(jù)總線耦合的延遲塊和與所述第三數(shù)據(jù)總線耦合的延遲塊。
13. 根據(jù)權(quán)利要求5所述的集成電路，其中所述可調(diào)節(jié)電路進(jìn)一歩包含多個(gè) 可調(diào)節(jié)延遲塊，所述多個(gè)可調(diào)節(jié)延遲塊用于延遲待通過(guò)所述多個(gè)數(shù)據(jù)總線傳輸 的數(shù)據(jù)，以使所述數(shù)據(jù)總線的目的地處的數(shù)據(jù)與通過(guò)所述時(shí)鐘總線傳輸?shù)膶?xiě)入 時(shí)鐘相位對(duì)準(zhǔn)。
14. 根據(jù)權(quán)利要求13所述的集成電路，其中所述可調(diào)節(jié)電路進(jìn) -歩包含可 調(diào)節(jié)延遲塊，所述可調(diào)節(jié)延遲塊用于調(diào)節(jié)通過(guò)所述時(shí)鐘總線傳輸?shù)乃鰧?xiě)入時(shí) 鐘的相位。
15. —種存儲(chǔ)器系統(tǒng)，包含 多個(gè)存儲(chǔ)器芯片；共同時(shí)鐘總線，其與所述多個(gè)存儲(chǔ)器芯片耦合； 多個(gè)點(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線，其與所述多個(gè)存儲(chǔ)器芯片耦合；和 存儲(chǔ)器緩沖器，其經(jīng)由所述共同時(shí)鐘總線和所述多個(gè)點(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線與 所述多個(gè)存儲(chǔ)器芯片耦合，所述多個(gè)點(diǎn)對(duì)點(diǎn)數(shù)據(jù)總線在所述存儲(chǔ)器芯片與所 述存儲(chǔ)器緩沖器之間具有不同的長(zhǎng)度，所述存儲(chǔ)器緩沖器包含用于平衡所述 多個(gè)數(shù)據(jù)總線上的延遲的可調(diào)節(jié)電路。
16. 根據(jù)權(quán)利要求15所述的存儲(chǔ)器系統(tǒng)，其中所述存儲(chǔ)器緩沖器包含高級(jí) 存儲(chǔ)器緩沖器(AMB)。
17. 根據(jù)權(quán)利要求15所述的存儲(chǔ)器系統(tǒng)，包含全緩沖式雙線內(nèi)存儲(chǔ)器模塊 (FB-DIMM)。
18. 根據(jù)權(quán)利要求15所述的存儲(chǔ)器系統(tǒng)，其中所述存儲(chǔ)器緩沖器包含校準(zhǔn) 控制器，所述校準(zhǔn)控制器用于在校準(zhǔn)階段期間同時(shí)調(diào)節(jié)用于從所述多個(gè)數(shù)據(jù)總 線進(jìn)行讀取的延遲。
19. 一種在具有多個(gè)數(shù)據(jù)總線的數(shù)據(jù)處理系統(tǒng)的校準(zhǔn)階段期間的方法，所述 數(shù)據(jù)總線具有不同的連線長(zhǎng)度，所述方法包含相對(duì)于共同寫(xiě)入時(shí)鐘調(diào)節(jié)施加于待通過(guò)所述多個(gè)數(shù)據(jù)總線傳輸?shù)臄?shù)據(jù)的 第一延遲，以便通過(guò)所述數(shù)據(jù)總線進(jìn)行正確的寫(xiě)入操作；和相對(duì)于共同時(shí)鐘調(diào)節(jié)施加于通過(guò)所述多個(gè)數(shù)據(jù)總線而接收的數(shù)據(jù)的第二 延遲，以減少所述接收的數(shù)據(jù)之間的相位差。
20. 根據(jù)權(quán)利要求19所述的方法，其中所述多個(gè)數(shù)據(jù)總線包含多個(gè)雙數(shù)據(jù) 速率存儲(chǔ)器總線；所述第一和第二延遲集成在高級(jí)存儲(chǔ)器緩沖器(AMB)上； 且在所述校準(zhǔn)階段期間同時(shí)調(diào)節(jié)所述第二延遲。
全文摘要
本發(fā)明提供經(jīng)由高級(jí)存儲(chǔ)器緩沖器來(lái)校準(zhǔn)通過(guò)具有不同長(zhǎng)度的數(shù)據(jù)總線進(jìn)行的讀取/寫(xiě)入存儲(chǔ)器存取的方法和設(shè)備。
文檔編號(hào)G11C7/10GK101290794SQ20071012331
公開(kāi)日2008年10月22日 申請(qǐng)日期2007年6月20日 優(yōu)先權(quán)日2007年4月16日
發(fā)明者葉笑蓉, 雷 吳, 崗 山, 郭振東 申請(qǐng)人:瀾起科技(上海)有限公司