專(zhuān)利名稱(chēng)：電熔絲電路和電子元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種電熔絲電路(electric flise circuit)和一種電子元件。
技術(shù)背景本申請(qǐng)是基于并且要求2006年8月18日遞交的在先日本專(zhuān)利申請(qǐng) No.2006-223428的優(yōu)先權(quán)權(quán)益，其整個(gè)內(nèi)容通過(guò)引用結(jié)合于此。圖28是說(shuō)明具有激光熔絲的半導(dǎo)體存儲(chǔ)芯片的視圖。在具有利用激 光熔絲的冗余存儲(chǔ)單元的現(xiàn)代半導(dǎo)體存儲(chǔ)器中，通常的做法是將損壞的存 儲(chǔ)單元替換為冗余存儲(chǔ)單元。激光熔絲是一種非易失性的ROM，其中信 息通過(guò)對(duì)配線導(dǎo)電層輻射激光束被寫(xiě)入以斷開(kāi)該熔絲(例如，當(dāng)被連通 時(shí)，其是電導(dǎo)電的，即"0";當(dāng)被斷開(kāi)時(shí)，其是電絕緣的，即"1")并 且損壞的存儲(chǔ)單元的地址在ROM中存儲(chǔ)，以便冗余存儲(chǔ)單元接手。存在 一種已知的現(xiàn)象，比如當(dāng)封裝時(shí)由于所產(chǎn)生的熱量等原因，存儲(chǔ)芯片1601 中的DRAM的刷新性能的降低。然而，激光束LS在封裝之后不能被輻 射。因此， 一種方法已經(jīng)被研究，其中一種電可寫(xiě)的電熔絲被用作非易失 性的ROM,損壞的存儲(chǔ)單元的地址被存儲(chǔ)在該ROM以實(shí)現(xiàn)冗余存儲(chǔ)單元 的替換。圖29是一種說(shuō)明電熔絲電路的示范性配置的圖。在下文中，場(chǎng)效應(yīng) 晶體管被簡(jiǎn)單地稱(chēng)為晶體管。電熔絲電容器101在電壓VRR和節(jié)點(diǎn)n3之 間相連。N溝道晶體管102的柵極、漏極和源極分別被連到電壓VPP、節(jié) 點(diǎn)n3和節(jié)點(diǎn)n2，該n溝道晶體管是一種保護(hù)晶體管。例如，電壓VPP是 3V。 n溝道晶體管103的柵極、漏極和源極分別被連到寫(xiě)入信號(hào)WRT、節(jié) 點(diǎn)n2、地線，該n溝道晶體管是一種寫(xiě)入電路。下一步，讀取電路110的配置將被說(shuō)明。n溝道晶體管111的柵極、 漏極和源極被分別連接到讀取信號(hào)RD、節(jié)點(diǎn)n2和節(jié)點(diǎn)n4。 N溝道晶體管 113的柵極、漏極和源極分別連接到節(jié)點(diǎn)n5、節(jié)點(diǎn)n4和地線。P溝道晶體 管112的柵極、漏極和源極分別連接到節(jié)點(diǎn)n5、電壓VII和節(jié)點(diǎn)n4。例如 電壓VII為1.6V。與非門(mén)(NAND)電路115的輸入端子和輸出端子分別 連接到節(jié)點(diǎn)n4和信號(hào)RSTb的接線、以及節(jié)點(diǎn)n5，該與非門(mén)電路連接到 電源電壓VII。非門(mén)(NOT)電路116的輸入端子和輸出端子分別連接到 節(jié)點(diǎn)5和信號(hào)EFA的接線。另外，日本專(zhuān)利申請(qǐng)公開(kāi)說(shuō)明書(shū)No.2002-197889中的電流截止電路包 括第一場(chǎng)效應(yīng)晶體管和第二場(chǎng)效應(yīng)晶體管，其電流通路分別串聯(lián)連接到第 一熔絲和第二熔絲；連接到第一場(chǎng)效應(yīng)晶體管的柵極的焊盤(pán)電極；電源和第一場(chǎng)效應(yīng)晶體管柵極之間連接的負(fù)載電阻；以及用于根據(jù)一個(gè)缺損是否 應(yīng)該被修復(fù)，確定第二場(chǎng)效應(yīng)晶體管的導(dǎo)通性的熔絲電路。另外，在日本專(zhuān)利申請(qǐng)公開(kāi)說(shuō)明書(shū)No.2001-338495中， 一種包含在 DRAM冗余行(DRAM-redundant-row)解碼器中的半導(dǎo)體存儲(chǔ)器裝置被 說(shuō)明，其中多個(gè)n溝道MOS晶體管，其每個(gè)柵極接收一個(gè)分配給對(duì)應(yīng)的 字線(word line)的預(yù)解碼信號(hào)，其在相應(yīng)熔絲的各個(gè)端子和地線電勢(shì) GND之間串聯(lián)連接。近年來(lái)，己知一種被稱(chēng)作"GIDL (柵極感應(yīng)漏極泄漏)電流"的漏電 流存在于MOS晶體管中。例如，當(dāng)晶體管102的柵極電壓為0 V時(shí)，漏 極電壓提高到4 V (即在柵極和漏極之間4 V或者更高的電勢(shì)差)導(dǎo)致漏 極和反向柵極(back gate)(體，bulk)之間的漏電流。借助于移位寄存 器多個(gè)電熔絲的寫(xiě)入操作逐個(gè)地被執(zhí)行。然而，當(dāng)寫(xiě)入另一電熔絲被執(zhí)行 之后，在寫(xiě)入給定電熔絲被執(zhí)行時(shí)，用于寫(xiě)入電熔絲電路的保護(hù)晶體管 102的柵極電壓和漏極電壓分別變?yōu)閂PP，艮卩3 V和VRR，即8 V。柵極 和漏極之間的電壓差變成5 V并且GIDL電流被產(chǎn)生。因?yàn)殡妷荷龎杭?lì) 電路(voltage-boost pumping circuit)的小電流提供容量(大約幾十微 安)，其在半導(dǎo)體芯片中被提供并且產(chǎn)生八伏VRR，所以數(shù)百微安的 GIDL電流的出現(xiàn)阻止了電壓升壓激勵(lì)電路產(chǎn)生諸如8 V這樣高的電壓； 因而，已經(jīng)是一種寫(xiě)入不能被適當(dāng)?shù)貓?zhí)行的問(wèn)題。另外，已知在絕緣膜破壞之后，電熔絲的阻抗值存在巨大的變化，因 此不能保證不會(huì)出現(xiàn)一種情況，其中"即使寫(xiě)入已經(jīng)被完成，由于額外的 阻抗值，檢測(cè)電路不能確定電熔絲仍是導(dǎo)電的"，并且存在一種問(wèn)題，充 分的可靠性不能被達(dá)到。另外，電熔絲寫(xiě)入操作要求施加高電壓，比如8 V;然而，存在一種 風(fēng)險(xiǎn)，高電壓擊穿了形成MOS晶體管的源漏區(qū)域的擴(kuò)散層和阱之間的PN 結(jié)。近年來(lái)，SIP (封裝系統(tǒng)，System in Package)等等被公知，其中存儲(chǔ) 芯片和邏輯(處理器)芯片安裝在同一封裝中，以便降低電子元件的大 ??；然而，當(dāng)在封裝過(guò)程中存儲(chǔ)芯片被發(fā)現(xiàn)損壞時(shí)，安裝在相同封裝內(nèi)的 昂貴的邏輯芯片也被認(rèn)為是損壞的，導(dǎo)致成本的提升。發(fā)明內(nèi)容本發(fā)明的目的是提供一種高可靠性的電熔絲電路和電子元件。根據(jù)本發(fā)明的一個(gè)方面，提供一種電熔絲電路，其包括形成電熔絲的 電容器；通過(guò)響應(yīng)寫(xiě)入信號(hào)對(duì)電容器的端子施加電壓用于擊穿電容器絕緣 膜的寫(xiě)入電路；以及包含有第一晶體管和第二晶體管的至少兩個(gè)晶體管， 其在電容器和寫(xiě)入電路之間串聯(lián)連接。根據(jù)本發(fā)明的另一方面，提供一種電熔絲電路，包括用于至少兩個(gè)電 熔絲的第一電容器和第二電容器，以及基于第一和第二電容器的阻抗用于 輸出一比特?cái)?shù)據(jù)的輸出電路。根據(jù)本發(fā)明的另一方面，提供一種電子元件，包括包含電熔絲的半導(dǎo) 體存儲(chǔ)芯片，不同于半導(dǎo)體存儲(chǔ)芯片的半導(dǎo)體芯片，以及用于封裝半導(dǎo)體 存儲(chǔ)芯片和半導(dǎo)體芯片二者的封裝。


圖1是說(shuō)明根據(jù)本發(fā)明實(shí)施例1的一種電熔絲電路示范性配置的示意圖；圖2是說(shuō)明根據(jù)本發(fā)明實(shí)施例2的一種電熔絲電路示范性配置的示意圖3是說(shuō)明根據(jù)本發(fā)明實(shí)施例3的一種電熔絲電路示范性配置的示意圖；圖4是說(shuō)明根據(jù)本發(fā)明實(shí)施例4的一種電壓產(chǎn)生電路的示范性配置的 電路圖；圖5是說(shuō)明根據(jù)本發(fā)明實(shí)施例5的一種電壓產(chǎn)生電路的示范性配置的 電路圖；圖6是表示電壓VRRH的曲線圖；圖7是說(shuō)明根據(jù)本發(fā)明實(shí)施例6的一種電熔絲電路示范性配置的示意圖；圖8是說(shuō)明根據(jù)本發(fā)明實(shí)施例7的一種電熔絲電路示范性配置的示意圖；圖9是說(shuō)明根據(jù)本發(fā)明實(shí)施例8的一種電熔絲電路示范性配置的示意圖；圖10是說(shuō)明根據(jù)本發(fā)明實(shí)施例9的一種電熔絲電路示范性配置的示 意圖；圖11是說(shuō)明根據(jù)本發(fā)明實(shí)施例10的一種電熔絲電路示范性配置的示 意圖；圖12是說(shuō)明根據(jù)本發(fā)明實(shí)施例11的一種電熔絲電路示范性配置的示 意圖；圖13是說(shuō)明根據(jù)本發(fā)明實(shí)施例12的電熔絲電路及其外圍電路的示范 性配置的示意圖；圖14是說(shuō)明根據(jù)本發(fā)明實(shí)施例13的電熔絲電路及其外圍電路的示范性配置的示意圖；圖15是表示一種電熔絲電路的寫(xiě)入操作例子的時(shí)序圖；圖16是說(shuō)明根據(jù)本發(fā)明實(shí)施例14的一個(gè)封裝系統(tǒng)(SIP)的示范性配置的示意圖；圖17是一種說(shuō)明邏輯芯片和存儲(chǔ)芯片之間連接線的例子的示意圖； 圖18是一種表示電熔絲操作碼的例子的表，該操作碼從邏輯芯片中 的存儲(chǔ)控制器輸出到存儲(chǔ)芯片；
圖19是說(shuō)明電熔絲控制電路的示范性配置的電路圖，用于輸入圖18中的電熔絲操作碼；圖20是表示圖19中電路操作的時(shí)序圖；圖21是說(shuō)明連接到圖19中電路的電熔絲控制電路的示范性配置的電 路圖；圖22是一種說(shuō)明連接到圖21中電路的電熔絲控制電路的示范性配置 的電路圖。圖23是表示圖22中電路操作的時(shí)序圖；圖24是一種說(shuō)明連接到圖21中電路的電熔絲控制電路的示范性配置 的電路圖；圖25是表示圖24中電路的示范性操作的時(shí)序圖；圖26是表示一種處理例子的流程圖，其中圖16中的邏輯芯片中的存 儲(chǔ)控制器在存儲(chǔ)芯片中的電熔絲電路中執(zhí)行寫(xiě)入；圖27是說(shuō)明根據(jù)本發(fā)明實(shí)施例1的半導(dǎo)體存儲(chǔ)芯片的示范性配置的 示意圖；圖28是說(shuō)明具有激光烙絲的半導(dǎo)體存儲(chǔ)芯片的視圖； 圖29是說(shuō)明電熔絲電路的示范性配置的示意圖； 圖30是說(shuō)明電熔絲電路及其外圍電路的示范性配置的示意圖； 圖31是表示電熔絲電路的寫(xiě)入操作的例子的時(shí)序圖；以及 圖32是一時(shí)序圖，用于當(dāng)電源被啟動(dòng)的時(shí)間瞬間，包括電熔絲電路 的半導(dǎo)體存儲(chǔ)芯片。
具體實(shí)施方式
(實(shí)施例1)圖27是說(shuō)明根據(jù)本發(fā)明實(shí)施例1的一種半導(dǎo)體存儲(chǔ)芯片的示范性配 置的示意圖。 一種電熔絲電路1501，其是一種非易失性的ROM，用于在 通用存儲(chǔ)單元陣列1503中存儲(chǔ)損壞的存儲(chǔ)單元的地址，輸出損壞的存儲(chǔ) 單元的地址到地址比較器1502。地址比較器1502比較損壞的存儲(chǔ)單元的 地址和輸入的地址，然后輸出兩地址的比較結(jié)果到通用存儲(chǔ)單元陣列1503
和冗余存儲(chǔ)單元陣列1504。在兩地址彼此不相符的情況中，通用存儲(chǔ)單元陣列1503從相應(yīng)于輸入的地址的存儲(chǔ)單元讀出數(shù)據(jù)DQ或者寫(xiě)入數(shù)據(jù)DQ 到相應(yīng)于輸入的地址的存儲(chǔ)單元。在兩地址彼此相符的情況中，冗余存儲(chǔ) 單元陣列1504從相應(yīng)于輸入的地址的存儲(chǔ)單元讀出數(shù)據(jù)DQ或者寫(xiě)入數(shù)據(jù) DQ到相應(yīng)于輸入的地址的存儲(chǔ)單元。結(jié)果，在通用存儲(chǔ)單元陣列1503中 存在損壞的存儲(chǔ)單元的情況中，損壞的存儲(chǔ)單元可以由冗余存儲(chǔ)單元陣列 1504中的存儲(chǔ)單元代替。圖1是說(shuō)明根據(jù)實(shí)施例1的電熔絲電路1501的示范性配置的示意圖。 圖l通過(guò)在圖29中加入n溝道場(chǎng)效應(yīng)晶體管121而獲得的示意圖。在下文 中，場(chǎng)效應(yīng)晶體管被簡(jiǎn)單地稱(chēng)為晶體管。電容器101在電壓VRR和節(jié)點(diǎn) n3之間相連并且形成一種電熔絲。n溝道晶體管121的柵極、漏極和源極 分別被連到電壓VRRH、節(jié)點(diǎn)n3和節(jié)點(diǎn)nl，該n溝道晶體管是一種保護(hù) 晶體管。例如，電壓VRRH是5.5V。 n溝道晶體管102的柵極、漏極和源 極分別被連到電壓VPP、節(jié)點(diǎn)nl和節(jié)點(diǎn)n2，該n溝道晶體管是一種保護(hù) 晶體管。例如，電壓VPP是3V。 n溝道晶體管103的柵極、漏極和源極 分別被連到寫(xiě)入信號(hào)WRT、節(jié)點(diǎn)n2、地線(參考電位)，該n溝道晶體 管是一種寫(xiě)入電路。晶體管102和121各自的反向柵極(體)連接到地 線。下一步，讀取電路110的配置將被說(shuō)明。n溝道晶體管111的柵極、 漏極和源極被分別連接到讀取信號(hào)RD、節(jié)點(diǎn)n2和節(jié)點(diǎn)n4。 n溝道晶體管 113的柵極、漏極和源極分別連接到節(jié)點(diǎn)n5、節(jié)點(diǎn)n4和地線(參考電 位)。p溝道晶體管112的柵極、漏極和源極分別連接到節(jié)點(diǎn)n5、電壓 VII和節(jié)點(diǎn)n4。例如電壓VII為1.6V。與非門(mén)(NAND)電路115的輸入 端子和輸出端子分別連接到節(jié)點(diǎn)n4和信號(hào)RSTb的接線、以及節(jié)點(diǎn)n5， 該與非門(mén)電路連接到電源電壓VII。非門(mén)(NOT)電路116的輸入端子和 輸出端子分別連接到節(jié)點(diǎn)5和信號(hào)EFA的接線。圖30是說(shuō)明電熔絲電路215及其外圍電路的示范性配置的示意圖； 圖31是描述電熔絲電路寫(xiě)入操作例子的時(shí)序圖。電熔絲電路215相應(yīng)于 圖1中的電熔絲電路。 一種電壓升壓(激勵(lì))電路/電平控制電路201，其執(zhí)行升壓和電壓的電平控制，提供給多個(gè)單元電路203電壓VRR、 VRRH、 VPP、 VII等等。 一種電熔絲控制電路202輸出信號(hào)RD、 RSTb、 EF-WRITE、 EF-START、 EF-CLK、 EF-STRB到多個(gè)單元電路203。每一 單元電路203具有觸發(fā)器(FF) 211和212、與非電路213、非電路214和 電熔絲電路215。多個(gè)單元電路203中各自的觸發(fā)器211，其接收相應(yīng)地 址信號(hào)AO到A2或者有效信號(hào)(VALID)，配置地址寄存器204。為了說(shuō) 明的簡(jiǎn)單起見(jiàn)， 一種由地址信號(hào)AO到A2組成的3比特地址的情況將被說(shuō) 明。有效信號(hào)VALID是一種指示相應(yīng)于地址信號(hào)AO到A2的電熔絲中存 儲(chǔ)內(nèi)容是否有效的信號(hào)。例如，在沒(méi)有損壞的存儲(chǔ)單元并且不需要替換冗 余存儲(chǔ)單元的情況中，有效信號(hào)VALID的電平會(huì)是低的。在多個(gè)單元電 路203中的觸發(fā)器212配置移位寄存器205。在時(shí)間瞬間tl之前，信號(hào)EF-STRB的脈沖被輸入到觸發(fā)器211的各 個(gè)時(shí)鐘端子，并且地址信號(hào)AO到A2被輸入到觸發(fā)器211的相應(yīng)輸入端 子。例如， 一種情況將被說(shuō)明，其中地址信號(hào)AO是低電平的，地址信號(hào) Al是高電平的，地址信號(hào)A2是低電平的，有效信號(hào)VALID是高電平 的，而且這些信號(hào)被寫(xiě)入電熔絲。地址信號(hào)AO的寄存器211輸出低電平 的信號(hào)。地址信號(hào)Al的寄存器211輸出高電平信號(hào)。地址信號(hào)A2的寄存 器211輸出低電平信號(hào)。有效信號(hào)VALID的寄存器211輸出高電平信 號(hào)。在時(shí)間瞬間tl以及之后，時(shí)鐘信號(hào)EF-CLK變成具有一種恒定頻率的 時(shí)鐘脈沖。信號(hào)EF-WRITE是一種具有與時(shí)鐘信號(hào)EF-CLK相同周期的脈 沖信號(hào)。在時(shí)間瞬間tl，起動(dòng)信號(hào)EF-START由高電平變到低電平。結(jié) 果，移位寄存器212移位起動(dòng)信號(hào)EF-START然后輸出己移位的起動(dòng)信號(hào) 到下一個(gè)移位寄存器212。因此，地址信號(hào)AO的寄存器212，地址信號(hào) Al的寄存器212，地址信號(hào)A2的寄存器212，以及有效信號(hào)VALID的寄 存器212輸出移位的脈沖。時(shí)間瞬間tl之后，地址信號(hào)AO的非電路214保持寫(xiě)入信號(hào)WRT低 電平并且不輸出脈沖。時(shí)間瞬間t2之后，地址信號(hào)Al的非電路214輸出 高電平脈沖作為寫(xiě)入信號(hào)WRT。時(shí)間瞬間t3之后，地址信號(hào)A2的非電路214保持寫(xiě)入信號(hào)WRT低電平并且不輸出脈沖。時(shí)間瞬間t4之后，有效 信號(hào)VALID的非電路214輸出高電平脈沖作為寫(xiě)入信號(hào)WRT。圖1中，當(dāng)寫(xiě)入信號(hào)WRT變?yōu)楦唠娖綍r(shí)，晶體管103接通。高電壓 VRR (例如8 V)被施加于電容器101。當(dāng)將其原本放置時(shí)，由電容器101 組成的電熔絲是電絕緣的。當(dāng)高電壓(例如8 V)通過(guò)電容器101被施加 時(shí)，電容器101的絕緣膜被擊穿，從而電容器101變?yōu)殡妼?dǎo)電的。這兩種 各自的狀態(tài)被分配為"0"和"1"。例如，電容器101的絕緣膜沒(méi)有擊 穿，電容器101是電絕緣的時(shí)候的狀態(tài)被分配為"0";電容器101的絕 緣膜被擊穿，電容器101是電導(dǎo)電的時(shí)候的狀態(tài)被分配為"0"。電容器 101可以被用作非易失性的ROM。執(zhí)行擊穿電熔絲的絕緣膜的操作(在下文中稱(chēng)為寫(xiě)入操作)所需的 高電壓通過(guò)半導(dǎo)體芯片中所提供的電壓升壓電路201產(chǎn)生。另外，當(dāng)執(zhí)行 寫(xiě)入操作時(shí)，寫(xiě)入操作被同時(shí)施加于多個(gè)電容器101，可以產(chǎn)生相當(dāng)大的 電流；因此，移位寄存器205被提供以便一個(gè)接一個(gè)的對(duì)電容器101施加 寫(xiě)入操作。電容器(電熔絲)101的寫(xiě)入操作將被說(shuō)明。首先，電壓升壓電路 201升高電壓VRR到一種高電壓(例如8 V)，該電壓VRR是一種在多 個(gè)電容器101的通用結(jié)點(diǎn)的電壓。在此情況中，電容器101的另一端子結(jié) 點(diǎn)n3是浮動(dòng)的；從而，結(jié)點(diǎn)n3的電勢(shì)同樣被提升。在此情況中電容器 101的兩個(gè)端子之間的電勢(shì)差仍是小的。然后，用于寫(xiě)入由移位寄存器 205選擇的寫(xiě)入信號(hào)WRT的晶體管103被接通，從而使得結(jié)點(diǎn)n3的電勢(shì) 為地線電平，并且高電壓被施加于電容器101以便擊穿電容器101的絕緣 膜。此時(shí)，對(duì)于相應(yīng)于未經(jīng)選擇的寫(xiě)入信號(hào)WRT的電容器101，結(jié)點(diǎn)n3 保持浮動(dòng)，從而高電壓沒(méi)有被施加于未經(jīng)選擇的電容器101。圖32是一時(shí)序圖，用于當(dāng)電源被啟動(dòng)的時(shí)間瞬間，包括電熔絲電路 的半導(dǎo)體存儲(chǔ)芯片。用于半導(dǎo)體存儲(chǔ)芯片的電源電壓的電壓VDD例如是 1.8V。該電源啟動(dòng)之后，電壓VDD和VRR，以及信號(hào)RD被逐漸提高。 在時(shí)間過(guò)程中，電壓VRR到達(dá)并且保持大約1.6 V。信號(hào)RSTb保持低電 平。圖1中，當(dāng)信號(hào)RSTb是低電平時(shí)，結(jié)點(diǎn)n5變?yōu)楦唠娖?。然后，晶體
管112斷開(kāi)，晶體管113接通。結(jié)果，結(jié)點(diǎn)n4從浮動(dòng)變?yōu)榈碗娖健Ｈ缓螅?信號(hào)RSTb從低電平變?yōu)楦唠娖?。?dāng)電容器101導(dǎo)電時(shí)，結(jié)點(diǎn)n4變?yōu)楦唠?平，于是輸出信號(hào)EFA變?yōu)楦唠娖?。相反，?dāng)電容器101絕緣時(shí)，結(jié)點(diǎn) n4變?yōu)榈碗娖?，于是輸出信?hào)EFA變?yōu)榈碗娖健Ｈ缓?，電壓VRR和讀取 信號(hào)RD變?yōu)榈鼐€電平，并且晶體管lll斷開(kāi)，于是輸出信號(hào)EFA被保持 在相同電平上?；谏鲜霾僮?，作為信號(hào)EFA讀取電路110輸出電容器 101的狀態(tài)。圖30中，多個(gè)電熔絲電路215的寫(xiě)入操作以由寄存器205移位的各自 定時(shí)瞬間被執(zhí)行。寫(xiě)入操作使具體電熔絲電路215中的電容器101絕緣的 的情況將被討論。下一步，當(dāng)另一電熔絲電路215的寫(xiě)入處理被執(zhí)行時(shí)， 電壓VRR再次變?yōu)?V。圖1中，當(dāng)電容器101導(dǎo)電時(shí)，晶體管121的漏 極結(jié)點(diǎn)n3變?yōu)?V。晶體管121的柵極電壓是5.5V。正如以上的討論，柵 極和漏極之間的電勢(shì)差變?yōu)? V或者更高，GIDL電流(漏電流)在漏極 和反向柵極之間產(chǎn)生。晶體管121的柵極和漏極之間的電勢(shì)差是8-5.5=2.5 V，從而漏電流可以被防止。另外，因?yàn)榫w管121的柵極電壓VRRH是5.5 V，所以源極結(jié)點(diǎn)nl 同樣變?yōu)?.5 V。因?yàn)檫B接到晶體管121的源極結(jié)點(diǎn)nl，晶體管102的漏 極結(jié)點(diǎn)nl變?yōu)?.5 V。晶體管102的柵極電壓VPP是3 V。因此，晶體管 102的柵極和漏極之間的電勢(shì)差是5.5-3=2.5 V，從而GIDL電流可以被防 止。因?yàn)楫a(chǎn)生八伏VRR的電壓升壓電路201具有小的供給電流的能力 (大約幾十微安)，所以數(shù)百微安的GIDL電流的出現(xiàn)使得電壓升壓電路 不可能產(chǎn)生諸如8V這樣高的電壓；因此正常的寫(xiě)入操作不能被執(zhí)行。根 據(jù)當(dāng)前實(shí)施例，晶體管102和121的各自GIDL電流可以被防止；因此， 電壓升壓電路201可以產(chǎn)生八伏VRR，從而正常的寫(xiě)入操作可以被執(zhí)行。如上所述，當(dāng)前實(shí)施例包括用于形成電熔絲的電容器101;通過(guò)響應(yīng) 寫(xiě)入信號(hào)WRT施加電壓到電容器101的端子用于擊穿電容器101的絕緣 膜的寫(xiě)入電路103;以及至少兩個(gè)晶體管，即第一晶體管121和第二晶體 管102，其在電容器101和寫(xiě)入電路103之間串聯(lián)連接。第一晶體管121
以這樣的一種方式連接到電容器101，即比第二晶體管102距電容器101更近的方式。第一晶體管121的柵極電壓VRRH比第二晶體管102的柵極 電壓VPP更高。 (實(shí)施例2)圖2是說(shuō)明根據(jù)本發(fā)明實(shí)施例2的一種電熔絲電路1501示范性配置的 示意圖。相對(duì)于圖1，圖2中，晶體管102和121各自的反向柵極相連在 不同于圖1的位置。圖1中，晶體管102和121的各自的反向柵極連接到 地線。因此，當(dāng)8 V被施加于晶體管121的漏極結(jié)點(diǎn)n3，反向柵極和漏極 結(jié)點(diǎn)n3之間的電勢(shì)差是8-0=8 V，即高電壓；從而PN結(jié)可以被擊穿。在當(dāng)前實(shí)施例(圖2中)晶體管121的反向柵極連接到源極結(jié)點(diǎn)nl。 晶體管102的反向柵極連接到源極結(jié)點(diǎn)n2。當(dāng)通過(guò)寫(xiě)入電容器101變?yōu)閷?dǎo) 電時(shí)，晶體管121的漏極結(jié)點(diǎn)n3變?yōu)? V。因?yàn)榫w管121的柵極電壓 VRRH是5.5 V，所以源極結(jié)點(diǎn)nl同樣變?yōu)?.5 V。因?yàn)楸贿B接到源極結(jié)點(diǎn) nl，所以晶體管121的反向柵極變?yōu)?.5V。從而，晶體管121的反向柵極 和漏極結(jié)點(diǎn)n3之間的電勢(shì)差是8-5.5=2.5 V，從而PN結(jié)的擊穿可以被防 止。另外，因?yàn)檫B接到晶體管121的源極結(jié)點(diǎn)nl，所以晶體管102的漏極 結(jié)點(diǎn)nl變?yōu)?.5V。因?yàn)榫w管102的柵極電壓VPP是3 V，所以源極結(jié) 點(diǎn)n2同樣變?yōu)? V。因?yàn)楸贿B接到源極結(jié)點(diǎn)n2，所以晶體管102的反向柵 極變?yōu)?V。從而，晶體管102的反向柵極和漏極結(jié)點(diǎn)nl之間的電勢(shì)差是 5.5-3=2.5 V，從而PN結(jié)的擊穿可以被防止。 (實(shí)施例3)圖3是說(shuō)明根據(jù)本發(fā)明實(shí)施例3的一種電熔絲電路1501示范性配置的 示意圖。當(dāng)前實(shí)施例中，晶體管102、 103和121以及電容器101的結(jié)構(gòu)例 子將被說(shuō)明。圖3中，上部說(shuō)明了電路圖；下部說(shuō)明了相應(yīng)于該電路圖的 半導(dǎo)體襯底的垂直剖視圖。電容器101由p溝道晶體管組成。p溝道晶體 管101的柵極連接到結(jié)點(diǎn)n3，并且源極、漏極、和反向柵極連接到電壓 VRR.P溝道襯底301連接到參考電位(地線)VSS。在p溝道襯底301 上，晶體管101到103和121被形成。晶體管103的源極S和漏極D是在 p溝道襯底301中形成的n溝道擴(kuò)散區(qū)。n溝道晶體管103的柵極G、源極 S和漏極D分別連接到寫(xiě)入信號(hào)WRT、參考電位VSS和結(jié)點(diǎn)n2。在p溝 道襯底301中，相應(yīng)晶體管102、 121和101的三個(gè)n溝道阱302被形成。n溝道晶體管102的配置將被說(shuō)明。晶體管102在n溝道阱302中被 提供。 一個(gè)p溝道阱303在n溝道阱302中形成。晶體管102的源極S和 漏極D是p溝道阱303中提供的n溝道擴(kuò)散區(qū)。n溝道阱302和p溝道阱 303連接到結(jié)點(diǎn)n2。晶體管102的源極S、柵極和漏極D分別連接到結(jié)點(diǎn) n2、電壓VPP和結(jié)點(diǎn)nl。下一步，n溝道晶體管121的配置將被說(shuō)明。晶體管121在n溝道阱 302中被提供。 一個(gè)p溝道阱303在n溝道阱302中形成。晶體管121的 源極S和漏極D是p溝道阱303中提供的n溝道擴(kuò)散區(qū)。n溝道阱302和 p溝道阱303連接到結(jié)點(diǎn)nl。晶體管121的源極S、柵極和漏極D分別連 接到結(jié)點(diǎn)nl、電壓VRRH和結(jié)點(diǎn)n3。下一步，p溝道晶體管101的配置將被說(shuō)明。晶體管101在n溝道阱 302中被提供。晶體管101的源極S和漏極D是n溝道阱302中提供的p 溝道擴(kuò)散區(qū)。晶體管101的源極S和漏極D以及柵極分別連接到電壓 VRR，以及結(jié)點(diǎn)n3。 n溝道阱302連接到源極S和漏極D。如上所述，晶體管102和121每個(gè)具有一個(gè)三重阱的結(jié)構(gòu)，因而其承 受電壓特性是優(yōu)良的。晶體管102、 103和121的各自柵極氧化膜(絕緣 膜)比晶體管101的柵極氧化膜(絕緣膜)更厚。 (實(shí)施例4)圖4是說(shuō)明根據(jù)本發(fā)明實(shí)施例4的一種電壓產(chǎn)生電路的示范性配置的 電路圖。該電壓產(chǎn)生電路可以基于電壓VRR和VPP產(chǎn)生電壓VRRH。各 自的電壓升壓電路/電平控制電路201產(chǎn)生并且控制電壓VRR或者VPP。 電壓VRR是從0V到8V的電壓。電壓VPP是3V。其閾值電壓Vth例如 是0.7 V的二極管411的正極和負(fù)極分別連接到電壓VRR的端子和經(jīng)由一 個(gè)電阻Rl連接到電壓VRRH的端子。電阻R2連接在電壓VRRH的端子 和電壓VPP的端子之間。
圖6是表示電壓VRRH的曲線圖。橫坐標(biāo)表示電壓VRR，并且縱坐 標(biāo)表示電壓VRRH。電壓VRR從0 V變化到8 V。電壓VPP固定為3V。 那樣的話，電壓VRRH可以用下式表示VRRH= (VRR-Vth) X R2/ (Rl+R2) +VPPXR1/ (Rl+R2) 結(jié)果，可能的是設(shè)置電壓VRRH到電壓VPP和電壓VRR之間的中間 電位；因此，作為實(shí)施例l的情況，GIDL電流可以被防止。 (實(shí)施例5)圖5是說(shuō)明根據(jù)本發(fā)明實(shí)施例5的電壓產(chǎn)生電路的示范性配置的電路 圖；晶體管511和513以及電阻512被加到圖4的電路。n溝道晶體管513 的柵極、源極和漏極分別連接到電源復(fù)位信號(hào)POR、參考電位和經(jīng)由電阻 512連接到電壓VRRH的端子。電源復(fù)位信號(hào)POR是一個(gè)在電源啟動(dòng)時(shí)產(chǎn) 生的高電平脈沖信號(hào)。p溝道晶體管511的柵極、源極和漏極分別連接到 晶體管513的漏極、電壓VRRH和電壓VPP。因?yàn)殡娮鑂2具有大的阻抗值，所以從電源被啟動(dòng)的時(shí)間瞬間到電壓 VRRH到達(dá)電壓VPP的時(shí)間瞬間的持續(xù)時(shí)間是長(zhǎng)的。從而，通過(guò)使用電源 復(fù)位信號(hào)POR,電壓VRRH和電壓VPP之間的阻抗只有當(dāng)電源啟動(dòng)時(shí)被 降低。換言之，當(dāng)電源啟動(dòng)時(shí)，電源復(fù)位信號(hào)POR變?yōu)楦唠娖剑w管 513接通，并且晶體管511接通。結(jié)果電壓VRRH的端子經(jīng)由晶體管511 連接到電壓VPP的端子。從而，當(dāng)電源啟動(dòng)時(shí)，電壓VRRH以高速到達(dá) 電壓VPP。在電源已經(jīng)啟動(dòng)之后，電源復(fù)位信號(hào)POR變?yōu)榈碗娖剑w 管513和511斷開(kāi)，并且通過(guò)如實(shí)施例4相同的操作，電壓VRRH產(chǎn)生。 (實(shí)施例6) .圖7是說(shuō)明根據(jù)本發(fā)明實(shí)施例6的一種電熔絲電路1501示范性配置的 示意圖。當(dāng)前實(shí)施例中(圖7中) 一對(duì)電路701A和701B并聯(lián)連接到圖 29中的電路。第一電路701A和第二電路701B每個(gè)具有相同的配置。電路701A和 701B的配置將在下文說(shuō)明。電容器101在電壓VRR和結(jié)點(diǎn)n3之間相連。 n溝道晶體管102的柵極、漏極和源極分別連接到電壓VPP、結(jié)點(diǎn)n3和結(jié) 點(diǎn)n2，該n溝道晶體管是一種保護(hù)晶體管。例如電壓VPP是3V。 n溝道
晶體管103的柵極、漏極和源極分別連接到寫(xiě)入信號(hào)WRT〈A〉或者 WRT<B>、結(jié)點(diǎn)n2以及地線，該n溝道晶體管103是一種寫(xiě)入電路。n溝 道晶體管111的柵極、漏極和源極分別連接到讀取信號(hào)RD〈A〉或者 RD<B>、結(jié)點(diǎn)n2和結(jié)點(diǎn)n4，該n溝道晶體管111是一種讀取電路。第一 電路701A中，晶體管103的柵極連接到寫(xiě)入信號(hào)WRT<A〉，并且晶體管 111的柵極連接到讀取信號(hào)RD<A>。第二電路701B中，晶體管103的柵 極連接到寫(xiě)入信號(hào)WRT<B〉，并且晶體管111的柵極連接到讀取信號(hào) RD<B>。第一電路701A和第二電路701B相對(duì)于結(jié)點(diǎn)4彼此并聯(lián)連接。下一步，檢測(cè)/閂電路(輸出電路)702的配置將被說(shuō)明。n溝道晶體 管113的的柵極、漏極和源極分別連接到結(jié)點(diǎn)n5、結(jié)點(diǎn)n4和經(jīng)由電阻 114連接到地線。p溝道晶體管112的柵極、源極和漏極分別連接到結(jié)點(diǎn) n5、電壓VII和結(jié)點(diǎn)n4。例如電壓VII是1.6V。與非電路115的輸入端子 和輸出端子分別連接到結(jié)點(diǎn)n4和信號(hào)RSTb的接線，以及結(jié)點(diǎn)n5，該與 非電路115連接到電源電壓VII。非電路116的輸入端子和輸出端子分別 連接到結(jié)點(diǎn)5和信號(hào)EFA的接線?；静僮髋c實(shí)施例1的相同。通過(guò)寫(xiě)入操作絕緣膜被擊穿之后，電容 器101變?yōu)閷?dǎo)電的。然而，當(dāng)電容器101導(dǎo)電時(shí)，多個(gè)電熔絲電路215中 的各自電容器101的阻抗值變化。當(dāng)電容器101的阻抗值為低時(shí)，信號(hào) EFA被輸出為高電平信號(hào)。然而，當(dāng)即使電容器101的絕緣膜己經(jīng)擊穿， 阻抗值比較高的時(shí)候，信號(hào)EFA被輸出為低電平信號(hào)。當(dāng)前實(shí)施例中，相同數(shù)據(jù)被寫(xiě)入第一電路701A和第二電路701B的電 容器101中。也就是說(shuō)，電路701A和701B二者的電容器IOI變?yōu)閷?dǎo)電或 者絕緣的。然而關(guān)于這點(diǎn)，通過(guò)交錯(cuò)寫(xiě)入信號(hào)WRT〈A〉和寫(xiě)入信號(hào) WRT〈B〉的時(shí)間瞬間，第一電路701A和第二電路701B的寫(xiě)入操作在不同 時(shí)間瞬間被執(zhí)行。寫(xiě)入操作的細(xì)節(jié)隨后參考圖15被說(shuō)明。當(dāng)電容器101中的數(shù)據(jù)被讀出時(shí)，讀取信號(hào)RD〈A〉和RD〈B〉在相同 時(shí)間瞬間成為高電平。在電路701A和701B中的電容器101的各自絕緣膜 通過(guò)寫(xiě)入操作被擊穿的情況中，電路701A和701B中的電容器101的阻抗 值會(huì)變化。在電路701A和701B中的電容器101的各自阻抗值是小的情況
中，由于電路701A和701B結(jié)點(diǎn)n4變?yōu)楦唠娖?；從而，信?hào)EFA可以正 確地成為高電平。另外，同樣在電路701A的電容器101的阻抗值是小而 在電路701B的電容器101的阻抗值是大的情況中，由于電路701A,結(jié)點(diǎn) n4變?yōu)楦唠娖剑粡亩?，信?hào)EFA可以正確地成為高電平。另外，同樣在 電路701A的電容器101的阻抗值是大而在電路701B的電容器101的阻抗 值是小的情況中，由于電路701B，結(jié)點(diǎn)n4變?yōu)楦唠娖?；從而，信?hào)EFA 可以正確地成為高電平。如上所述，即使當(dāng)電容器101的阻抗值變化時(shí)， 只要電路701A和701B中的至少一個(gè)電容器101的阻抗值是小的，信號(hào) EFA就可以正確地成為高電平。因此，電熔絲電路的可靠性被增強(qiáng)。如上所述，當(dāng)前實(shí)施例包括至少兩個(gè)電路的電容器101，即第一電路 701A和第二電容器701B，以及基于第一電路701A和第二電路701B的電 容器101的阻抗輸出一比特?cái)?shù)據(jù)的輸出電路702。如果或者第一電路701A 的電容器101或者第二電路701B中的阻抗是小的，則輸出電路702輸出 信號(hào)EFA，其表明那阻抗是小的。另外，輸出電路702具有單個(gè)檢測(cè)電 路，其通常檢測(cè)相應(yīng)于第一電路701A的阻抗值的電壓以及相應(yīng)于第二電 路701B的電容器101的阻抗值的電壓。 (實(shí)施例7)圖8是說(shuō)明根據(jù)本發(fā)明實(shí)施例7的一種電熔絲電路1501示范性配置的 示意圖。實(shí)施例6和7之間的不同將被說(shuō)明。圖7中，電路701A中的晶 體管111的柵極連接到讀取信號(hào)RD<A>，并且電路701B中的晶體管111 的柵極連接到讀取信號(hào)RD<B>。讀取信號(hào)IOKA〉和RD〈B〉是同一個(gè)。因 此，當(dāng)前實(shí)施例中，電路701A和701B中的晶體管111的各自柵極彼此相 連，并且同一個(gè)讀取信號(hào)RD被提供給柵極。當(dāng)前實(shí)施例的基本操作與實(shí) 施例6的相同。 (實(shí)施例8)圖9是說(shuō)明根據(jù)本發(fā)明實(shí)施例8的一種電熔絲電路1501示范性配置的 示意圖。當(dāng)前實(shí)施例中(圖9中)，晶體管121被加到圖7的電路中，如 實(shí)施例1的情況。實(shí)施例6和8之間的不同將被說(shuō)明。電路701A和701B 中，n溝道晶體管121的柵極、漏極和源極分別連接到電壓VRRH、結(jié)點(diǎn) n3以及結(jié)點(diǎn)nl。電容器101在電壓VRR和結(jié)點(diǎn)n3之間相連。晶體管102 的反向柵極連接到結(jié)點(diǎn)nl。當(dāng)前實(shí)施例論證了實(shí)施例1和6的各自效果.如上所述，當(dāng)前實(shí)施例包括至少兩個(gè)晶體管，即第一晶體管121和第 二晶體管102，其串聯(lián)連接于第一電路701A的電容器101和寫(xiě)入電路103 之間，以及至少兩個(gè)晶體管，即第三晶體管121和第四晶體管102，其串 聯(lián)連接于第二電路701B的電容器101和寫(xiě)入電路103之間。(實(shí)施例9)圖10是說(shuō)明根據(jù)本發(fā)明實(shí)施例9的一種電熔絲電路1501示范性配置 的示意圖。實(shí)施例8和9之間的不同將被說(shuō)明。圖7中，第二電路701A 中的晶體管111的柵極連接到讀取信號(hào)RD<A>，并且電路701B中的晶體 管111的柵極連接到讀取信號(hào)RD<B〉。讀取信號(hào)RD〈A〉和RD〈B〉是同一 個(gè)。因此，當(dāng)前實(shí)施例中，如同實(shí)施例7的情況，電路701A和701B中的 晶體管111的各自柵極彼此相連，并且同一個(gè)讀取信號(hào)RD被提供給柵 極。當(dāng)前實(shí)施例的基本操作與實(shí)施例8的相同。 (實(shí)施例10)圖11是說(shuō)明根據(jù)本發(fā)明實(shí)施例10的一種電熔絲電路1501示范性配置 的示意圖。當(dāng)前實(shí)施例中(圖11中)提供檢測(cè)/閂電路702A和702B來(lái)代 替圖7中的檢測(cè)/閂電路702。在具有相同配置的檢測(cè)/閂電路702A和702B的每個(gè)中，圖7中的非 電路116被刪除。檢測(cè)/閂電路(輸出電路)702A和702B的配置將被說(shuō) 明。n溝道晶體管113的的柵極、漏極和源極分別連接到結(jié)點(diǎn)n5、結(jié)點(diǎn)n4 和經(jīng)由電阻114連接到參考電位。p溝道晶體管112的柵極、源極和漏極 分別連接到結(jié)點(diǎn)n5、電壓VII和結(jié)點(diǎn)n4。例如電壓VII是1.6 V。與非電 路115的輸入端子和輸出端子分別連接到結(jié)點(diǎn)n4和信號(hào)RSTb的接線，以 及結(jié)點(diǎn)n5，該與非電路115連接到電源電壓Vn。與非電路1101的輸入端子和輸出端子連接到電路702A和702B中各 自結(jié)點(diǎn)5、信號(hào)EFA的接線。圖7中，檢測(cè)/閂電路702公共地檢測(cè)并鎖存來(lái)自電路701A和701B 的數(shù)據(jù)。當(dāng)前實(shí)施例中，電路701A的檢測(cè)/閂電路702A和電路701B的檢 測(cè)/閂電路702B被分別提供。當(dāng)前實(shí)施例的操作與實(shí)施例6的相同。
如上所述，當(dāng)前實(shí)施例的輸出電路具有第一檢測(cè)電路702A,其檢測(cè)相應(yīng)于第一電路701A中電容器101的阻抗值的電壓，以及第二檢測(cè)電路 702B，其檢測(cè)相應(yīng)于第二電路701B中電容器101的阻抗值的電壓。
(實(shí)施例11)
圖12是說(shuō)明根據(jù)本發(fā)明實(shí)施例11的一種電熔絲電路1501的示范性配 置的示意圖。實(shí)施例IO和ll之間的不同將被說(shuō)明。圖11中，電路701A 中的晶體管111的柵極連接到讀取信號(hào)RD<A>，并且電路701B中的晶體 管111的柵極連接到讀取信號(hào)RD<B>。讀取信號(hào)RD〈A〉和RD〈B〉是同一 個(gè)。因此，當(dāng)前實(shí)施例中，如同實(shí)施例7的情況，電路701A和701B中的 晶體管111的各自柵極彼此相連，并且同一個(gè)讀取信號(hào)RD被提供給柵 極。當(dāng)前實(shí)施例的基本操作與實(shí)施例10的相同。
(實(shí)施例12)
圖13是說(shuō)明根據(jù)本發(fā)明實(shí)施例12的電熔絲電路215及其外圍電路的 示范性配置的示意圖；圖15是表示電熔絲電路的寫(xiě)入操作例子的時(shí)序 圖。當(dāng)前實(shí)施例(圖13中)和實(shí)施例1 (圖30中)的不同在下文被說(shuō) 明。電烙絲電路215是圖7或者圖11中說(shuō)明的電熔絲電路。除了RSTb、 EF-WRITE、 EF-START、 EF-CLK、以及EF-STRB之外，電熔絲控制電路 202輸出信號(hào)到多個(gè)單元電路203、 RD<A>、 RD<B>、 A-ENb禾P B-ENb。 或非(NOR)電路214A基于與非電路213的輸出信號(hào)和使能信號(hào)A-ENb，將或非信號(hào)作為寫(xiě)入信號(hào)WRT〈A〉輸出到電熔絲電路215?；蚍?(NOR)電路214B基于與非電路213的輸出信號(hào)和使能信號(hào)B-ENb，將 或非信號(hào)作為寫(xiě)入信號(hào)WRT〈B〉輸出到電熔絲電路215。
時(shí)間瞬間tl之前，信號(hào)EF-STRB的脈沖被輸入觸發(fā)器211的各自時(shí) 鐘端子，地址信號(hào)AO到A2被輸入觸發(fā)器211的相應(yīng)輸入端子。例如，如 下的情況將被說(shuō)明，地址信號(hào)AO為低電平，地址信號(hào)A1是高電平，地址 信號(hào)A2是低電平，有效信號(hào)VALID是高電平，并且這些信號(hào)被寫(xiě)入電熔 絲。地址信號(hào)AO的寄存器211輸出低電平信號(hào)。地址信號(hào)Al的寄存器 211輸出高電平信號(hào)。地址信號(hào)A2的寄存器211輸出低電平信號(hào)。有效信 號(hào)VALID的寄存器211輸出高電平信號(hào)。電熔絲控制電路202使得使能
信號(hào)A-ENb為低電平并且使能信號(hào)B-ENb為高電平。在時(shí)間瞬間tl以及之后，時(shí)鐘信號(hào)EF-CLK變?yōu)榫哂泻愣l率的時(shí) 鐘脈沖。信號(hào)EF-WRITE是具有與時(shí)鐘信號(hào)EF-CLK相同周期的脈沖信 號(hào)。在時(shí)間瞬間tl，起動(dòng)信號(hào)EF-START由高電平變到低電平。結(jié)果，移 位寄存器212移位起動(dòng)信號(hào)EF-START，然后輸出已移位的起動(dòng)信號(hào)到下 一個(gè)移位寄存器212。因此，地址信號(hào)A0的寄存器212，地址信號(hào)Al的 寄存器212，地址信號(hào)A2的寄存器212，以及有效信號(hào)VALID的寄存器 212都輸出移位的脈沖。在從tl到t5的期間，使能信號(hào)B-ENb為高電平，從而在每個(gè)單元電 路203中從或非電路214B輸出的寫(xiě)入信號(hào)WRT〈B〉變?yōu)榈碗娖?。相反?使能信號(hào)A-ENb為低電平，從而寫(xiě)入信號(hào)WRT〈A〉的電平通過(guò)地址信號(hào) 和有效信號(hào)被確定。時(shí)間瞬間tl之后，地址信號(hào)AO的或非電路214A保持寫(xiě)入信號(hào) WRT〈A〉低電平并且不輸出脈沖。時(shí)間瞬間t2之后，地址信號(hào)Al的或非 電路214A輸出高電平脈沖作為寫(xiě)入信號(hào)WRT<A〉。時(shí)間瞬間t3之后，地 址信號(hào)A2的或非電路214A保持寫(xiě)入信號(hào)WRT低電平并且不輸出脈沖。 時(shí)間瞬間t4之后，有效信號(hào)VALID的或非電路214A輸出高電平脈沖作 為寫(xiě)入信號(hào)WRT<A>。下一步，時(shí)間瞬間t5之后，電熔絲控制電路202使得使能信號(hào)A-ENb 為高電平和使能信號(hào)B-ENb為低電平。在從t6到tl0的期間，使能信號(hào)A-ENb為高電平，從而在每個(gè)單元電 路203中從或非電路214A輸出的寫(xiě)入信號(hào)WRT〈A〉變?yōu)榈碗娖?。相反?使能信號(hào)B-ENb為低電平，從而寫(xiě)入信號(hào)WRT〈B〉的電平通過(guò)地址信號(hào) 和有效信號(hào)被確定。時(shí)間瞬間t6之后，地址信號(hào)A0的或非電路214B保持寫(xiě)入信號(hào) WRT〈B〉低電平并且不輸出脈沖。時(shí)間瞬間t7之后，地址信號(hào)Al的或非 電路214B輸出高電平脈沖作為寫(xiě)入信號(hào)WRT<B〉。時(shí)間瞬間t8之后，地 址信號(hào)A2的或非電路214B保持寫(xiě)入信號(hào)WRT〈B〉低電平并且不輸出脈 沖。時(shí)間瞬間t9之后，有效信號(hào)VALID的或非電路214B輸出高電平脈
沖作為寫(xiě)入信號(hào)WRT<B〉。如上所述，在從tl到t5的時(shí)間間隔期間，寫(xiě)入處理過(guò)程被施加于第 一電路701A的電容器101;在不同于上述時(shí)間間隔的從t6到U0的時(shí)間間 隔期間，寫(xiě)入處理過(guò)程被施加于第二電路701B的電容器101。當(dāng)寫(xiě)入操作 同時(shí)施加于電路701A和701B中的電容器101時(shí)， 一種相當(dāng)大的電流可以 流動(dòng)；因此，該寫(xiě)入操作在各自的定時(shí)瞬間被施加于電路701A的電容器 101和電路701B的電容器101。另外，單個(gè)的電熔絲電路215具有第一電路701A和第二電路701B， 并且相同地址信號(hào)數(shù)據(jù)或者相同的有效信號(hào)數(shù)據(jù)在第一電路701A和第二 電路701B中寫(xiě)入。如上所述，當(dāng)前實(shí)施例具有第一電路701A中寫(xiě)入電路103，用于通 過(guò)響應(yīng)第一寫(xiě)入信號(hào)WRT〈A〉施加電壓到第一電路701A中電容器101的 端子，擊穿第一電路701A中電容器101的絕緣膜；以及第二電路701B中 的寫(xiě)入電路103，用于通過(guò)響應(yīng)第二寫(xiě)入信號(hào)WRT〈B〉施加電壓到第二電 路701B中電容器101的端子，擊穿第二電路701B中電容器101的絕緣 膜。第一電路701A和第二電路701B中的各自寫(xiě)入電路103在不同的時(shí)間 瞬間施加電壓到第一電路701A和第二電路701B中的相應(yīng)電容器101。 (實(shí)施例13)圖14是說(shuō)明根據(jù)本發(fā)明實(shí)施例13的電熔絲電路215及其外圍電路的 示范性配置的示意圖；讀取信號(hào)，即當(dāng)前實(shí)施例的RD (圖14中)不同于 實(shí)施例12的(圖13中)。實(shí)施例12和13之間的不同將在下文說(shuō)明。電 熔絲電路215是圖8或者圖12中說(shuō)明的電熔絲電路。電熔絲控制電路202 輸出代替讀取信號(hào)RD〈A〉和RD〈B〉的讀取信號(hào)RD到多個(gè)單元電路 203。如圖8或者圖12所說(shuō)明的，讀取信號(hào)RD被輸入第一電路701A和 第二電路701B。 (實(shí)施例14)圖16是說(shuō)明根據(jù)本發(fā)明實(shí)施例14的封裝系統(tǒng)(SIP)中電子器件配置 例子的示意圖。在封裝401中，存儲(chǔ)芯片402和邏輯芯片403被提供。該 存儲(chǔ)芯片402具有一種電熔絲電路404。存儲(chǔ)芯片402和電熔絲電路404
分別對(duì)應(yīng)于在圖27中的半導(dǎo)體存儲(chǔ)芯片和電熔絲電路1501。具有存儲(chǔ)控 制器405的邏輯芯片403被連接到外部引腳406。存儲(chǔ)控制器405通過(guò)地 址線、數(shù)據(jù)線和控制線控制存儲(chǔ)芯片402。圖17是一種說(shuō)明邏輯芯片403和存儲(chǔ)芯片402之間連接線的例子的示 意圖。邏輯芯片403將信號(hào)/CE， /OE， /WE， /UB， /LB，以及A0到A22 輸出到存儲(chǔ)芯片402。另外，邏輯芯片403輸入數(shù)據(jù)DQ到存儲(chǔ)芯片402 以及從存儲(chǔ)芯片402輸出數(shù)據(jù)DQ。信號(hào)/CE是一種芯片使能信號(hào)。信號(hào) /OE是一種輸出使能信號(hào)。信號(hào)/WE是一種寫(xiě)入使能信號(hào)。信號(hào)/UB是一 種上層字節(jié)(upper-byte)使能信號(hào)。信號(hào)/LB是一種下層字節(jié)(lower-byte) 使能信號(hào)。信號(hào)A0到A22配置一種23比特地址信號(hào)。圖18是一種表示電熔絲操作碼的例子的表，該操作碼從邏輯芯片403 的存儲(chǔ)控制器405輸出到存儲(chǔ)芯片402中。代碼號(hào)"0"，是用作地址選通模式進(jìn)入的代碼，使得所有地址信號(hào) A0到A22為"0"。該代碼是一種代碼，用于命令地址信號(hào)的引入到圖30 中地址寄存器204的開(kāi)始。代碼號(hào)"1"，是用作地址選通模式退出(退出)的代碼，使得地址 信號(hào)Al到A22為"0"以及地址信號(hào)A0為"1"。該代碼是一種代碼， 用于命令地址信號(hào)的引入到圖30中地址寄存器204的結(jié)束。代碼號(hào)"2"，是用作寫(xiě)入電熔絲模式進(jìn)入的代碼，使得地址信號(hào)AO 和A2到A22為"0"以及地址信號(hào)Al為"1"。該代碼是一種用于命令 在電熔絲中寫(xiě)入開(kāi)始的代碼，在圖31中時(shí)間瞬間tl和之后。代碼號(hào)"3"，是用作寫(xiě)入電熔絲模式退出(退出)的代碼，使得地 址信號(hào)A2到A22為"0"以及地址信號(hào)AO和Al為"1"。該代碼是用于 命令在電熔絲中寫(xiě)入的結(jié)束的代碼。圖19是說(shuō)明電熔絲控制電路202 (圖30中)的示范性配置的示意 圖，用于輸入圖18中的電熔絲操作碼；圖20是表示電熔絲控制電路202 的操作例子的時(shí)序圖。電熔絲控制電路202被提供在存儲(chǔ)芯片402中。當(dāng) 電熔絲操作碼被輸入時(shí)，地址信號(hào)A5到A22、芯片使能信號(hào)/CE和寫(xiě)入 使能信號(hào)/WE分別成為"0"、低電平和低電平，并且四個(gè)脈沖被輸入作 為輸出使能信號(hào)/OE。電源復(fù)位信號(hào)POR是一種當(dāng)電源接通時(shí)具有高電平脈沖的信號(hào)。該復(fù)位信號(hào)RST由電源復(fù)位信號(hào)POR引起以復(fù)位四個(gè)觸發(fā) 器(FF)。最后階段觸發(fā)器由輸出使能信號(hào)/OE中的四個(gè)脈沖引起以輸出 高電平脈沖作為一種信號(hào)測(cè)試-進(jìn)入(TEST-ENTRY)。圖21是一種說(shuō)明連接到圖19中電路的電熔絲控制電路202 (圖30 中)的示范性配置的電路圖。當(dāng)信號(hào)測(cè)試-進(jìn)入(TEST-ENTRY)變?yōu)楦唠?平并且地址信號(hào)A2到A4變?yōu)?0"時(shí)，電熔絲控制電路202如下操作 當(dāng)?shù)刂沸盘?hào)A0和Al是"0"時(shí)，圖18中的代碼號(hào)變?yōu)?0"并且一種信 號(hào)MODE_ADDSTRB變?yōu)楦唠娖健．?dāng)?shù)刂沸盘?hào)A0和Al分別是"1"和 "0"時(shí)，圖18中的代碼號(hào)變?yōu)?1"并且信號(hào)MODE—ADDSTRB變?yōu)榈?電平。當(dāng)?shù)刂沸盘?hào)A0和Al分別是"0"和"1"時(shí)，圖18中的代碼號(hào)變 為"2"并且信號(hào)MODE一WRITE一EFUSE變?yōu)楦唠娖?。?dāng)?shù)刂沸盘?hào)AO和 Al是"1 "時(shí)，圖18中的代碼號(hào)變?yōu)?3 "并且信號(hào) MODE—WRITE—EFUSE變?yōu)楦唠娖健Ａ硗?，?dāng)電源接通時(shí)，電源復(fù)位信號(hào) POR復(fù)位信號(hào)MODE—ADDSTRB和MODE—WRITE—EFUSE為低電平。圖22是一種說(shuō)明連接到圖21中電路的電熔絲控制電路202 (圖30 中)的示范性配置的電路圖。圖23是表示電熔絲控制電路202的操作例 子的時(shí)序圖。信號(hào)MODE—ADDSTRB被從圖21中的電路輸入。當(dāng) MODE_ADDSTRB是高電平時(shí)，通過(guò)使得芯片使能信號(hào)/CE和寫(xiě)入使能信 號(hào)/WE分別為低電平和高電平，以及使得輸出使能信號(hào)/OE的電平從低變 為高， 一個(gè)高電平脈沖被產(chǎn)生作為信號(hào)EF-STRB。那信號(hào)EF-STRB是圖 30中的信號(hào)EF-STRB。圖24是一種說(shuō)明連接到圖21中電路的電熔絲控制電路202 (圖30 中)的示范性配置的電路圖。圖25是表示電熔絲控制電路202的操作例 子的時(shí)序圖。信號(hào)MODE_WRITE—EFUSE被從圖21中的電路輸入。當(dāng)信 號(hào)MODE—WRITE—EFUSE為高電平時(shí)， 一個(gè)恒定周期的脈沖被輸入作為 上層字節(jié)使能信號(hào)/UB。結(jié)點(diǎn)Q0和Ql指示兩個(gè)觸發(fā)器的各自輸出結(jié)點(diǎn)電 壓。電熔絲控制電路202產(chǎn)生時(shí)鐘信號(hào)EF-CLK、寫(xiě)入信號(hào)EF-WRITE和 預(yù)充電信號(hào)PRE。時(shí)鐘信號(hào)EF-CLK和寫(xiě)入信號(hào)EF-WRITE是圖30和31
中的時(shí)鐘信號(hào)EF-CLK和寫(xiě)入信號(hào)EF-WRITE。圖26是表示一種處理例子的流程圖，其中圖16中的邏輯芯片403中 的存儲(chǔ)控制器405在存儲(chǔ)芯片402中的電熔絲電路404中執(zhí)行寫(xiě)入。在步驟S1401,存儲(chǔ)控制器405命令存儲(chǔ)芯片402中的電熔絲控制電 路202執(zhí)行地址選通模式進(jìn)入，即圖18中的代碼號(hào)"0"。具體地說(shuō)，存 儲(chǔ)控制器405輸出圖20中說(shuō)明的信號(hào)到電熔絲控制電路202。下一步，在步驟S1402，存儲(chǔ)控制器405輸出圖23中說(shuō)明的信號(hào)到電 熔絲控制電路202。然后，電熔絲控制電路202引入地址信號(hào)和有效信號(hào) 到地址寄存器204。下一步，在步驟S1403，存儲(chǔ)控制器405命令存儲(chǔ)芯片402中的電熔 絲控制電路202執(zhí)行地址選通模式退出，即圖18中的代碼號(hào)"1"。具體 地說(shuō)，存儲(chǔ)控制器405輸出圖20中說(shuō)明的信號(hào)到電熔絲控制電路202。然 后，電熔絲控制電路202結(jié)束引入處理過(guò)程。下一步，在步驟S1404，存儲(chǔ)控制器405命令存儲(chǔ)芯片402中的電熔 絲控制電路202執(zhí)行寫(xiě)入電熔絲模式進(jìn)入，即圖18中的代碼號(hào)"2"。具 體地說(shuō)，存儲(chǔ)控制器405輸出圖20中說(shuō)明的信號(hào)到電熔絲控制電路202。下一步，在步驟S1405，存儲(chǔ)控制器405執(zhí)行圖25中說(shuō)明的上層字節(jié) 使能信號(hào)/UB的時(shí)鐘定時(shí)，然后輸出時(shí)鐘定時(shí)上層字節(jié)使能信號(hào)/UB到電 熔絲控制電路202。然后電熔絲控制電路202執(zhí)行在電熔絲電路215中的 寫(xiě)入處理過(guò)程。下一步，在步驟S1406，存儲(chǔ)控制器405命令存儲(chǔ)芯片402中的電熔 絲控制電路202執(zhí)行寫(xiě)入電熔絲模式退出，即圖18中的代碼號(hào)"3"。具 體地，存儲(chǔ)控制器405輸出圖20中說(shuō)明的信號(hào)到電熔絲控制電路202。然 后，電熔絲控制電路202結(jié)束寫(xiě)入處理過(guò)程。如上所述，當(dāng)前實(shí)施例具有如圖16中說(shuō)明的，包含電熔絲404的半 導(dǎo)體存儲(chǔ)芯片402，不同于半導(dǎo)體存儲(chǔ)芯片402的半導(dǎo)體芯片403，和用 于封裝半導(dǎo)體存儲(chǔ)芯片402和半導(dǎo)體芯片403 二者的封裝401。如圖27中 說(shuō)明的，半導(dǎo)體存儲(chǔ)芯片402具有電熔絲電路1501，包括多個(gè)存儲(chǔ)單元的 通用存儲(chǔ)單元陣列1503，和包括用于替代通用存儲(chǔ)單元陣列1503中存儲(chǔ) 單元的存儲(chǔ)單元的冗余存儲(chǔ)單元陣列1504。電熔絲電路1501在將被代替 的通用存儲(chǔ)單元陣列1503中存儲(chǔ)存儲(chǔ)單元的地址。半導(dǎo)體芯片403具有 存儲(chǔ)控制器405，用于控制施加于包含在半導(dǎo)體存儲(chǔ)芯片402中的電熔絲 電路404中電容器101的寫(xiě)入操作。另外，實(shí)施例l到13所說(shuō)明的每個(gè)電 熔絲電路可以被施加于電熔絲電路1501。如上所述，根據(jù)實(shí)施例1到14，包含電熔絲的半導(dǎo)體集成電路和通過(guò) 封裝那半導(dǎo)體集成電路而獲得的電子元件的可靠性可以被增強(qiáng)。另外，通 過(guò)在相同的封裝內(nèi)安裝半導(dǎo)體存儲(chǔ)芯片和另一半導(dǎo)體芯片而獲得的提高 SIP產(chǎn)量的效果可以被證明；因此， 一個(gè)高可靠性便宜的小尺寸的電子元 件可以被提供。另外，上述實(shí)施例只是說(shuō)明了本發(fā)明所實(shí)現(xiàn)的付諸實(shí)施的例子；從 而，本發(fā)明的技術(shù)范圍將不會(huì)被推斷為限制方式。換言之，本發(fā)明可以不 脫離該技術(shù)想法或者其原理特征以各種形式被實(shí)現(xiàn)。提供串聯(lián)連接的至少兩個(gè)晶體管可以減少柵極和漏極之間的電勢(shì)差， 因此GIDL電流可以被防止并且電容器的寫(xiě)入操作可以被恰當(dāng)?shù)貓?zhí)行。即使當(dāng)寫(xiě)入使得第一和第二電容器的阻抗值變化的時(shí)候，相應(yīng)于第一 和第二電容器的阻抗的合適的數(shù)據(jù)可以被讀出；從而，可靠性可以被增 強(qiáng)。在半導(dǎo)體存儲(chǔ)芯片和半導(dǎo)體芯片二者被封裝的情況中，產(chǎn)量可以被提 高，從而成本可以被降低。
權(quán)利要求
1.一種電熔絲電路包括形成電熔絲的電容器；通過(guò)響應(yīng)一個(gè)寫(xiě)入信號(hào)施加一個(gè)電壓到所述電容器端子而擊穿所述電容器絕緣膜的寫(xiě)入電路；以及至少兩個(gè)晶體管，包括第一晶體管和第二晶體管，在電容器和寫(xiě)入電路之間串聯(lián)連接。
2. 如權(quán)利要求1所述的電熔絲電路，其中第一晶體管以以下的方式 連接到所述電容器，比第二晶體管更靠近所述電容器，并且第一晶體管的 柵極電壓比第二晶體管的柵極電壓高。
3. 如權(quán)利要求1所述的電熔絲電路，其中所述電容器由源極和漏極 彼此相連的第三晶體管組成，并且第一和第二晶體管的各自柵極絕緣膜比 第三晶體管的柵極絕緣膜更厚。
4. 如權(quán)利要求1所述的電熔絲電路，其中第一和第二晶體管的各自 反向柵極連接到參考電位。
5. 如權(quán)利要求1所述的電熔絲電路，其中第一晶體管的反向柵極連 接到其源極，并且第二晶體管的反向柵極連接到其源極。
6. 如權(quán)利要求l所述的電熔絲電路，其中第一晶體管是在P溝道襯底上的第一 n溝道阱中的第一 p溝道阱 中提供的n溝道晶體管，該第一晶體管的源極連接到第一 n溝道阱和第一 p溝道阱，以及第二晶體管是在P溝道襯底上的第二 n溝道阱中的第二 p溝道阱中提 供的n溝道晶體管，該第二晶體管的源極連接到第一 n溝道阱和第一 p溝 道阱。
7. 如權(quán)利要求2所述的電熔絲電路，其中所述電容器的第一端子連接到第一電勢(shì)，所述電容器的第二端子 連接到由第一和第二晶體管串聯(lián)連接組成的電路。 第二電勢(shì)被提供給第二晶體管的柵極，以及 其中由第一電阻和第一二極管串聯(lián)連接組成的一個(gè)電路被進(jìn)一步包 括，該電路連接在第一電勢(shì)和第一晶體管的柵極和第二電阻之間，該第二 電阻連接在第一和第二晶體管的各自柵極之間。
8. 如權(quán)利要求7所述的電熔絲電路，進(jìn)一步地包括第三晶體管，在 電源接通的時(shí)間瞬間將第二電勢(shì)連接到第一晶體管的柵極。
9. 一種電熔絲電路，包括用于至少兩個(gè)電熔絲的第一電容器和第二電容器；以及 基于第一和第二電容器的阻抗輸出一比特?cái)?shù)據(jù)的輸出電路。
10. 如權(quán)利要求9所述的電熔絲電路，進(jìn)一步地包括 通過(guò)響應(yīng)第一寫(xiě)入信號(hào)施加一個(gè)電壓到第一電容器端子而擊穿第一電容器絕緣膜的第一寫(xiě)入電路；以及通過(guò)響應(yīng)第二寫(xiě)入信號(hào)施加一個(gè)電壓到第二電容器端子而擊穿第二電 容器絕緣膜的第二寫(xiě)入電路，其中第一和第二寫(xiě)入電路在不同的時(shí)間瞬間施加各自電壓到第一和第 二電容器°
11. 如權(quán)利要求9所述的電熔絲電路，其中如果或者第一電容器或者 第二電容器中阻抗為小的，則輸出電路輸出一個(gè)指示該阻抗為小的信號(hào)。
12. 如權(quán)利要求9所述的電熔絲電路，其中所述輸出電路具有單個(gè)檢 測(cè)電路，共同地檢測(cè)相應(yīng)于第一電容器的阻抗值的電壓和相應(yīng)于第二電容 器的阻抗值的電壓。
13. 如權(quán)利要求9所述的電熔絲電路，其中所述輸出電路具有第一檢 測(cè)電路，檢測(cè)相應(yīng)于第一電容器的阻抗值的電壓，以及第二檢測(cè)電路，檢 測(cè)相應(yīng)于第二電容器的阻抗值的電壓。
14. 如權(quán)利要求10所述的電熔絲電路，進(jìn)一步地包括 至少兩個(gè)晶體管，包括第一晶體管和第二晶體管，在第一電容器和第一寫(xiě)入電路之間串聯(lián)連接；以及至少兩個(gè)晶體管，包括第三晶體管和第四晶體管，在第二電容器和第 二寫(xiě)入電路之間串聯(lián)連接。
15. —種電子元件，包括 包含電熔絲的半導(dǎo)體存儲(chǔ)芯片；不同于所述半導(dǎo)體存儲(chǔ)芯片的半導(dǎo)體芯片；以及 用于封裝半導(dǎo)體存儲(chǔ)芯片和半導(dǎo)體芯片二者的封裝。
16. 如權(quán)利要求15所述的電子元件，其中所述半導(dǎo)體存儲(chǔ)芯片具有電熔絲電路，包括多個(gè)存儲(chǔ)單元的通用存儲(chǔ)單元陣列，以及 包括替代通用存儲(chǔ)單元陣列中存儲(chǔ)單元的存儲(chǔ)單元的冗余存儲(chǔ)單元陣列，其中所述電熔絲電路在將被代替的通用存儲(chǔ)單元陣列中存儲(chǔ)存儲(chǔ)單元 的地址。
17. 如權(quán)利要求15所述的電子元件，其中所述電熔絲電路具有 形成電熔絲的電容器；通過(guò)響應(yīng)一個(gè)寫(xiě)入信號(hào)施加一個(gè)電壓到所述電容器端子而擊穿所述電 容器絕緣膜的寫(xiě)入電路；以及至少兩個(gè)晶體管，包括第一晶體管和第二晶體管，在電容器和寫(xiě)入電 路之間串聯(lián)連接。
18. 如權(quán)利要求15所述的電子元件，其中所述電熔絲電路具有 用于至少兩個(gè)電熔絲的第一電容器和第二電容器，以及 基于第一和第二電容器的阻抗輸出一比特?cái)?shù)據(jù)的輸出電路。
19. 如權(quán)利要求15所述的電子元件，其中所述半導(dǎo)體芯片具有存儲(chǔ) 控制器，用于控制對(duì)包含在半導(dǎo)體存儲(chǔ)芯片中的電熔絲的寫(xiě)入操作。
全文摘要
一種電熔絲電路被提供，其具有形成電熔絲的電容器；通過(guò)響應(yīng)一個(gè)寫(xiě)入信號(hào)施加一個(gè)電壓到所述電容器端子而擊穿所述電容器絕緣膜的寫(xiě)入電路；以及至少兩個(gè)晶體管，包括第一晶體管和第二晶體管，在電容器和寫(xiě)入電路之間串聯(lián)連接。
文檔編號(hào)G11C17/18GK101127246SQ20071014201
公開(kāi)日2008年2月20日 申請(qǐng)日期2007年8月13日 優(yōu)先權(quán)日2006年8月18日
發(fā)明者山口秀策 申請(qǐng)人:富士通株式會(huì)社