專利名稱：半導(dǎo)體集成電路及其測試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包括熔絲等的編程電路的半導(dǎo)體集成電路及其測試方法。
技術(shù)背景通常，半導(dǎo)體集成電路(在下文中也稱為芯片)在制造之后，被測試 并分類為好的芯片或者壞的芯片。提出了在制造過程中對壞的芯片的熔絲進(jìn)行編程以電識別好的芯片或壞的芯片的技術(shù)(例如，公開號為Hei7-30068的日本未審專利申請，公開號為Hei U-243124的日本未審專利申 請，公開號為Hei 3-225850的日本未審專利申請)。另外提出了在測試模 式中對好的芯片的熔絲進(jìn)行編程從而可以電識別好的芯片或壞的芯片的技 術(shù)(例如，公開號為Hei 10-125742的日本未審專利申請)。最近，不但封裝芯片的裝運(yùn)量而且晶片狀態(tài)下的芯片的裝運(yùn)量都趨于 增長。在這種情況下，好的芯片和壞的芯片混合于其上的晶片被裝運(yùn)。在 晶片裝運(yùn)中，例如，壞的芯片的表面被用墨水所標(biāo)記?；蛘?，產(chǎn)生指示壞 的芯片在晶片上的位置的失效圖(failuremap)文件。但是，如果墨水標(biāo)記的位置被移位一個芯片，墨水標(biāo)記變得模糊，或 者由于制造過程中的問題而產(chǎn)生錯誤的失效圖文件，則購買了晶片的用戶 可能不能識別好的芯片和壞的芯片。此外，當(dāng)引起以上問題的芯片從用戶 手中返回到半導(dǎo)體制造者時(shí)，有時(shí)需要很長時(shí)間來分析失效。雖然在半導(dǎo)體集成電路的制造過程中，執(zhí)行壞的芯片或者好的芯片的 熔絲的編程來識別好的芯片或者壞的芯片，但是沒有考慮購買半導(dǎo)體集成 電路的用戶。用戶為了研究熔絲的編程狀態(tài)并且識別好的芯片或者壞的芯 片，用戶需要施加電壓到專門的測試端子(焊盤)或者將芯片轉(zhuǎn)換到測試 模式。此外，例如，如果壞的芯片內(nèi)僅有一個存儲單元是壞的，則壞的芯片 內(nèi)的大部分電路正常運(yùn)行。因此，在提供錯誤的墨水標(biāo)記或者產(chǎn)生錯誤的 失效圖文件的狀態(tài)下，用于難以識別好的芯片和壞的芯片。特別地，在壞 的芯片被混合的晶片裝運(yùn)中，在安放芯片的產(chǎn)品被用戶裝配之后，在產(chǎn)品 的測試過程中有時(shí)揭示芯片中的失效。在產(chǎn)品被裝配之后，墨水標(biāo)記和失 效圖文件無法查找。因此，用戶難以識別芯片是否被作為好的芯片裝運(yùn)。發(fā)明內(nèi)容本發(fā)明的一個目的是容易地識別半導(dǎo)體集成電路是否為好的產(chǎn)品。 在本發(fā)明的一個技術(shù)方案中，編程電路在第一編程單元被編程時(shí)激活通過信號(pass signal)。當(dāng)內(nèi)部電路的測試通過時(shí)，第一編程單元被編 程。通過外部控制，模式設(shè)置電路將運(yùn)行模式轉(zhuǎn)換為正常運(yùn)行模式或者測 試模式。當(dāng)通過信號在正常運(yùn)行模式期間被失活(inactivate)時(shí)，狀態(tài)機(jī) 允許內(nèi)部電路的部分電路執(zhí)行不同于正常操作的異常操作。這里，異常操 作是可從半導(dǎo)體集成電路外部識別的操作。通過識別正常運(yùn)行模式中的異 常操作，可以容易地識別出半導(dǎo)體集成電路是壞的。因?yàn)闊o需轉(zhuǎn)換到測試 模式就可識別出失效，所以例如購買半導(dǎo)體集成電路的用戶也可以容易地 識別失效。此外，在測試模式期間或者當(dāng)通過信號被激活時(shí)，狀態(tài)機(jī)禁止部分電 路的異常操作，并且允許其執(zhí)行正常操作。在測試模式期間，不管第一編 程單元的編程狀態(tài)如何，異常操作都被禁止。因此，例如，即使當(dāng)?shù)谝痪?程單元未被編程時(shí)，半導(dǎo)體集成電路的制造者也可以在測試過程中通過將 運(yùn)行模式從正常運(yùn)行模式轉(zhuǎn)換為測試模式，容易地執(zhí)行半導(dǎo)體集成電路的 測試。然后，在編程過程中，僅在通過了測試的半導(dǎo)體集成電路中，第一 編程單元被編程。


當(dāng)結(jié)合附圖閱讀時(shí)，本發(fā)明的性質(zhì)、原理和應(yīng)用將從下面的詳細(xì)描述 中變得更加清楚，在附圖中，相同的部件用相同的參考標(biāo)號來指示，其中 圖1是示出本發(fā)明第一實(shí)施例的框圖；圖2是示出圖l所示的狀態(tài)機(jī)的操作的說明圖；圖3是示出第一實(shí)施例的半導(dǎo)體集成電路的測試方法的流程圖；圖4是示出購買了半導(dǎo)體集成電路的用戶進(jìn)行的驗(yàn)收(acceptance inspection)的流禾呈圖；圖5是示出本發(fā)明第二實(shí)施例的框圖；圖6是示出圖5所示狀態(tài)機(jī)的細(xì)節(jié)的電路圖；圖7是示出圖5所示狀態(tài)機(jī)的細(xì)節(jié)的說明圖；圖8是示出第二實(shí)施例的半導(dǎo)體集成電路的測試方法的流程圖； 圖9是示出第三實(shí)施例的半導(dǎo)體集成電路的測試方法的流程圖； 圖IO是示出第四實(shí)施例的半導(dǎo)體集成電路的測試方法的流程圖； 圖11是示出第四實(shí)施例的半導(dǎo)體集成電路的測試方法的流程圖； 圖12是示出本發(fā)明第五實(shí)施例的框圖；并且圖13是示出圖12所示狀態(tài)機(jī)和數(shù)據(jù)輸入/輸出電路的細(xì)節(jié)的電路圖。
具體實(shí)施方式
在下文中，本發(fā)明的實(shí)施例將被用附圖來描述。在圖中，粗線所示的 每條信號線由多條線組成。此外，粗線所連接的塊的一部分由多個電路組 成。信號傳輸經(jīng)過的每條信號線用與信號名稱相同的參考符號所表示。以"/"開頭的每個信號代表負(fù)邏輯。以"z"結(jié)尾的每個信號代表正邏輯。圖中每個雙圈代表一外部端子。圖1示出本發(fā)明的第一實(shí)施例。半導(dǎo)體集成電路包括編程電路1、模式設(shè)置電路2、狀態(tài)機(jī)3和內(nèi)部電路4。編程電路1包括在電源線VDD禾口 地線VSS之間串聯(lián)的電阻R1和熔絲FS (第一編程單元)。當(dāng)內(nèi)部電路4 的測試通過時(shí)，編程(切斷)熔絲FS。例如，熔絲FS是通過激光束的照 射來編程的熔絲。或者，熔絲FS是通過過壓(overvoltage)或者過流 (overcurrent)而編程的熔絲。此外，熔絲FS可以用電可編程的非易失性 存儲單元組成。當(dāng)熔絲FS被編程時(shí)，編程電路1將從電阻Rl與熔絲FS之間的連接
節(jié)點(diǎn)輸出的通過信號PASZ激活為高邏輯電平。當(dāng)熔絲FS未被編程時(shí)，編程電路1將通過信號PASZ失活為低邏輯電平。如將對圖3所述，當(dāng)通 過測試確認(rèn)半導(dǎo)體集成電路正常運(yùn)行時(shí)，熔絲FS被編程。順便提及，編 程電路1并不限于具有圖1的電路配置。例如，其可以具有這樣的電路配 置，其中，當(dāng)熔絲FS未被編程時(shí)無饋通電流流動。當(dāng)從半導(dǎo)體集成電路外部通過外部端子所提供的控制信號CNT指示 從正常運(yùn)行模式到測試模式的轉(zhuǎn)變時(shí)，模式設(shè)置電路2將測試模式信號 TESZ激活為高邏輯電平。當(dāng)控制信號CNT指示從測試模式到正常運(yùn)行模 式的轉(zhuǎn)變時(shí)，模式設(shè)置電路2將測試模式信號TESZ失活為低邏輯電平。狀態(tài)機(jī)3計(jì)算通過信號PASZ和測試模式信號TESZ的OR (或)邏 輯，并且將計(jì)算結(jié)果作為正常信號NRMZ進(jìn)行輸出。例如，在測試模式 (TESZ-高邏輯電平)期間或者當(dāng)通過信號PASZ被激活時(shí)，正常信號 NRMZ被激活為高邏輯電平。在正常運(yùn)行模式(TESZ—氏邏輯電平)期間 或者當(dāng)通過信號PASZ被失活為低邏輯電平時(shí)，失活正常信號NRMZ。內(nèi)部電路4的部分電路4a在正常信號NRMZ被激活時(shí)執(zhí)行正常操 作，在正常信號NRMZ被失活時(shí)執(zhí)行異常操作。如剛才所述，狀態(tài)機(jī)3允 許電路4a根據(jù)正常信號NRMZ的邏輯電平執(zhí)行正常操作或者異常操作。 例如，異常操作是與正常操作相比消耗更大電源電流的操作。或者，異常 操作是禁止數(shù)據(jù)的輸出被輸出到數(shù)據(jù)輸出端子DO的操作，或者是將具有 與正常操作期間的邏輯不同的邏輯的信號輸出到數(shù)據(jù)輸出端子DO的操 作。通過測量電源電流或者監(jiān)視數(shù)據(jù)輸出端子DO，可以從半導(dǎo)體集成電 路外部識別這些異常操作。圖2示出圖1所示的狀態(tài)機(jī)3的操作。在正常運(yùn)行模式(TESZ=L) 期間，正常信號NRMZ被設(shè)置為與通過信號PASZ的邏輯電平相同的電 平。也就是說，當(dāng)半導(dǎo)體集成電路為壞的芯片時(shí)(PASZ=L (低邏輯電 平))，電路4a在正常運(yùn)行模式期間執(zhí)行異常操作。另一方面，在測試模 式期間(TESZ=H (高邏輯電平))，不管通過信號PASZ的邏輯電平如 何，正常信號NRMZ始終都被激活。也就是說，不管是壞的芯片還是好的 芯片，電路4a在測試模式期間始終執(zhí)行正常操作。
圖3示出第一實(shí)施例的半導(dǎo)體集成電路的測試方法的流程。此流程在 半導(dǎo)體集成電路的制造過程中被執(zhí)行。將要測試的半導(dǎo)體集成電路可以是晶片狀態(tài)、芯片狀態(tài)和封裝狀態(tài)中的任意一種。步驟S10-S18是使用LSI 測試儀等的測試過程。步驟S12的第一過程和步驟S16的第二測試過程是 子測試過程。步驟S20是使用熔絲FS的編程裝置的編程過程。首先，在步驟S10中，將控制信號CNT提供到半導(dǎo)體集成電路。半 導(dǎo)體集成電路從正常運(yùn)行模式轉(zhuǎn)換到測試模式。然后，在步驟S12中，執(zhí) 行測試半導(dǎo)體集成電路的內(nèi)部電路的第一測試過程。隨后，在步驟S14 中，基于第一測試過程的結(jié)果判斷半導(dǎo)體集成電路是好的芯片還是壞的芯 片。如果半導(dǎo)體集成電路處于晶片狀態(tài)，則壞的芯片被用墨水來標(biāo)記。或 者，產(chǎn)生指示壞的芯片在晶片上的位置的失效圖文件。當(dāng)半導(dǎo)體集成電路 處于芯片狀態(tài)或者封裝狀態(tài)時(shí)，壞的芯片被拋棄。在步驟S16中，執(zhí)行詳細(xì)地測試內(nèi)部電路的第二測試過程。當(dāng)在第二 測試過程中同時(shí)測試晶片上的多個芯片時(shí)，執(zhí)行測試而不區(qū)分好的芯片和 壞的芯片。另一方面，當(dāng)對每個芯片執(zhí)行測試時(shí)，僅對好的芯片執(zhí)行測 試。接下來，在步驟S18中，基于第二測試過程的結(jié)果判斷半導(dǎo)體集成電 路是好的芯片還是壞的芯片。然后，在步驟S20中，僅在通過測試的半導(dǎo) 體集成電路(好的芯片)中，熔絲FS被編程。隨后，半導(dǎo)體集成電路被 裝運(yùn)。通過在多個子測試過程中最后的第二測試過程之后執(zhí)行編程過程， 僅在所有好的芯片中對熔絲FS進(jìn)行編程。因此，在正常運(yùn)行模式期間， 所有好的芯片執(zhí)行正常操作，并且所有的壞的芯片執(zhí)行異常操作。圖4示出購買了半導(dǎo)體集成電路的用戶進(jìn)行的驗(yàn)收的流程。在驗(yàn)收 中，半導(dǎo)體集成電路經(jīng)過簡單測試來確認(rèn)正常運(yùn)行模式中以上異常操作的 存在或不存在。正常運(yùn)行模式是在半導(dǎo)體集成電路通電并且無須用戶設(shè)置 時(shí)的運(yùn)行模式。首先，在步驟S22中，執(zhí)行半導(dǎo)體集成電路的簡單測試。在此測試 中，壞的半導(dǎo)體集成電路表現(xiàn)出異常的電源電流或者異常的輸出數(shù)據(jù)。因 此，用戶可容易地識別出好的芯片或者壞的芯片。例如，當(dāng)半導(dǎo)體集成電 路在晶片狀態(tài)下被裝運(yùn)時(shí)，壞的芯片和好的芯片一起被裝運(yùn)。如果在半導(dǎo)
體集成電路的制造過程中，墨水標(biāo)記的位置被移位一個芯片或者一個錯誤 的圖文件產(chǎn)生，則購買了晶片的用戶不能識別好的芯片和壞的芯片。也在 此情況下，用戶可以容易地識別出發(fā)生在半導(dǎo)體集成電路的制造過程中的 問題。然后，在步驟S24中，判斷半導(dǎo)體集成電路的失效比是否低于預(yù)設(shè)的 規(guī)定值。例如，如果失效比超過規(guī)定值，則返回所購買的半導(dǎo)體集成電 路。當(dāng)半導(dǎo)體集成電路從用戶返回到半導(dǎo)體制造者時(shí)，半導(dǎo)體制造者通過 確認(rèn)以上異常操作的存在或不存在，可以容易地確定失效的原因。也就是 說，失效的分析時(shí)間可以被減少。如上所述，在第一實(shí)施例中，通過識別正常運(yùn)行模式中的異常操作， 可以容易地識別出半導(dǎo)體集成電路是壞的。因此，購買半導(dǎo)體集成電路的 用戶可以容易地識別出失效。此外，在測試模式中禁止異常運(yùn)行，使得半 導(dǎo)體集成電路的制造者可以在測試過程中容易地執(zhí)行半導(dǎo)體集成電路的測 試。結(jié)果，可以容易地識別半導(dǎo)體集成電路是否為好的產(chǎn)品。圖5示出本發(fā)明的第二實(shí)施例。該實(shí)施例的半導(dǎo)體集成電路例如是包 括DRAM存儲單元和SRAM接口的FCRAM (快速循環(huán)RAM)。 FCRAM包括命令譯碼器10、模式寄存器12 (模式設(shè)置電路)、編程電路 14、地址輸入電路16、數(shù)據(jù)輸入/輸出電路18、狀態(tài)機(jī)20、核心控制電路 22、冗余熔絲電路24、地址比較電路26和存儲核心28。此外，F(xiàn)CRAM 包括刷新定時(shí)器、刷新地址計(jì)數(shù)器等等(未示出)，以自動執(zhí)行刷新操 作。由于本發(fā)明不涉及存儲單元的刷新操作的控制，因此涉及刷新操作的電路和操作將不會被描述。命令譯碼器10將根據(jù)芯片使能信號/CEl、寫使能信號/WE和輸出使 能信號/OE而識別出的命令CMD作為讀命令RD、寫命令WR、模式寄存 器設(shè)置命令MRS等進(jìn)行輸出，以執(zhí)行存儲核心28的存取操作。讀命令 RD和寫命令WR是用于允許存儲核心28來執(zhí)行存取操作的存取命令(存 取請求)。模式寄存器設(shè)置命令MRS是用于設(shè)置模式寄存器12的命令。例如響應(yīng)于與模式寄存器設(shè)置命令MRS —起提供的地址信號AD (RAD、 CAD)，設(shè)置模式寄存器12。模式寄存器12根據(jù)設(shè)置值識別低
功耗命令和測試模式命令，并且分別輸出低功耗信號LPZ (低功耗待機(jī)模
式信號)和測試模式信號TESZ。模式寄存器12輸出其他模式信號 MD1 、 MD2來改變FCRAM的運(yùn)行規(guī)范。
當(dāng)測試模式信號TESZ被失活為低邏輯電平時(shí)，F(xiàn)CRAM的運(yùn)行模式 被設(shè)置為正常運(yùn)行模式。當(dāng)測試模式信號TESZ被激活為高邏輯電平時(shí)， FCRAM的運(yùn)行模式被設(shè)置為測試模式。如剛才所述，F(xiàn)CRAM的運(yùn)行模 式通過測試模式命令而被轉(zhuǎn)換為正常運(yùn)行模式或者測試模式。順便提及， 在正常運(yùn)行模式和測試模式兩者中轉(zhuǎn)換到低功耗模式都是可能的。
編程電路14與圖1所示的編程電路1相同，并且在熔絲FS被編程時(shí) 激活通過信號PASZ。如對圖1所述，編程電路14不限于具有圖5的電路 配置。此外，熔絲FS例如是通過過壓或者過流而編程的熔絲?；蛘?，熔 絲FS可以是通過激光束的照射來編程的熔絲或者可以用電可編程的非易 失性存儲單元組成。
地址輸入電路16接收地址AD，并且將所接收的地址輸出為行地址 RAD和列地址CAD。行地址RAD被用來選擇下述的字線WL，列地址 CAD用來選擇位線BL、 /BL。
數(shù)據(jù)輸入/輸出電路18通過數(shù)據(jù)端子DQ接收寫數(shù)據(jù)并且將所接收的 數(shù)據(jù)輸出到數(shù)據(jù)總線DB。此外，數(shù)據(jù)輸入/輸出電路18通過數(shù)據(jù)總線DB 從存儲單元MC接收讀數(shù)據(jù)并且將所接收的數(shù)據(jù)輸出到數(shù)據(jù)端子DQ。
根據(jù)低功耗信號LPZ、測試模式信號TESZ和通過信號PASZ的邏輯 電平，狀態(tài)機(jī)20輸出低功耗控制信號LPCNTZ。當(dāng)?shù)凸目刂菩盘?LPCNTZ被激活到高邏輯電平時(shí)，F(xiàn)CRAM的運(yùn)行模式被設(shè)置為低功耗模 式。在低功耗模式期間，停止諸如控制電路VPPG的產(chǎn)生內(nèi)部電壓的控制 電路的運(yùn)行，導(dǎo)致消耗電流(供電電流、待機(jī)電流)的降低。此外，在低 功耗模式期間，刷新定時(shí)器的運(yùn)行也被停止。
核心控制電路22響應(yīng)于讀命令RD和寫命令WR而輸出字線激活信號 WLZ、靈敏放大器激活信號LEZ、預(yù)充電控制信號PREZ和列選擇信號 CLZ，以允許存儲核心28執(zhí)行讀操作和寫操作。字線激活信號WLZ是控 制字線WL的激活定時(shí)的定時(shí)信號。靈敏放大器激活信號LEZ是控制靈敏
放大器SA的激活定時(shí)的定時(shí)信號。列選擇信號CLZ是控制列開關(guān)CSW 的選通定時(shí)的定時(shí)信號。預(yù)充電控制信號PREZ是控制預(yù)充電電路PRE開 /關(guān)的定時(shí)信號。
核心控制電路22包括產(chǎn)生升壓電壓VPP的控制電路VPPG，該升壓 電壓VPP是字線WL的高電平電壓?？刂齐娐稸PPG用于在低功耗控制信 號LPCNTZ的失活期間運(yùn)行產(chǎn)生升壓電壓VPP，并且在低功耗控制信號 LPCNTZ的激活期間(在低功耗模式期間)停止運(yùn)行。控制電路VPPG運(yùn) 行的停止導(dǎo)致消耗電流的明顯降低。
冗余熔絲電路24包括存儲冗余行地址RRAD (失效地址)的熔絲 (第二編程單元)，該冗余行地址RRAD指示具有失效的字線WL。例 如，冗余熔絲電路24的熔絲是通過激光束的照射來編程的熔絲。順便提 及，冗余熔絲電路24的熔絲如同編程電路14中的熔絲FS的情況中一 樣，可以是由過壓或者過流所編程的熔絲。冗余熔絲電路24根據(jù)熔絲的 編程狀態(tài)輸出冗余行地址RRAD。當(dāng)行地址RAD和冗余行地址RRAD匹 配時(shí)，地址比較電路26輸出冗余使能信號REN。
存儲核心28包括存儲單元陣列ARY、字譯碼器WDEC、字驅(qū)動器 WDRV、靈敏放大器驅(qū)動器SADRV、靈敏放大器SA、預(yù)充電電路PRE、 列開關(guān)CSW、列譯碼器CDEC、讀放大器RA、寫放大器WA和冗余控制 電路RCNT。存儲單元陣列ARY包括多個動態(tài)存儲單元MC (真實(shí)的存儲 單元)、多個冗余存儲單元RMC、連接到在一個方向上排列的存儲單元 MC的字線WL、連接到在所述一個方向上排列的冗余存儲單元MC的冗 余字線RWL和連接到在與所述一個方向垂直的方向上排列的存儲單元 MC、 RMC的位線BL、 /BL。冗余存儲單元RMC和冗余字線RWL是用
于救濟(jì)失效的冗余電路。
存儲單元MC、 RMC每一個都包括將數(shù)據(jù)作為電荷進(jìn)行保持的電容器 和其源極/漏極中的一個和另一個分別連接到位線BL (或者/BL)和電容器
(存儲節(jié)點(diǎn))的傳輸晶體管。電容器的另一端連接到預(yù)充電電壓線VPR。 傳輸晶體管的柵極連接到字線WL、 RWL。通過選擇字線WL、 RWL來執(zhí)
行讀操作和寫操作。
字譯碼器WDEC將行地址RAD進(jìn)行譯碼以選擇字線WL、 RWL。響 應(yīng)于從字譯碼器WDEC所輸出的譯碼后信號，字驅(qū)動器WDRV同步于字 線激活信號WLZ而激活字線WL或RWL。靈敏放大器驅(qū)動器SADRV同 步于靈敏放大器激活信號LEZ而激活靈敏放大器激活信號PSA、 NSA。靈 敏放大器SA同步于靈敏放大器激活信號PSA、 NSA而運(yùn)行，并且放大讀 取到位線對BL、 /BL的數(shù)據(jù)的信號量之間的差別。
響應(yīng)于預(yù)充電控制信號PREZ，預(yù)充電電路PRE將預(yù)充電電壓提供給 位線BL、 /BL。列地址開關(guān)CSW根據(jù)列地址CAD選擇性接通，并且將與 列地址CAD相對應(yīng)的位線BL、 /BL連接到讀放大器RA和寫放大器 WA。列地址譯碼器CDEC將列地址CAD進(jìn)行譯碼以選擇數(shù)據(jù)DQ被輸入 到的/數(shù)據(jù)DQ被從其輸出的位線對BL、 /BL。讀放大器RA放大在讀存取 操作中通過列開關(guān)CSW所輸出的互補(bǔ)讀數(shù)據(jù)。寫放大器WA放大通過數(shù) 據(jù)總線DB所提供的互補(bǔ)寫數(shù)據(jù)并且在寫存取操作中將其提供給位線對 BL、肌。
冗余控制電路RCNT禁止驅(qū)動與存儲在冗余熔絲電路24中的失效地 址相對應(yīng)的真實(shí)字線WL，相反，允許驅(qū)動冗余字線RWL。
圖6示出圖5中所示的狀態(tài)機(jī)20的細(xì)節(jié)。狀態(tài)機(jī)20包括AND (與) 電路32和與圖1所示的狀態(tài)機(jī)3相同的OR電路30。 OR電路30計(jì)算通 過信號PASZ與測試模式信號TESZ的OR邏輯并且將計(jì)算結(jié)果輸出為使 能信號ENZ。例如，使能信號ENZ在測試模式(TESZ:高邏輯電平)期 間或者當(dāng)通過信號PASZ被激活時(shí)，被激活為高邏輯電平H。在正常運(yùn)行 模式(TESZ—氏邏輯電平)期間或者當(dāng)通過信號PASZ被失活為低邏輯電 平時(shí)，使能信號ENZ被失活。
當(dāng)使能信號ENZ被激活時(shí)，AND電路32將低功耗控制信號LPCNTZ 的邏輯電平設(shè)置為與低功耗信號LPZ的邏輯電平相同的邏輯電平。當(dāng)使能 信號ENZ被失活時(shí)，AND電路32將低功耗控制信號LPCNTZ失活為低 邏輯電平。
圖7示出圖6所示狀態(tài)機(jī)20的操作。在正常運(yùn)行模式(TESZ=L)期 間，使能信號ENZ被設(shè)置為與通過信號PASZ的邏輯電平相同的電平。因 此，當(dāng)半導(dǎo)體集成電路為壞的芯片(PASZ=L)時(shí)，使能信號ENZ被失 活，并且如圖中的粗線框所示，不管低功耗信號LPZ的邏輯電平如何，低 功耗控制信號LPCNTZ都被設(shè)置為低邏輯電平。也就是說，即使低功耗信 號LPZ通過模式寄存器12的設(shè)置而被設(shè)置為高邏輯電平H (低功耗模 式)，低功耗控制信號LPCNTZ也不被激活。即使例如到低功耗模式的設(shè) 置被進(jìn)行，圖5所示的控制電路VPPG也不會停止其運(yùn)行，并且消耗電流 (電源電流)相比于正常的較低功耗模式變得更大。也就是說，F(xiàn)CRAM 在正常運(yùn)行模式期間執(zhí)行異常操作。
另一方面，在測試模式(TESZ=H)期間，不管通過信號PASZ的邏 輯如何，使能信號ENZ始終被激活為高邏輯電平H。低功耗控制信號 LPCNTZ根據(jù)低功耗信號LPZ而改變。也就是說，在測試模式期間，不管 是壞的芯片還是好的芯片，F(xiàn)CRAM始終執(zhí)行正常操作。
圖8示出第二實(shí)施例中半導(dǎo)體集成電路的測試方法的流程。在晶片狀 態(tài)的FCRAM的制造過程中執(zhí)行此流程。步驟S32、 S34、 S36、 S40、 S42 是使用LSI測試儀的測試過程。步驟S38、 S46的每一個都是使用熔絲的 編程裝置的編程過程。步驟S44是使用墨水標(biāo)記設(shè)備的標(biāo)記過程。順便提 及，當(dāng)編程電路14的熔絲FS是通過過壓或者過流而編程的熔絲時(shí)，可以 通過LSI測試儀執(zhí)行步驟S46的編程過程。
首先，在步驟S30中，模式寄存器命令MRS被提供到FCRAM，并且 FCRAM從正常運(yùn)行模式轉(zhuǎn)換到測試模式。然后，在步驟S32中，執(zhí)行測 試存儲核心28等的內(nèi)部電路的第一晶片測試過程。在第一晶片測試過程 中，判斷是否可以通過冗余存儲單元RMC和冗余字線RWL來救濟(jì)失效。 隨后，在步驟S34中，基于第一晶片測試過程的結(jié)果來判斷FCRAM是好 的芯片還是壞的芯片。如果FCRAM是壞的芯片，則在步驟S36中判斷壞 的芯片是否是可通過冗余電路來救濟(jì)的。如果是可救濟(jì)的，則在步驟S38 中，失效地址被編程到冗余熔絲電路中。也就是說，其失效被判斷為可救 濟(jì)的FCRAM被救濟(jì)。
然后，在步驟S40中，為了確認(rèn)失效被救濟(jì)，執(zhí)行第二晶片測試過 程。隨后，在步驟S42中，基于第二晶片測試過程的結(jié)果，判斷FCRAM 是好的芯片還是壞的芯片，并且確認(rèn)失效是否被救濟(jì)。如果FCRAM是壞 的芯片，則在步驟S44中，此FCRAM和不可救濟(jì)的壞的芯片一起被用墨 水標(biāo)記。如果FCRAM是好的芯片，則在步驟S46中，僅在通過測試的 FCRAM (好的芯片)中，熔絲FS被編程。然后，在步驟S48中， FCRAM (晶片)被裝運(yùn)。
通過在多個子晶片測試過程中最后的第二晶片測試過程之后執(zhí)行編程 過程，僅在所有好的芯片中對熔絲FS進(jìn)行編程。因此，在正常運(yùn)行模式 期間，所有好的芯片執(zhí)行正常操作，并且所有壞的芯片執(zhí)行異常操作。順 便提及，購買FCRAM的用戶進(jìn)行的驗(yàn)收與圖4中的驗(yàn)收相同。在此驗(yàn)收 中，在正常運(yùn)行模式期間，將FCRAM設(shè)置為低功耗模式，并且測量電源 電流。電源電流大于規(guī)定值的芯片被判為是壞的。因此，用戶可以容易地 識別好的芯片或者壞的芯片。
如上所述，也是在第二實(shí)施例中，可以得到與上述第一實(shí)施例中相同 的效果。此外，在該實(shí)施例中，壞的FCRAM僅在正常運(yùn)行模式的低功耗 模式期間執(zhí)行異常操作(流過異常電流)。如果不在低功耗模式期間，則 此異常電流為正常電流。如剛才所述，F(xiàn)CRAM的正常操作的一部分在特 殊運(yùn)行模式(低功耗模式)下變成異常運(yùn)行。因此，即使當(dāng)安放壞的 FCRAM的產(chǎn)品(系統(tǒng))被裝配，并且在系統(tǒng)運(yùn)行期間FCRAM執(zhí)行異常 操作時(shí)，異常電流也下降到系統(tǒng)可接受的范圍內(nèi)。結(jié)果，F(xiàn)CRAM的異常 操作對系統(tǒng)運(yùn)行的影響可被最小化。
圖9示出本發(fā)明第三實(shí)施例中的半導(dǎo)體集成電路的測試方法的流程。 相同的符號用來表示與第一和第二實(shí)施例中所述元件相同的元件，并且省 略其詳細(xì)說明。在該實(shí)施例中，使用第二實(shí)施例的FCRAM來執(zhí)行測試。 但是，編程電路14的熔絲FS和圖5所示的冗余熔絲電路24的熔絲是相 同材料的熔絲。這些熔絲是通過激光束的照射來編程的熔絲。
在該實(shí)施例中，去掉圖8中的步驟S38、 S46，并且新增加步驟S39。 其他步驟和圖8中相同。在步驟S39中，使用相同的激光編程裝置來執(zhí)行 將失效地址編程到冗余熔絲電路中的救濟(jì)處理和熔絲FS的編程過程。此 時(shí)，即使FCRAM在第一晶片測試過程中被判斷為好的芯片(包括可救濟(jì)
芯片)并且熔絲FS被編程，其在第二晶片測試過程中有時(shí)也被判斷為壞 的芯片。但是，當(dāng)在步驟S32的第一晶片測試過程中執(zhí)行詳細(xì)測試并且使用冗余熔絲電路24所救濟(jì)的FCRAM的成品率較高時(shí)，在步驟S42中被判斷 為壞的FCRAM的數(shù)目較小。換句話說，如果在步驟S42中被判斷為壞的 FCRAM的失效比低于預(yù)設(shè)值，則可以在同一過程中執(zhí)行救濟(jì)處理和熔絲 FS的編程。如上所述，也是在第三實(shí)施例中，可以得到與上述第一和第二實(shí)施例 中相同的效果。此外，在該實(shí)施例中，通過在同一過程中執(zhí)行救濟(jì)處理和 熔絲FS的編程，編程過程的數(shù)目可以從兩個減少到一個。結(jié)果，測試成 本可以被減低，使得FCRAM的制造成本得到降低。圖10和圖11示出本發(fā)明的第四實(shí)施例中的半導(dǎo)體集成電路的測試方 法的流程。相同的符號用來表示與第一和第二實(shí)施例中所述元件相同的元 件，并且省略其詳細(xì)說明。在該實(shí)施例中，使用第二實(shí)施例的FCRAM來 執(zhí)行測試。圖IO示出晶片狀態(tài)下的FCRAM的測試方法。圖ll示出封裝 后的FCRAM的測試方法。FCRAM在圖ll所示流程之后被裝運(yùn)。通過從 圖8的流程中去掉步驟S46的編程過程而構(gòu)成圖10。除此之外的流程和圖 8中相同。在圖11中，首先在步驟S50中，晶片狀態(tài)下的FCRAM被切片 (dice)，并且僅通過圖10所示的第二晶片測試過程的FCRAM被封裝 (封裝過程)。通過在晶片狀態(tài)下主語FCRAM上的墨水標(biāo)記來FCRAM 是否通過了第二晶片測試過程。或者，可以通過指示壞的芯片在晶片上的 位置的失效圖文件來判斷。然后，在步驟S52中，模式寄存器命令MRS被提供到FCRAM，并且 FCRAM從正常運(yùn)行模式轉(zhuǎn)換到測試模式。隨后，在步驟S54中，執(zhí)行確 認(rèn)封裝后的FCRAM的操作的最終測試(第三測試過程)。此后，在步驟 S56中，基于最終測試的結(jié)果來判斷FCRAM是好的產(chǎn)品還是壞的產(chǎn)品。 如果FCRAM是壞的產(chǎn)品，則將其拋棄。如果FCRAM是好的產(chǎn)品，則在 步驟S58中，編程電路14的熔絲FS被編程。順便提及，熔絲FS是通過
過壓或者過流而編程的熔絲。因此，即使在FCRAM芯片被封裝之后，熔
絲FS也可用LSI測試儀等進(jìn)行編程的。然后，在步驟S60中，F(xiàn)CRAM被裝運(yùn)。
通過執(zhí)行最終測試之后的編程過程，僅在所有好的產(chǎn)品中對熔絲FS 進(jìn)行編程。因此，在正常運(yùn)行模式期間，所有好的產(chǎn)品執(zhí)行正常操作，并 且所有壞的產(chǎn)品執(zhí)行異常操作。順便提及，購買FCRAM的用戶進(jìn)行的驗(yàn) 收與圖4中的驗(yàn)收相同。在此驗(yàn)收中，在正常運(yùn)行模式中，將FCRAM設(shè) 置為低功耗模式，并且測量電源電流。電源電流大于規(guī)定值的芯片被判斷 為是壞的。因此，用戶可以容易地識別好的芯片或者壞的芯片。如上所 述，也是在第四實(shí)施例中，可以得到與上述第一和第二實(shí)施例中相同的效 果。
圖12示出本發(fā)明的第五實(shí)施例。相同的符號用來表示與第一和第二 實(shí)施例中所述元件相同的元件，并且省略其詳細(xì)說明。該實(shí)施例的 FCRAM包括數(shù)據(jù)輸入/輸出電路18A、狀態(tài)機(jī)20A、核心控制電路22A和 存儲核心28A，而不是第二實(shí)施例(圖5)的數(shù)據(jù)輸入/輸出電路18、狀態(tài) 機(jī)20、核心控制電路22和存儲核心28。此外，去除第二實(shí)施例的冗余熔 絲電路24和地址比較電路26。其他組成與第二實(shí)施例中相同。
狀態(tài)機(jī)20A根據(jù)測試模式信號TESZ和通過信號PASZ的邏輯電平輸 出正常信號NRMZ。當(dāng)正常信號NRMZ被激活時(shí)，數(shù)據(jù)輸入/輸出電路 18A將從存儲核心28A通過數(shù)據(jù)總線DB所提供的讀數(shù)據(jù)輸出到數(shù)據(jù)端子 DQ。另一方面，在正常信號NRMZ被失活時(shí)，數(shù)據(jù)輸入/輸出電路18A通 過禁止讀數(shù)據(jù)到數(shù)據(jù)端子DQ的輸出而執(zhí)行異常操作。
核心控制電路22A的控制電路VPPG用于在來自模式寄存器12的低 功耗信號LPZ被失活時(shí)產(chǎn)生升壓，并且在低功耗信號LPZ的激活期間 (在低功耗模式期間)停止運(yùn)行。核心控制電路22A的其他組成與第二實(shí) 施例的核心控制電路22的組成相同。通過從第二實(shí)施例的存儲核心28中 去掉冗余控制電路RCNT、冗余字線RWL、冗余存儲單元RMC而構(gòu)成存 儲核心28A。
圖13示出圖12所示的狀態(tài)機(jī)20A和數(shù)據(jù)輸入/輸出電路18A的細(xì)
節(jié)。狀態(tài)機(jī)20A與第一實(shí)施例的狀態(tài)機(jī)3相同。因此，通過用"數(shù)據(jù)輸入
/輸出電路18A的操作"替換上述圖2中的"電路4A的操作"，可以描述 狀態(tài)機(jī)20A的操作。也就是說，當(dāng)通過信號PASZ在正常運(yùn)行模式期間被 失活時(shí)，狀態(tài)機(jī)20A允許數(shù)據(jù)輸入/輸出電路18A執(zhí)行不同于正常操作的 異常操作；在測試模式期間或者當(dāng)通過信號PASZ被激活時(shí)，狀態(tài)機(jī)20A 禁止數(shù)據(jù)輸入/輸出電路18A的異常操作，并且允許其執(zhí)行正常操作。
數(shù)據(jù)輸入/輸出電路18A包括將來自數(shù)據(jù)總線DB的讀數(shù)據(jù)輸出到數(shù)據(jù) 端子DQ的數(shù)據(jù)輸出電路DOUT和將由數(shù)據(jù)端子DQ所接收的寫數(shù)據(jù)輸出 到數(shù)據(jù)總線DB的數(shù)據(jù)輸入電路DIN。在圖中，示出了與一位數(shù)據(jù)端子 DQ相對應(yīng)的數(shù)據(jù)輸入/輸出電路18A。
數(shù)據(jù)輸出電路DOUT包括輸出緩沖器BUF和控制輸出緩沖器BUF的 操作的反相器、NAND (與非)門和NOR (或非)門。輸出緩沖器BUF 包括串聯(lián)在電源線VDD和地線VSS之間的pMOS晶體管和nMOS晶體 管。pMOS晶體管和nMOS晶體管之間的連接節(jié)點(diǎn)連接到數(shù)據(jù)端子DQ。 當(dāng)正常信號NRMZ被激活到高電平時(shí)，輸出緩沖器BUF根據(jù)數(shù)據(jù)總線DB 的邏輯電平來將數(shù)據(jù)端子DQ設(shè)置為高邏輯電平(VDD)或者低邏輯電平 (VSS)。另一方面，當(dāng)正常信號NRMZ被失活為低邏輯電平時(shí)，輸出緩 沖器BUF關(guān)斷pMOS晶體管和nMOS晶體管。通過關(guān)斷pMOS晶體管和 nMOS晶體管，不管數(shù)據(jù)總線DB的值，數(shù)據(jù)端子DB都被設(shè)置為懸浮狀 態(tài)。也就是說，數(shù)據(jù)輸出電路DOUT在正常信號NRMZ被激活時(shí)正常地 輸出數(shù)據(jù)，并且在正常信號NRMZ被失活時(shí)，通過禁止數(shù)據(jù)的輸出并將數(shù) 據(jù)端子DQ設(shè)置為懸浮狀態(tài)來執(zhí)行異常操作。通過監(jiān)視數(shù)據(jù)端子DQ的信 號值，可從FCRAM外部識別異常操作。
如上所述，也是在第五實(shí)施例中，可以得到與上述第一和第二實(shí)施例 中相同的效果。此外，在該實(shí)施例中，通過允許數(shù)據(jù)輸出電路DOUT根據(jù) 測試模式信號TESZ和通過信號PASZ來執(zhí)行異常操作，可以容易地識別 出FCRAM是壞的。當(dāng)正常信號NRMZ被失活時(shí)，數(shù)據(jù)信號根本不被輸 出。因此，通過使用簡單測試裝置對FCRAM執(zhí)行寫操作和讀操作，可以 容易地識別出FCRAM是壞的。
順便提及，在上述第二至第五實(shí)施例中，描述了本發(fā)明應(yīng)用到諸如 FCRAM的半導(dǎo)體存儲器的例子。本發(fā)明不限于這些實(shí)施例。例如，本發(fā)明可以被應(yīng)用到諸如微型計(jì)算機(jī)的邏輯LSI。此外，在第五實(shí)施例中，可 以形成第二實(shí)施例的冗余熔絲電路24、地址比較電路26、冗余控制電路 RCNT、冗余存儲單元MC、冗余字線RWL等。此外，本發(fā)明所應(yīng)用于的 FCRAM可以是時(shí)鐘同步SDRAM類型，而不是SRAM類型。在上述第五實(shí)施例中，描述了當(dāng)正常信號NRMZ被失活時(shí)，數(shù)據(jù)輸出 被禁止的例子。本發(fā)明不限于該實(shí)施例。例如，當(dāng)正常信號NRMZ被失活 時(shí)，可以輸出固定在高邏輯電平的數(shù)據(jù)，或者可以輸出固定在低邏輯電平 的數(shù)據(jù)。實(shí)施例的許多特征和優(yōu)點(diǎn)從詳細(xì)的說明書中變得清楚，并且希望所附 的權(quán)利要求書覆蓋實(shí)施例的所有落入其真正精神和范圍內(nèi)的特征和優(yōu)點(diǎn)。 此外，由于本領(lǐng)域技術(shù)人員將會容易地進(jìn)行修改和改變，因此并不希望將 發(fā)明實(shí)施例限制為所說明和描述的確切解釋和操作，并且所有合適的修改 和等同物都被認(rèn)為落入本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括編程電路，該編程電路包括在內(nèi)部電路的測試通過時(shí)被編程的第一編程單元并且通過所述第一編程單元的編程來激活通過信號；模式設(shè)置電路，該模式設(shè)置電路被允許通過外部控制在正常運(yùn)行模式和測試模式之間轉(zhuǎn)換運(yùn)行模式；和狀態(tài)機(jī)，當(dāng)所述通過信號在所述正常運(yùn)行模式期間被失活時(shí)，該狀態(tài)機(jī)允許所述內(nèi)部電路的部分電路執(zhí)行不同于正常操作的異常操作，并且在所述測試模式期間或者當(dāng)所述通過信號被激活時(shí)，該狀態(tài)機(jī)禁止所述部分電路的所述異常操作并允許其執(zhí)行所述正常操作，其中，所述異常操作是可從半導(dǎo)體集成電路外部識別的操作。
2. 根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中，所述異常操作是比所述 正常操作中的電源電流消耗更大電源電流的操作。
3. 根據(jù)權(quán)利要求2的半導(dǎo)體集成電路，還包括低功耗模式，在所述正常運(yùn)行模式和所述測試模式期間可以轉(zhuǎn)換到該 低功耗模式并且在該低功耗模式中，所述內(nèi)部電路中的控制電路的運(yùn)行被 停止，其中，當(dāng)所述通過信號在所述正常運(yùn)行模式期間被失活時(shí)，僅在所述低功耗 模式期間執(zhí)行所述異常操作。
4. 根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，還包括數(shù)據(jù)輸出電路，其作為所述部分電路從所述內(nèi)部電路輸出數(shù)據(jù)，其中 當(dāng)所述通過信號在所述正常運(yùn)行模式期間被失活時(shí)，所述數(shù)據(jù)輸出電 路通過禁止數(shù)據(jù)的輸出來執(zhí)行所述異常操作，并且在所述測試模式期間或 者當(dāng)所述通過信號被失活時(shí)，所述數(shù)據(jù)輸出電路輸出數(shù)據(jù)。
5. 根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中 所述第一編程單元包括通過激光束的照射來編程的熔絲。
6. 根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中所述第一編程單元包括通過過壓或者過流而編程的熔絲。
7. 根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中 所述第一編程單元包括電可編程的非易失性存儲單元。
8. 根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，還包括 真實(shí)存儲單元和冗余存儲單元；第二編程單元，其存儲指示壞的真實(shí)存儲單元的失效地址；和冗余控制電路，當(dāng)被提供以對所述真實(shí)存儲單元進(jìn)行存取的地址是存 儲在所述第二編程單元中的失效地址時(shí)，所述冗余控制電路禁止對所述真 實(shí)存儲單元的存取，相反，允許對所述冗余存儲單元的存取，其中所述第一和第二編程單元包括同種材料的熔絲。
9. 一種半導(dǎo)體集成電路的測試方法，該半導(dǎo)體集成電路包括模式設(shè)置 電路、編程電路和內(nèi)部電路，所述模式設(shè)置電路被允許通過外部控制在正 常運(yùn)行模式和測試模式之間轉(zhuǎn)換運(yùn)行模式，所述編程電路在內(nèi)置第一編程 單元被編程時(shí)激活通過信號，當(dāng)所述通過信號在所述正常運(yùn)行模式期間被 失活時(shí)，所述內(nèi)部電路執(zhí)行不同于正常操作的異常操作，所述半導(dǎo)體集成電路的測試方法包括測試過程，通過設(shè)置所述模式設(shè)置電路來執(zhí)行從所述正常運(yùn)行模式到所述測試模式的轉(zhuǎn)換并且測試所述內(nèi)部電路；和編程過程，僅在通過測試的半導(dǎo)體集成電路中對所述第一編程單元進(jìn) 行編程。
10. 根據(jù)權(quán)利要求9的半導(dǎo)體集成電路的測試方法，其中， 所述測試過程包括多個子測試過程，并且 所述編程過程在最后的子測試過程之后執(zhí)行。
11. 根據(jù)權(quán)利要求9的半導(dǎo)體集成電路的測試方法，其中， 所述測試過程包括第一測試過程，判斷失效是否可以通過冗余電路來救濟(jì)； 救濟(jì)過程，救濟(jì)其失效被判斷為可救濟(jì)的半導(dǎo)體集成電路；和 第二測試過程，確認(rèn)所述失效已被救濟(jì)，其中， 所述編程過程和所述救濟(jì)過程在所述第二測試過程之前執(zhí)行。
12. 根據(jù)權(quán)利要求9的半導(dǎo)體集成電路的測試方法，其中， 對晶片狀態(tài)下的半導(dǎo)體集成電路執(zhí)行所述測試過程和所述編程過程。
13. 根據(jù)權(quán)利要求9的半導(dǎo)體集成電路的測試方法，其中， 所述測試過程包括第一測試過程，判斷失效是否可以通過冗余電路來救濟(jì)； 救濟(jì)過程，救濟(jì)其失效被判斷可救濟(jì)的半導(dǎo)體集成電路； 第二測試過程，確認(rèn)所述失效已被救濟(jì)；封裝過程，封裝通過所述第二測試過程的半導(dǎo)體集成電路；和 第三測試過程，確認(rèn)封裝后的半導(dǎo)體集成電路的操作，其中， 在所述第三測試過程之后執(zhí)行所述編程過程。
14. 根據(jù)權(quán)利要求13的半導(dǎo)體集成電路的測試方法，其中， 通過對包括通過過壓或者過流而編程的熔絲的所述第一編程單元進(jìn)行編程，執(zhí)行所述編程過程。
全文摘要
本發(fā)明提供了一種半導(dǎo)體集成電路及其測試方法。編程電路在第一編程單元被編程時(shí)激活通過信號。當(dāng)內(nèi)部電路的測試通過時(shí)，第一編程單元被編程。通過外部控制，模式設(shè)置電路將運(yùn)行模式轉(zhuǎn)換為正常運(yùn)行模式或者測試模式。當(dāng)通過信號在正常運(yùn)行模式期間被失活時(shí)，狀態(tài)機(jī)允許內(nèi)部電路的部分電路執(zhí)行不同于正常操作的異常操作。通過在正常運(yùn)行模式期間識別異常操作，可以容易地識別出半導(dǎo)體集成電路是壞的。由于無需轉(zhuǎn)換到測試模式就可以識別失效，因此例如購買半導(dǎo)體集成電路的用戶也可以容易地識別出失效。
文檔編號G11C29/44GK101131999SQ20071014209
公開日2008年2月27日 申請日期2007年8月27日 優(yōu)先權(quán)日2006年8月25日
發(fā)明者山口恒太 申請人:富士通株式會社