專利名稱：：存儲器時(shí)序測量電路與其測試方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種存儲器時(shí)序測量電路，存儲器結(jié)構(gòu)與其測試方法。
背景技術(shù)：
：在存儲器測試中，如何正確地測量出交流時(shí)序(ACtiming)參數(shù)事關(guān)重大。一般而言，交流時(shí)序參數(shù)至少包括設(shè)定時(shí)間(setuptime)參數(shù)，保持時(shí)間(holdtime)參數(shù)與存取時(shí)間(accesstime)參數(shù)。在過去，通常是利用自動(dòng)觀'K式才幾臺(ATE,automatictestingmachine)來進(jìn)行交流時(shí)序參數(shù)的測試。不過，這樣會導(dǎo)致數(shù)個(gè)缺點(diǎn)(1)因?yàn)樽詣?dòng)測試機(jī)臺的分辨率(resolution)很大，不適于存儲器的交流時(shí)序參數(shù)測量。一般而言，自動(dòng)測試機(jī)臺的分辨率可能高達(dá)350ps(pico-second，微微秒)；然而，存儲器的交流時(shí)序參數(shù)可能只有數(shù)十個(gè)ps。這也易導(dǎo)致測量的精準(zhǔn)度降低。(2)自動(dòng)測試機(jī)臺所送出的測試信號可能已有誤差。當(dāng)傳輸至載有待測存儲器的電路板時(shí)，此測試信號通過電路板上的繞線與信號線，將導(dǎo)致誤差(信號變動(dòng))更大。(3)不易得知時(shí)序測量中的真正時(shí)序測量值。這是因?yàn)椋瑫r(shí)序測量值只能由自動(dòng)測試機(jī)臺得知，但存儲器內(nèi)部的信號時(shí)序只能由自動(dòng)測試機(jī)臺所送出的測量信號推知。(4)由于測試信號、控制信號與時(shí)鐘信號都由存儲器外部送入，將導(dǎo)致存儲器的接腳數(shù)量很高，增加芯片面積。為改善上述缺點(diǎn)，本發(fā)明提出一種存儲器時(shí)序測量電路，存儲器結(jié)構(gòu)與其測試方法。
發(fā)明內(nèi)容本發(fā)明提供一種存儲器時(shí)序測量電路，存儲器結(jié)構(gòu)與其測試方法，其可提供高精確度的時(shí)序測量。本發(fā)明提供一種存儲器時(shí)序測量電路，存儲器結(jié)構(gòu)與其測試方法，其可減少時(shí)序測量所用的輸出入接腳數(shù)量。本發(fā)明提供一種存儲器時(shí)序測量電路，存儲器結(jié)構(gòu)與其測試方法，其可改良測量效率。本發(fā)明提供一種存儲器時(shí)序測量電路，存儲器結(jié)構(gòu)與其測試方法，其可減少芯片外部的信號時(shí)序變動(dòng)對測試結(jié)果所造成的影響。本發(fā)明提供一種存儲器時(shí)序測量電路，存儲器結(jié)構(gòu)與其測試方法，其可輕易完成時(shí)序測量。本發(fā)明提供一種存儲器時(shí)序測量電路，存儲器結(jié)構(gòu)與其測試方法，其可測量到此存儲器時(shí)序測量電路的測量分辨率。本發(fā)明的范例提出一種存儲器芯片，包括一存儲器子系統(tǒng)，用于存儲數(shù)據(jù)，其包括多個(gè)接腳；一時(shí)鐘樹，將一測試信號源平衡地送出；以及一時(shí)序測量電路，接收由該時(shí)鐘樹所送出的該測試信號源，該時(shí)序測量電路將該測試信號源進(jìn)行各別延遲以產(chǎn)生多個(gè)延遲后測試信號，所述延遲后測試信號送至該存儲器子系統(tǒng)的所述接腳，藉由調(diào)整所述延遲后測試信號源的時(shí)序來測試該存儲器子系統(tǒng)的存儲器交流時(shí)序參數(shù)。本發(fā)明的另一范例提出一種存儲器芯片的時(shí)序測量電路。該存儲器芯片包括一存儲器子系統(tǒng)與將一測試信號源平衡地送出的一時(shí)鐘樹。該時(shí)序測量電路包括多個(gè)時(shí)序測量單元，各時(shí)序測量單元耦接至該存儲器子系統(tǒng)的多個(gè)接腳之一以測量該存儲器子系統(tǒng)的存儲器參數(shù)。各時(shí)序測量單元包括一開關(guān)，具有一控制端，接收一外部開關(guān)控制信號，一第一端，接收該時(shí)鐘樹所送出的該測試信號源，一第二端，接收一外部數(shù)據(jù)，一第三端，以及一第四端；多個(gè)串接的延遲電路，所述延遲電路的一第一級延遲電路的一輸入端耦接至該開關(guān)的該第四端，所述延遲電路的最后一級會輸出一環(huán)形振蕩器輸出信號，該環(huán)形振蕩器輸出信號代表該時(shí)序測量電路的一分辨率；以及一多路復(fù)用器，具有一控制端，接收一外部延遲控制信號；多個(gè)輸入端，分別耦接至所述延遲電路的多個(gè)輸出端；以及一輸出端，耦接至該存儲器子系統(tǒng)的該對應(yīng)接腳。該外部開關(guān)控制信號控制該時(shí)序測量單元的操作模式，以及該外部延遲控制信號控制該須'j試信號源與該多路復(fù)用器的該輸出信號間的一時(shí)間差。本發(fā)明的又一范例提出一種存儲器的測試方法，該方法包括平衡地送出一測試信號；分別延遲該測試信號以分別產(chǎn)生多個(gè)延遲后測試信號，以輸入至該存儲器的多個(gè)接腳；以及檢查該存儲器所輸出的一輸出數(shù)據(jù)是否正確并對輸入至該存儲器的所述接腳的所迷延遲后測試信號進(jìn)行時(shí)序調(diào)整，以測量該存儲器的一交流時(shí)序參數(shù)。為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合附圖，作詳細(xì)i兌明如下。圖1顯示根據(jù)本發(fā)明一實(shí)施例的具有存儲器時(shí)序測量電路的存儲器芯片的方塊圖。圖2是依照本發(fā)明實(shí)施例的存儲器時(shí)序測量電路的示意圖。圖3是依照本發(fā)明實(shí)施例的時(shí)序測量單元的示意圖。圖4a與4b顯示根據(jù)本發(fā)明的存儲器芯片的內(nèi)部測試信號的信號時(shí)序圖。附圖符號說明10:存儲器芯片lla、lib:存儲器子系統(tǒng)12:控制電路13a、13b:時(shí)序測量電路14:分頻器15:多路復(fù)用器16:時(shí)鐘樹17:輸出數(shù)據(jù)寄存器19:自動(dòng)測試機(jī)臺21a-21g:時(shí)序測量單元31:開關(guān)32:多路復(fù)用器33a-33d:反相器對INV1-INV9:反相器。具體實(shí)施例方式在本實(shí)施例，為減少芯片外部的測試信號變動(dòng)，所有的測試信號皆由時(shí)鐘樹(clocktree)所產(chǎn)生。此時(shí)鐘樹接收單一時(shí)鐘信號；亦即此單一時(shí)鐘信號可視為此時(shí)鐘樹的根點(diǎn)(root)。此時(shí)鐘樹將測試信號平衡地(同步地)送至各時(shí)序測量單元，以測試存儲器的交流時(shí)序參數(shù)。圖1顯示根據(jù)本發(fā)明一實(shí)施例的具有存儲器時(shí)序測量電路的存儲器芯片的方塊圖。如圖1所示，此存儲器芯片10包括存儲器子系統(tǒng)lla與lib,控制電路12，時(shí)序測量電路13a與13b，分頻器14,多路復(fù)用器'15，時(shí)鐘樹16以及輸出數(shù)據(jù)寄存器17。存儲器子系統(tǒng)用于存儲數(shù)據(jù)，其為被測試的對象。請注意，雖然在圖1中顯示出兩個(gè)存儲器子系統(tǒng)lla與lib,但本發(fā)明的存儲器芯片所包含的存儲器子系統(tǒng)數(shù)量并不受限于此。此外，這些存儲器子系統(tǒng)的記憶容量未必要相等。存儲器子系統(tǒng)與時(shí)序測量電路的數(shù)量關(guān)系為l對l?？刂齐娐?2用于控制時(shí)序測量電路與多路復(fù)用器15。當(dāng)存儲器芯片10包含多個(gè)時(shí)序測量電路時(shí)，控制電路12可送出適當(dāng)?shù)目刂菩盘?如開關(guān)控制信號SW與延遲控制信號D-SEL)至各別的時(shí)序測量電路。為減少存儲器芯片10的控制信號接腳，控制電路12可包括移位寄存器，此移位寄存器包括多組的寄存器。一組寄存器用于暫存并輸出某一個(gè)時(shí)序測量電路所需的控制信號?？刂菩盘栍赏獠拷?jīng)由控制信號接腳CTL_IN而送至存儲器芯片10內(nèi)的控制電路12。時(shí)序測量電路用于測量存儲器子系統(tǒng)的交流時(shí)序參數(shù)。時(shí)序測量電路的詳細(xì)結(jié)構(gòu)與操作請參照底下的圖2-圖4。分頻器14將時(shí)序測量電路的輸出信號RING-0UT分頻。當(dāng)此輸出信號RING-0UT的頻率相當(dāng)高時(shí)，藉由分頻器14可適當(dāng)降低輸出信號RING—OUT的頻率。如此，便不需要高頻高成本的測量電路(未示出)來直接測量輸出信號RING-OUT的頻率。輸出信號RING-OUT的周期可用于計(jì)數(shù)此時(shí)序測量電路的分辨率。當(dāng)存儲器芯片10包括多個(gè)時(shí)序測量電路時(shí)，多路復(fù)用器15可選擇要取出哪一個(gè)時(shí)序測量電路的輸出信號RING-OUT。在圖1中，分頻器的(多個(gè))輸入端耦接至(多個(gè))時(shí)序測量電路的(多個(gè))輸出端，而分頻器的輸出端則耦接至多路復(fù)用器的輸入端?，F(xiàn)有此技者當(dāng)知，多路復(fù)用器與分頻器^rl禺接關(guān)系不受限于圖1所顯示。比如，多路復(fù)用器與分頻器的耦接關(guān)系可變化成，多路復(fù)用器接收(多個(gè))時(shí)序測量電路的輸出信號RING_0UT，從中擇一輸出給分頻器；亦即，多路復(fù)用器的(多個(gè))輸入端耦接至(多個(gè))時(shí)序測量電路的(多個(gè))輸出端，而多路復(fù)用器的輸出端則耦接至分頻器的輸入端時(shí)鐘樹16用于將測試信號源T_CK平衡且同步地送至?xí)r序測量電路。時(shí)鐘樹16的結(jié)構(gòu)在此可不特別限定。比如，但不受限于，時(shí)鐘樹16可包括多個(gè)緩沖器。輸出數(shù)據(jù)寄存器17用于存儲存儲器子系統(tǒng)的輸出數(shù)據(jù)。藉由檢查輸出數(shù)據(jù)是否正確性，可檢查所測量到的交流時(shí)序參數(shù)是否可接受。當(dāng)存儲器子系統(tǒng)在進(jìn)行功能測試時(shí)，自動(dòng)測試機(jī)臺19會送出存儲器子系統(tǒng)所需的外部功能測試信號D_EXT至?xí)r序測量電路。外部功能測試信號D_EXT比如包括地址信號、數(shù)據(jù)輸入信號、寫入使能信號(WEB)、輸出使能信號(0E)、芯片選擇信號(CSB)與時(shí)鐘信號CK等。圖2是依照本發(fā)明實(shí)施例的時(shí)序測量電路的示意圖。時(shí)序測量電路13a與13b的結(jié)構(gòu)基本上為相似或相同。現(xiàn)請參考圖2,時(shí)序測量電路13a包括多個(gè)時(shí)序測量單元(timingmeasurementunit,TMU)21a-21g。為舉例說明，存儲器子系統(tǒng)包括地址信號輸入接腳A、數(shù)據(jù)輸入接腳DI,寫入使能信號輸入接腳WEB、輸出使能信號輸入接腳0E、芯片選擇信號輸入接腳CSB、時(shí)鐘信號輸入接腳CK以及數(shù)據(jù)輸出接腳D0等。各時(shí)序測量單元耦接至存儲器子系統(tǒng)lla的輸入接腳之一。比如，時(shí)序測量單元21a耦接至地址信號輸入接腳A。時(shí)序測量單元21b耦接至數(shù)據(jù)輸入接腳DI。時(shí)序測量單元21c耦接至寫入使能信號輸入接腳WEB。時(shí)序測量單元21d耦接至輸出使能信號輸入接腳0E。時(shí)序測量單元21e耦接至芯片選擇信號輸入接腳CSB。時(shí)序測量單元21f耦接至?xí)r鐘信號輸入接腳CK。時(shí)序測量單元21g耦接至數(shù)據(jù)輸出接腳D0。各時(shí)序測量單元21a-21g可在控制信號SW與D—SEL的控制之下，進(jìn)行不同模式操作并對測試信號T-CK施加不同的延遲量。如圖2所示，時(shí)序測量單元21a將測試信號T』K延遲成信號A—IN，以輸入至地址信號輸入接腳A。時(shí)序測量單元21b將測試信號T—CK延遲成信號DI—IN,以輸入至數(shù)據(jù)輸入接腳DI。時(shí)序測量單元21c將測試信號T—CK延遲成信號WEB-IN，以輸入至寫入使能信號輸入接腳WEB。時(shí)序測量單元21d將測試信號T_CK延遲成信號0E_IN，以輸入至輸出使能信號輸入接腳0E。時(shí)序測量單元21e將測試信號T一CK延遲成信號CSB-IN，以輸入至芯片選擇信號輸入接腳CSB。時(shí)序測量單元21f將測試信號T_CK延遲成信號CK—IN,以輸入至?xí)r鐘信號輸入接腳CK。時(shí)序測量單元21g將測試信號T_CK延遲成信號D0-IN，以輸入至輸出數(shù)據(jù)寄存器17。時(shí)序測量單元21g與輸出數(shù)據(jù)寄存器17可用于測試此存儲器子系統(tǒng)的存取時(shí)間。時(shí)序測量單元的操作模式與延遲操作可參考圖3與圖4而了解。圖3是依照本發(fā)明實(shí)施例的時(shí)序測量單元的示意圖。各時(shí)序測量單元21a-21g的結(jié)構(gòu)基本上彼此相同或相似。如圖3所示，時(shí)序測量單元21a包括開關(guān)31，多個(gè)串接的反相器對，緩沖器I群9，以及多路復(fù)用器32。圖3以4個(gè)串接的反相器對33a-33d為例做說明，但本發(fā)明并不受限于此。延遲控制信號D_SEL會決定時(shí)序測量單元的延遲量。開關(guān)31受控制于開關(guān)控制信號SW[1:0]。根據(jù)開關(guān)控制信號SW[1:0]的值，開關(guān)31有四種操作模式。此四種操作模式列于表l。表l<table>tableseeoriginaldocumentpage10</column></row><table>在表l中，"x"代表無關(guān)緊要(don，tcare)。操作模式1又可稱為正常延遲模式。在操作模式1中，開關(guān)控制信號SW[l:O]為[O，0]。在此操作模式下，開關(guān)31將輸入信號(亦即測試信號T-CK)不反相就導(dǎo)向第一個(gè)反相器對33a的輸入端。延遲控制信號D-SEL會決定輸出信號A_IN與測試信號T_CK間的時(shí)間差。操作模式2又可稱為反相延遲模式。在操作模式2中，開關(guān)控制信號SW[1:O]為[O，l]。在此操作模式下，開關(guān)31會將輸入信號T-CK反相后才導(dǎo)向第一個(gè)反相器對33a的輸入端。同樣地，延遲控制信號D—SEL會決定輸出信號A_IN與測試信號T_CK間的時(shí)間差。—操作模式3又可稱為外部模式。在操作模式3中，開關(guān)控制信號SW[l:O]為[l，O]。在此操作模式下，開關(guān)31會將外部輸入信號D_EXT(由自動(dòng)測試機(jī)臺19所提供)導(dǎo)向第一個(gè)反相器對33a的輸入端。也就是說，在此操作模式下，輸出信號A-IN可視為延遲后的地址信號。延遲控制信號D—SEL會決定輸出信號A-IN與外部輸入信號D_EXT間的時(shí)間差。操作模式4又可稱為環(huán)形振蕩器(ringoscillator)模式。在操作模式4中，開關(guān)控制信號SW[1:O]為[l，l]。在此操作模式下，開關(guān)31會使得反相器對33a—33d與緩沖器INV9成為一個(gè)環(huán)形振蕩器。亦即，開關(guān)31會將緩沖器INV9的輸出端耦接至第一個(gè)反相器對33a的輸入端。各反相器對包括多個(gè)串接的反相器。比如，反相器對33a包括串接的反相器INV1與INV2。反相器對33b包括串接的反相器INV3與INV4。反相器對33c包括串接的反相器INV5與INV6。反相器對33d包括串接的反相器INV7與INV8。各反相器對的輸出端會耦接至多路復(fù)用器32的輸入端之一與下一級的反相器對的輸入端。各反相器對可當(dāng)成延遲電路，對信號進(jìn)行延遲。緩沖器INV9可用于提高最后一級的反相器對的輸出信號的驅(qū)動(dòng)能力。信號RING-0UT由緩沖器INV9所輸出。多路復(fù)用器32會根據(jù)延遲控制信號D—SEL而決定要選擇哪一個(gè)反相器對的輸出信號當(dāng)成信號A_IN。比如，當(dāng)多路復(fù)用器32選擇反相器對33a的輸出信號當(dāng)成信號A_IN時(shí)，代表信號A_IN與信號T-CK間的時(shí)間差為2個(gè)基本延遲時(shí)間；1個(gè)基本延遲時(shí)間由一個(gè)反相器所提供。此外，在本說明中，一個(gè)基本延遲時(shí)間亦可稱為此時(shí)序測量電路的分辨率。假設(shè)分頻器為除以N的分頻器(N為正整數(shù))。當(dāng)時(shí)序測量單元處于操作模式4(環(huán)形振蕩)下時(shí)，信號RING-OUT的一個(gè)周期等于兩倍的分辨率。」時(shí)序測量電路的分辨率可表示為(1/2)*(1/N)*(1/R_0UT)。R-OUT代表分頻器的輸出信號R-OUT的頻率。圖4a與4b顯示根據(jù)本發(fā)明的存儲器芯片的內(nèi)部測試信號的信號時(shí)序圖。為簡化起見，圖4a與4b只顯示出施加至存儲器子系統(tǒng)的地址接腳A與時(shí)鐘接腳CK的測試信號A—IN與CK-IN的時(shí)序圖。圖4a顯示于用于測量設(shè)定時(shí)間T-SETUP時(shí)的測試信號A_IN與CK_IN的時(shí)序圖。如圖4a所示，為確保存儲器子系統(tǒng)的操作正確，在觀'f試信號A_IN轉(zhuǎn)態(tài)后，至少要經(jīng)過設(shè)定時(shí)間T_SETUP,測試信號CK—IN才能轉(zhuǎn)態(tài)。也就是，信號A-IN領(lǐng)先于信號CK-IN。在本實(shí)施例中，在存儲器子系統(tǒng)的輸出數(shù)據(jù)DO仍為正確下，藉由調(diào)整時(shí)序測量單元21a或21f的延遲時(shí)間量，來得到最小的設(shè)定時(shí)間T_SETUP。圖4b顯示于用于測量保持時(shí)間T—HOLD時(shí)的測試信號A—IN與CK_IN的時(shí)序圖。如圖4b所示，為確保存儲器子系統(tǒng)的操作正確，在測試信號CK-IN轉(zhuǎn)態(tài)后，至少要經(jīng)過保持時(shí)間T_H0LD,測試信號A—IN才能轉(zhuǎn)態(tài)。也就是，信號A—IN落后于信號CK_IN。在本實(shí)施例中，在存儲器子系統(tǒng)的輸出數(shù)據(jù)DO仍為正確下，藉由調(diào)整時(shí)序測量單元21a或21f的延遲時(shí)間量，來得到最小的保持時(shí)間T_H0LD。在現(xiàn)有技術(shù)中，測試信號由外部的自動(dòng)測試機(jī)臺所產(chǎn)生并送至待測的存儲器芯片。故而，如果外部的測試信號有時(shí)序變動(dòng)或誤差的話，將影響到測試的準(zhǔn)確度。在本實(shí)施例中，測試信號由存儲器芯片內(nèi)部所產(chǎn)生，所以可以提高測試的準(zhǔn)確度并提高效率。雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何所屬
技術(shù)領(lǐng)域：
中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視本發(fā)明的申請專斥'j范圍所界定者為準(zhǔn)。權(quán)利要求1.一種存儲器芯片，包括:一存儲器子系統(tǒng)，用于存儲數(shù)據(jù)，其包括多個(gè)接腳；一時(shí)鐘樹，將一測試信號源平衡地送出；以及一時(shí)序測量電路，接收由該時(shí)鐘樹所送出的該測試信號源，該時(shí)序測量電路將該測試信號源進(jìn)行各別延遲以產(chǎn)生多個(gè)延遲后測試信號，所述延遲后測試信號送至該存儲器子系統(tǒng)的所述接腳，藉由調(diào)整所述延遲后測試信號源的時(shí)序來測試該存儲器子系統(tǒng)的存儲器交流時(shí)序參數(shù)。2.如權(quán)利要求1所述的存儲器芯片，更包括一控制電路，用于控制該時(shí)序測量電路的操作模式與所述延遲后測試信號的延遲量。3.如權(quán)利要求1所述的存儲器芯片，更包括一分頻器，接收并分頻該時(shí)序測量電路所輸出的一環(huán)形振蕩器輸出信號。4.如權(quán)利要求3所述的存儲器芯片，其中，當(dāng)該存儲器芯片包括多個(gè)時(shí)序測量電路時(shí)，所述時(shí)序測量電路的多個(gè)環(huán)形振蕩器輸出信號耦接至該分頻器，該存儲器芯片更包括一多路復(fù)用器，耦接至該分頻器，用以選擇所述時(shí)序測量電路的所述環(huán)形振蕩器輸出信號之一。5.如權(quán)利要求1所述的存儲器芯片，更包括一輸出數(shù)據(jù)寄存器，接收該存儲器子系統(tǒng)的一輸出數(shù)據(jù)。6.如權(quán)利要求4所述的存儲器芯片，其中，各時(shí)序測量單元耦接至該存儲器子系統(tǒng)的所述接腳之一。7.如權(quán)利要求6所述的存儲器芯片，其中，各時(shí)序測量單元包括一開關(guān)，根據(jù)一開關(guān)控制信號而決定其操作模式；多個(gè)串接的延遲電路，各延遲電路的一輸入端耦接至該開關(guān)的一輸出端或前一級延遲電路的一輸出端，所述延遲電路的最后一級輸出該環(huán)形振蕩器輸出信號；以及一多路復(fù)用器，接收所述延遲電路的多個(gè)輸出，并產(chǎn)生該延遲后測試信號至該存儲器子系統(tǒng)的該對應(yīng)接腳。8.—種存儲器芯片的時(shí)序測量電路，該存儲器芯片包括一存儲器子系統(tǒng)與將一測試信號源平衡地送出的一時(shí)鐘樹；該時(shí)序測量電路包括多個(gè)時(shí)序測量單元，各時(shí)序測量單元耦接至該存儲器子系統(tǒng)的多個(gè)接腳之一以測量該存儲器子系統(tǒng)的存儲器參數(shù)；各時(shí)序測量單元包括一開關(guān)，具有一控制端，接收一外部開關(guān)控制信號，一第一端，接收該時(shí)鐘樹所送出的該測試信號源，一第二端，接收一外部數(shù)據(jù)，一第三端，以及一第四端；多個(gè)串接的延遲電路，所述延遲電路的一第一級延遲電路的一輸入端耦接至該開關(guān)的該第四端，所述延遲電路的最后一級輸出一環(huán)形振蕩器輸出信號，該環(huán)形振蕩器輸出信號指示該時(shí)序測量電路的一分辨率；以及一多路復(fù)用器,具有:一控制端，接收一外部延遲控制信號；多個(gè)輸入端，分別耦接至所述延遲電路的多個(gè)輸出端；以及一輸出端，耦接至該存儲器子系統(tǒng)的該對應(yīng)接腳；其中，該外部開關(guān)控制信號控制該時(shí)序測量單元的操作模式，以及該外部延遲控制信號控制該測試信號源與該多路復(fù)用器的該輸出信號間的一時(shí)間差。9.一種存儲器的測試方法，該方法包括平衡地送出一測試信號；分別延遲該測試信號以分別產(chǎn)生多個(gè)延遲后測試信號，以輸入至該存儲器的多個(gè)接腳；以及檢查該存儲器所輸出的一輸出數(shù)據(jù)是否正確并對輸入至該存儲器的所述接腳的所述延遲后測試信號進(jìn)行時(shí)序調(diào)整，以測量該存儲器的一交流時(shí)序參數(shù)。10.如權(quán)利要求9所述的方法，更包括響應(yīng)于一外部控制信號，將一外部測試數(shù)據(jù)送至該存儲器，以進(jìn)行功能測試。11.如權(quán)利要求10所述的方法，更包括響應(yīng)于該外部控制信號，令該存儲器內(nèi)的一時(shí)序測量單元進(jìn)行一環(huán)形振蕩，以測量一延遲分辨率。12.如權(quán)利要求9所述的方法，更包括令輸入至該存儲器的一地址接腳的該延遲后測試信號領(lǐng)先于輸入至該存儲器的一時(shí)鐘接腳的該延遲后測試信號，以測量一設(shè)定時(shí)間參數(shù)。11如權(quán)利要求9所述的方法，更包括令輸入至該存儲器的一地址接腳的該延遲后測試信號落后于輸入至該存儲器的一時(shí)鐘接腳的該延遲后測試信號，以測量一保持時(shí)間參數(shù)。全文摘要存儲器時(shí)序測量電路與其測試方法。存儲器的時(shí)序測量電路對平衡后的多個(gè)測試信號進(jìn)行不同延遲，以產(chǎn)生多個(gè)延遲后測試信號。各延遲后測試信號送至存儲器子系統(tǒng)的多個(gè)輸入接腳之一。藉由調(diào)整所述延遲后測試信號源的延遲量，來測試與測量存儲器子系統(tǒng)的交流時(shí)序參數(shù)。當(dāng)時(shí)序測量電路處于環(huán)形振蕩時(shí)，更可量出其分辨率。文檔編號G11C29/00GK101373639SQ20071014238公開日2009年2月25日申請日期2007年8月22日優(yōu)先權(quán)日2007年8月22日發(fā)明者許智強(qiáng),謝尚志申請人:智原科技股份有限公司