專利名稱：半導(dǎo)體存儲器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及對適合于微細(xì)化的字線或位線的電位進(jìn)行固定的半導(dǎo) 體存儲器件。
背景技術(shù)：
作為抑制半導(dǎo)體存儲器件的存儲單元的形狀分散性的手段，采用通 過在存儲器陣列的外周配置與存儲單元相同的布局圖形作為偽存儲單
元(pseudo memory cell)，從而利用存4諸單元與其它電路的布局圖形的
光、5刻蝕等影響的方^:以下，e—邊參考附圖 一邊說明現(xiàn)有的半導(dǎo)體 存儲器件中的偽存儲單元的配置和電位的固定方法。
圖8是表示半導(dǎo)體存儲器件的結(jié)構(gòu)的方框圖。圖8所示的半導(dǎo)體存 儲器件由存儲單元陣列1、輸入電路2、行選擇電路3、列選擇電路10 和寫入/讀出電路ll構(gòu)成。
存儲單元陣列1的存儲單元MC (i、 j) (i=l ~m、 j=l ~n)被配置 成矩陣狀，進(jìn)而在它們的外周配置偽存儲單元DC (i、 j) (i=-1~0、 j=-l~n+2、 i=m+l~m+2、 j=-l~n+2、 i=l~m、 j=-1~0、 i=l~m、 j=n+l~n+2),分別連接于字線WL(i) (i= - 1 ~ m+2 )和位線BL (j) (-1 ~n+2)上。
輸入電路2根據(jù)由多個(gè)地址構(gòu)成的地址輸入總線ADD和多個(gè)讀出 或?qū)懭氲臈l件輸入總線MODE的信號，向行選擇電路3、列選擇電路IO 和寫入'讀出電路11輸出行地址總線ADDR、列地址總線ADDC和控制 信號總線CONT。
4亍選"t奪電路3以/人輸入電3各2輸出的^f于地址總線ADDR為輸入，連 接于字線WL (i) (i= - 1 ~ m+2 )上。根據(jù)行地址總線ADDR，使字線 WL(i) (i=l ~m)之中的一條轉(zhuǎn)移到選擇狀態(tài)，使其他條轉(zhuǎn)移到非選 擇狀態(tài)。另外，只連接偽存儲單元的字線WL (i) (i=-1、 0、 m+l、 m+2)始終被固定在非選擇狀態(tài)。
列選擇電路10以從輸入電路2輸出的列地址總線ADDC為輸入，
連接于位線BLj (j=l~n)和寫入'讀出電路11上。該列選擇電路10根 據(jù)列地址總線ADDC的輸入，使位線BLj (j=l~n)之中成為寫入或讀 出對象的位線BLj (j=l ~n)與寫入'讀出電路11之間為導(dǎo)通狀態(tài)。只連 接偽存儲單元的位線BL (j) (j=-1、 0、 n+l、 n+2)始終被固定在非 選擇狀態(tài)。
寫入,讀出電路ll以控制信號總線CONT為輸入，連接于列選擇電 路10上，在寫入時(shí)將從數(shù)據(jù)輸入輸出DATAIO輸入的數(shù)據(jù)經(jīng)列選擇電 路10向由4亍選擇電路3和列選擇電路IO選擇的所希望的存儲單元進(jìn)行 寫入。另外，在讀出時(shí)從由行選擇電路3和列選擇電路10選擇的所希 望的存儲單元中經(jīng)列選擇電路10向數(shù)據(jù)輸入輸出DATAIO輸出數(shù)據(jù)。
圖9表示圖8的半導(dǎo)體存儲器件的行選擇電路3的電路圖。行地址 總線ADDR由行地址信號組ADDRa、行地址信號組ADDRb和行地址 信號組ADDRc構(gòu)成，在各個(gè)行地址信號組之中僅使1個(gè)行地址選擇信 號為選擇狀態(tài)(H電平)，使其它信號為非選擇狀態(tài)(L電平)，其中， 行地址信號組ADDRa由a條行地址選擇信號構(gòu)成，行地址信號組 ADDRb由b條行地址選擇信號構(gòu)成，行地址信號組ADDRc由c條行地 址選擇信號構(gòu)成。將3輸入NAND門NANDR (i) (i=l ~ m )的輸入 分別連接到構(gòu)成行地址信號組ADDRa、 ADDRb、 ADDRc的各條信號 線，以進(jìn)行所希望的譯碼，將其輸出分別連接到倒相器(inverter) INVR
(i) (i= 1 ~m)的輸入，倒相器INVR (i) (i = 1 ~ m )的輸出分別被 連4妄到字線WL (i) (i=l ~ m )。另夕卜，2輸入的NAND門NANDR (i)
(i= - 1 、 0、 m+1 、 m+2 )的輸出分別連4妄到NAND門NANDR (i) (i=
-1、 0、 m+l、 m+2)的一個(gè)輸入、倒相器INVR(i) (i=-l、 0、 m+l、 m+2)的輸入和倒相器INVRR (i) (i= - 1 、 0、 m+l、 m+2)的輸入上， 倒相器INVRR (i) (i=-l、 0、 m+l、 m+2)的輸出連接于NAND門 NANDR(i) (i=-1、 0、 m+l、 m+2)的另一輸入上，倒相器INVR(i)
(i=-1、 0、 m+l、 m+2)的輸出分別連接于字線WL (i) (i=-l、 0、 m+l、 m+2)上。再有，在本例中，字線WL (i) (i= - 1 ~ m+2 )在"H" 電平定為選擇狀態(tài)，在"L"電平定為非選擇狀態(tài)。
按照上述，為使僅配置偽存儲單元的字線始終處于非選擇狀態(tài)，例 如通過采用在專利文獻(xiàn)1 (特開昭63 - 116455號公報(bào)(特愿昭61-262324號))中公開的電位固定電路構(gòu)成，從而構(gòu)成電路的晶體管的柵
極或構(gòu)成邏輯門的晶體管的柵極能夠以不直接與電源線或接地線連接 的方式來構(gòu)成。由此，即使通過微細(xì)化將柵氧化膜薄膜化，也可實(shí)現(xiàn)非 選擇狀態(tài)，而柵氧化膜并不會因從半導(dǎo)體存儲器件的外部施加的靜電所 造成的大幅度的電位變動而被擊穿。
在上述現(xiàn)有技術(shù)的半導(dǎo)體存儲器件中，有以下的問題。通常，為了 縮小半導(dǎo)體存儲器件的面積，對字線進(jìn)行選擇、驅(qū)動的電路必須分別在 存儲單元的節(jié)距內(nèi)配置構(gòu)成對字線進(jìn)行選擇、驅(qū)動的電路的全部邏輯門 和倒相器，另外，與存儲器陣列同樣地作為消除制造時(shí)的曝光、刻蝕等 影響的方法，必須使非選擇性地固定偽字線的電位的電路和對偽字線以 外的字線進(jìn)行選擇、驅(qū)動的各個(gè)電路全部為同一電路，進(jìn)行同樣的掩模
布局(mask layout)。
然而，在上述現(xiàn)有技術(shù)的半導(dǎo)體存儲器件中，將偽字線固定于非選 擇的電位的偽字線電位固定電路的結(jié)構(gòu)相對于對偽字線以外的字線進(jìn) 行選擇、驅(qū)動的字線選擇電路的結(jié)構(gòu)而言，由于邏輯門數(shù)目多，故有在 存儲單元的節(jié)距內(nèi)難以對電路進(jìn)行掩模布局，從而面積無法最小化的問 題。另外，由于偽字線電位固定電路的結(jié)構(gòu)與字線選擇電路的結(jié)構(gòu)不 同，無法用同一掩模布局，故有無法消除制造時(shí)的曝光、刻蝕等的影響 的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于解決上述現(xiàn)有技術(shù)的問題，提供一種半導(dǎo)體存儲 器件，其中，構(gòu)成將偽字線固定于非選擇的電位的偽字線電位固定電路 的邏輯門的柵極(gate)，可不直接連接于電源電位或接地電位上，而 且可使偽字線電位固定電路的結(jié)構(gòu)與對偽字線以外的字線進(jìn)行選擇、驅(qū) 動的字線選4奪電i 各的結(jié)構(gòu)相同，可實(shí)現(xiàn)4亍選4奪電路的小面積化，進(jìn)而能 消除制造時(shí)的曝光、刻蝕等的影響。
為了達(dá)到上述目的，第l發(fā)明的半導(dǎo)體存儲器件具備存儲單元陣 列，將連接于字線上的存儲單元配置成矩陣狀；偽存儲單元，在行方向、 列方向被配置成與存儲單元陣列的外周相接，其結(jié)構(gòu)與存儲單元相同； 字線選擇電路，與行地址信號連接，以便根據(jù)地址輸入來選擇所希望的 字線；以及偽字線電位固定電路，連接于偽存儲單元的字線上，與字線 選擇電路同樣地構(gòu)成偽字線電位固定電路，偽字線電位固定電路的輸入 與行地址信號連接，以使偽存儲單元的字線始終成為非選擇。
按照該結(jié)構(gòu)，構(gòu)成將偽存儲單元的字線固定于非選擇的電位的偽字 線電位固定電路的邏輯門的柵極，可不直接連接于電源電位或接地電位 上，而且可使偽字線電位固定電路的結(jié)構(gòu)與字線選擇電路的電路結(jié)構(gòu)相 同。這樣，由于可使電路結(jié)構(gòu)相同，所以可使掩模布局也相同，可實(shí)現(xiàn) 字線選擇電路的小面積化，并消除制造時(shí)的曝光、刻蝕等的影響。
第2發(fā)明的半導(dǎo)體存儲器件是在第l發(fā)明中，行地址信號由僅僅單 一的行地址選擇信號成為選擇狀態(tài)的多個(gè)行地址信號組構(gòu)成，字線選擇 電路和偽字線電位固定電路有多個(gè)輸入，將偽字線電位固定電路的輸入 連接于同 一行地址信號組的行地址選擇信號上，而且將輸入之中至少一 個(gè)輸入連接于與其它輸入不同的行地址選擇信號上。
按照該結(jié)構(gòu)，可將偽字線固定于非選擇的電位上，能取得與第l發(fā) 明相同的效果。
第3發(fā)明的半導(dǎo)體存儲器件是在第l發(fā)明中，行地址信號由僅僅單 一的行地址選擇信號成為選擇狀態(tài)的多個(gè)行地址信號組構(gòu)成，字線選擇 電路和偽字線電位固定電路有多個(gè)輸入,將偽字線電位固定電路的輸入 分別連接于不同的行地址信號組的行地址選擇信號上，而且連接于偽字 線電位固定電路的輸入上的行地址選擇信號之中的至少 一個(gè)被連接成 成為非選擇。
按照該結(jié)構(gòu)，可將偽字線固定于非選擇的電位上，取得與第l發(fā)明 相同的效果。另外，由于不將偽字線電位固定電路的輸入集中連接到一 個(gè)行地址選擇信號上，可將布線的負(fù)載電容分散到多個(gè)行地址選擇信號 上，所以能取得可消除連接到偽字線電位固定電路上的行地址選擇信 號、與未連接到偽字線電位固定電路上的行地址選擇信號的轉(zhuǎn)換時(shí)間 (Transition Time )的差異的效果。
第4 6發(fā)明的半導(dǎo)體存儲器件是在第1 3的任意一個(gè)發(fā)明中，連 接于偽字線電位固定電路的輸入上的行地址信號為低位地址。
按照該結(jié)構(gòu)，即使進(jìn)行存儲器容量的增減，也無需變更偽字線電位 固定電路的輸入的連接，故容易實(shí)現(xiàn)存儲器容量的增減。
第7發(fā)明的半導(dǎo)體存儲器件具備存儲單元陣列，將連接于字線和 位線上的存儲單元配置成矩陣狀；偽存儲單元，在4于方向、列方向被配 置成與存儲單元陣列的外周相接，其結(jié)構(gòu)與存儲單元相同；字線選擇電
路，與行地址信號連接，以便根據(jù)地址輸入來選擇所希望的字線；以及 偽字線電位固定電路，連接于偽存儲單元的字線上，與字線選擇電路同 樣地構(gòu)成偽字線電位固定電路，還具備非選擇電位發(fā)生電路，以輸入 到半導(dǎo)體存儲器件的信號為輸入，始終輸出與行地址信號的非選擇狀態(tài) 同樣的電位，偽字線電位固定電路的輸入的至少一個(gè)連接于非選擇電位 發(fā)生電路的輸出上。
按照該結(jié)構(gòu)，構(gòu)成將偽存儲單元的字線固定于非選擇的電位的偽字 線電位固定電路的邏輯門的柵極，可不直接連接于電源電位或接地電位 上，而且可使電路結(jié)構(gòu)與字線選擇電路的電路結(jié)構(gòu)相同。這樣，由于可 使電路結(jié)構(gòu)相同，故可使掩模布局也相同，可實(shí)現(xiàn)字線選擇電路的小面 積化，并消除制造時(shí)的曝光、刻蝕等的影響。進(jìn)而，偽字線電位固定電 路的輸入信號不連接于字線選擇電路上，能取得可消除與連接到字線選 擇電路上的行地址選擇信號的轉(zhuǎn)換時(shí)間的差異的效果。
第8發(fā)明的半導(dǎo)體存儲器件是在第7發(fā)明中，非選擇電位發(fā)生電路 的輸入被輸入了輸入到半導(dǎo)體存儲器件的信號之中的單 一 的信號。
按照該結(jié)構(gòu)，例如可輸入地址輸入總線或者讀出或?qū)懭霔l件輸入總 線之中的任一總線的信號。
第9、第IO發(fā)明的半導(dǎo)體存儲器件是在第7或第8發(fā)明中，當(dāng)非選
4奪電位發(fā)生電路的輸入是地址時(shí)，地址為^f氐位地址。
按照該結(jié)構(gòu)，即使進(jìn)行存儲器容量的增減，也無需變更輸入到半導(dǎo) 體存儲器件的行地址信號與輸入到非選擇電位發(fā)生電路的電位固定信 號的連接，從而容易實(shí)現(xiàn)存儲器容量的增減。
第11發(fā)明的半導(dǎo)體存儲器件是在第7發(fā)明中，對非選擇電位發(fā)生 電路輸入多個(gè)信號。
第12發(fā)明的半導(dǎo)體存儲器件是在第ll發(fā)明中，輸入到非選擇電位 發(fā)生電路的多個(gè)信號的轉(zhuǎn)換定時(shí)(Transition Timing)不同。
按照該結(jié)構(gòu)，偽地址信號可穩(wěn)定地保持非選擇狀態(tài)，而不受非選擇 電位發(fā)生電路中的各種信號轉(zhuǎn)換時(shí)間、布線負(fù)載等的影響。
第13發(fā)明的半導(dǎo)體存儲器件是在第12發(fā)明中，多個(gè)信號由二個(gè)信 號構(gòu)成。按照該結(jié)構(gòu)，能取得與第12發(fā)明同樣的效果。
第14~ 16發(fā)明的半導(dǎo)體存儲器件是在第11~13的任意一個(gè)發(fā)明 中，當(dāng)非選擇電位發(fā)生電路的輸入的至少一個(gè)是地址時(shí)，地址為低位地址。
按照該結(jié)構(gòu)，即使進(jìn)行存儲器容量的增減，也無需變更輸入到半導(dǎo) 體存儲器件的地址信號與輸入到非選擇電位發(fā)生電路的電位固定信號 的連接，從而能容易實(shí)現(xiàn)存儲器容量的增減。


圖1是表示本發(fā)明的第1實(shí)施例的半導(dǎo)體存儲器件的結(jié)構(gòu)的方框圖。
圖2是表示本發(fā)明的第1實(shí)施例的行選擇電路的結(jié)構(gòu)的圖。
圖3是表示本發(fā)明的第2實(shí)施例的半導(dǎo)體存儲器件的結(jié)構(gòu)的方框圖。
圖4是表示本發(fā)明的第2實(shí)施例的電位固定電路的結(jié)構(gòu)的圖。
圖5是表示本發(fā)明的第2實(shí)施例的行選擇電路的結(jié)構(gòu)的圖。
圖6是表示本發(fā)明的第3實(shí)施例的半導(dǎo)體存儲器件的結(jié)構(gòu)的方框圖。
圖7是表示本發(fā)明的第3實(shí)施例的電位固定電路的圖。 圖8是表示現(xiàn)有技術(shù)的半導(dǎo)體存儲器件的結(jié)構(gòu)的方框圖。 圖9是表示現(xiàn)有技術(shù)的行選擇電路的結(jié)構(gòu)的圖。
具體實(shí)施例方式
現(xiàn)基于圖l和圖2說明本發(fā)明的第1實(shí)施例。圖l是表示本發(fā)明的 第1實(shí)施例的半導(dǎo)體存儲器件的結(jié)構(gòu)的方框圖，圖2是表示本發(fā)明的第 1實(shí)施例的半導(dǎo)體存儲器件的行選擇電路30的電路圖。再有，半導(dǎo)體存 儲器件的方框圖的結(jié)構(gòu)由于與圖8相同，故標(biāo)以同一符號而省略其說 明。
行選擇電路30具備字線選擇電路，與行地址信號連接，以便根 據(jù)地址輸入來選擇所希望的字線；以及偽字線電位固定電路，連接于偽 存儲單元的字線上，與字線選擇電路同樣地構(gòu)成。另外，偽字線電位固 定電路的輸入與行地址信號連接，以使偽存儲單元的字線始終成為非選擇。
如圖2所示，由多個(gè)地址信號構(gòu)成并且多個(gè)地址信號中只有一條成 為選擇狀態(tài)的H電平的地址組被設(shè)置了多個(gè)，對設(shè)置有多個(gè)該地址組的行地址信號組ADDR、偽字線和偽字線以外的線進(jìn)行選擇、驅(qū)動的電路 (偽字線電位固定電路、字線選擇電路)，分別由NAND門NANDR(i) (i= - 1 ~ m+2 )和倒相器INVR (i) (i= - 1 ~ m+2 )構(gòu)成，將對偽字線
進(jìn)行選擇、驅(qū)動的電路的NAND門的輸入連接于同一地址組的地址信號上。
在這種情況下，行選擇電路30由以行地址總線ADDR為輸入的3 輸入NAND門NANDR (i) (i= - 1 ~ m+2 )以及將NAND門NANDR (i) (i=-1 ~m+2)的輸出分別連接到輸入上的倒相器INVR (i) (i =-1 ~ m+2 )構(gòu)成，倒相器INVR (i) (i = - 1 ~ in+2 )的輸出分別連 接到字線WL(i) (i=-1 m+2)上，其中，行地址總線ADDR由行 地址信號組ADDRa、行地址信號組ADDRb和4亍地址信號組ADDRc構(gòu) 成，而行地址信號組ADDRa由a條行地址選擇信號構(gòu)成，行地址信號 組ADDRb由b條行地址選擇信號構(gòu)成，行地址信號組ADDRc由c條 行地址選擇信號構(gòu)成。在此處，字線WL(i) (i=-1、 0、 m+l、 m+2) 成為上述背景技術(shù)中說明過的偽字線。
作為字線選擇電路，3輸入NAND門NANDR (i) (i=l ~ m )的各 個(gè)輸入從構(gòu)成行地址信號組ADDRa、 ADDRb、 ADDRc的行地址選擇信 號之中僅僅連接了各個(gè)地址信號組中的l條行地址選擇信號，以便根據(jù) 地址輸入來選擇所希望的字線WL (i) (i=l~m)。作為偽字線電位固 定電路，3輸入NAND門NANDR (i) (i=-1、 0、 m+l、 m+2 )的各 個(gè)輸入全都連接于相同的行地址信號組ADDRa的行地址選擇信號上， 至少3個(gè)輸入中的1個(gè)輸入連接于與其它輸入不同的行地址選擇信號 上。
其結(jié)果是，由于行地址信號組ADDRa之中成為選擇狀態(tài)(H電平) 的行地址選擇信號僅為1條，故3輸入NAND門NANDR (i) (i= - 1 、 0、 m+l、 m+2)的輸入之中至少1個(gè)輸入必然成為非選擇狀態(tài)(L電平)， 所以NAND門NANDR (i) (i= - 1 、 0、 m+l 、 m+2 )的輸出始終成為 H電平，倒相器INVR(i) (i=-1、 0、 m+l、 m+2)的輸出始終成為 非選擇的L電平。
如上所述，按照本實(shí)施例，構(gòu)成將偽字線固定于非選擇的電位的偽 字線電位固定電路的邏輯門的柵極，可不直接連接于電源電位或接地電 位上，而且可使偽字線電位固定電路的結(jié)構(gòu)與對偽字線以外的字線進(jìn)行
選擇、驅(qū)動的字線選擇電路的結(jié)構(gòu)相同，因而可使掩模布局也相同。
雖然在本實(shí)施例中，將3輸入NAND門NANDR (i) (i= - 1 、 0、 m+l、 m+2)的全部輸入連4矣于4亍地址信號組ADDRa的同一4亍地址選 擇信號上，但通過將各個(gè)輸入連接于同 一行地址信號組之中不同的行地 址選擇信號上，從而多個(gè)NAND門就不會集中連接于一個(gè)行地址選擇信 號上，可將布線的負(fù)載電容分散到多個(gè)行地址選擇信號中。因此，能取 得可消除連接了對偽字線的電位進(jìn)行固定的NAND門的行地址選擇信 號、與未連接對偽字線的電位進(jìn)行固定的NAND門的行地址選擇信號的 轉(zhuǎn)換時(shí)間的差異的效果。
另外，雖然在本實(shí)施例中，將3輸入NAND門NANDR (i) (i= -1、 0、 m+l、 m+2)的全部輸入連接于行地址信號組ADDRa的行地 址選擇信號上，但分別將偽字線電位固定電路的輸入連接于不同的行地 址信號組的行地址選擇信號上，而且連接于偽字線電位固定電路的輸入 上的行地址選擇信號之中至少一個(gè)可連接成為非選擇。即，即使將3個(gè) 輸入之中至少2個(gè)輸入連接于同一行地址信號組的行地址選擇信號上， 2個(gè)輸入以外的其它輸入連接于連接了 2個(gè)輸入的行地址信號組以外的 地址信號組的行地址選擇信號上，也可取得同樣的效果。
進(jìn)而，在本實(shí)施例中，在按照行地址信號組ADDRa、 ADDRb、 ADDRc 的順序從低位向高位配置了地址的情況下，通過將連接3輸入NAND門 NANDR(i) (i=-1、 0、 m+l、 m+2 )的輸入的^亍地址信號組與j氐位地 址的地址信號組連接，從而即使進(jìn)行存儲器容量的增減，也無需變更3 輸入NAND門NANDR (i) (i= - 1 、 0、 m+l 、 m+2 )的輸入的連接， 故可得到能夠容易應(yīng)對存儲器容量的增減的效果。
現(xiàn)基于圖3~圖5說明本發(fā)明的第2實(shí)施例。圖3是表示本發(fā)明的 第2實(shí)施例的半導(dǎo)體存儲器件的結(jié)構(gòu)的方框圖。
如圖3所示，本實(shí)施例的半導(dǎo)體存儲器件由存儲單元陣列1、輸入 電路4、非選擇電位發(fā)生電路5、行選擇電路6、列選擇電路10和寫入/ 讀出電路ll構(gòu)成。就存儲單元陣列1、列選擇電路10和寫入/讀出電路 11而言，由于與背景技術(shù)的形態(tài)的半導(dǎo)體存儲器件的方框圖(圖8)相 同，故標(biāo)以同一符號而省略其說明。
行選擇電路6具備字線選擇電路，與行地址信號連接，以便根據(jù) 地址輸入來選擇所希望的字線；以及偽字線電位固定電路，連接于偽存
儲單元的字線上，與字線選擇電路同樣地構(gòu)成。另外，非選擇電位發(fā)生
電路5以輸入到半導(dǎo)體存儲器件的信號為輸入，始終輸出與行地址信號
的非選擇狀態(tài)同樣的電位，故偽字線電位固定電路的輸入的至少一個(gè)連
接于非選擇電位發(fā)生電路5的輸出上。
在這種情況下，輸入電路4根據(jù)由多個(gè)地址構(gòu)成的地址輸入總線 ADD和多個(gè)讀出或?qū)懭氲臈l件輸入總線MODE的信號，將電位固定信 號ADP、行地址總線ADDR和列地址總線ADDC和控制信號總線CONT 輸出給非選擇電位發(fā)生電路5、行選擇電路6、列選擇電路10和寫入'讀 出電路ll。在此處，電位固定信號ADP與地址輸入總線ADD或者讀出 或?qū)懭氲臈l件輸入總線MODE之中的任一信號變得相同。
非選擇電位發(fā)生電路5以從輸入電路4輸出的電位固定信號ADP 為輸入，將偽地址信號ADDRp輸出給行選擇電路6。
行選擇電路6以從輸入電路4輸出的行地址總線ADDR和從非選擇 電位發(fā)生電路5輸出的偽地址信號ADDRp為輸入，連接于字線WL (i) (i= - 1 ~ m+2 )上。根據(jù)行地址總線ADDR，使字線WL (i) (i=l ~ m )
之中的一條轉(zhuǎn)移到選擇狀態(tài)，使其它各條轉(zhuǎn)移到非選擇狀態(tài)。另外，僅 連接偽存儲單元的字線WL(i) (i=-1、 0、 m+l、 m+2)始終被固定 在非選擇狀態(tài)。
圖4表示圖3的半導(dǎo)體存儲器件的非選擇電位發(fā)生電路5的電路 圖。輸入信號ADP與地址輸入總線ADD或者讀出或?qū)懭氲臈l件輸入總 線MODE之中的任一信號變得相同，被輸入到倒相器INVPa的輸入和2 輸入NAND門NANDP的一個(gè)輸入，倒相器INVPa的輸出被輸入到2 輸入NAND門NANDP的另 一輸入，2輸入NAND門NANDP的輸出被 輸入到倒相器INVPb，倒相器INVPb的輸出連接于偽地址信號ADDRp 上。
圖5表示圖3的半導(dǎo)體存儲器件的行選擇電路6的電路圖。與上述 第1實(shí)施例的半導(dǎo)體存儲器件的行選擇電路30 (圖2)不同之處為設(shè) 置了偽地址信號ADDRp,并且3輸入NAND門NANDR (i) (i= - 1 、 0、 m+l、 m+2)的各個(gè)輸入連接于偽地址信號ADDRp上，關(guān)于其它的 結(jié)構(gòu)要素、連接，與行選擇電路30 (圖2)相同，標(biāo)以同一符號而省略 其說明。
其結(jié)果是，在非選擇電位發(fā)生電路5中，將地址輸入總線ADD或
者讀出或?qū)懭氲臈l件輸入總線MODE之中的任一信號輸入到電位固定 信號ADP，即使轉(zhuǎn)移到H電平或L電平，偽地址信號ADDRp也可始終 為L電平，在圖5所示的行選擇電路6中，由于3輸入NAND門NANDR (i) (i=-1、 0、 m+l、 m+2)的輸入全部為非選擇狀態(tài)(L電平)， 所以NAND門NANDR (i) (i= - 1 、 0、 m+l、 m+2 )的輸出始終為H 電平，倒相器INVR(i) (i=-1、 0、 m+l、 m+2)的輸出始終為非選 才奪的L電平。
如上所述，按照本實(shí)施例，由于構(gòu)成將偽字線固定于非選擇的電位 的偽字線電位固定電路的邏輯門的柵極，可不直接連接于電源電位或接 地電位上，而且可使偽字線電位固定電路的結(jié)構(gòu)與對偽字線以外的字線 進(jìn)行選擇、驅(qū)動的字線選擇電路的結(jié)構(gòu)相同，所以可使掩模布局也相 同。進(jìn)而，由于未將固定偽字線的電位的NAND門的輸入連接于行地址 選擇信號上，所以能取得可完全消除與未連接對偽字線的電位進(jìn)行固定 的NAND門的行地址選擇信號的、轉(zhuǎn)換時(shí)間的差異的效果。
進(jìn)而，在本實(shí)施例中，在將地址輸入總線ADD的任一個(gè)地址信號 輸入到電位固定信號ADP的情況下，通過將低位地址輸入到電位固定 信號ADP中，從而即使進(jìn)行存儲器容量的增減，也無需變更地址輸入 總線ADD的地址信號與電位固定信號ADP的連接，故能得到可容易應(yīng) 對存儲器容量的增減的效果。
現(xiàn)基于圖6和圖7說明本發(fā)明的第3實(shí)施例。圖6是表示本發(fā)明的 第3實(shí)施例的半導(dǎo)體存儲器件的結(jié)構(gòu)的方框圖。
如圖6所示，本實(shí)施例的半導(dǎo)體存儲器件由存儲單元陣列1、行選 擇電路6、輸入電路7、非選擇電位發(fā)生電路8、列選擇電路10和寫入/ 讀出電路ll構(gòu)成。就存儲單元陣列1、列選擇電路10和寫入/讀出電路 11而言，與背景技術(shù)的形態(tài)的半導(dǎo)體存儲器件的方框圖(圖8)相同， 就行選擇電路6而言，與第2實(shí)施例的結(jié)構(gòu)相同，故標(biāo)以同一符號而省 略其說明。另外，非選擇電位發(fā)生電路8與第2實(shí)施例同樣地，以輸入 到半導(dǎo)體存儲器件的信號為輸入，始終輸出與行地址信號的非選擇狀態(tài) 同樣的電位，故偽字線電位固定電路的輸入的至少一個(gè)連接于非選擇電 位發(fā)生電路8的輸出上。
在這種情況下，輸入電路7根據(jù)由多個(gè)地址構(gòu)成的地址輸入總線 ADD和多個(gè)讀出或?qū)懭氲臈l件輸入總線MODE的信號，將行地址總線
ADDR、電位固定信號ADP及MDP 、列地址總線ADDC和控制信號總 線CONT輸出給行選擇電路6、非選擇電位發(fā)生電路8、列選擇電路IO 和寫入'讀出電路ll。在此處，電位固定信號ADP及MDP與地址輸入 總線ADD或者讀出或?qū)懭氲臈l件輸入總線MODE之中的任一信號為相 同，各個(gè)轉(zhuǎn)換定時(shí)不同的信號被輸入到電位固定信號ADP和MDP中。
非選擇電位發(fā)生電路8以從輸入電路7輸出的電位固定信號ADP 及MDP為輸入，將偽地址信號ADDRp輸出給行選擇電路6。
圖7表示圖6的半導(dǎo)體存儲器件的非選擇電位發(fā)生電路8的電路 圖。電位固定信號ADP被輸入地址輸入總線ADD或者讀出或?qū)懭氲臈l 件輸入總線MODE之中的任一信號，被輸入到倒相器INVADa的輸入 和2輸入NAND門NANDAD的一個(gè)輸入，倒相器INVADa的輸出被輸 入到2輸入NAND門NANDAD的另 一輸入，2輸入NAND門NANDAD 的輸出被輸入到倒相器INVADb。電位固定信號MDP以地址輸入總線 ADD或者讀出或?qū)懭氲臈l件輸入總線MODE之中的任一信號，被輸入 轉(zhuǎn)換定時(shí)與電位固定信號ADP不同的信號，被輸入到倒相器INVMDa 的輸入和2輸入NAND門NANDMD的一個(gè)輸入，倒相器INVMDa的 輸出被輸入到2輸入NAND門NANDMD的另 一輸入，2輸入NAND門 NANDMD的輸出被輸入到倒相器INVMDb。倒相器INVADb的輸出被 輸入到2輸入NAND門NANDAM的一個(gè)輸入，倒相器INVMDb的輸 出被輸入到2輸入NAND門NANDAM的另一輸入，2輸入NAND門 NANDAM的輸出被輸入到倒相器INVAM的輸入，倒相器INVAM的輸 出連接于偽地址信號ADDRp上。
在非選擇電位發(fā)生電路8中，將地址輸入總線ADD或者讀出或?qū)?入的條件輸入總線MODE之中的任一信號輸入到電位固定信號ADP， 即使轉(zhuǎn)移到H電平或L電平，倒相器INVADb的輸出也始終為L電平， 同樣地，將地址輸入總線ADD或者讀出或?qū)懭氲臈l件輸入總線MODE 之中的任一信號輸入到電位固定信號MDP,即使轉(zhuǎn)移到H電平或L電 平，倒相器INVMDb的輸出也始終為L電平，偽地址信號ADDRp可始 終定為L電平。
在此處，由于2輸入NAND門NANDAM的輸入被輸入以轉(zhuǎn)換定時(shí) 不同的2個(gè)電位固定信號ADP和MDP為源的信號，所以即使例如在電 位固定信號ADP轉(zhuǎn)移時(shí)，2輸入NAND門NANDAD的輸出電位一次性地變得不穩(wěn)定，在最壞的情況下，從倒相器INVADb輸出H電平，也由 于以電位固定信號MDP為信號源的倒相器INVMDb為L電平，故偽地 址信號ADDRp可始終穩(wěn)定地定為L電平。
其結(jié)果是，在圖5所示的行選擇電路6中，由于以偽地址信號 ADDRp為輸入的3輸入NAND門NANDR (i) (i= — 1 、 0、 m+l 、 m+2 ) 的輸入全部為非選擇狀態(tài)(L電平)，所以NAND門NANDR (i) (i= -1、 0、 m+l、 m+2)的輸出始終為H電平，倒相器INVR(i) (i=-1、 0、 m+l、 m+2)的輸出始終為非選"t奪的L電平。
如上所述，按照本實(shí)施例，由于構(gòu)成將偽字線固定于非選擇的電位 的偽字線選擇電路的邏輯門的柵極，可不直接連接于電源電位或接地電 位上，而且可使偽字線電位固定電路的結(jié)構(gòu)與對偽字線以外的字線進(jìn)行 選擇、驅(qū)動的字線選擇電路的結(jié)構(gòu)相同，所以可使掩模布局也相同。另 外，由于未將固定偽字線的電位的NAND門的輸入連接于行地址選擇信 號上，所以能取得可完全消除與未連接對偽字線的電位進(jìn)行固定的 NAND門的行地址選擇信號的、轉(zhuǎn)換時(shí)間的差異的效果。此外，偽地址 信號可穩(wěn)定地保持非選擇狀態(tài)，而不受電源固定電路中的各種信號轉(zhuǎn)換 時(shí)間、布線負(fù)載等的影響。
進(jìn)而，在本實(shí)施例中，在將地址輸入總線ADD的任一個(gè)地址信號 輸入到電位固定信號ADP的情況下，通過將低位地址輸入到電位固定 信號ADP中，即使進(jìn)行存儲器容量的增減，也無需變更地址輸入總線 ADD的地址信號與電位固定信號ADP的連接，從而能得到可容易應(yīng)對 存儲器容量的增減的效果。
權(quán)利要求
1.一種半導(dǎo)體存儲器件，其中，具備存儲單元陣列，將連接于字線和位線上的存儲單元配置成矩陣狀；偽存儲單元，在行方向、列方向被配置成與上述存儲單元陣列的外周相接，其結(jié)構(gòu)與上述存儲單元相同；字線選擇電路，與行地址信號連接，以便根據(jù)地址輸入來選擇所希望的字線；以及偽字線電位固定電路，連接于上述偽存儲單元的字線上，與上述字線選擇電路同樣地構(gòu)成上述偽字線電位固定電路，上述偽字線電位固定電路的輸入與行地址信號連接，以使上述偽存儲單元的字線始終成為非選擇。
2. 如權(quán)利要求1所述的半導(dǎo)體存儲器件，其中，上述行地址信號由 僅僅單一 的行地址選擇信號成為選擇狀態(tài)的多個(gè)行地址信號組構(gòu)成，上 述字線選擇電路和偽字線電位固定電路有多個(gè)輸入，將上述偽字線電位 固定電路的輸入連接于同 一上述行地址信號組的行地址選擇信號上，而 且將上述輸入之中至少 一個(gè)輸入連接于與其它輸入不同的上述行地址 選擇信號上。
3. 如權(quán)利要求1所述的半導(dǎo)體存儲器件，其中，上述行地址信號由 僅僅單一 的行地址選擇信號成為選擇狀態(tài)的多個(gè)行地址信號組構(gòu)成，上 述字線選擇電路和偽字線電位固定電路有多個(gè)輸入，將上述偽字線電位 固定電路的輸入分別連接于不同的上述行地址信號組的行地址選擇信 號上，而且連接于上述偽字線電位固定電路的輸入上的上述行地址選擇 信號之中的至少一個(gè)被連接成成為非選擇。
4. 如權(quán)利要求1所述的半導(dǎo)體存儲器件，其中，連接于上述偽字線 電位固定電路的輸入上的上述行地址信號為低位地址。
5. 如權(quán)利要求2所述的半導(dǎo)體存儲器件，其中，連接于上述偽字線 電位固定電路的輸入上的上述行地址信號為低位地址。
6. 如權(quán)利要求3所述的半導(dǎo)體存儲器件，其中，連接于上述偽字線 電位固定電路的輸入上的上述行地址信號為低位地址。
7. —種半導(dǎo)體存儲器件，其中，具備存儲單元陣列，將連接于字線和位線上的存儲單元配置成矩 陣狀；偽存儲單元，在行方向、列方向被配置成與上述存儲單元陣列的 外周相接，其結(jié)構(gòu)與上述存儲單元相同；字線選擇電路，與行地址信號 連接，以便根據(jù)地址輸入來選擇所希望的字線；以及偽字線電位固定電路，連接于上述偽存儲單元的字線上，與上述字線選擇電路同樣地構(gòu)成上述偽字線電位固定電路， 還具備非選擇電位發(fā)生電路，以輸入到半導(dǎo)體存儲器件的信號為輸入，始終輸出與上述行地址信號的非選擇狀態(tài)同樣的電位，上述偽字線電位固定電路的輸入的至少一個(gè)連接于上述非選擇電位發(fā)生電路的輸出上。
8. 如權(quán)利要求7所述的半導(dǎo)體存儲器件，其中，上述非選擇電位發(fā) 生電路的輸入被輸入了輸入到半導(dǎo)體存儲器件的信號之中的單一的信—弓—
9. 如權(quán)利要求7所述的半導(dǎo)體存儲器件，其中，當(dāng)上述非選擇電位 發(fā)生電路的輸入是地址時(shí)，上述地址為低位地址。
10. 如權(quán)利要求8所述的半導(dǎo)體存儲器件，其中，當(dāng)上述非選擇電 位發(fā)生電路的輸入是地址時(shí)，上述地址為〗氐位地址。
11. 如權(quán)利要求7所述的半導(dǎo)體存儲器件，其中，對上述非選擇電 位發(fā)生電路輸入多個(gè)信號。
12. 如權(quán)利要求11所述的半導(dǎo)體存儲器件，其中，輸入到上述非選 擇電位發(fā)生電路的多個(gè)信號的轉(zhuǎn)換定時(shí)不同。
13. 如權(quán)利要求12所述的半導(dǎo)體存儲器件，其中，上述多個(gè)信號由二個(gè)信號構(gòu)成。
14. 如權(quán)利要求11所述的半導(dǎo)體存儲器件，其中，當(dāng)上述非選擇電 位發(fā)生電路的輸入的至少一個(gè)是地址時(shí)，上述地址為低位地址。
15. 如權(quán)利要求12所述的半導(dǎo)體存儲器件，其中，當(dāng)上述非選擇電 位發(fā)生電路的輸入的至少一個(gè)是地址時(shí)，上述地址為低位地址。
16. 如權(quán)利要求13所述的半導(dǎo)體存儲器件，其中，當(dāng)上述非選擇電 位發(fā)生電路的輸入的至少一個(gè)是地址時(shí)，上述地址為低位地址。
全文摘要
本發(fā)明實(shí)現(xiàn)了一種行選擇電路小面積化并消除了制造時(shí)的曝光、刻蝕等的影響的半導(dǎo)體存儲器件。其具備字線選擇電路，與行地址信號連接，以便根據(jù)地址輸入來選擇所希望的字線；以及偽字線電位固定電路，連接于偽存儲單元的字線上。與字線選擇電路同樣地，由NAND門NANDR(i)(i＝-1～m+2)和倒相器INVR(i)(i＝-1～m+2)構(gòu)成偽字線電位固定電路。偽字線電位固定電路的輸入與行地址信號連接，使得偽存儲單元的字線始終成為非選擇。由此，可使對全部字線進(jìn)行選擇驅(qū)動的電路的結(jié)構(gòu)相同，可實(shí)現(xiàn)行選擇電路的小面積化并消除制造時(shí)的曝光、刻蝕等的影響。
文檔編號G11C17/18GK101178938SQ200710146858
公開日2008年5月14日 申請日期2007年8月24日 優(yōu)先權(quán)日2006年11月8日
發(fā)明者林光昭 申請人:松下電器產(chǎn)業(yè)株式會社