專(zhuān)利名稱(chēng)：Dram控制裝置以及dram控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種為進(jìn)行例如圖形處理，而控制具有突發(fā)式傳輸功能的 DRAM (Dynamic Random Access Memory)的訪問(wèn)控制技術(shù)。
背景技術(shù)：
至今的圖形處理裝置中，為了降低成本，主流是不采用專(zhuān)用的圖像存 儲(chǔ)器，幀緩沖區(qū)在SDRAM (Synchronous DRAM,同步DRAM)中與其 它處理數(shù)據(jù)一起存儲(chǔ)。這種情況下，將圖形數(shù)據(jù)寫(xiě)入幀緩沖區(qū)時(shí)，運(yùn)算圖 形數(shù)據(jù)的像素位置和像素?cái)?shù)據(jù)，并將像素?cái)?shù)據(jù)寫(xiě)入與像素位置相應(yīng)的 SDRAM內(nèi)的幀緩沖區(qū)。另一方面，在將幀緩沖區(qū)的繪圖數(shù)據(jù)在顯示裝置 上顯示時(shí)，與顯示畫(huà)面的光柵掃描同步，依次讀取各像素位置的像素?cái)?shù)據(jù) 并顯示。這樣，由于低成本化，在通常的數(shù)據(jù)區(qū)和幀緩沖區(qū)與SDRAM共存的 情況下，SDRAM訪問(wèn)的帶寬越來(lái)越增大了。SDRAM具有這樣的長(zhǎng)處在按地址順序訪問(wèn)時(shí)，能夠根據(jù)突發(fā)傳輸 功能削減訪問(wèn)時(shí)的資源消耗。與此相反，存在這樣的缺點(diǎn)在按與地址順 序不同的方式進(jìn)行訪問(wèn)時(shí)，在每次訪問(wèn)時(shí)需要將預(yù)充電命令和有效命令輸 入到SDRAM。因此，在進(jìn)行顯示處理或?qū)懭攵鄠€(gè)線段數(shù)據(jù)處理等情況下， 如果地址和像素?cái)?shù)據(jù)只是單純的一對(duì)一關(guān)系，很明顯會(huì)發(fā)生很大資源消 耗。
接著來(lái)說(shuō)明關(guān)于解決這個(gè)問(wèn)題的以往技術(shù)。以下，作為DRAM，就以?xún)?nèi)置4個(gè)存儲(chǔ)單元的SDRAM為例進(jìn)行說(shuō)明。 這里假定的SDRAM，數(shù)據(jù)線寬度為32位，每1個(gè)行地址的列地址數(shù)為 256列。還有，作為命令的執(zhí)行間隔條件(tRRD)，是指有效命令在空出 一個(gè)循環(huán)后而必須執(zhí)行這樣的條件。然后，作為SDRAM的控制信號(hào)的 CS (片選信號(hào))、CKE (時(shí)鐘有效信號(hào))以負(fù)邏輯來(lái)說(shuō)明。而且，本說(shuō)明書(shū)的說(shuō)明中，將選擇內(nèi)置DRAM的某存儲(chǔ)單元的某行 地址，記為"使行地址有效"。而且，對(duì)于DRAM，為進(jìn)行某動(dòng)作而輸入 的控制信號(hào)組記為"命令"。例如，為使某行地址有效而輸入到DRAM 的控制信號(hào)組記著"有效命令"。圖20為以往的DRAM控制裝置的概略構(gòu)成，圖21為表示圖20的接 口部120的內(nèi)部構(gòu)成框圖。圖20中，IOIA為第1個(gè)SDRAM(SDRAM1)， 101B為訪問(wèn)第2個(gè)SDRAM (SDRAM2) ， 102為訪問(wèn)第1以及第2個(gè) SDRAM101A、 IOIB的微處理器。而且，CS1、 CS2為片選信號(hào)、CKE為 時(shí)鐘有效信號(hào)、RAS、 CAS、 WE為執(zhí)行命令的控制信號(hào)，BA為存儲(chǔ)單元 選擇信號(hào)。圖22為圖20以及圖21的構(gòu)成中幀緩沖區(qū)的地址映射的一例。在圖 22中，例如表示(SDRAM、 BankO、 Row2)的1劃分表示一個(gè)繪圖塊BL， 具有一個(gè)行地址所指的存儲(chǔ)容量。這里，l個(gè)行地址含有占256列地址大 小的容量。圖23為l個(gè)繪圖塊中的地址映射的詳細(xì)圖。圖23的例中，l個(gè)繪圖 塊中含有的256列地址按橫8歹lj，縱32行的2維映射。1個(gè)列地址具有 32位的存儲(chǔ)元件。因此，在1個(gè)像素占8位的繪圖數(shù)據(jù)的情況下，1個(gè)列 地址中能夠存儲(chǔ)4個(gè)像素的量的繪圖數(shù)據(jù)。關(guān)于圖20以及圖21的以往構(gòu)成中訪問(wèn)的動(dòng)作進(jìn)行說(shuō)明。 (O進(jìn)行顯示處理的情況(圖24) (步驟l)接口部120中，CPU201，在圖形參數(shù)寄存器203中，設(shè)置傳輸開(kāi)始 坐標(biāo)、幀號(hào)碼、繪圖數(shù)據(jù)信息(色深、矩形/行)、橫幅字?jǐn)?shù)、以及縱寬行 數(shù)。 (步驟2)CPU201向控制器205,輸出表示傳輸要求的請(qǐng)求信號(hào)。 (步驟3)控制器205，首先將接收傳輸要求的響應(yīng)信號(hào)輸出到CPU201。其次， 參照?qǐng)D形參數(shù)寄存器203，從橫幅字?jǐn)?shù)和縱寬行數(shù)，決定哪4個(gè)存儲(chǔ)單元 為有效。這里，(SDRAMl、BankO、RowO) 、 (SDRAM1、 Bankl、 RowO)、 (SDRAM1、 Bank2、 Rowl) 、 (SDRAM1、 Bank3、 Rowl)分別為有效。 然后，參照有效行地址存儲(chǔ)部207查找現(xiàn)在的有效存儲(chǔ)單元，判斷是否有 必要發(fā)出預(yù)充電命令/有效命令。這里，為不需要發(fā)出。 (步驟4)2維的地址生成部204參照?qǐng)D形參數(shù)寄存器203,從傳輸開(kāi)始坐標(biāo)、 幀號(hào)碼以及繪圖數(shù)據(jù)信息，算出在SDRAM上幵始寫(xiě)入的地址，將算出的 存儲(chǔ)單元Bank、行地址Row、以及列地址Col，輸出到地址及控制信號(hào)輸 出部208。(步驟5)控制器205，如圖24 (b)所示，開(kāi)始狀態(tài)遷移用于生成對(duì)SDRAM1 的控制信號(hào)。例如，在周期Tl，向地址及控制信號(hào)輸出部208指示生成 有效命令。(步驟6)地址及控制信號(hào)輸出部208，首先判斷從2維地址生成部204輸出的 行地址Row中，是否向SDRAM1或者SDRAM2中的哪一個(gè)寫(xiě)入，根據(jù) 該判別結(jié)果生成片選信號(hào)CS1、 CS2。然后，從2維地址生成部204中輸 出的存儲(chǔ)單元Bank以及行地址Row中，輸出用于使(SDRAM1、 BankO、 RowO)有效的有效命令(控制信號(hào)RAS、 CAS、 WE)。 (步驟7)接著，隨著間隔條件tRRD的執(zhí)行，在周期T3中，輸出用于使 (SDRAM1、 BankO、 RowO)有效的有效命令。 (步驟8)在周期T4的時(shí)刻，由于對(duì)周期T1滿(mǎn)足執(zhí)行間隔條件tRRD，因此可 執(zhí)行讀取命令，因此，輸出(SDRAM1、 BankO、 RowO)的讀取命令。 (步驟9)接著，在周期T5、 T7中，輸出用于有效(SDRAM1、 B肌k2、 Rowl)， (SDRAM1、 Bank3、 Rowl)的有效命令。 (步驟10)在周期T12中，輸出(SDRAM1、 Bankl、 Row0)的讀取命令。以 下，訪問(wèn)移動(dòng)到(SDRAM1、 Bank2、 Rowl)，在(SDRAM1、 Bank3、 Rowl)時(shí)，也同樣輸出讀取命令。 (步驟11)在周期S1、 S3中，分別執(zhí)行(SDRAM1、 Bank0)的預(yù)充電命令， 和(SDRAM1、 Bank0、 Row2)的有效命令。 (步驟12)在周期S5中，執(zhí)行(SDRAM1、 Bank0、 Row2)的讀取命令。 這樣，根據(jù)SDRAM的突發(fā)式傳輸功能，可一邊進(jìn)行讀取動(dòng)作，一邊重疊執(zhí)行預(yù)充電命令和有效命令。因此，該處理中，在訪問(wèn)存儲(chǔ)單元時(shí)也不會(huì)產(chǎn)生資源消耗。在線段數(shù)據(jù)寫(xiě)入的情況下(圖25)如圖25所示，說(shuō)明關(guān)于連續(xù)2個(gè)線段數(shù)據(jù)(線段l， 2)再寫(xiě)入的動(dòng)作。在T1、 T3中，分別使(SDRAM1、 BankO、 RowO) 、 (SDRAM1、 Bank3、 RowO)有效。關(guān)于有效時(shí)的動(dòng)作，與上述的顯示處理的說(shuō)明同樣。然后，在周期T4 T8中，在(SDRAM1、 BankO、 RowO)的繪圖塊 內(nèi)寫(xiě)入線段1的線段數(shù)據(jù)。而且，在周期T9 T15中，向(SDRAM1、 Bank3、 RowO)的繪圖塊內(nèi)寫(xiě)入線段2的線段數(shù)據(jù)。這種情況下，由于寫(xiě) 入列地址不連續(xù)，因此必須每隔一個(gè)數(shù)據(jù)輸出一個(gè)列地址。根據(jù)上述的構(gòu)成和動(dòng)作，能夠得到以下的效果。(1) 在水平方向讀取幀緩沖區(qū)時(shí)，不會(huì)產(chǎn)生資源消耗。其結(jié)果，削 減了顯示處理的訪問(wèn)時(shí)間。(2) 這里省略說(shuō)明，在寫(xiě)入大小比較大的矩形數(shù)據(jù)時(shí)，通過(guò)利用 SDRAM的突發(fā)傳輸功能，由于與水平方向的讀取動(dòng)作同樣也可以流水線 訪問(wèn)，因此仍然不會(huì)產(chǎn)生資源消耗。 (3)在寫(xiě)入很短的線段數(shù)據(jù)或很小的矩形時(shí)，其集合在同一行地址內(nèi) 的幾率較高，其結(jié)果，在寫(xiě)入一個(gè)繪圖數(shù)據(jù)期間，不會(huì)產(chǎn)生資源消耗。艮P，根據(jù)上述的構(gòu)成和動(dòng)作，以往的訪問(wèn)幀緩沖區(qū)的帶寬增大這樣的 問(wèn)題，得到某種程度上的解決了。但是，以往的技術(shù)中，通過(guò)處理，在DRAM的訪問(wèn)時(shí)有時(shí)存在會(huì)產(chǎn) 生很大的開(kāi)銷(xiāo)的情況，殘留這樣的問(wèn)題，作為上述問(wèn)題的解決方法，仍然 不盡人意。圖26,表示幀緩沖區(qū)中繪圖橫幅2個(gè)字之多，縱3行的矩形(矩形！、 矩形2)的動(dòng)作。如圖26 (a)所示，矩形1，橫跨4個(gè)繪圖塊(SDRAM1、 Bank0、 Row0) 、 (SDRAM1、 Bankl、 Row0) 、 (SDRAM1、 Bank2、 Row0)、 (SDRAMl、Bank3、RowO),矩形2，橫跨4個(gè)繪圖塊(SDRAM1 、 Bankl、 Rowl) 、 (SDRAM1、 Bank2、 Row2) 、 (SDRAM1、 Bank3、 Row4) 、 (SDRAM1、 BankO、 Row5)。如圖26 (b)所示，在連續(xù)寫(xiě)入矩形1和矩形2的情況下，也要花費(fèi) T1 T24的24個(gè)周期。這種情況下，產(chǎn)生資源消耗的原因之一，是由于 矩形的橫幅較短需要在每個(gè)周期連續(xù)執(zhí)行寫(xiě)入命令，不能使預(yù)充電命令和 有效命令與寫(xiě)入命令重疊執(zhí)行。圖27表示向幀緩沖區(qū)在垂直方向?qū)懭刖€段數(shù)據(jù)(線段3)的動(dòng)作。如 圖27 (a)所示，線段3，橫跨3個(gè)繪圖塊(SDRAM1、 BankO、 RowO)、 (SDRAM1、 Bank2、 RowO) 、 (SDRAM1、 BankO、 Row3)。如圖27 (b)所示，例如周期S3、 S5所示，會(huì)產(chǎn)生不能寫(xiě)入數(shù)據(jù)的 周期。這種情況下，產(chǎn)生開(kāi)銷(xiāo)的原因之一，是與圖26的情況同樣，需要 連續(xù)每個(gè)周期之后執(zhí)行寫(xiě)入命令，不能使預(yù)充電命令和有效命令預(yù)寫(xiě)入命 令重疊執(zhí)行。而且，以往的例中，從圖20的構(gòu)成可以看出，在應(yīng)該增加SDRAM 的容量而連接多個(gè)SDRAM的情況下，片選信號(hào)以外的信號(hào)線，為所有的 SDRAM所共用的。為此，刷新動(dòng)作必須對(duì)于所有的SDRAM同時(shí)進(jìn)行。 在該刷新動(dòng)作期間，對(duì)于各SDRAM能夠進(jìn)行讀取動(dòng)作和寫(xiě)入動(dòng)作。而且， 處理數(shù)據(jù)的量?jī)A向于不斷增大。隨之SDRAM的容量也增加了，因此， SDRAM的訪問(wèn)帶寬中刷新時(shí)間也增大。
專(zhuān)利文獻(xiàn)h特開(kāi)2002—244920號(hào)公報(bào)， 專(zhuān)利文獻(xiàn)2;特開(kāi)平7—248963號(hào)公報(bào)， 專(zhuān)利文獻(xiàn)3:特開(kāi)平8 — 50573號(hào)公報(bào)。發(fā)明內(nèi)容鑒于上述問(wèn)題，本發(fā)明目的在于，在采用具有突發(fā)式傳輸功能的 DRAM作為幀緩沖區(qū)，進(jìn)行圖形處理的DRAM控制中，例如，在利用跨 繪圖塊的處理或者多個(gè)幀緩沖區(qū)的處理時(shí)，減少資源消耗，使DRAM的 訪問(wèn)所需要的周期數(shù)比以往要少。為解決上述課題，本發(fā)明之一，作為DRAM控制裝置，包含具有 突發(fā)式傳輸功能的多個(gè)DRAM;和將由2維配置的多個(gè)繪圖塊組成的幀緩 沖區(qū)分配給上述多個(gè)DRAM,根據(jù)圖形處理通過(guò)多條信號(hào)線對(duì)上述多個(gè) DRAM輸出包括地址的多個(gè)信號(hào)，訪問(wèn)上述多個(gè)DRAM的接口部，其中， 上述接口部，針對(duì)上述幀緩沖區(qū)的至少一部分，按照將不同的上述DRAM 分配給鄰接的上述繪圖塊的方式輸出上述地址，并且，上述接口部還具有 突發(fā)傳輸控制部，該突發(fā)傳輸控制部對(duì)于上述多個(gè)DRAM分別地輸出用 于停止突發(fā)式傳輸?shù)男盘?hào)。根據(jù)該發(fā)明，在進(jìn)行如繪圖塊邊界附近的矩形寫(xiě)入這樣，跨過(guò)鄰接的 繪圖塊的處理之時(shí)，給這些鄰接的繪圖塊分配不同的DRAM時(shí)，例如根 據(jù)對(duì)于各DRAM交互地執(zhí)行有效命令，能夠減小源于執(zhí)行間隔條件的命 令執(zhí)行等待周期。而且，突發(fā)傳輸控制部，由于對(duì)于DRAM分別輸出停 止突發(fā)傳輸?shù)男盘?hào)，在跨越繪圖塊的邊界時(shí)，能夠確切地阻止對(duì)之前的繪 圖塊分配的DRAM的寫(xiě)入或讀取，就不需要有用于阻止突發(fā)傳輸?shù)闹芷凇?這樣，能夠減少跨過(guò)繪圖塊時(shí)的資源消耗，能夠以比以往少的周期數(shù)執(zhí)行 DRAM的訪問(wèn)。然后，在上述發(fā)明之一中，上述多個(gè)DRAM，含有第1和第2個(gè)DRAM， 上述接口部，優(yōu)選對(duì)上述幀緩沖區(qū)的各繪圖塊，以方格狀，分配上述第1 以及第2個(gè)DRAM。而且，上述發(fā)明之一中，優(yōu)選上述接口部，具有地址控制部，對(duì)于上 述多個(gè)DRAM，分別地輸出存儲(chǔ)單元選擇信號(hào)以及地址信號(hào)。 還有，上述接口部，關(guān)于上述幀緩沖區(qū)的至少一部分，對(duì)鄰接的上述繪圖塊，分別分配不同的上述DRAM中行地址的差為0或者1的區(qū)域， 上述地址控制部，優(yōu)選對(duì)每個(gè)DRAM分別地輸出上述地址信號(hào)的第0位， 剩下的位共同輸出給各DRAM。加之，在上述發(fā)明之一中，上述接口部?jī)?yōu)選具有命令控制部，該命令 控制部對(duì)于上述多個(gè)DRAM，可分別地執(zhí)行控制命令。進(jìn)一步，上述命令控制部，優(yōu)選在對(duì)于上述多個(gè)DRAM中的一個(gè) DRAM執(zhí)行讀取或者寫(xiě)入的命令的周期中，對(duì)其它的DRAM可執(zhí)行預(yù)充 電命令的構(gòu)成。并且，上述命令控制部，優(yōu)選在執(zhí)行預(yù)充電命令的同時(shí)， 可輸出預(yù)充電信號(hào)構(gòu)成。還有，在上述發(fā)明之一中，上述接口部，優(yōu)選具有讀取控制部，對(duì)于 上述多個(gè)DRAM，分別地控制讀數(shù)據(jù)的有效、無(wú)效。而且，本發(fā)明之二，作為DRAM控制裝置，包含具有突發(fā)式傳輸 功能的多個(gè)DRAM;和接口部，將由2維配置的多個(gè)繪圖塊組成的多個(gè)幀 緩沖區(qū)，分別分配給上述多個(gè)DRAM中的任何一個(gè)，并根據(jù)圖形處理， 訪問(wèn)上述多個(gè)DRAM。其中，上述接口部具有突發(fā)傳輸控制部，該突發(fā)傳 輸控制部對(duì)上述多個(gè)幀緩沖區(qū)分別分配不同的上述DRAM，并且，對(duì)于上 述多個(gè)DRAM，分別地輸出使突發(fā)傳輸停止的信號(hào)。根據(jù)本發(fā)明，進(jìn)行利用多個(gè)緩沖區(qū)處理之時(shí)，由于對(duì)這些多個(gè)幀緩沖 區(qū)分配不同的DRAM，例如將有效命令對(duì)各個(gè)DRAM交互地執(zhí)行，由此 就能夠減少由執(zhí)行間隔條件而引起的命令執(zhí)行等待周期。并且，突發(fā)傳輸 控制部，由于對(duì)于DRAM分別地輸出使突發(fā)傳輸停止的信號(hào)，在切換幀 緩沖區(qū)時(shí)，能夠可靠地停止分配給幀緩沖區(qū)的DRAM的寫(xiě)入或者讀取， 因此就不需要有停止突發(fā)傳輸?shù)闹芷?。這樣，能夠減少利用多個(gè)緩沖區(qū)時(shí) 的資源消耗，能夠以比以往少的周期數(shù)執(zhí)行.DRAM的訪問(wèn)。本發(fā)明之三，作為上述發(fā)明之一中的DRAM控制裝置中的控制方法， 包含步驟l，上述接口部，接受分別鄰接的且上述多個(gè)DRAM含有的第 1以及第2個(gè)DRAM被分別分配了的，橫跨第1以及第2個(gè)繪圖塊的圖形 處理命令；步驟2，上述接口部，根據(jù)上述命令，對(duì)于上述第1個(gè)DRAM， 發(fā)出與上述第1繪圖塊對(duì)應(yīng)的領(lǐng)域的突發(fā)寫(xiě)入或者讀取的指示；步驟3，
上述接口部，根據(jù)上述命令，對(duì)于上述第2個(gè)DRAM，發(fā)出與上述第2 個(gè)繪圖塊對(duì)應(yīng)的領(lǐng)域的突發(fā)寫(xiě)入或者讀取的指示，同時(shí)上述突發(fā)傳輸控制 部，對(duì)于上述第1個(gè)DRAM，輸出使突發(fā)傳輸停止的信號(hào)。本發(fā)明之四，作為上述發(fā)明之二中的DRAM控制裝置中的控制方法， 包含；步驟1，上述接口部接受圖形處理的命令，該圖形處理的命令用于 對(duì)第1以及第2個(gè)幀緩沖區(qū)進(jìn)行圖形處理，該第1以及第2個(gè)幀緩沖區(qū)分 配給上述多個(gè)DRAM中所含有的第1以及第2個(gè)DRAM;步驟2，上述 接口部，根據(jù)上述命令，對(duì)于上述第1個(gè)DRAM,發(fā)出執(zhí)行上述第l個(gè)幀 緩沖區(qū)中的處理對(duì)象部分的突發(fā)寫(xiě)入或者讀取的指示；步驟3，上述接口 部，根據(jù)上述命令，對(duì)于上述第2個(gè)DRAM,發(fā)出執(zhí)行上述第2個(gè)幀緩沖 區(qū)的處理對(duì)象部分的突發(fā)寫(xiě)入或者讀取的指示，同時(shí)上述突發(fā)傳輸控制 部，對(duì)于上述第1個(gè)DRAM，輸出停止突發(fā)傳輸?shù)男盘?hào)。 (發(fā)明效果)如上根據(jù)本發(fā)明，在跨過(guò)繪圖塊的處理，和利用多個(gè)幀緩沖區(qū)的處理 時(shí)，DRAM的訪問(wèn)所需要的周期數(shù)比以往少。


圖1是本發(fā)明的第1實(shí)施方式的DRAM控制裝置的概略構(gòu)成。圖2表示圖1的接口部的構(gòu)成框圖。圖3是幀緩沖區(qū)的地址映射的一例。圖4是表示圖3的圖形處理一例的圖。圖5是表示圖1以及圖2構(gòu)成的動(dòng)作的時(shí)序圖。圖6是第1實(shí)施方式的變形例的DRAM控制裝置的概略構(gòu)成。圖7是表示圖6的接口部的構(gòu)成的框圖。圖8是表示圖6以及圖7構(gòu)成的動(dòng)作的時(shí)序圖。圖9是采用了 4個(gè)DRAM的地址映射的一例。圖10是表示本發(fā)明的第2實(shí)施方式的DRAM控制裝置的概略構(gòu)成的圖。圖11是表示圖10的接口部構(gòu)成的框圖。 圖12是圖10和圖ll構(gòu)成的動(dòng)作的時(shí)序圖。圖13是使多個(gè)幀緩沖區(qū)映射到不同的DRAM的一例。圖14是表示本發(fā)明的第3實(shí)施方式的DRAM控制裝置的概略構(gòu)成的圖。圖15是表示圖14的接口部構(gòu)成的框圖。圖16是圖14以及圖15構(gòu)成的動(dòng)作的時(shí)序圖。圖17是幀緩沖區(qū)的地址映射的其它例。圖18是表示本發(fā)明的第4實(shí)施方式的DRAM控制裝置的概略構(gòu)成的圖。圖19是表示圖18的接口部構(gòu)成的框圖。 圖20是以往的DRAM控制裝置的概略構(gòu)成圖。 圖21是表示圖20的接口部的內(nèi)部構(gòu)成的圖。 圖22是以往的幀緩沖區(qū)的地址映射的一例。 圖23是表示1個(gè)繪圖塊的地址映射的詳細(xì)圖。 圖24是表示以往的構(gòu)成中，進(jìn)行顯示處理情況下的動(dòng)作的圖。 圖25是表示以往的構(gòu)成中，寫(xiě)入線段數(shù)據(jù)的動(dòng)作的圖。 圖26是表示以往的構(gòu)成中，連續(xù)繪圖跨過(guò)繪圖塊的矩形的動(dòng)作的圖。 圖27是表示以往的構(gòu)成中，在垂直方向?qū)懭刖€段數(shù)據(jù)的動(dòng)作的圖。 其中1A—第1個(gè)SDRAM (具有突發(fā)傳輸功能的DRAM) ， IB — 第2個(gè)SDRAM (具有突發(fā)傳輸功能的DRAM) ， 20、 20A、 20B、 20C、 20D—接口部，21—CS轉(zhuǎn)換器，22—CKE控制器(突發(fā)傳輸控制部)， 51—DQM控制器(讀控制部)，81—BA控制器，82—AS控制器、111 一控制信號(hào)控制部(命令控制部)，141一PRE控制器。
具體實(shí)施方式
以下，關(guān)于本發(fā)明的實(shí)施方式，參照附圖來(lái)說(shuō)明。另外，以下的各實(shí) 施方式中，作為具有突發(fā)傳輸功能的DRAM,假定為具有4個(gè)存儲(chǔ)單元的 SDRAM。而且，命令執(zhí)行間隔條件(tRRD)，為2個(gè)周期以上。另夕卜， 這樣的假定是始終是為方便于實(shí)施方式的說(shuō)明，即使按照其它的構(gòu)成，本 發(fā)明同樣也可以實(shí)現(xiàn)。(第1實(shí)施方式) 圖1是表示本發(fā)明的第1實(shí)施方式的DRAM控制裝置的概略構(gòu)成的 圖。圖1中，第1個(gè)SDRAMIA (SDRAM1)以及第2個(gè)SDRAM1B (SDRAM2)與微處理器2連接。微處理器2內(nèi)部設(shè)置的接口部20，對(duì)第 1以及第2個(gè)SDRAM1A、 1B分配幀緩沖區(qū)，根據(jù)繪圖或顯示等的圖形處 理，訪問(wèn)第1以及第2個(gè)SDRAM1A、 1B。圖2表示圖1的接口部20的構(gòu)成的框圖。在圖2中，對(duì)于與圖21所 示的以往的構(gòu)成共同的要素付與相同的標(biāo)號(hào)，這里省略說(shuō)明。21為CS (片 選信號(hào))轉(zhuǎn)換器，22為CKE (時(shí)鐘有效信號(hào))控制器。作為突發(fā)傳輸控 制部的CKE控制器22，對(duì)于第1以及第2個(gè)SDRAM1A、 1B，分別地輸 出第1以及第2個(gè)的時(shí)鐘有效信號(hào)CKE1、 CKE2。圖3為本實(shí)施方式中的幀緩沖區(qū)的地址映射的一例。幀緩沖區(qū)由2維 配置的多個(gè)繪圖塊BL構(gòu)成。然且在圖3的例子中，對(duì)各繪圖塊，以方格 狀，交互地分配第l以及第2個(gè)SDRAM1A、 1B (SDRAM1、 2)。根據(jù) 這樣的分配，對(duì)鄰接的繪圖塊映射相互不同的SDRAM。這雖，關(guān)于圖1以及圖2的DRAM控制裝置的動(dòng)作，就如圖4所示 的連續(xù)寫(xiě)入矩形1以及矩形2的情況為例，參照?qǐng)D5的時(shí)序圖來(lái)說(shuō)明。首先，為了在矩形l的寫(xiě)入，在周期T1、 T2、 T3、 T4中分別，執(zhí)行 有效命令。即，使矩形1所跨過(guò)的4個(gè)繪圖塊的地址(SDRAM1， BankO， RowO) ， (SE)RAM2， Bankl， RowO) ， (SDRAM1， Bank3， RowO)， (SDRAM2， Bank2， RowO)分別為有效。CS轉(zhuǎn)換器21，接受從地址及 控制信號(hào)輸出部208輸出的片選信號(hào)CS1、 CS2，按照使信號(hào)CS1在周期 Tl、 T3為有效，信號(hào)CS2在周期T2、 T4為有效，轉(zhuǎn)換后輸出。這樣，根據(jù)使SDRAM1和SDRAM2為交互有效，滿(mǎn)足命令的執(zhí)行間 隔條件tRR.D，同時(shí)還能夠使有效命令的執(zhí)行間隔變小。關(guān)于在周期T5 T10中的寫(xiě)入命令的輸出，完全與圖26 (b)所示的 同樣，但本實(shí)施方式中，如圖3所示對(duì)于幀緩沖區(qū)的地址映射，CS轉(zhuǎn)換 器21，在周期T5、 T7、 TIO，使信號(hào)CS1為有效；在周期T6、 T8、 T9, 使信號(hào)CS2為有效。但是，圖3這樣的映射中在進(jìn)行上述的寫(xiě)入動(dòng)作的情況下，例如在周 期T5中對(duì)SDRAM1執(zhí)行寫(xiě)入命令后，在周期T6仍然繼續(xù)對(duì)SDRAM1 的突發(fā)寫(xiě)入。因此，在周期T6寫(xiě)入到SDRAM2的數(shù)據(jù)，也寫(xiě)入到SDRAM1中。為避免這樣的問(wèn)題，本實(shí)施方式中，對(duì)第1以及第2個(gè)SDRAM1A、 1B，能夠分別地停止突發(fā)傳輸。g卩，CKE控制器22，使第l時(shí)鐘有效信 號(hào)CKE1在周期T6為有效，并使第1個(gè)SDRAM1A的突發(fā)寫(xiě)入停止。周 期T8, T9也同樣，使第1個(gè)時(shí)鐘有效信號(hào)CKE1有效。而且CKE控制器 22，在周期T7、 T10,使第2個(gè)時(shí)鐘有效信號(hào)CKE2有效后，停止第2個(gè) SDRAM1B的突發(fā)寫(xiě)入。其次，在周期Tll，對(duì)于SDRAM1和SDRAM2雙方，輸出所有存儲(chǔ) 單元的預(yù)充電命令。接著，進(jìn)行矩形2的繪圖數(shù)據(jù)的寫(xiě)入。矩形2的繪圖 數(shù)據(jù)的寫(xiě)入，與矩形l的繪圖數(shù)據(jù)的寫(xiě)入同樣，這里省略說(shuō)明。其結(jié)果，根據(jù)本實(shí)施方式，如圖5所示，為了連續(xù)寫(xiě)入矩形l和矩形 2所需要的周期數(shù)，為T(mén)1 T22的22個(gè)周期便結(jié)束了，與如圖26所示的 以往例相比，能夠使訪問(wèn)周期削減2個(gè)周期。另外，即使在讀取動(dòng)作中， 也能得到同樣的效果。艮P，根據(jù)本實(shí)施方式，在進(jìn)行跨過(guò)鄰接的繪圖塊的處理之時(shí)，由于對(duì) 這些鄰接的繪圖塊分配不同的DRAM，能夠減少起因于執(zhí)行間隔條件的命 令執(zhí)行周期。并且，由于根據(jù)時(shí)鐘有效信號(hào)，能夠確切地阻止各DRAM 的寫(xiě)入或者讀取，因而不需要用于停止突發(fā)傳輸?shù)闹芷?。因此，能夠減少 跨過(guò)繪圖塊時(shí)的資源消耗，以比以往少的周期數(shù)執(zhí)行DRAM的訪問(wèn)。圖6以及圖7為表示本實(shí)施方式的變形例的構(gòu)成圖。圖6以及圖7的 例中，接口部20A,具有DQM控制器51，其作為對(duì)于第1以及第2個(gè) SDRAM1A， 1B，分別地輸出DQM1， DQM2的突發(fā)傳輸控制部。然后， 如圖8的時(shí)序圖所示，按照在向SDRAM1寫(xiě)入期間使SDRAM2的寫(xiě)入數(shù) 據(jù)屏蔽，而且，在向SDRAM2寫(xiě)入期間使SDRAM1的寫(xiě)入數(shù)據(jù)屏蔽，來(lái) 控制DQM信號(hào)DQM1， DQM2。這樣，能得到與上述的實(shí)施方式同樣的 效果。而且，本實(shí)施方式中，由于在第1以及第2個(gè)SDRAM1A、 1B中數(shù) 據(jù)線為共用，因此在進(jìn)行繪圖數(shù)據(jù)的讀取之時(shí)，需要根據(jù)DQM信號(hào)控制 從SDRAM的數(shù)據(jù)輸出。即，作為讀控制部的DQM控制部51 ，對(duì)于第1
和第2個(gè)SDRAM1A、 1B，分別地控制讀數(shù)據(jù)的有效、無(wú)效。圖6以及圖7的構(gòu)成中，在從第1個(gè)SDRAM1A讀取數(shù)據(jù)的情況下， 使信號(hào)CKE2為有效的同時(shí)，使從作為讀控制部的DQM控制器51向第2 個(gè)SDRAM1B輸出的信號(hào)DQM2為無(wú)效，使從第2個(gè)SDRAM1B的數(shù)據(jù) 輸出為高阻抗?fàn)顟B(tài)。根據(jù)這樣的控制，就能夠避免共用的數(shù)據(jù)線上的數(shù)據(jù) 的沖突。即使在從第2個(gè)SDRAM1B讀取數(shù)據(jù)的情況下，也同樣地，使信 號(hào)DQM1為無(wú)效，使第1個(gè)SDRAM1A輸出的數(shù)據(jù)為高阻抗?fàn)顟B(tài)。另外，本實(shí)施方式中，如圖3所示，按照方格狀進(jìn)行幀緩沖區(qū)的地址 映射，但本發(fā)明并不僅限與此，在對(duì)鄰接的繪圖塊分配成不同的DRAM 的情況下，也能得到同樣的效果。而且，關(guān)于幀緩沖區(qū)的非全體的其中一 部分，即使對(duì)鄰接的繪圖塊分配不同的DRAM的情況下，也能與對(duì)其部 分進(jìn)行寫(xiě)入矩形的處理等的情況下，得到同樣的效果。.還有，本實(shí)施方式中，就采用2個(gè)SDRAM的構(gòu)成為例進(jìn)行說(shuō)明，但 SDRAM的個(gè)數(shù)并不僅限與此。例如，在采用4個(gè)SDRAM構(gòu)成的情況下， 也能夠進(jìn)行例如圖9所示的幀緩沖區(qū)的地址映射。(第2實(shí)施方式)圖10是表示本發(fā)明的第2實(shí)施方式的DRAM控制裝置的概略構(gòu)成的 圖。圖ll是表示圖10的接口部20B的構(gòu)成的圖。在圖IO和圖11中，有 關(guān)與圖1以及圖2共同的要素付與相同的標(biāo)號(hào)，這里省略詳細(xì)其說(shuō)明。在 圖11中，BA (存儲(chǔ)單元選擇信號(hào))控制器81，對(duì)于第1以及第2個(gè) SDRAM1A、1B，分別地輸出第1以及第2個(gè)存儲(chǔ)單元選擇信號(hào)BA1、BA2、 而且，AS (地址選擇信號(hào))控制器82，接受從地址及控制信號(hào)輸出部208 輸出的地址的第O位，對(duì)于第1及第2個(gè)SDRAM1A、 1B，分別地輸出第 1以及第2個(gè)地址選擇信號(hào)AS1、 AS2。另外，地址的第O位以外，共同 被提供給第1以及第2個(gè)SDRAM1A、 1B。根據(jù)地址及控制信號(hào)輸出部 208、 BA控制器81以及AS控制器82，構(gòu)成本發(fā)明的地址控制部。本實(shí)施方式的幀緩沖區(qū)的地址映射，與第1實(shí)施方式同樣，如圖3所不o關(guān)于圖10以及圖11的DRAM控制裝置的動(dòng)作，就圖4所示連續(xù)地寫(xiě)入矩形1以及矩形3的情況為例，參照?qǐng)D12的時(shí)序圖進(jìn)行說(shuō)明。首先，圖12的例子中，有效命令的執(zhí)行方法與圖5不同。即，為寫(xiě) 入矩形1，在周期Tl、 T3，分別在第1以及第2個(gè)SDRAM1A、 1B的雙 方執(zhí)行有效命令。這樣，使(SDRAM1， Bank0， Row0) 、 (SDRAM2， Bankl， Row0) (SDRAM 1， Ban3， Row0) (SDRAM2， Bank2， Row0) 地址分別為有效。與此同時(shí)，片選信號(hào)CS1、 CS2，在周期T1， T3，雙方 都同時(shí)為有效。接著，關(guān)于矩形3的繪圖數(shù)據(jù)的寫(xiě)入進(jìn)行說(shuō)明。矩形3跨越(SDRAM2， Bankl， Row0) (SDRAM1， Bank2， Rowl) (SDRAM1, Bank3， RowO) (SDRAM2， Bank0， Rowl)的4個(gè)繪圖塊。因此，周期T12的有效命令中，為使(SDRAM2， Bankl, Row0) (SDRAM1， Bank2， Rowl)的2個(gè)地址為有效，作為第1個(gè)存儲(chǔ)單元選 擇信號(hào)BA1輸出指定存儲(chǔ)單元1的信號(hào)，作為第2存儲(chǔ)單元選擇信號(hào)BA2 輸出指定存儲(chǔ)單元2的信號(hào)，作為第1個(gè)地址選擇信號(hào)AS1輸出"0"， 作為第2個(gè)地址選擇信號(hào)AS2輸出"1"。在周期T14中有效命令也是同樣。 ，這樣，對(duì)于第l以及第2個(gè)SDRAM1A、 1B，根據(jù)分別地輸出存儲(chǔ)單 元選擇信號(hào)BA1、 BA2以及地址選擇信號(hào)AS1、 AS2，就能夠使不同的 SDRAM的不同的存儲(chǔ)單元以及不同的行地址，在同一周期為有效。另外，在輸出周期T4 T9， T15 T20的寫(xiě)入命令期間，作為地址選 擇信號(hào)AS1、 AS2，使從地址及控制信號(hào)輸出部208輸出的地址的第0位 直接輸出。其結(jié)果，根據(jù)本實(shí)施方式，如圖12所示，由于連續(xù)寫(xiě)入矩形l和矩 形3所需要的周期數(shù)為T(mén)l 丁20的20個(gè)周期便結(jié)束了，與以往例相比， 能夠使訪問(wèn)周期削減4個(gè)周期。另外，本實(shí)施方式中，就采用2個(gè)SDRAM的構(gòu)成為例進(jìn)行說(shuō)明，但 SDRAM的個(gè)數(shù)并不僅限于此，也可以對(duì)各個(gè)SDRAM分別地輸出存儲(chǔ)單 元選擇信號(hào)或地址信號(hào)。然后，例如在如圖9所示采用4個(gè)SDRAM映射 幀緩沖區(qū)的情況下，在跨過(guò)4個(gè)SDRAM的矩形的寫(xiě)入動(dòng)作時(shí)，在l個(gè)周 期內(nèi)，由于能夠使各個(gè)SDRAM的4個(gè)存儲(chǔ)單元的行地址為有效，因此能
進(jìn)一步削減周期數(shù)。還有，存儲(chǔ)單元與行地址的映射，并不僅限于圖3以及圖9所示的。 進(jìn)一步，本實(shí)施方式中，將地址的第O位作為地址選擇信號(hào)，輸出給各個(gè)SDRAM，但并非僅限于第0位，也可以使多位的地址選擇信號(hào)輸出 給各個(gè)SDRAM。例如，在使地址數(shù)據(jù)的最低的2位作為地址選擇信號(hào)， 輸出給各SDRAM這樣構(gòu)成的情況下，關(guān)于圖4的矩形2，根據(jù)2次的有 效命令的執(zhí)行，就能夠使4個(gè)繪圖塊為有效。而且，如圖13所示，即使在使多個(gè)幀緩沖區(qū)FLB1、 FLB2,分別與 互不相同的SDRAM1A、 1B映射的情況下，也能得到與第1以及第2實(shí) 施方式相同的效果。該映射，將1個(gè)幀的繪圖數(shù)據(jù)寫(xiě)入到多個(gè)幀緩沖區(qū)， 在讀取時(shí)，從多個(gè)幀緩沖區(qū)交互地讀取繪圖數(shù)據(jù)后，用于微處理器2中的 合成系統(tǒng)。這種情況下，幀緩沖區(qū)FLB1, FUB2的共同的繪圖塊，被映射到 SDRAM。為此，與第1實(shí)施方式同樣，能夠減少使共同的繪圖塊有效吋 命令執(zhí)行等待周期。而且，在切換幀緩沖區(qū)時(shí)，能夠可靠地停止前面的幀 緩沖區(qū)被分配的DRAM的寫(xiě)入或者讀取，因此不需要用于停止突發(fā)傳輸 的周期。這樣，能夠減少利用多個(gè)幀緩沖區(qū)時(shí)的資源消耗，能夠以比以往 少的周期數(shù)執(zhí)行DRAM的訪問(wèn)。而且,與第2實(shí)施方式同樣，由于能夠使其共同的繪圖塊在同一周期 為有效，因此能夠削減有效命令執(zhí)行的周期數(shù)。(第3實(shí)施方式)圖14是表示本發(fā)明的第3實(shí)施方式中的DRAM控制裝置的概略構(gòu)成 的圖，圖15是表示圖14的接口部20C的構(gòu)成圖。在圖14及圖15中，關(guān) 于圖1及圖2，和圖10及圖11的共同的要素付與相同的標(biāo)號(hào)，并在這里 省略其詳細(xì)說(shuō)明。在圖15中作為命令控制部的控制信號(hào)控制器lll,接受從地址及控制 信號(hào)輸出部208輸出的RAS信號(hào)、CAS信號(hào)以及WE信號(hào)后，由于對(duì)于 第1以及第2個(gè)SDRAM1A、 1B，分別地執(zhí)行命令，因此分別輸出控制信 號(hào)RAS1、 CAS1、 WE1、以及控制信號(hào)RAS2、 CAS2、 WE2。
本實(shí)施方式中的幀緩沖區(qū)的地址映射，與第l實(shí)施方式同樣，為如圖 3所示。關(guān)于圖14以及圖15的DRAM控制裝置的動(dòng)作，就如圖4所示的寫(xiě) 入線段1的情況為例，參照?qǐng)D16的時(shí)序圖來(lái)說(shuō)明。如圖16所示，本實(shí)施方式中，從(SDRAM2、 Bank2、 Row0)的部 分變化到(SDRAM1、 Bank0、 Row3)的部分，在周期S2中，對(duì)于SDRAM2 執(zhí)行預(yù)充電命令的同時(shí)，對(duì)SDRAM2執(zhí)行寫(xiě)入命令。這樣，就能夠削減 訪問(wèn)所需要的周期數(shù)。艮口，對(duì)于第1個(gè)SDRAM1A以及第2個(gè)SDRAM1B,通過(guò)可分別地執(zhí) 行命令的構(gòu)成，在同一周期，能夠執(zhí)行互不相同的命令。這樣，有效地使 突發(fā)傳輸功能不起作用，即使在圖4的線段1這樣的數(shù)據(jù)的寫(xiě)入中，也能 夠削減訪問(wèn)的開(kāi)銷(xiāo)。還有，在訪問(wèn)某SDRAM期間，對(duì)于其它的SDRAM可以使時(shí)鐘有效 信號(hào)發(fā)揮作用，這樣，能夠削減SDRAM的消費(fèi)電力。另外，本實(shí)施方式中，釆用圖3的地址映射，除此外例如圖17所示， 即使在水平方向釆用相同的SDRAM映射的情況下，也能得到相同的效果。 存儲(chǔ)單元和行地址的映射，也不限于圖3和圖7。(第4實(shí)施方式)圖18是表示本發(fā)明的第4實(shí)施方式的DRAM控制裝置的概略構(gòu)成的 圖。圖19是表示圖18的接口部20D的構(gòu)成框圖。圖18以及圖19中，關(guān) 于圖1以及圖2,和圖14以及圖15共同的要素付與相同的符號(hào)，這里省 略其說(shuō)明。在圖19中，PRE (預(yù)充電信號(hào))控制器141，接受從地址及控制信號(hào) 輸出部208輸出的預(yù)充電信號(hào)。這里，所謂預(yù)充電信號(hào)，是指在對(duì)SDRAM 執(zhí)行預(yù)充電命令時(shí)，對(duì)所有的存儲(chǔ)單元進(jìn)行一次預(yù)充電。然后，從控制器 205輸入作為預(yù)充電信號(hào)的輸出對(duì)象的SDRAM的信息，對(duì)于該SDRAM， 輸出預(yù)充電信號(hào)PRE1、 PRE2。通過(guò)控制信號(hào)控制器111以及PRB控制器 141，構(gòu)成本發(fā)明的命令控制部。這里，如圖13所示，多個(gè)幀緩沖區(qū)FLB1、 FLB2分別映射到SDRAM1A、 SDRAM1B。本實(shí)施方式的特征，在矩形1的寫(xiě)入動(dòng)作中，刷新SDRAM1B這一點(diǎn)。 即，在圖18以及圖19的構(gòu)成中，對(duì)第1個(gè)SDRAM1A可輸出信號(hào)RAS1， CAS1， WE1;對(duì)第2個(gè)SDRAM1B可輸出信號(hào)RAS2， CAS2， WE2。因 此,在對(duì)第1個(gè)SDRAM1A寫(xiě)入矩形1的數(shù)據(jù)期間，可對(duì)第2個(gè)SDRAM1B 預(yù)充電和刷新。在進(jìn)行刷新之前，必須對(duì)進(jìn)行刷新的SDRAM的所有存儲(chǔ) 單元預(yù)充電，在該預(yù)充電命令的輸出同時(shí)，從預(yù)充電信號(hào)控制器141輸出 預(yù)充電信號(hào)。根據(jù)本實(shí)施方式，由于在訪問(wèn)某SDRAM期間，能夠刷新其它的 SDRAM，因此能夠削減刷新所需要的時(shí)間。本發(fā)明，在DRAM分配幀緩沖區(qū)執(zhí)行圖形處理的情況下，可縮短 DRAM的訪問(wèn)時(shí)間，圖形處理裝置的低成本化的同時(shí)，可實(shí)現(xiàn)處理的高速 化。
權(quán)利要求
1、一種DRAM控制裝置，其特征在于，包括多條信號(hào)線，其用于在具有突發(fā)式傳輸功能的多個(gè)DRAM之間輸入輸出包含地址和數(shù)據(jù)的多個(gè)信號(hào)；和接口部，其將由2維配置的多個(gè)繪圖塊組成的幀緩沖區(qū)分配給上述多個(gè)DRAM，根據(jù)圖形處理，訪問(wèn)上述多個(gè)DRAM，上述接口部具有突發(fā)傳輸控制部，該突發(fā)傳輸控制部對(duì)于上述多個(gè)DRAM分別地輸出用于使突發(fā)式傳輸停止的信號(hào)。
2、 根據(jù)權(quán)利要求1所述的DRAM控制裝置，其特征在于， 上述接口部，針對(duì)上述幀緩沖區(qū)的至少一部分，按照將不同的上述DRAM分配給鄰接的上述繪圖塊的方式輸出上述地址。
3、 根據(jù)權(quán)利要求2所述的DRAM控制裝置，其特征在于， 上述多個(gè)DRAM包括第一和第二 DRAM，上述接口部，以方格狀將上述第一和第二 DRAM分配給上述幀緩沖 區(qū)域的各繪圖塊。
4、 根據(jù)權(quán)利要求2所述的DRAM控制裝置，其特征在于， 上述接口部備有地址控制部，該地址控制部對(duì)于上述多個(gè)DRAM，分別地輸出存儲(chǔ)單元選擇信號(hào)以及地址信號(hào)。
5、 根據(jù)權(quán)利要求4所述的DRAM控制裝置，其特征在于， 上述接口部，針對(duì)上述幀緩沖區(qū)的至少一部分，分別將不同的在上述DRAM中的行地址之差為0或者1的區(qū)域分配給鄰接的上述繪圖塊，上述地址控制部，將上述地址信號(hào)的第0位分別地輸出到每個(gè) DRAM，將剩下的位共同輸出到各個(gè)DRAM。
6、 根據(jù)權(quán)利要求2所述的DRAM控制裝置，其特征在于， 上述接口部具有命令控制部，該命令控制部可以對(duì)上述多個(gè)DRAM分別地發(fā)送控制命令。
7、 根據(jù)權(quán)利要求6所述的DRAM控制裝置，其特征在于， 上述命令控制部，在對(duì)上述多個(gè)DRAM中的一個(gè)DRAM發(fā)送讀出或?qū)懭朊畹闹芷谥?，能夠?qū)ζ渌腄RAM發(fā)送預(yù)充電命令。
8、 根據(jù)權(quán)利要求7所述的DRAM控制裝置，其特征在于， 上述指令控制部，發(fā)送預(yù)充電指令，并且還能夠輸出預(yù)充電信號(hào)。
9、 根據(jù)權(quán)利要求2所述的DRAM控制裝置，其特征在于， 上述接口部具有對(duì)上述多個(gè)DRAM分別輸出用于控制讀取數(shù)據(jù)有效 無(wú)效的讀取控制部。
10、 根據(jù)權(quán)利要求1所述的DRAM控制裝置，其特征在于， 上述接口部，以分配不同的上述DRAM的方式對(duì)上述多個(gè)幀緩沖區(qū)域輸出上述地址。
11、 一種DRAM控制方法，是權(quán)利要求2所述的DRAM控制裝置中 的控制方法，其特征在于，包含步驟1:接口部接受圖形處理命令，該圖形處理命令橫跨第1和2個(gè) 繪圖塊，分別分配給鄰接的且為上述多個(gè)DRAM所含有的第1和第2個(gè) DRAM;步驟2:上述接口部，根據(jù)上述命令對(duì)于上述第1個(gè)DRAM，發(fā)出與上述第1個(gè)繪圖塊所對(duì)應(yīng)領(lǐng)域的突發(fā)寫(xiě)入或者讀取的指示；和步驟3:上述接口部，根據(jù)上述命令對(duì)于上述第2個(gè)DRAM，發(fā)出與 上述第2個(gè)繪圖塊所對(duì)應(yīng)的領(lǐng)域的突發(fā)寫(xiě)入或者讀取的指示，并且上述突 發(fā)傳輸控制部對(duì)于上述第1個(gè)DRAM輸出使突發(fā)傳輸停止的信號(hào)。
12、 一種DRAM控制方法，是權(quán)利要求10所述的DRAM控制裝置 中的控制方法，其特征在于，包含步驟1:接口部接受使用第1以及第2個(gè)幀緩沖區(qū)進(jìn)行圖形處理的命 令，該第1以及第2個(gè)幀緩沖區(qū)被分別分配到上述多個(gè)DRAM含有的第1 和第2個(gè)DRAM中；步驟2:上述接口部，根據(jù)上述命令，對(duì)于上述第1個(gè)DRAM,發(fā)出 上述第1個(gè)幀緩沖區(qū)中的處理對(duì)象部分的突發(fā)寫(xiě)入或者讀取的指示；和步驟3:上述接口部，根據(jù)上述命令，對(duì)于上述第2個(gè)DRAM,發(fā)出 上述第2個(gè)幀緩沖區(qū)中的處理對(duì)象部分的突發(fā)寫(xiě)入或者讀取的指示，并且 上述突發(fā)傳輸控制部，其對(duì)于上述第1個(gè)DRAM，輸出使突發(fā)傳輸停止的 信號(hào)。
全文摘要
本發(fā)明提供一種DRAM控制裝置以及DRAM控制方法。接口部(20)，在幀緩沖區(qū)的鄰接的繪圖塊中，分配不同的SDRAM(1、2)。在進(jìn)行跨越鄰接的繪圖塊的處理時(shí)，通過(guò)例如對(duì)SDRAM(1、2)交互地執(zhí)行有效命令，減少因執(zhí)行間隔條件而引起的等待周期。而且，由于對(duì)SDRAM(1、2)分別地輸出用于停止突發(fā)傳輸?shù)臅r(shí)鐘有效信號(hào)CKE(1)，CKE(2)，因此不需要用于停止突發(fā)傳輸?shù)闹芷?。因而，在采用DRAM作為幀緩沖進(jìn)行圖形處理的情況下，減少跨過(guò)繪圖塊處理時(shí)的資源消耗，使訪問(wèn)周期數(shù)比以往少。
文檔編號(hào)G11C8/00GK101159129SQ200710186319
公開(kāi)日2008年4月9日 申請(qǐng)日期2004年12月24日 優(yōu)先權(quán)日2004年1月7日
發(fā)明者蔵田和司, 逸見(jiàn)正憲 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社