專利名稱：對(duì)浮動(dòng)?xùn)艠O耦合具有補(bǔ)償?shù)姆且资源鎯?chǔ)裝置的讀取操作的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于非易失性存儲(chǔ)器的技術(shù)。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器已越來(lái)越普遍運(yùn)用在各種電子裝置中。舉例來(lái)說(shuō)，蜂窩式電話、數(shù)碼 相機(jī)、個(gè)人數(shù)字助理、移動(dòng)計(jì)算裝置、非移動(dòng)計(jì)算裝置和其它裝置中均使用非易失性半 導(dǎo)體存儲(chǔ)器。電可擦除可編程只讀存儲(chǔ)器(EEPROM)和快閃存儲(chǔ)器是最普遍的非易失 性半導(dǎo)體存儲(chǔ)器。
EEPROM和快閃存儲(chǔ)器兩者均利用在半導(dǎo)體襯底中定位在溝道區(qū)上方且與溝道區(qū) 絕緣的浮動(dòng)?xùn)艠O。所述浮動(dòng)?xùn)艠O定位在源極區(qū)與漏極區(qū)之間?？刂茤艠O提供在浮動(dòng)?xùn)艠O 上方且與浮動(dòng)?xùn)艠O絕緣。晶體管的閾值電壓受浮動(dòng)?xùn)艠O上所保留的電荷量控制。也就是 說(shuō)，在接通晶體管以準(zhǔn)許在其源極與漏極之間傳導(dǎo)之前必須施加至控制柵極的最小電壓 量受浮動(dòng)?xùn)艠O上的電荷電平控制。
當(dāng)編程EEPROM或快閃存儲(chǔ)器裝置(例如NAND快閃存儲(chǔ)器裝置)時(shí)，通常施加 編程電壓至控制柵極且使位線接地。來(lái)自溝道的電子被注入至浮動(dòng)?xùn)艠O中。當(dāng)電子在浮 動(dòng)?xùn)艠O中積累時(shí)，浮動(dòng)?xùn)艠O變成帶負(fù)電荷的，且存儲(chǔ)器單元的閾值電壓上升，使得存儲(chǔ) 器單元處于已編程狀態(tài)。關(guān)于編程的更多信息可參閱題為"用于非易失性存儲(chǔ)器的源極 側(cè)自增壓技術(shù)(Source Side Self Boosting Technique for Non-Volatile Memory)"的第 6,859,397號(hào)美國(guó)專利和題為"對(duì)已編程存儲(chǔ)器的檢測(cè)(Detecting Over Programmed Memory)"的第6,917,542號(hào)美國(guó)專利，所述兩個(gè)專利的全文均以引用的方式并入本文 中。
一些EEPROM和快閃存儲(chǔ)器裝置具有用于存儲(chǔ)兩種范圍電荷的浮動(dòng)?xùn)艠O，且因此 可在兩種狀態(tài)(經(jīng)擦除狀態(tài)與經(jīng)編程狀態(tài))之間編程/擦除存儲(chǔ)器單元。此快閃存儲(chǔ)器裝 置有時(shí)稱為二元快閃存儲(chǔ)器裝置。
多狀態(tài)快閃存儲(chǔ)器裝置是通過(guò)識(shí)別由禁用范圍分隔的多個(gè)相異允許/有效編程閾值 電壓范圍來(lái)實(shí)施的。每一相異閾值電壓范圍對(duì)應(yīng)于用于在存儲(chǔ)器裝置中所編碼的各組數(shù)
據(jù)位的預(yù)定值。
浮動(dòng)?xùn)艠O上所存儲(chǔ)的表觀電荷的移位可由于基于相鄰浮動(dòng)?xùn)艠O中所存儲(chǔ)的電荷的 電場(chǎng)耦合而發(fā)生。第5,867,429號(hào)美國(guó)專利中描述此浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合現(xiàn)象，所 述專利的全文以引用的方式并入本文中。目標(biāo)浮動(dòng)?xùn)艠O的相鄰浮動(dòng)?xùn)艠O可包括位于相 同位線上的鄰近浮動(dòng)?xùn)艠O；位于相同字線上的鄰近浮動(dòng)?xùn)艠O；或位于目標(biāo)浮動(dòng)?xùn)艠O對(duì)角 處的浮動(dòng)?xùn)艠O，原因是這些浮動(dòng)?xùn)艠O位于鄰近位線和鄰近字線兩者上。
浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合現(xiàn)象最顯著發(fā)生于己在不同時(shí)間處編程的多組相鄰存儲(chǔ) 器單元之間。舉例來(lái)說(shuō)，第一存儲(chǔ)器單元經(jīng)編程以將一電荷電平添加至其浮動(dòng)?xùn)艠O，其 浮動(dòng)?xùn)艠O對(duì)應(yīng)于一組數(shù)據(jù)。隨后， 一個(gè)或一個(gè)以上相鄰存儲(chǔ)器單元經(jīng)編程以將一電荷電 平添加至其浮動(dòng)?xùn)艠O，其浮動(dòng)?xùn)艠O對(duì)應(yīng)于第二組數(shù)據(jù)。在所述相鄰存儲(chǔ)器單元中的一者 或一者以上經(jīng)編程之后，從所述第一存儲(chǔ)器單元讀取的電荷電平似乎不同于所編程的電 荷電平，這是由于所述相鄰存儲(chǔ)器單元上的電荷耦合至所述第一存儲(chǔ)器單元的效應(yīng)。來(lái) 自相鄰存儲(chǔ)器單元的耦合可使正被讀取的表觀電荷電平移位，其移位量足以導(dǎo)致錯(cuò)誤讀 取所存儲(chǔ)的數(shù)據(jù)。
浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合的效應(yīng)對(duì)多狀態(tài)裝置更具利害關(guān)系，因?yàn)樵诙酄顟B(tài)裝置 中，允許閾值電壓范圍和禁用范圍比在二元裝置中窄。因此，浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合 可導(dǎo)致存儲(chǔ)器單元從允許閾值電壓范圍移位至禁用范圍。
隨著存儲(chǔ)器單元的尺寸持續(xù)縮小，預(yù)期自然的編程和擦除閾值電壓分布會(huì)由于短溝 道效應(yīng)、較大的氧化物厚度/耦合比率變化和較大的溝道摻雜物波動(dòng)而增大，從而減小相 鄰狀態(tài)之間的可用分隔。與僅使用兩種狀態(tài)的存儲(chǔ)器(二元存儲(chǔ)器)相比，此效應(yīng)對(duì)于 多狀態(tài)存儲(chǔ)器要顯著得多。另外，字線之間的空間和位線之間的空間的減小也將增大相 鄰浮動(dòng)?xùn)艠O之間的耦合。
因此，需要減小浮動(dòng)?xùn)艠O之間的耦合效應(yīng)。

發(fā)明內(nèi)容
為了解決浮動(dòng)?xùn)艠O之間的耦合，對(duì)于特定存儲(chǔ)器單元的讀取過(guò)程將向相鄰存儲(chǔ)器單 元提供補(bǔ)償，以便減小所述相鄰存儲(chǔ)器單元對(duì)所述特定存儲(chǔ)器單元的耦合效應(yīng)。揭示各 種實(shí)施例。
一個(gè)實(shí)施例包括在對(duì)于選定非易失性存儲(chǔ)元件的讀取過(guò)程期間，施加讀取電壓至 選定非易失性存儲(chǔ)元件；基于所述選定非易失性存儲(chǔ)元件的鄰近者的當(dāng)前狀況，在對(duì)所 述鄰近者的讀取過(guò)程期間使用特定電壓；以及在所述讀取過(guò)程期間感測(cè)所述選定非易失
性存儲(chǔ)元件的狀況。另一實(shí)施例包括施加讀取比較電壓至連接至正被讀取的非易失性 存儲(chǔ)元件的選定字線；施加第一通過(guò)電壓至第一組非選定字線；施加第二通過(guò)電壓至鄰 近的非選定字線；以及感測(cè)正被讀取的非易失性存儲(chǔ)元件的狀況。
一個(gè)示范性實(shí)施方案包含多個(gè)非易失性存儲(chǔ)元件以及一個(gè)或一個(gè)以上管理電路，所 述管理電路與所述多個(gè)非易失性存儲(chǔ)元件通信以用于執(zhí)行本文中所論述的過(guò)程。


圖1是NAND串的俯視圖。
圖2是NAND串的等效電路圖。
圖3是NAND串的橫截面圖。
圖4是NAND快閃存儲(chǔ)器單元陣列的框圖5是非易失性存儲(chǔ)器系統(tǒng)的框圖。
圖6是非易失性存儲(chǔ)器系統(tǒng)的框圖。
圖7是描繪感測(cè)區(qū)塊的一個(gè)實(shí)施例的框圖。
圖8是描述用于編程非易失性存儲(chǔ)器的過(guò)程的一個(gè)實(shí)施例的流程圖。 圖9是施加至非易失性存儲(chǔ)器單元的控制柵極的示范性波形。 圖10是解釋在讀取/檢驗(yàn)操作期間某些信號(hào)的行為的時(shí)序圖。 圖11描繪一組示范性閾值電壓分布。 圖12描繪一組示范性閾值電壓分布。
圖13A至C展示各種閾值電壓分布且描述用于編程非易失性存儲(chǔ)器的過(guò)程。
圖14A至G是描繪在各種實(shí)施例中編程非易失性存儲(chǔ)器的次序的表格。
圖15是描述用于讀取非易失性存儲(chǔ)器的過(guò)程的一個(gè)實(shí)施例的流程圖。
圖16是描述用于執(zhí)行對(duì)非易失性存儲(chǔ)器的讀取操作的過(guò)程的一個(gè)實(shí)施例的流程圖。
圖17是描述用于恢復(fù)數(shù)據(jù)的過(guò)程的一個(gè)實(shí)施例的流程圖。
圖18是描述用于從多個(gè)字線恢復(fù)數(shù)據(jù)的過(guò)程的一個(gè)實(shí)施例的流程圖。
圖19是描述用于從下部頁(yè)讀取數(shù)據(jù)的過(guò)程的一個(gè)實(shí)施例的流程圖。
圖20是描述用于從上部頁(yè)讀取數(shù)據(jù)的過(guò)程的一個(gè)實(shí)施例的流程圖。
圖21是描述用于讀取數(shù)據(jù)的過(guò)程的一個(gè)實(shí)施例的流程圖。
圖22是描述用于從上部頁(yè)讀取數(shù)據(jù)的過(guò)程的一個(gè)實(shí)施例的流程圖。
圖23是描述用于在不使用補(bǔ)償?shù)那闆r下讀取數(shù)據(jù)的過(guò)程的一個(gè)實(shí)施例的流程圖。
圖24是描述用于在補(bǔ)償浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O(或介電區(qū)至介電區(qū))耦合的同時(shí)讀
取數(shù)據(jù)的過(guò)程的一個(gè)實(shí)施例的流程圖。
圖25是描繪用于確定數(shù)據(jù)值的過(guò)程的表格。
圖26是描述用于使用校正來(lái)讀取上部頁(yè)數(shù)據(jù)的過(guò)程的一個(gè)實(shí)施例的流程圖。 圖27是展示兩個(gè)鄰近存儲(chǔ)器單元之間的電容性耦合的框圖。
具體實(shí)施例方式
適合實(shí)施本發(fā)明的存儲(chǔ)器系統(tǒng)的一個(gè)實(shí)例使用NAND快閃存儲(chǔ)器結(jié)構(gòu)，其包括在兩 個(gè)選擇柵極之間串聯(lián)布置多個(gè)晶體管。所述串聯(lián)的晶體管和所述選擇柵極被稱為NAND 串。圖1是展示一個(gè)NAND串的俯視圖。圖2是其等效電路。圖1和2所描繪的NAND 串包括串聯(lián)并夾在第一選擇柵極120與第二選擇柵極122之間的四個(gè)晶體管100、 102、 104和106。選擇柵極120門(mén)控與位線126的NAND串連接。選擇柵極122門(mén)控到達(dá)源 極線128的NAND串連接。通過(guò)將適當(dāng)電壓施加至控制柵極120CG來(lái)控制選擇柵極120。 通過(guò)將適當(dāng)電壓施加至控制柵極122CG來(lái)控制選擇柵極122。晶體管100、 102、 104和 106中的每一者具有控制柵極和浮動(dòng)?xùn)艠O。晶體管IOO具有控制柵極IOOCG和浮動(dòng)?xùn)艠O IOOFG。晶體管102包括控制柵極102CG和浮動(dòng)?xùn)艠O102FG。晶體管104包括控制柵極 104CG和浮動(dòng)?xùn)艠O104FG。晶體管106包括控制柵極106CG和浮動(dòng)?xùn)艠O106FG?？刂?柵極IOOCG連接至(或作為)字線WL3，控制柵極102CG連接至字線WL2,控制柵極 104CG連接至字線WL1,且控制柵極106CG連接至字線WLO。在一個(gè)實(shí)施例中，晶體 管IOO、 102、 104和106每一者均為存儲(chǔ)器單元。在其它實(shí)施例中，存儲(chǔ)器單元可包括 多個(gè)晶體管，或可能不同于圖1和2所描繪的存儲(chǔ)器單元。選擇柵極120連接至選擇線 SGD。選擇柵極122連接至選擇線SGS。
圖3提供上文所描述的NAND串的橫截面圖。如圖3所描繪，NAND串的晶體管 形成在p阱區(qū)140中。每一晶體管包括堆疊柵極結(jié)構(gòu)，其由控制柵極(IOOCG、 102CG、 104CG和106CG)和浮動(dòng)?xùn)艠O(IOOFG、 102FG、 104FG禾Q 106FG)組成。控制柵極和 浮動(dòng)?xùn)艠O通常通過(guò)沉積多晶硅層而形成。浮動(dòng)?xùn)艠O形成在氧化物或其它介電膜頂部上的 p阱表面上?？刂茤艠O在浮動(dòng)?xùn)艠O上方，其中多晶硅間介電層使控制柵極與浮動(dòng)?xùn)艠O分 隔。存儲(chǔ)器單元(100、 102、 104和106)的控制柵極形成字線。鄰近單元之間共享N十 摻雜擴(kuò)散區(qū)130、 132、 134、 136和138,通過(guò)此使所述單元互相串聯(lián)連接以形成NAND 串。這些N+摻雜區(qū)形成所述單元中的每一者的源極和漏極。舉例來(lái)說(shuō)，N+摻雜區(qū)130 充當(dāng)晶體管122的漏極和晶體管106的源極；N+摻雜區(qū)132充當(dāng)晶體管106的漏極和晶 體管104的源極；N+摻雜區(qū)134充當(dāng)晶體管104的漏極和晶體管102的源極；N+摻雜
區(qū)136充當(dāng)晶體管102的漏極和晶體管100的源極；且N+摻雜區(qū)138充當(dāng)晶體管100 的漏極和晶體管120的源極。N+摻雜區(qū)126連接至用于所述NAND串的位線，而N+摻 雜區(qū)128連接至用于多個(gè)NAND串的共用源極線。
請(qǐng)注意，雖然圖1至3展示在所述NAND串中有四個(gè)存儲(chǔ)器單元，但是使用四個(gè)晶 體管僅提供作為實(shí)例。連同本文所描述的技術(shù)一起使用的NAND串可具有少于四個(gè)存儲(chǔ) 器單元或多于四個(gè)存儲(chǔ)器單元。舉例來(lái)說(shuō)， 一些NAND串將包括8個(gè)存儲(chǔ)器單元、16 個(gè)存儲(chǔ)器單元、32個(gè)存儲(chǔ)器單元、64個(gè)存儲(chǔ)器單元等等。本文中的論述不限于NAND 串中的任何特定數(shù)目的存儲(chǔ)器單元。
每一存儲(chǔ)器單元可存儲(chǔ)以模擬或數(shù)字形式表示的數(shù)據(jù)。當(dāng)存儲(chǔ)一位數(shù)字?jǐn)?shù)據(jù)時(shí)，存 儲(chǔ)器單元的可能閾值電壓范圍被劃分成兩個(gè)范圍，其被指派邏輯數(shù)據(jù)"1"和"0"。在 NAND型快閃存儲(chǔ)器的一個(gè)實(shí)例中，在存儲(chǔ)器單元被擦除之后電壓閾值為負(fù)且被定義為 邏輯"1"。在編程操作之后閾值電壓為正且被定義為邏輯"0"。當(dāng)閾值電壓為負(fù)且通過(guò) 施加O伏至控制柵極來(lái)嘗試讀取時(shí)，存儲(chǔ)器單元將接通以指示正在存儲(chǔ)邏輯"1"。當(dāng)閾 值電壓為正且通過(guò)施加O伏至控制柵極來(lái)嘗試讀取操作時(shí)，存儲(chǔ)器單元將不接通，其指 示存儲(chǔ)邏輯"0"。
存儲(chǔ)器單元也可以存儲(chǔ)多個(gè)狀態(tài)，進(jìn)而存儲(chǔ)多位數(shù)字?jǐn)?shù)據(jù)。在存儲(chǔ)多個(gè)狀態(tài)的數(shù)據(jù) 的情況下，閾值電壓窗被劃分成狀態(tài)的數(shù)目。舉例來(lái)說(shuō)，如果使用四種狀態(tài)，則將有四 個(gè)閾值電壓范圍指派給數(shù)據(jù)值"11"、 "10"、 "01"和"00"。在NAND型存儲(chǔ)器的一個(gè) 實(shí)例中，在擦除操作之后閾值電壓為負(fù)且被定義為"11"。正閾值電壓用于狀態(tài)"10"、 "01"和"00"。在一些實(shí)施方案中，使用格雷碼(Gray code)指派來(lái)將數(shù)據(jù)值(例如， 邏輯狀態(tài))指派給所述閾值范圍，使得如果浮動(dòng)?xùn)艠O的閾值電壓錯(cuò)誤地移位至其鄰近物 理狀態(tài)，則只有一個(gè)位將受到影響。在編程至存儲(chǔ)器單元中的數(shù)據(jù)與所述單元的閾值電 壓范圍之間的具體關(guān)系取決于針對(duì)存儲(chǔ)器單元所采用的數(shù)據(jù)編碼方案。舉例來(lái)說(shuō)，第 6,222,762號(hào)美國(guó)專利和2003年6月13日申請(qǐng)的題為"跟蹤存儲(chǔ)器系統(tǒng)的單元(Tracking Cells For A Memory System)"的第10/461,244號(hào)美國(guó)專利申請(qǐng)案(所述兩個(gè)專利的全文 均以引用的方式并入本文中)描述用于多狀態(tài)快閃存儲(chǔ)器單元的各種數(shù)據(jù)編碼方案。
在以下美國(guó)專利/專利申請(qǐng)案中提供NAND型快閃存儲(chǔ)器和其操作的相關(guān)實(shí)例，所 有所述專利/專利申請(qǐng)案的全文均以引用的方式并入本文中第5,570,315號(hào)美國(guó)專利； 第5,774,397號(hào)美國(guó)專利；第6,046,935號(hào)美國(guó)專利；第5,386,422號(hào)美國(guó)專利；第6,456,528 號(hào)美國(guó)專利和第09/893,277號(hào)美國(guó)專利申請(qǐng)案(第US 2003/0002348號(hào)公開(kāi)案)。除了 NAND快閃存儲(chǔ)器以外的其它類型的非易失性存儲(chǔ)器也可配合本發(fā)明一起使用。
對(duì)快閃EEPROM系統(tǒng)有用的另一類型的存儲(chǔ)器單元利用非傳導(dǎo)介電材料來(lái)取代傳 導(dǎo)浮動(dòng)?xùn)艠O以用非易失性方式存儲(chǔ)電荷。在1987年3月IEEE電子裝置快報(bào)第EDL-8 巻第3號(hào)第93至95頁(yè)的張(Chan)等人的"真實(shí)單晶體管氧化物-氮化物-氧化物EEPROM 裝置(A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device)"文章中描述此單 元。由氧化硅、氮化硅和氧化硅("ONO")形成的三層式電介質(zhì)夾在傳導(dǎo)控制柵極與在 存儲(chǔ)器單元溝道上方的半傳導(dǎo)性襯底的表面之間。通過(guò)將電子從單元溝道注入至氮化物 (此處電子被捕獲并存儲(chǔ)在受限區(qū)中)中來(lái)編程單元。接著，此存儲(chǔ)的電荷以可檢測(cè)的 方式改變所述單元的溝道的一部分的閾值電壓。通過(guò)將熱空穴注入至氮化物中來(lái)擦除單 元。還請(qǐng)參閱1991年4月IEEE固態(tài)電路雜志第26巻第4號(hào)第497至501頁(yè)的野崎 (Nozaki)等人的"用于半導(dǎo)體磁盤(pán)應(yīng)用的具有MONOS存儲(chǔ)器單元的1-Mb EEPROM (A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application)"，其描述 一種分裂柵極配置的類似單元，其中經(jīng)摻雜的多晶硅柵極在存儲(chǔ)器單元溝道的一部分上 方延伸以形成單獨(dú)的選擇晶體管。前述兩篇文章的全文均以引用的方式并入本文中。在 1998年IEEE出版社由威廉.D.布朗(William D. Brown)與喬.E.布魯爾(Joe E. Brewer) 編輯的"非易失性半導(dǎo)體存儲(chǔ)器技術(shù)(Nonvolatile Semiconductor Memory Technology)" 的第1.2節(jié)中所提及的編程技術(shù)(其以引用的方式并入本文中)在所述章節(jié)中也描述為 適用于介電電荷捕獲裝置。本段中所描述的存儲(chǔ)器單元也可配合本發(fā)明一起使用。因此， 本文中描述的技術(shù)也適用于不同存儲(chǔ)器單元的介電區(qū)之間的耦合。
2000年11月IEEE電子裝置快報(bào)第21巻第11號(hào)第543至545頁(yè)的埃特恩(Eitan) 等人的"NROM:新穎的局部化捕獲2位非易失性存儲(chǔ)器單元(NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell)"已描述用以在每一單元中存儲(chǔ)兩個(gè)位的另一 途徑。ONO介電層延伸跨越源極與漏極擴(kuò)散之間的溝道。用于一個(gè)數(shù)據(jù)位的電荷被局限 在相鄰于漏極的介電層中，而用于另一數(shù)據(jù)位的電荷被局限在相鄰于源極的介電層中。 通過(guò)分開(kāi)地讀取電介質(zhì)內(nèi)的在空間上分隔的電荷存儲(chǔ)區(qū)的二元狀態(tài)來(lái)獲得多狀態(tài)數(shù)據(jù) 存儲(chǔ)。本段中所描述的存儲(chǔ)器單元也可配合本發(fā)明一起使用。
圖4說(shuō)明NAND單元陣列的實(shí)例，例如圖1至3中所展示的NAND單元。沿著每 一列，位線206耦合至用于NAND串150的漏極選擇柵極的漏極端子126。沿著每一行 NAND串，源極線204可連接所述NAND串的源極選擇柵極的所有源極端子128。作為 存儲(chǔ)器系統(tǒng)的部分的NAND結(jié)構(gòu)陣列和其操作的實(shí)例請(qǐng)參閱第5,570,315號(hào)、第 5,774,397號(hào)和第6,046,935號(hào)美國(guó)專利。
存儲(chǔ)器單元陣列被劃分成大量存儲(chǔ)器單元區(qū)塊。正如快閃EEPROM系統(tǒng)常見(jiàn)的，
區(qū)塊是擦除單位。也就是說(shuō)，每一區(qū)塊含有可一起擦除的最少數(shù)目的存儲(chǔ)器單元。每一 區(qū)塊通常被劃分成多個(gè)頁(yè)。頁(yè)是編程單位。在一個(gè)實(shí)施例中，各個(gè)頁(yè)可被劃分成若干區(qū) 段，且所述區(qū)段可含有作為基本編程操作而一次寫(xiě)入的最少數(shù)目的單元。 一頁(yè)或一頁(yè)以 上數(shù)據(jù)通常被存儲(chǔ)在一行存儲(chǔ)器單元中。頁(yè)可存儲(chǔ)一個(gè)或一個(gè)以上扇區(qū)。扇區(qū)包括用戶 數(shù)據(jù)和額外開(kāi)銷數(shù)據(jù)。額外開(kāi)銷數(shù)據(jù)通常包括己從所述扇區(qū)的用戶數(shù)據(jù)計(jì)算出的錯(cuò)誤校 正碼(ECC)?？刂破?在下文中描述)的一部分在正將數(shù)據(jù)編程至陣列中時(shí)計(jì)算所述 ECC，且當(dāng)從陣列讀取數(shù)據(jù)時(shí)還檢查所述ECC。替代地，將ECC和/或其它額外開(kāi)銷數(shù) 據(jù)存儲(chǔ)在與其所屬的用戶數(shù)據(jù)不同的頁(yè)或甚至不同的區(qū)塊中。
一扇區(qū)的用戶數(shù)據(jù)通常是512個(gè)字節(jié)，其對(duì)應(yīng)于磁盤(pán)驅(qū)動(dòng)器中的扇區(qū)的大小。額外 開(kāi)銷數(shù)據(jù)通常是額外的16至20個(gè)字節(jié)。大量頁(yè)形成一區(qū)塊，從8個(gè)頁(yè)至(例如)多達(dá) 32、 64、 128或更多頁(yè)。在一些實(shí)施例中， 一行NAND串組成一區(qū)塊。
在一個(gè)實(shí)施例中，通過(guò)以下方式來(lái)擦除存儲(chǔ)器單元使p阱上升至擦除電壓(例如， 20伏)達(dá)一充分時(shí)間周期，且使選定區(qū)塊的字線接地，同時(shí)源極線和位線處于浮動(dòng)狀態(tài)。 由于電容性耦合，非選定字線、位線、選擇線和共用源極也上升至所述擦除電壓的顯著 分?jǐn)?shù)。因此，施加強(qiáng)電場(chǎng)至選定存儲(chǔ)器單元的隧道氧化物層，且由于浮動(dòng)?xùn)艠O的電子被 發(fā)射至襯底側(cè)(通常通過(guò)福勒-諾德海姆(Fowler-Nordheim)穿隧機(jī)制)，所以選定存儲(chǔ) 器單元的數(shù)據(jù)被擦除。隨著電子從浮動(dòng)?xùn)艠O轉(zhuǎn)移至p阱區(qū)，選定單元的閾值電壓被降低。 可對(duì)整個(gè)存儲(chǔ)器陣列、單獨(dú)的區(qū)塊或其它單元單位執(zhí)行擦除。
圖5說(shuō)明根據(jù)本發(fā)明一個(gè)實(shí)施例的存儲(chǔ)器裝置296，其具有用于并行讀取和編程一 頁(yè)存儲(chǔ)器單元的讀取/寫(xiě)入電路。存儲(chǔ)器裝置296可包括一個(gè)或一個(gè)以上存儲(chǔ)器電路小片 298。存儲(chǔ)器電路小片298包括二維存儲(chǔ)器單元陣列300、控制電路310和讀取/寫(xiě)入電 路365。在一些實(shí)施例中，存儲(chǔ)器單元陣列可以是三維的。存儲(chǔ)器陣列300可經(jīng)由行解 碼器330通過(guò)字線尋址且經(jīng)由列解碼器360通過(guò)位線尋址。讀取/寫(xiě)入電路365包括多個(gè) 感測(cè)區(qū)塊400，且允許并行地讀取或編程一頁(yè)存儲(chǔ)器單元。通常，在與一個(gè)或一個(gè)以上 存儲(chǔ)器電路小片298相同的存儲(chǔ)器裝置296(例如，可移除式存儲(chǔ)卡)中包括控制器350。 命令和數(shù)據(jù)經(jīng)由線路320在主機(jī)與控制器350之間傳送，且經(jīng)由線路318在所述控制器 與所述一個(gè)或一個(gè)以上存儲(chǔ)器電路小片298之間傳送。
控制電路310與讀取/寫(xiě)入電路365協(xié)作以對(duì)存儲(chǔ)器陣列300執(zhí)行存儲(chǔ)器操作?？刂?電路310包括狀態(tài)機(jī)312、芯片上地址解碼器314和功率控制模塊316。狀態(tài)機(jī)312提 供存儲(chǔ)器操作的芯片級(jí)控制。芯片上地址解碼器314提供在主機(jī)或存儲(chǔ)器控制器使用的 地址與解碼器330和360使用的硬件地址之間的地址接口 。功率控制模塊316控制在存
儲(chǔ)器操作期間供應(yīng)至字線和位線的功率和電壓。
在一些實(shí)施方案中，可組合圖5的一些組件。在各種設(shè)計(jì)中，圖5的除存儲(chǔ)器單元 陣列300外的一個(gè)或一個(gè)以上組件(單獨(dú)式或組合式)可視為管理電路。舉例來(lái)說(shuō)，一 個(gè)或一個(gè)以上管理電路可包括以下各項(xiàng)中的任一者或組合控制電路310、狀態(tài)機(jī)312、 解碼器314/360、功率控制316、感測(cè)區(qū)塊400、讀取/寫(xiě)入電路365、控制器350等。
圖6說(shuō)明圖5所示的存儲(chǔ)器裝置296的另一布置。由各種外圍電路對(duì)存儲(chǔ)器陣列300 的存取是在所述陣列的相對(duì)側(cè)處以對(duì)稱方式實(shí)施，使得每一側(cè)上的存取線路和電路的密 度減少一半。因此，行解碼器被分裂成行解碼器330A和330B，且列解碼器被分裂成列 解碼器360A和360B。類似地，讀取/寫(xiě)入電路被分裂成讀取/寫(xiě)入電路365A (其從陣列 300底端連接至位線)和讀取/寫(xiě)入電路365B (其從陣列300頂端連接至位線)。以此方 式，使讀取/寫(xiě)入模塊的密度實(shí)質(zhì)上減小一半。圖6的裝置還可包括控制器，如上文針對(duì) 圖5的裝置所描述。
圖7是個(gè)別感測(cè)區(qū)塊400的框圖，所述感測(cè)區(qū)塊被分割成核心部分(稱為感測(cè)模塊 380)和共用部分390。在一個(gè)實(shí)施例中，對(duì)于每一位線將有單獨(dú)的感測(cè)模塊380，且對(duì) 于一組多個(gè)感測(cè)模塊380將有一個(gè)共用部分390。在一個(gè)實(shí)例中，感測(cè)區(qū)塊將包括一個(gè) 共用部分390和八個(gè)感測(cè)模塊380。 一群組中的每一感測(cè)模塊將經(jīng)由數(shù)據(jù)總線372與相 關(guān)聯(lián)的共用部分通信。進(jìn)一步細(xì)節(jié)請(qǐng)參閱2004年12月29日申請(qǐng)的題為"具有用于讀 出放大器集合體的共享處理的非易失性存儲(chǔ)器和方法(Non-Volatile Memory & Method with Shared Processing for an Aggregate of Sense Amplifiers)"的第11/026,536號(hào)美國(guó)專禾U 申請(qǐng)案，所述申請(qǐng)案的全文以引用的方式并入本文中。
感測(cè)模塊380包含感測(cè)電路370,所述感測(cè)電路確定所連接的位線中的傳導(dǎo)電流高 于還是低于預(yù)定閾值電平。感測(cè)模塊380還包括位線鎖存器382，所述位線鎖存器用于 設(shè)定所連接的位線上的電壓狀況。舉例來(lái)說(shuō)，鎖存于位線鎖存器382中的預(yù)定狀態(tài)將導(dǎo) 致所連接的位線被拉至指定編程禁止的狀態(tài)(例如，Vdd)。
共用部分390包含處理器392、一組數(shù)據(jù)鎖存器394和耦合于所述組數(shù)據(jù)鎖存器394 與數(shù)據(jù)總線320之間的I/O接口 396。處理器392執(zhí)行計(jì)算。舉例來(lái)說(shuō)，其功能之一是 確定所感測(cè)的存儲(chǔ)器單元中所存儲(chǔ)的數(shù)據(jù)，且將所確定的數(shù)據(jù)存儲(chǔ)于所述組數(shù)據(jù)鎖存器 中。所述組數(shù)據(jù)鎖存器394用于存儲(chǔ)在讀取操作期間處理器392所確定的數(shù)據(jù)位。其還 用于存儲(chǔ)在編程操作期間從數(shù)據(jù)總線320導(dǎo)入的數(shù)據(jù)位。所導(dǎo)入的數(shù)據(jù)位表示希望編程 至存儲(chǔ)器中的寫(xiě)入數(shù)據(jù)。1/0接口 396提供數(shù)據(jù)鎖存器394與數(shù)據(jù)總線320之間的接口。
在讀取或感測(cè)期間，系統(tǒng)的操作是在狀態(tài)機(jī)312的控制下，所述狀態(tài)機(jī)312控制將
不同的控制柵極電壓供應(yīng)至所尋址的單元。隨著逐步通過(guò)對(duì)應(yīng)于存儲(chǔ)器所支持的各種存 儲(chǔ)器狀態(tài)的各種預(yù)界定的控制柵極電壓，感測(cè)模塊380可能在這些電壓中的一者處跳閘， 且將把輸出經(jīng)由總線372從感測(cè)模塊380提供至處理器392。此時(shí)，處理器392通過(guò)考 慮感測(cè)模塊的跳閘事件和關(guān)于經(jīng)由輸入線路393從狀態(tài)機(jī)施加的控制柵極電壓的信息來(lái) 確定所得存儲(chǔ)器狀態(tài)。接著，處理器計(jì)算所述存儲(chǔ)器狀態(tài)的二進(jìn)制編碼，且將所得數(shù)據(jù) 位存儲(chǔ)至數(shù)據(jù)鎖存器394中。在核心部分的另一實(shí)施例中，位線鎖存器382具有雙重用 途，其作為用于鎖存感測(cè)模塊380的輸出的鎖存器且還作為如上文所述的位線鎖存器。
預(yù)期一些實(shí)施方案將包括多個(gè)處理器392。在一個(gè)實(shí)施例中，每一處理器392將包 括輸出線(圖7中未描繪)，使得所述輸出線的每一者以線"或"方式連接在一起。在 一些實(shí)施例中，所述輸出線在連接至所述線"或"線之前先被反轉(zhuǎn)。此配置實(shí)現(xiàn)在編程 檢驗(yàn)過(guò)程期間迅速確定何時(shí)已完成編程過(guò)程，因?yàn)榻邮站€"或"的狀態(tài)機(jī)可確定所有正 被編程的位何時(shí)已達(dá)到所需電平。舉例來(lái)說(shuō)，當(dāng)每一位已達(dá)到其所需電平時(shí)，所述位的 邏輯"0"將被發(fā)送至所述線"或"線(或數(shù)據(jù)"1"被反轉(zhuǎn))。當(dāng)所有位輸出數(shù)據(jù)"0" (或數(shù)據(jù)"l"被反轉(zhuǎn))時(shí)，則狀態(tài)機(jī)知道要終止編程過(guò)程。因?yàn)槊恳惶幚砥髋c八個(gè)感測(cè) 模塊通信，所以狀態(tài)機(jī)需要讀取線"或"線八次，或?qū)⒂靡岳奂酉嚓P(guān)聯(lián)的位線的結(jié)果的 邏輯添加至處理器392，使得狀態(tài)機(jī)僅需要讀取線"或"線一次。類似地，通過(guò)正確選 擇邏輯電平，全局狀態(tài)機(jī)可檢測(cè)何時(shí)第一位改變其狀態(tài)且相應(yīng)地改變算法。
在編程或檢驗(yàn)期間，從數(shù)據(jù)總線320將待編程的數(shù)據(jù)存儲(chǔ)在所述組數(shù)據(jù)鎖存器394 中。在狀態(tài)機(jī)的控制下，編程操作包含施加至所尋址存儲(chǔ)器單元的控制柵極的一連串編 程電壓脈沖。在每一編程脈沖之后進(jìn)行讀回(檢驗(yàn))，以確定所述單元是否已被編程至 所需存儲(chǔ)器狀態(tài)。處理器392相對(duì)于所需存儲(chǔ)器狀態(tài)來(lái)監(jiān)視讀回存儲(chǔ)器狀態(tài)。當(dāng)所述兩 者一致時(shí)，處理器222設(shè)定位線鎖存器214,以便致使將位線拉至指定編程禁止的狀態(tài)。 這禁止進(jìn)一步編程耦合至所述位線的單元，即使其控制柵極上有編程脈沖出現(xiàn)。在其它 實(shí)施例中，處理器最初加載位線鎖存器382，且感測(cè)電路在檢驗(yàn)過(guò)程期間將其設(shè)定為禁 止值。
數(shù)據(jù)鎖存器堆疊394含有對(duì)應(yīng)于感測(cè)模塊的一堆疊數(shù)據(jù)鎖存器。在一個(gè)實(shí)施例中， 每個(gè)感測(cè)模塊380有三個(gè)數(shù)據(jù)鎖存器。在一些實(shí)施方案中(但并非必須)，數(shù)據(jù)鎖存器 經(jīng)實(shí)施為移位寄存器，使得存儲(chǔ)于其中的并行數(shù)據(jù)被轉(zhuǎn)換成用于數(shù)據(jù)總線320的串行數(shù) 據(jù)，反之亦然。在優(yōu)選實(shí)施例中，對(duì)應(yīng)于m個(gè)存儲(chǔ)器單元的讀取/寫(xiě)入?yún)^(qū)塊的所有數(shù)據(jù) 鎖存器可鏈接在一起以形成區(qū)塊移位寄存器，使得可通過(guò)串行傳送來(lái)輸入或輸出數(shù)據(jù)區(qū) 塊。明確地說(shuō)，含r個(gè)讀取/寫(xiě)入模塊的存儲(chǔ)器組經(jīng)調(diào)適以使得其所述組數(shù)據(jù)鎖存器的每
一者將把數(shù)據(jù)循序移入或移出數(shù)據(jù)總線，猶如其是用于整個(gè)讀取/寫(xiě)入?yún)^(qū)塊的移位寄存器 的部分。
關(guān)于非易失性存儲(chǔ)裝置的各種實(shí)施例的結(jié)構(gòu)和/或操作的額外信息可參閱(1) 2004 年3月25日公開(kāi)的題為"具有減少的源極線偏置錯(cuò)誤的非易失性存儲(chǔ)器和方法 (Non-Volatile Memory And Method With Reduced Source Line Bias Errors)" 的第 2004/0057287號(hào)美國(guó)專利申請(qǐng)公開(kāi)案；(2) 2004年6月10日公開(kāi)的題為"具有改進(jìn)的 感測(cè)的非易失性存儲(chǔ)器和方法(Non-Volatile Memory And Method with Improved Sensing)"的第2004/0109357號(hào)美國(guó)專利申請(qǐng)公開(kāi)案；(3)發(fā)明人勞爾-阿德里安.塞尼 (Raul-Adrian Cernea)于2004年12月16日申請(qǐng)的題為"用于低電壓操作的改進(jìn)的存儲(chǔ) 器感測(cè)電路和方法(Improved Memory Sensing Circuit And Method For Low Voltage Operation)"的第11/015,199號(hào)美國(guó)專利申請(qǐng)案；(4)發(fā)明人陳鍵(Jian Chen)于2005 年4月5日申請(qǐng)的題為"補(bǔ)償非易失性存儲(chǔ)器的讀取操作期間的耦合(Compensating for Coupling During Read Operations of Non-Volatile Memory)"的第11/099,133號(hào)美國(guó)專利 申請(qǐng)案；以及(5)發(fā)明人張小龍(Siu Lung Chan)和勞爾-阿德里安.塞尼(Raul-Adrian Cernea)于2005年12月28日申請(qǐng)的題為"用于非易失性存儲(chǔ)器的參考讀出放大器 (Reference Sense Amplifier For Non-Volatile Memory)"的第11/321,953號(hào)美國(guó)專利申請(qǐng) 案。以上列出的五份專利文獻(xiàn)的全文均以引用的方式并入本文中。
圖8是描述用于編程非易失性存儲(chǔ)器的方法的一個(gè)實(shí)施例的流程圖。在一個(gè)實(shí)施方 案中，在編程之前先擦除存儲(chǔ)器單元(以區(qū)塊為單位或其它單位)。在圖8的步驟400 中，由控制器發(fā)布"數(shù)據(jù)加載"命令且由控制電路310接收輸入。在步驟402中，從控 制器或主機(jī)將指定頁(yè)地址的地址數(shù)據(jù)輸入至解碼器314。在步驟404中，將用于所尋址 頁(yè)的一頁(yè)編程數(shù)據(jù)輸入至數(shù)據(jù)緩沖器以進(jìn)行編程。所述數(shù)據(jù)被鎖存在適當(dāng)組的鎖存器 中。在步驟406中，由控制器向狀態(tài)機(jī)312發(fā)布"編程"命令。
通過(guò)"編程"命令的觸發(fā)，將使用圖9所示的施加至適當(dāng)字線的步進(jìn)式脈沖將在步 驟404中所鎖存的數(shù)據(jù)編程至由狀態(tài)機(jī)312控制的選定存儲(chǔ)器單元中。在步驟408中， 將編程電壓Vpgm初始化為開(kāi)始脈沖(例如，12伏或其它值)，且將狀態(tài)機(jī)312所維持 的編程計(jì)數(shù)器PC初始化為0。在步驟410中，施加第一 Vpgm脈沖至選定字線。如果 在特定數(shù)據(jù)鎖存器中存儲(chǔ)指示應(yīng)編程相應(yīng)存儲(chǔ)器單元的邏輯"0"，則將相應(yīng)位線接地。 另一方面，如果在特定鎖存器中存儲(chǔ)指示相應(yīng)存儲(chǔ)器單元應(yīng)保持其當(dāng)前數(shù)據(jù)狀態(tài)的邏輯 "1",則將相應(yīng)位線連接至Vdd以禁止編程。
在步驟412中，檢驗(yàn)選定存儲(chǔ)器單元的狀態(tài)。如果檢測(cè)到選定單元的目標(biāo)閾值電壓已達(dá)到適當(dāng)電平，則將相應(yīng)數(shù)據(jù)鎖存器中所存儲(chǔ)的數(shù)據(jù)改變?yōu)檫壿?1"。如果檢測(cè)到閾 值電壓尚未達(dá)到適當(dāng)電平，則不改變相應(yīng)數(shù)據(jù)鎖存器中所存儲(chǔ)的數(shù)據(jù)。以此方式，在其 相應(yīng)數(shù)據(jù)鎖存器中存儲(chǔ)邏輯"1"的位線不需要編程。當(dāng)所有數(shù)據(jù)鎖存器均正存儲(chǔ)邏輯 "1"時(shí)，狀態(tài)機(jī)(經(jīng)由上文所述的線"或"型機(jī)制)知道已編程所有選定單元。在步驟 414中，檢查是否所有數(shù)據(jù)鎖存器均正存儲(chǔ)邏輯"1"。如果是，則編程過(guò)程完成且成功， 因?yàn)樗羞x定存儲(chǔ)器單元均已經(jīng)編程且檢驗(yàn)。在步驟416中報(bào)告"通過(guò)"狀態(tài)。在一個(gè) 實(shí)施例中，步驟412的檢驗(yàn)包括將不同于提供至其它非選定存儲(chǔ)器單元的電壓的一個(gè)或 一個(gè)以上電壓提供至相鄰于正被編程的存儲(chǔ)器單元的存儲(chǔ)器單元。舉例來(lái)說(shuō)，如果正在 編程位于字線WLn上的存儲(chǔ)器單元，則施加至字線WLn+l上的存儲(chǔ)器單元的電壓將不 同于施加至其它非選定字線的電壓。下文將相對(duì)于圖IO更詳細(xì)論述此補(bǔ)償。
如果在步驟414中確定并非所有數(shù)據(jù)鎖存器均正存儲(chǔ)邏輯"1",則編程過(guò)程繼續(xù)進(jìn) 行。在步驟418中，對(duì)照編程限制值PCMAX來(lái)檢査所述編程計(jì)數(shù)器PC。編程限制值 的一個(gè)實(shí)例為20;但是，也可使用其它數(shù)值。如果編程計(jì)數(shù)器PC不小于20，則編程過(guò) 程已失敗且在步驟420中報(bào)告"失敗"狀態(tài)。如果編程計(jì)數(shù)器PC小于20，則在步驟422 中將Vpgm電平增加步長(zhǎng)大小且遞增所述編程計(jì)數(shù)器PC。在步驟422之后，過(guò)程循環(huán) 回到步驟410，以施加下一Vpgm脈沖。
圖9展示施加至經(jīng)選擇用以編程的字線的一連串編程脈沖。在編程脈沖之間是一組 檢驗(yàn)脈沖(圖中未描繪)。在一些實(shí)施例中，對(duì)于正在將數(shù)據(jù)編程至其中的每一狀態(tài)可 能有一檢驗(yàn)脈沖。在其它實(shí)施例中，可能有更多或更少的檢驗(yàn)脈沖。
在一個(gè)實(shí)施例中，沿著共用字線將數(shù)目編程至存儲(chǔ)器單元。因此，在施加圖9的編 程脈沖之前，選擇所述字線中的一者以進(jìn)行編程。此字線將稱為選定字線。區(qū)塊的其余 字線稱為非選定字線。選定字線可具有一個(gè)或兩個(gè)鄰近字線。如果選定字線具有兩個(gè)鄰 近字線，則位于漏極側(cè)的鄰近字線稱為漏極側(cè)鄰近字線，且位于源極側(cè)的鄰近字線稱為 源極側(cè)鄰近字線。舉例來(lái)說(shuō)，如果圖2的WL2是選定字線，則WL1是源極側(cè)鄰近字線 且WL3是漏極側(cè)鄰近字線。
每一存儲(chǔ)器單元區(qū)塊包括形成若干列的一組位線和形成若干行的一組字線。在一個(gè) 實(shí)施例中，位線被劃分成奇數(shù)位線和偶數(shù)位線。在一個(gè)時(shí)間處對(duì)沿著共用字線且連接至 奇數(shù)位線的存儲(chǔ)器單元進(jìn)行編程，而在另一時(shí)間處對(duì)沿著共用字線且連接至偶數(shù)位線的 存儲(chǔ)器單元進(jìn)行編程("奇數(shù)/偶數(shù)編程")。在另一實(shí)施例中，針對(duì)所述區(qū)塊中的所有位 線沿著一字線編程存儲(chǔ)器單元("所有位線編程")。在其它實(shí)施例中，可將位線或區(qū)塊 細(xì)分成其它群組(例如，左與右、兩個(gè)以上群組等等)。
圖10是描繪在讀取或檢驗(yàn)過(guò)程的一個(gè)迭代期間各種信號(hào)的行為的時(shí)序圖。舉例來(lái) 說(shuō)，如果存儲(chǔ)器單元是二元存儲(chǔ)器單元，則在步驟412的迭代期間，針對(duì)每一存儲(chǔ)器單 元執(zhí)行圖IO的過(guò)程一次。如果存儲(chǔ)器單元是具有四種狀態(tài)(例如，E、 A、 B和C)的 多狀態(tài)存儲(chǔ)器單元，則在步驟412的迭代期間，可針對(duì)每一存儲(chǔ)器單元執(zhí)行圖10的過(guò) 程三次。
一般來(lái)說(shuō)，在讀取和檢驗(yàn)操作期間，將選定字線連接至一電壓，針對(duì)每一讀取和檢 驗(yàn)操作指定所述電壓的電平，以便確定所關(guān)注的存儲(chǔ)器單元的閾值電壓是否已達(dá)到此電 平。在施加字線電壓之后，測(cè)量存儲(chǔ)器單元的傳導(dǎo)電流，以確定存儲(chǔ)器單元是否響應(yīng)于 經(jīng)施加至字線的電壓而接通。如果測(cè)量出傳導(dǎo)電流大于某一值，則假設(shè)存儲(chǔ)器單元接通， 且經(jīng)施加至字線的電壓大于存儲(chǔ)器單元的閾值電壓。如果未測(cè)量出傳導(dǎo)電流大于所述某 一值，則假設(shè)存儲(chǔ)器單元未接通，且經(jīng)施加至字線的電壓不大于存儲(chǔ)器單元的閾值電壓。
存在許多方式用以在讀取或檢驗(yàn)操作期間測(cè)量存儲(chǔ)器單元的傳導(dǎo)電流。在一個(gè)實(shí)例 中，以讀出放大器中的專用電容器的放電速率來(lái)測(cè)量存儲(chǔ)器單元的傳導(dǎo)電流。在一個(gè)實(shí) 施例中，使用所有位線編程的存儲(chǔ)器陣列可以讀出放大器中的專用電容器的放電速率來(lái) 測(cè)量存儲(chǔ)器單元的傳導(dǎo)電流。在另一實(shí)例中，選定存儲(chǔ)器單元的傳導(dǎo)電流允許(或無(wú)法 允許)包括所述存儲(chǔ)器單元的NAND串將位線放電。在一段時(shí)期之后測(cè)量位線上的電荷， 以查看其是否已被放電。在一個(gè)實(shí)施例中，使用奇數(shù)/偶數(shù)編程的存儲(chǔ)器陣列可通過(guò)確定 位線是否已經(jīng)放電來(lái)測(cè)量存儲(chǔ)器單元的傳導(dǎo)電流。圖IO解釋這兩個(gè)實(shí)例。
圖IO展示開(kāi)始于Vss (大約0伏)的信號(hào)SGD、 WL—非選定、WLn+l、 WLn、 SGS、 選定BL、 BLCLAMP禾Q源極。SGD表示漏極側(cè)選擇柵極的柵極。SGS是源極側(cè)選擇柵 極的柵極。WLn是經(jīng)選擇用于讀取/檢驗(yàn)的字線。WLn+l是WLn的漏極側(cè)鄰近字線的 非選定字線。WL—非選定表示除漏極側(cè)鄰近字一線外的非選定字線。選定BL是經(jīng)選擇用 于讀取/檢驗(yàn)的位線。源極是用于存儲(chǔ)器單元的源極線(請(qǐng)參閱圖4)。 BLCLAMP是當(dāng) 從讀出放大器進(jìn)行充電時(shí)設(shè)定位線的值的模擬信號(hào)。請(qǐng)注意，圖中描繪兩種版本的SGS、 選定BL和BLCLAMP。 一組這些信號(hào)SGS(B)、選定BL(B)和BLCLAMP(B)描繪通過(guò)確 定位線是否已經(jīng)放電來(lái)測(cè)量存儲(chǔ)器單元的傳導(dǎo)電流的存儲(chǔ)器單元陣列的讀取/檢驗(yàn)操作。 另一組這些信號(hào)SGS(C)、選定BL(C)和BLCLAMP(C)描繪以讀出放大器中的專用電容 器的放電速率來(lái)測(cè)量存儲(chǔ)器單元的傳導(dǎo)電流的存儲(chǔ)器單元陣列的讀取/檢驗(yàn)操作。
首先，將相對(duì)于SGS(B)、選定BL(B)和BLCLAMP(B)來(lái)論述通過(guò)確定位線是否已 經(jīng)放電來(lái)測(cè)量存儲(chǔ)器單元的傳導(dǎo)電流中所涉及的感測(cè)電路和存儲(chǔ)器單元陣列的行為。在 圖10的時(shí)間tl處，SGD上升至Vdd (例如，大約3.5伏)，非選定字線(WL—非選定)
上升至Vread(例如，大約5.5伏)，漏極側(cè)鄰近字線(WLn+l)上升至VreadX，選定字 線WLn上升至用于讀取操作的Vcgr (例如，圖11的Vra、 Vrb或Vrc)或用于檢驗(yàn)操作 的檢驗(yàn)電平(例如，圖ll的Vva、 Vvb或Vvc)，且BLCLAMP(B)上升至預(yù)充電電壓以 預(yù)充電選定位線選定BL (B)(例如，大約0.7伏)。電壓Vread和VreadX充當(dāng)通過(guò)電 壓，因?yàn)槠渲率狗沁x定存儲(chǔ)器單元接通且充當(dāng)通過(guò)門(mén)。在時(shí)間t2處，BLCLAMP(B)降低 至Vss，所以NAND串可控制位線。而且在時(shí)間t2處，通過(guò)使SGS(B)上升至Vdd而使 源極側(cè)選擇柵極接通。這提供用以耗散位線上的電荷的路徑。如果經(jīng)選擇用于讀取的存 儲(chǔ)器單元的閾值電壓大于Vcgr或施加至選定字線WLn的檢驗(yàn)電平，則將使選定存儲(chǔ)器 單元不接通且位線將不放電，如信號(hào)線450所描繪。如果經(jīng)選擇用于讀取的存儲(chǔ)器單元 的閾值電壓低于Vcgr或低于施加至選定字線WLn的檢驗(yàn)電平，則將使經(jīng)選擇用于讀取 的存儲(chǔ)器單元接通(傳導(dǎo))且位線電壓將耗散，如曲線452所描繪。在時(shí)間t2之后且在 時(shí)間t3之前的某點(diǎn)(由特定實(shí)施方案確定)處，讀出放大器將確定位線是否已耗散足夠 量。在t2與t3之間，BLCLAMP(B)上升以使讀出放大器測(cè)量所評(píng)估的BL電壓，且接著 降低，如圖IO所描繪。在時(shí)間t3處，所描繪的信號(hào)將降低至Vss (或用于待機(jī)或恢復(fù) 的另一值)。請(qǐng)注意，在其它實(shí)施例中，可改變一些信號(hào)的時(shí)序(例如，使施加至鄰近 者的信號(hào)移位)。
接下來(lái)，將相對(duì)于SGS(C)、選定BL(C)和BLCLAMP(C)來(lái)論述以讀出放大器中的 專用電容器的放電速率來(lái)測(cè)量存儲(chǔ)器單元的傳導(dǎo)電流的感測(cè)電路和存儲(chǔ)器單元陣列的 行為。在圖10的時(shí)間tl處，SGD上升至Vdd (例如，大約3.5伏)，非選定字線(WL— 非選定)上升至Vread(例如，大約5.5伏)，漏極側(cè)鄰近字線(WLn+l)上升至VreadX， 選定字線WLn上升至用于讀取操作的Vcgr (例如，圖11的Vra、 Vrb或Vrc)或用于檢 驗(yàn)操作的檢驗(yàn)電平(例如，圖ll的Vva、 Vvb或Vvc),且BLCLAMP(C)上升。在此情 況中，讀出放大器使位線電壓保持恒定，而不管NAND串正在進(jìn)行的操作，所以讀出放 大器在位線"箝位"于所述電壓的情況下測(cè)量電流流動(dòng)。因此，BLCLAMP(C)在tl處上 升且從tl至t3不變。在時(shí)間tl之后且在時(shí)間t3之前的某點(diǎn)(由特定實(shí)施方案確定)處， 讀出放大器將確定讀出放大器中的電容器是否已耗散足夠量。在時(shí)間t3處，所描繪的信 號(hào)將降低至Vss (或用于待機(jī)或恢復(fù)的另一值)。請(qǐng)注意，在其它實(shí)施例中，可改變一些 信號(hào)的時(shí)序。
如上文所論述，從控制柵極測(cè)量到的非易失性存儲(chǔ)器單元的浮動(dòng)?xùn)艠O(或其它電荷 存儲(chǔ)元件)的表觀閾值電壓的移位可能由于基于相鄰浮動(dòng)?xùn)艠O(或其它相鄰電荷存儲(chǔ)元 件)中所存儲(chǔ)的電荷的電場(chǎng)的耦合而發(fā)生。所述問(wèn)題最顯著發(fā)生于已在不同時(shí)間處編程
的若干組相鄰存儲(chǔ)器單元之間。為了解決此耦合，針對(duì)特定存儲(chǔ)器單元的讀取過(guò)程將向 相鄰存儲(chǔ)器單元提供補(bǔ)償，以便減小所述相鄰存儲(chǔ)器單元對(duì)所述特定存儲(chǔ)器單元的耦合 效應(yīng)。 一個(gè)實(shí)施例還包括在檢驗(yàn)過(guò)程期間設(shè)置對(duì)于稍后向所述相鄰存儲(chǔ)器單元施加補(bǔ)償 的必要條件。在此實(shí)施例中，施加至WLn+l的過(guò)驅(qū)動(dòng)/旁路電壓(或稱為VREAD)從 典型值(例如)6伏下降至(例如)3伏。補(bǔ)償將由以下項(xiàng)組成在對(duì)WLn執(zhí)行讀取操 作期間，施加較高電壓(相較于在編程/檢驗(yàn)操作的檢驗(yàn)階段期間所使用的電壓)至 WLn+l。換句話說(shuō)，補(bǔ)償由變化/差量組成AVREAD-([VREAD(讀取WLn期間的 WLn+l)]-[VREAD(檢驗(yàn)WLn期間的WLn+l川。在檢驗(yàn)期間使用較低VREAD值的優(yōu)點(diǎn) 在于，其允許稍后在讀取操作期間施加VREAD的標(biāo)稱值，同時(shí)維持所要求的AVREAD。 如果在檢驗(yàn)期間未使用小于VREAD的標(biāo)稱值的值，那么在讀取期間將允許施加足夠 △VREAD的VREAD的必要值將為(例如)6+3=9V，這將成為過(guò)高的電壓，因?yàn)槿绱?高的VREAD電壓導(dǎo)致讀取干擾狀況。圖10中將用于稍后補(bǔ)償?shù)拇嗽O(shè)置的一個(gè)實(shí)例描 繪為施加VreadX至漏極側(cè)鄰近字線，同時(shí)其它非選定字線接收Vread。在許多現(xiàn)有技術(shù) 裝置中，所有非選定字線將接收Vread。在圖10的實(shí)施例中，除漏極側(cè)鄰近字線外的所 有非選定字線均接收Vread;同時(shí)漏極側(cè)鄰近字線接收VreadX。
對(duì)于從源極側(cè)向漏極側(cè)編程存儲(chǔ)器單元的檢驗(yàn)過(guò)程，保證(在一個(gè)實(shí)施例中)當(dāng)寫(xiě) 入至字線WLn時(shí)，字線WLn+l上的所有存儲(chǔ)器單元均處于經(jīng)擦除狀態(tài)(例如，狀態(tài)E) (請(qǐng)注意對(duì)于全序列來(lái)說(shuō)確實(shí)如此，且對(duì)于LM模式則并非如此。請(qǐng)參閱以上解釋)。 字線WLn+l將接收電壓電平VreadX,其中VreadX=Vread4 (在下文論述)。在一個(gè)實(shí)施 例中，Vread4等于3.7伏。在另一實(shí)施例中，VreadX=Vread。在其它實(shí)施例中，也可使 用其它值。在不同實(shí)施方案中，可基于裝置表征、實(shí)驗(yàn)和/或模擬來(lái)確定Vread4或VreadX 的不同值。
在成功編程過(guò)程的末端處，存儲(chǔ)器單元的閾值電壓應(yīng)在經(jīng)編程存儲(chǔ)器單元的一個(gè)或 一個(gè)以上閾值電壓分布內(nèi)或在經(jīng)擦除存儲(chǔ)器單元的閾值電壓分布內(nèi)(根據(jù)恰當(dāng)情況)。 圖11說(shuō)明當(dāng)每一存儲(chǔ)器單元存儲(chǔ)兩位數(shù)據(jù)時(shí)存儲(chǔ)器單元陣列的示范性閾值電壓分布。 圖11展示經(jīng)擦除存儲(chǔ)器單元的第一閾值電壓分布E。還描繪經(jīng)編程存儲(chǔ)器單元的三種閾 值電壓分布A、 B和C。在一個(gè)實(shí)施例中，E分布中的閾值電壓是負(fù)值，A、 B和C分 布中的閾值電壓是正值。
圖11的每一相異閾值電壓范圍對(duì)應(yīng)于用于所述組數(shù)據(jù)位的預(yù)定值。在編程至存儲(chǔ) 器單元中的數(shù)據(jù)與所述單元的閾值電壓電平之間的具體關(guān)系取決于所述單元所采用的 數(shù)據(jù)編碼方案。舉例來(lái)說(shuō)，第6,222,762號(hào)美國(guó)專利和2003年6月13日申請(qǐng)的題為"跟
蹤存儲(chǔ)器系統(tǒng)的單元(TrackingCellsFor A Memory System)"的第10/461,244號(hào)美國(guó)專
利申請(qǐng)案(所述兩者的全文均以引用的方式并入本文中)描述用于多狀態(tài)快閃存儲(chǔ)器單 元的各種數(shù)據(jù)編碼方案。在一個(gè)實(shí)施例中，使用格雷碼指派將數(shù)據(jù)值指派給所述閾值電 壓范圍，使得如果浮動(dòng)?xùn)艠O的閾值電壓錯(cuò)誤地移位至其鄰近物理狀態(tài)，則只有一個(gè)位將 受到影響。 一個(gè)實(shí)例指派"11"給閾值電壓范圍E (狀態(tài)E)，指派"10"給閾值電壓范 圍A (狀態(tài)A)，指派"00"給閾值電壓范圍B (狀態(tài)B)，且指派"01"給閾值電壓范 圍C (狀態(tài)C)。然而，在其它實(shí)施例中，不使用格雷碼。雖然圖ll展示四種狀態(tài)，但 是也可配合其它多狀態(tài)結(jié)構(gòu)(包括具有四種以上或四種以下?tīng)顟B(tài)的多狀態(tài)結(jié)構(gòu))使用本 發(fā)明。
圖11還展示用于從存儲(chǔ)器單元讀取數(shù)據(jù)的三個(gè)讀取參考電壓Vm、 Vrb和Vrc。通 過(guò)測(cè)試給定存儲(chǔ)器單元的閾值電壓高于還是低于Vra、 Vrb和Vrc，系統(tǒng)可確定所述存儲(chǔ) 器單元所處的狀態(tài)。
圖11還展示三個(gè)檢驗(yàn)參考電壓Vva、 Vvb和Vvc。當(dāng)將存儲(chǔ)器單元編程至狀態(tài)A 時(shí)，系統(tǒng)將測(cè)試那些存儲(chǔ)器單元是否具有大于或等于Vva的閾值電壓。當(dāng)將存儲(chǔ)器單元 編程至狀態(tài)B時(shí)，系統(tǒng)將測(cè)試存儲(chǔ)器單元是否具有大于或等于Vvb的閾值電壓。當(dāng)將存 儲(chǔ)器單元編程至狀態(tài)C時(shí)，系統(tǒng)將確定存儲(chǔ)器單元是否具有大于或等于Vvc的閾值電壓。
在一個(gè)實(shí)施例中，稱為全序列編程，可將存儲(chǔ)器單元從擦除狀態(tài)E直接編程至所述 經(jīng)編程狀態(tài)A、 B或C中的任一者。舉例來(lái)說(shuō)，可首先擦除待編程的一群體存儲(chǔ)器單元， 使得所述群體中的所有存儲(chǔ)器單元均處于經(jīng)擦除狀態(tài)E。接著，通過(guò)使用圖9所描繪的 控制柵極電壓序列，將使用圖18所描繪的過(guò)程來(lái)將存儲(chǔ)器單元直接編程至狀態(tài)A、 B 或C。在一些存儲(chǔ)器單元正被從狀態(tài)E編程至狀態(tài)A的同時(shí)，其它存儲(chǔ)器單元正被從狀 態(tài)E編程至狀態(tài)B和/或從狀態(tài)E編程至狀態(tài)C。當(dāng)在WLn上從狀態(tài)E編程至狀態(tài)C 時(shí)，在WLn-l下的相鄰浮動(dòng)?xùn)艠O的寄生耦合量最大，因?yàn)榕c當(dāng)從狀態(tài)E編程至狀態(tài)A 或從狀態(tài)E編程至狀態(tài)B時(shí)的電壓變化相比，在WLn下的浮動(dòng)?xùn)艠O上的電荷量變化最 大。當(dāng)從狀態(tài)E編程至狀態(tài)B時(shí)，至相鄰浮動(dòng)?xùn)艠O的耦合量減小，但仍然相當(dāng)大。當(dāng)從 狀態(tài)E編程至狀態(tài)A時(shí)，耦合量更進(jìn)一步減小。因此，隨后讀取WLn-l的每一狀態(tài)所 需的校正量將依據(jù)WLn上的相鄰存儲(chǔ)器單元的狀態(tài)而變化。
圖12說(shuō)明編程多狀態(tài)存儲(chǔ)器單元的兩進(jìn)程技術(shù)的實(shí)例，所述多狀態(tài)存儲(chǔ)器單元存 儲(chǔ)兩個(gè)不同頁(yè)(下部頁(yè)和上部頁(yè))的數(shù)據(jù)。描繪四種狀態(tài)狀態(tài)E (11)、狀態(tài)A (10)、 狀態(tài)B (00)和狀態(tài)C (01)。對(duì)于狀態(tài)E，所述兩個(gè)頁(yè)均存儲(chǔ)"1"。對(duì)于狀態(tài)A，下部 頁(yè)存儲(chǔ)"0"且上部頁(yè)存儲(chǔ)"1"。對(duì)于狀態(tài)B，所述兩個(gè)頁(yè)均存儲(chǔ)"0"。對(duì)于狀態(tài)C，下
部頁(yè)存儲(chǔ)"1"且上部頁(yè)存儲(chǔ)"0"。請(qǐng)注意，雖然已將特定位模式指派給每一狀態(tài)，但 是也可指派不同的位模式。
在第一編程進(jìn)程中，根據(jù)待編程至下部邏輯頁(yè)中的位來(lái)設(shè)定單元的閾值電壓電平。 如果所述位是邏輯"l"，則閾值電壓不改變，因?yàn)槠溆捎谠缦纫驯徊脸幱谶m當(dāng)狀態(tài)。 然而，如果待編程的位是邏輯"0"，則單元的閾值電平增加至狀態(tài)A，如箭頭530所示。 這使第一編程進(jìn)程終止。
在第二編程進(jìn)程中，根據(jù)正被編程至上部邏輯頁(yè)中的位來(lái)設(shè)定單元的閾值電壓電 平。如果所述上部邏輯頁(yè)位將存儲(chǔ)邏輯"1"，則不發(fā)生任何編程，因?yàn)樗鰡卧罁?jù)下 部頁(yè)位的編程而處于狀態(tài)E或A中的一者，所述兩種狀態(tài)均攜載上部頁(yè)位"l"。如果上 部頁(yè)位將為邏輯"0"，則使閾值電壓移位。如果第一進(jìn)程導(dǎo)致所述單元保持在經(jīng)擦除狀 態(tài)E，則在第二階段中編程所述單元，使得閎值電壓增加至處于狀態(tài)C內(nèi)，如箭頭534 所描繪。如果第一編程進(jìn)程導(dǎo)致所述單元已被編程為狀態(tài)A，則在第二進(jìn)程中進(jìn)一步編 程所述存儲(chǔ)器單元，使得閾值電壓增加至處于狀態(tài)B內(nèi)，如箭頭532所描繪。第二進(jìn)程 的結(jié)果是將所述單元編程為經(jīng)指定以針對(duì)上部頁(yè)存儲(chǔ)邏輯"0"的狀態(tài)，而不改變下部 頁(yè)的數(shù)據(jù)。在圖11和圖12兩者中，至相鄰字線上的浮動(dòng)?xùn)艠O的耦合量取決于最終狀態(tài)。
在一個(gè)實(shí)施例中，可將系統(tǒng)設(shè)置為如果寫(xiě)入足以填滿整頁(yè)的數(shù)據(jù)，則執(zhí)行全序列寫(xiě) 入。如果未針對(duì)全頁(yè)寫(xiě)入足夠數(shù)據(jù)，則編程過(guò)程可用所接收的數(shù)據(jù)來(lái)編程下部頁(yè)。當(dāng)接 收到后續(xù)數(shù)據(jù)時(shí)，系統(tǒng)將接著編程上部頁(yè)。在又一實(shí)施例中，系統(tǒng)可開(kāi)始以編程下部頁(yè) 的模式進(jìn)行寫(xiě)入，且如果隨后接收到足以填滿整個(gè)(或大部分)字線的存儲(chǔ)器單元的數(shù) 據(jù)，則轉(zhuǎn)換至全序列編程模式。此實(shí)施例的更多細(xì)節(jié)請(qǐng)參閱發(fā)明人塞吉.阿納托利耶維 奇-戈羅別茨(SergyAnatolievich Gorobets)和李嚴(yán)(YanU)于2004年12月14日申請(qǐng) 的標(biāo)題為"使用早期數(shù)據(jù)對(duì)非易失性存儲(chǔ)器進(jìn)行管線式編程(Pipelined Programming of Non-Volatile Memories Using Early Data)"的第11/013,125號(hào)美國(guó)專利申請(qǐng)案，所述專利 申請(qǐng)案的全文以引用的方式并入本文中。
圖13A至C揭示另一種用于編程非易失性存儲(chǔ)器的過(guò)程，其通過(guò)以下方式減小浮動(dòng) 柵極至浮動(dòng)?xùn)艠O耦合的效應(yīng)對(duì)于任何特定存儲(chǔ)器單元，繼針對(duì)先前頁(yè)寫(xiě)入至相鄰存儲(chǔ) 器單元之后，相對(duì)于特定頁(yè)寫(xiě)入至所述特定存儲(chǔ)器單元。在圖13A至C所教示的過(guò)程的 實(shí)施方案的一個(gè)實(shí)例中，非易失性存儲(chǔ)器單元使用四種數(shù)據(jù)狀態(tài)來(lái)每存儲(chǔ)器單元存儲(chǔ)兩 位數(shù)據(jù)。舉例來(lái)說(shuō)，假設(shè)狀態(tài)E是經(jīng)擦除狀態(tài)，且狀態(tài)A、 B和C是經(jīng)編程狀態(tài)。狀態(tài) E存儲(chǔ)數(shù)據(jù)11。狀態(tài)A存儲(chǔ)數(shù)據(jù)01。狀態(tài)B存儲(chǔ)數(shù)據(jù)10。狀態(tài)C存儲(chǔ)數(shù)據(jù)00。這是非 格雷編碼的實(shí)例，因?yàn)樗鰞蓚€(gè)位在相鄰狀態(tài)A與B之間改變。也可使用其它的將數(shù)據(jù)
編程至物理數(shù)據(jù)狀態(tài)的方法。每一存儲(chǔ)器單元存儲(chǔ)兩頁(yè)數(shù)據(jù)。出于參考用途，這些數(shù)據(jù) 頁(yè)將稱為上部頁(yè)和下部頁(yè)；然而，也可給予它們其它稱號(hào)。參看圖13A至C的過(guò)程的狀 態(tài)A，上部頁(yè)存儲(chǔ)位O且下部頁(yè)存儲(chǔ)位1。參看狀態(tài)B，上部頁(yè)存儲(chǔ)位1且下部頁(yè)存儲(chǔ) 位0。參看狀態(tài)C，所述兩個(gè)頁(yè)均存儲(chǔ)位數(shù)據(jù)0。
圖13A至C的編程過(guò)程是兩步驟式過(guò)程。在第一步驟中，編程下部頁(yè)。如果下部頁(yè) 將保持?jǐn)?shù)據(jù)l,則存儲(chǔ)器單元狀態(tài)保持在狀態(tài)E。如果數(shù)據(jù)將被編程為0，則使存儲(chǔ)器單 元的電壓閾值上升，使得將所述存儲(chǔ)器單元編程至狀態(tài)B'。因此，圖13A展示將存儲(chǔ)器 單元從狀態(tài)E編程至狀態(tài)B'。圖13A中所描繪的狀態(tài)B'是中間狀態(tài)B;因此，檢驗(yàn)點(diǎn) 被描繪為Vvb'，其低于Vvb。
在一個(gè)實(shí)施例中，在將存儲(chǔ)器單元從狀態(tài)E編程為狀態(tài)B'之后，接著將相對(duì)于其下 部頁(yè)來(lái)編程N(yùn)AND串中的鄰近存儲(chǔ)器單元(WLn+l)。舉例來(lái)說(shuō)，回頭參看圖2,在編 程存儲(chǔ)器單元106的下部頁(yè)之后，將編程存儲(chǔ)器單元104的下部頁(yè)。在編程存儲(chǔ)器單元 104之后，如果存儲(chǔ)器單元104的閾值電壓從狀態(tài)E上升至狀態(tài)B'，則浮動(dòng)?xùn)艠O至浮動(dòng) 柵極耦合效應(yīng)將使存儲(chǔ)器單元106的表觀閾值電壓上升。這將具有使?fàn)顟B(tài)B'的閾值電壓 分布加寬至描繪為圖13B的閾值電壓分布550的分布的效應(yīng)。當(dāng)編程上部頁(yè)時(shí)，將補(bǔ)救 閾值電壓分布的此表觀加寬。
圖13C描繪編程上部頁(yè)的過(guò)程。如果存儲(chǔ)器單元處于經(jīng)擦除狀態(tài)E且上部頁(yè)將保持 在l，則存儲(chǔ)器單元將保持在狀態(tài)E。如果存儲(chǔ)器單元處于狀態(tài)E且其上部頁(yè)數(shù)據(jù)將編 程至0，則存儲(chǔ)器單元的閾值電壓將上升，使得存儲(chǔ)器單元處于狀態(tài)A。如果存儲(chǔ)器單 元處于中間閾值電壓分布550中且上部頁(yè)數(shù)據(jù)將保持在1，則存儲(chǔ)器單元將被編程至最 終狀態(tài)B。如果存儲(chǔ)器單元處于中間閾值電壓分布550中且上部頁(yè)數(shù)據(jù)將變成數(shù)據(jù)0， 則存儲(chǔ)器單元的閎值電壓將上升，使得存儲(chǔ)器單元處于狀態(tài)C。圖13A至C所描繪的過(guò) 程減小浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合效應(yīng)，因?yàn)橹挥朽徑鎯?chǔ)器單元的上部頁(yè)編程將影響給 定存儲(chǔ)器單元的表觀閾值電壓。替代性狀態(tài)編碼的實(shí)例是當(dāng)上部頁(yè)數(shù)據(jù)為1時(shí)，從分布 550移動(dòng)至狀態(tài)C，且當(dāng)上部頁(yè)數(shù)據(jù)為O時(shí)，移動(dòng)至狀態(tài)B。
雖然圖13A至C相對(duì)于四種數(shù)據(jù)狀態(tài)和兩頁(yè)數(shù)據(jù)提供實(shí)例，但是圖13A至C所教 示的概念可應(yīng)用于具有多于或少于四種數(shù)據(jù)狀態(tài)和不同于兩頁(yè)的其它實(shí)施方案。
圖14A至F描繪各種表格，其描述針對(duì)圖ll、 12和13A至C所述的方法根據(jù)各種 實(shí)施例的編程次序。
圖14A是描述針對(duì)所有位線編程沿著位線編程存儲(chǔ)器單元的次序的表格。在此實(shí)施 例中，具有四個(gè)字線的區(qū)塊包括四個(gè)頁(yè)(頁(yè)0至3)。首先寫(xiě)入頁(yè)0，接著寫(xiě)入頁(yè)l，接
著寫(xiě)入頁(yè)2，且接著寫(xiě)入頁(yè)3。頁(yè)0中的數(shù)據(jù)包括連接至字線WLO的所有存儲(chǔ)器單元所 存儲(chǔ)的數(shù)據(jù)。頁(yè)1中的數(shù)據(jù)包括連接至字線WL1的存儲(chǔ)器單元所存儲(chǔ)的數(shù)據(jù)。頁(yè)2中 的數(shù)據(jù)包括連接至字線WL2的存儲(chǔ)器單元所存儲(chǔ)的數(shù)據(jù)。頁(yè)3中的數(shù)據(jù)包括連接至字 線WL3的存儲(chǔ)器單元所存儲(chǔ)的數(shù)據(jù)。圖14A的實(shí)施例采用全序列編程，如上文相對(duì)于 圖11所描述。
圖14B描繪當(dāng)使用上文相對(duì)于圖11所描述的全序列編程方法時(shí)在奇數(shù)/偶數(shù)編程期 間的編程次序。在此實(shí)施例中，具有四個(gè)字線的區(qū)塊包括八頁(yè)數(shù)據(jù)。連接至字線WL0 的偶數(shù)位線上的存儲(chǔ)器單元存儲(chǔ)用于頁(yè)0的數(shù)據(jù)。連接至字線WL0的奇數(shù)位線上的存 儲(chǔ)器單元存儲(chǔ)用于頁(yè)1的數(shù)據(jù)。連接至字線WL1的偶數(shù)位線上的存儲(chǔ)器單元存儲(chǔ)用于 頁(yè)2的數(shù)據(jù)。連接至字線WL1的奇數(shù)位線上的存儲(chǔ)器單元存儲(chǔ)用于頁(yè)3的數(shù)據(jù)。連接 至字線WL2的偶數(shù)位線上的存儲(chǔ)器單元存儲(chǔ)用于頁(yè)4的數(shù)據(jù)。連接至字線WL2的奇數(shù) 位線上的存儲(chǔ)器單元存儲(chǔ)用于頁(yè)5的數(shù)據(jù)。連接至字線WL3的偶數(shù)位線上的存儲(chǔ)器單 元存儲(chǔ)用于頁(yè)6的數(shù)據(jù)。連接至字線WL3的奇數(shù)位線上的存儲(chǔ)器單元存儲(chǔ)用于頁(yè)7的 數(shù)據(jù)。根據(jù)頁(yè)數(shù)以數(shù)字次序(從頁(yè)0至頁(yè)7)來(lái)編程數(shù)據(jù)。
圖14C的表格描述針對(duì)執(zhí)行所有位線編程的存儲(chǔ)器陣列根據(jù)圖12的兩階段編程過(guò) 程的編程次序。將具有四個(gè)字線的區(qū)塊描繪為包括八個(gè)頁(yè)。對(duì)于連接至字線WLO的存 儲(chǔ)器單元，下部頁(yè)數(shù)據(jù)形成頁(yè)0且上部頁(yè)數(shù)據(jù)形成頁(yè)1。對(duì)于連接至字線WL1的存儲(chǔ)器 單元，下部頁(yè)數(shù)據(jù)形成頁(yè)2且上部頁(yè)數(shù)據(jù)形成頁(yè)3。對(duì)于連接至字線WL2的存儲(chǔ)器單元， 下部頁(yè)數(shù)據(jù)形成頁(yè)4且上部頁(yè)數(shù)據(jù)形成頁(yè)5。對(duì)于連接至字線WL3的存儲(chǔ)器單元，下部 頁(yè)數(shù)據(jù)形成頁(yè)6且上部頁(yè)數(shù)據(jù)形成頁(yè)7。根據(jù)頁(yè)數(shù)以數(shù)字次序(從頁(yè)0至頁(yè)7)來(lái)編程 數(shù)據(jù)。
圖14D提供描述針對(duì)執(zhí)行奇數(shù)/偶數(shù)編程的存儲(chǔ)器結(jié)構(gòu)編程圖12的兩階段編程過(guò)程 的次序的表格。具有四個(gè)字線的區(qū)塊包括16個(gè)頁(yè)，其中根據(jù)頁(yè)數(shù)以數(shù)字次序(從頁(yè)0 至頁(yè)15)編程所述頁(yè)。對(duì)于連接至字線WLO的偶數(shù)位線上的存儲(chǔ)器單元，下部頁(yè)數(shù)據(jù) 形成頁(yè)0且上部頁(yè)數(shù)據(jù)形成頁(yè)2。對(duì)于連接至字線WLO的奇數(shù)位線上的存儲(chǔ)器單元，下 部頁(yè)數(shù)據(jù)形成頁(yè)1且上部頁(yè)數(shù)據(jù)形成頁(yè)3。對(duì)于連接至字線WL1的偶數(shù)位線上的存儲(chǔ)器 單元，下部頁(yè)形成頁(yè)4且上部頁(yè)形成頁(yè)6。對(duì)于連接至字線WL1的奇數(shù)位線上的存儲(chǔ)器 單元，下部頁(yè)形成頁(yè)5且上部頁(yè)形成頁(yè)7。對(duì)于連接至字線WL2的偶數(shù)位線上的存儲(chǔ)器 單元，下部頁(yè)形成頁(yè)8且上部頁(yè)形成頁(yè)10。對(duì)于連接至字線WL2的奇數(shù)位線上的存儲(chǔ) 器單元，下部頁(yè)形成頁(yè)9且上部頁(yè)形成頁(yè)11。對(duì)于連接至字線WL3的偶數(shù)位線上的存 儲(chǔ)器單元，下部頁(yè)形成頁(yè)12且上部頁(yè)形成頁(yè)14。對(duì)于連接至字線WL3的奇數(shù)位線上的
存儲(chǔ)器單元，下部頁(yè)形成頁(yè)13且上部頁(yè)形成頁(yè)15。替代地，如在圖14E中，先編程偶 數(shù)位線的每一字線下的下部頁(yè)和上部頁(yè)兩者，其后才編程用于同一字線的奇數(shù)位線的兩 個(gè)頁(yè)。
圖14F和14G描述用于利用圖13A至C的編程方法來(lái)編程存儲(chǔ)器單元的次序。圖 14F關(guān)于執(zhí)行所有位線編程的結(jié)構(gòu)。對(duì)于連接至字線WL0的存儲(chǔ)器單元，下部頁(yè)形成頁(yè) 0且上部頁(yè)形成頁(yè)2。對(duì)于連接至字線WL1的存儲(chǔ)器單元，下部頁(yè)形成頁(yè)l且上部頁(yè)形 成頁(yè)4。對(duì)于連接至字線WL2的存儲(chǔ)器單元，下部頁(yè)形成頁(yè)3且上部頁(yè)形成頁(yè)6。對(duì)于 連接至字線WL3的存儲(chǔ)器單元，下部頁(yè)形成頁(yè)5且上部頁(yè)形成頁(yè)7。根據(jù)頁(yè)數(shù)以數(shù)字次 序(從頁(yè)0至頁(yè)7)來(lái)編程存儲(chǔ)器單元。
圖14F的表格關(guān)于執(zhí)行奇數(shù)/偶數(shù)編程的結(jié)構(gòu)。對(duì)于連接至字線WLO的偶數(shù)位線上 的存儲(chǔ)器單元，下部頁(yè)形成頁(yè)0且上部頁(yè)形成頁(yè)4。對(duì)于連接至字線WLO的奇數(shù)位線上 的存儲(chǔ)器單元，下部頁(yè)形成頁(yè)1且上部頁(yè)形成頁(yè)5。對(duì)于連接至字線WL1的偶數(shù)位線上 的存儲(chǔ)器單元，下部頁(yè)形成頁(yè)2且上部頁(yè)形成頁(yè)8。對(duì)于連接至字線WL1的奇數(shù)位線上 的存儲(chǔ)器單元，下部頁(yè)形成頁(yè)3且上部頁(yè)形成頁(yè)9。對(duì)于連接至字線WL2的偶數(shù)位線上 的存儲(chǔ)器單元，下部頁(yè)形成頁(yè)6且上部頁(yè)形成頁(yè)12。對(duì)于連接至字線WL2的奇數(shù)位線 上的存儲(chǔ)器單元，下部頁(yè)形成頁(yè)7且上部頁(yè)形成頁(yè)13。對(duì)于連接至字線WL3的偶數(shù)位 線上的存儲(chǔ)器單元，下部頁(yè)形成頁(yè)IO且上部頁(yè)形成頁(yè)14。對(duì)于連接至字線WL3的奇數(shù) 位線上的存儲(chǔ)器單元，下部頁(yè)形成頁(yè)11且上部頁(yè)形成頁(yè)15。根據(jù)頁(yè)數(shù)以數(shù)字次序(從 頁(yè)0至頁(yè)15)來(lái)編程存儲(chǔ)器單元。最后，具有偶數(shù)和奇數(shù)位線兩者的每一結(jié)構(gòu)均可以下 列方式實(shí)施使所有偶數(shù)位線在物理上一起位于(例如)芯片左側(cè)，且使所有奇數(shù)位線 一起位于(例如)芯片右側(cè)。
請(qǐng)注意，在圖14A至G的實(shí)施例中，沿著NAND串從源極側(cè)向漏極側(cè)編程存儲(chǔ)器 單元。而且，表格僅描繪具有四個(gè)字線的實(shí)施例。表格內(nèi)所描述的各種方法可應(yīng)用于具 有四個(gè)以上或以下字線的系統(tǒng)。使用奇數(shù)/偶數(shù)編程的結(jié)構(gòu)的實(shí)例請(qǐng)參閱第6,522,580號(hào) 美國(guó)專利和第6,643,188號(hào)美國(guó)專利，所述兩份專利的全文均以引用的方式并入本文中。 關(guān)于使用所有位線編程的結(jié)構(gòu)的更多信息請(qǐng)參閱下列美國(guó)專利文獻(xiàn)，所述文獻(xiàn)的全文均 以引用的方式并入本文中第US 2004/0057283號(hào)美國(guó)專利申請(qǐng)公開(kāi)案；第US 2004/0060031號(hào)美國(guó)專利申請(qǐng)公開(kāi)案；第US 2004/0057285號(hào)美國(guó)專利申請(qǐng)公開(kāi)案；第 US 2004/0057287號(hào)美國(guó)專利申請(qǐng)公開(kāi)案；第US 2004/0057318號(hào)美國(guó)專利申請(qǐng)公開(kāi)案； 第6,771,536號(hào)美國(guó)專利；第6,781,877號(hào)美國(guó)專利。
一般來(lái)說(shuō)， 一起編程所有位線的結(jié)構(gòu)將一起從所有位線讀取數(shù)據(jù)。同樣地，分開(kāi)編
程奇數(shù)和偶數(shù)位線的結(jié)構(gòu)將通常分開(kāi)讀取奇數(shù)和偶數(shù)位線。然而，此些限制并不是所要 求的。本文描述的用于讀取數(shù)據(jù)的技術(shù)可配合所有位線編程或奇數(shù)/偶數(shù)位線編程來(lái)使 用。本文描述的用于讀取數(shù)據(jù)的技術(shù)也可用于圖17至19的任何編程方案，以及其它編 程方案。
圖15是描述用于從非易失性存儲(chǔ)器單元讀取數(shù)據(jù)的一個(gè)實(shí)施例的流程圖。圖15提 供系統(tǒng)級(jí)別的讀取過(guò)程。在步驟598中，接收對(duì)讀取數(shù)據(jù)的請(qǐng)求。在步驟600中，響應(yīng) 于所述對(duì)讀取數(shù)據(jù)的請(qǐng)求(步驟598)，針對(duì)特定頁(yè)執(zhí)行讀取操作。在一個(gè)實(shí)施例中，當(dāng) 編程用于一頁(yè)的數(shù)據(jù)時(shí)，系統(tǒng)還將創(chuàng)建用于錯(cuò)誤校正碼(ECC)的額外位，且連同所述 頁(yè)數(shù)據(jù)一起寫(xiě)入那些ECC位。ECC技術(shù)是此項(xiàng)技術(shù)中眾所周知的。所使用的ECC過(guò)程 可包括此項(xiàng)技術(shù)已知的任何適合ECC過(guò)程。當(dāng)從一頁(yè)讀取數(shù)據(jù)時(shí)，將使用ECC位來(lái)確 定所述數(shù)據(jù)中是否存在任何錯(cuò)誤(步驟602)?？捎煽刂破?、狀態(tài)機(jī)或在系統(tǒng)中的其它位 置處執(zhí)行ECC過(guò)程。如果所述數(shù)據(jù)中沒(méi)有錯(cuò)誤，則在步驟604處將所述數(shù)據(jù)報(bào)告給用 戶。舉例來(lái)說(shuō)，將經(jīng)由數(shù)據(jù)I/O線路320將數(shù)據(jù)傳送至控制器或主機(jī)。如果在步驟602 處發(fā)現(xiàn)錯(cuò)誤，則確定所述錯(cuò)誤是否可校正(步驟606)。所述錯(cuò)誤可能是歸因于浮動(dòng)?xùn)艠O 至浮動(dòng)?xùn)艠O耦合效應(yīng)或其它原因。各種ECC方法具有校正一組數(shù)據(jù)中的預(yù)定數(shù)目錯(cuò)誤 的能力。如果ECC過(guò)程可校正所述數(shù)據(jù)，則在步驟608中使用ECC過(guò)程來(lái)校正所述數(shù) 據(jù)，且在步驟610中將經(jīng)校正的所述數(shù)據(jù)報(bào)告給用戶。如果不可通過(guò)ECC過(guò)程來(lái)校正 所述數(shù)據(jù)，則在步驟620中執(zhí)行數(shù)據(jù)恢復(fù)過(guò)程。在一些實(shí)施例中，將在步驟620之后執(zhí) 行ECC過(guò)程。下文中描述關(guān)于數(shù)據(jù)恢復(fù)過(guò)程的更多細(xì)節(jié)。在恢復(fù)所述數(shù)據(jù)之后，在步 驟622處報(bào)告所述數(shù)據(jù)。請(qǐng)注意，圖15的過(guò)程可用于使用所有位線編程或奇數(shù)/偶數(shù)位 線編程來(lái)編程的數(shù)據(jù)。
圖16是描述用于執(zhí)行針對(duì)頁(yè)的讀取操作的過(guò)程(請(qǐng)參閱圖15的步驟600)的一個(gè) 實(shí)施例的流程圖。可針對(duì)頁(yè)執(zhí)行圖16的過(guò)程，其中所述頁(yè)涵蓋區(qū)塊的所有位線、區(qū)塊 的僅奇數(shù)位線、區(qū)塊的僅偶數(shù)位線或區(qū)塊的其它位線子組。在步驟640中，施加讀取參 考電壓Vra至與所述頁(yè)相關(guān)聯(lián)的適當(dāng)字線。在步驟642中，感測(cè)與所述頁(yè)相關(guān)聯(lián)的位線， 以基于施加Vra至所尋址存儲(chǔ)器單元的控制柵極來(lái)確定所尋址的存儲(chǔ)器單元接通還是不 接通。傳導(dǎo)的位線指示存儲(chǔ)器單元已被接通；因此，那些存儲(chǔ)器單元的閾值電壓低于 Vra(例如，在狀態(tài)E中)。在步驟644中，針對(duì)那些位線而將位線的感測(cè)結(jié)果存儲(chǔ)在適 當(dāng)鎖存器中。在步驟646中，施加讀取參考電壓Vrb至與正被讀取的頁(yè)相關(guān)聯(lián)的字線。 在步驟648中，感測(cè)位線，如上文所述。在步驟650中，針對(duì)所述位線而將結(jié)果存儲(chǔ)在 適當(dāng)鎖存器中。在步驟652中，施加讀取參考電壓Vrc至與所述頁(yè)相關(guān)聯(lián)的字線。在步
驟654中，感測(cè)位線以確定哪些存儲(chǔ)器單元接通，如上文所述。在步驟656中，針對(duì)所 述位線而將來(lái)自感測(cè)步驟的結(jié)果存儲(chǔ)在適當(dāng)鎖存器中。在步驟658中，確定每一位線的 數(shù)據(jù)值。舉例來(lái)說(shuō)，如果存儲(chǔ)器單元以Vra傳導(dǎo)，則所述存儲(chǔ)器單元處于狀態(tài)E。如果 存儲(chǔ)器單元以Vrb和Vrc (而非Vra)傳導(dǎo)，則所述存儲(chǔ)器單元處于狀態(tài)A。如果存儲(chǔ)器 單元以Vrc (而非Vra和Vrb)傳導(dǎo)，則所述存儲(chǔ)器單元處于狀態(tài)B。如果存儲(chǔ)器單元未 以Vra、 Vrb或Vrc傳導(dǎo)，則所述存儲(chǔ)器單元處于狀態(tài)C。在一個(gè)實(shí)施例中，由處理器 392確定數(shù)據(jù)值。在步驟660中，處理器392針對(duì)每一位線而將所確定的數(shù)據(jù)值存儲(chǔ)在 適當(dāng)鎖存器中。在其它實(shí)施例中，感測(cè)各種電平(Vra、 Vrb和Vrc)可以不同次序發(fā)生。 步驟640至644包括以Vcgr=Vra且VreadX=Vread來(lái)執(zhí)行圖10所描繪的操作。步 驟646至650包括以Vcgr=Vrb且VreadX=Vread來(lái)執(zhí)行圖10所描繪的操作。步驟652 至656包括以Vcgr=Vrc且VreadX=Vread來(lái)執(zhí)行圖10所描繪的操作。因此，圖16的過(guò) 程的一個(gè)實(shí)施例不包括執(zhí)行對(duì)浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合的任何補(bǔ)償。在另一實(shí)施例中， 以VreadX=Vread4 (或另一值)施加至漏極側(cè)鄰近WL (即，WLn+l)來(lái)執(zhí)行步驟640、 646和652。
圖17包括描述用于恢復(fù)數(shù)據(jù)的過(guò)程(步驟620)的一個(gè)實(shí)施例的流程圖。數(shù)據(jù)可包 括歸因于浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合效應(yīng)(或另一原因)的錯(cuò)誤。圖17的過(guò)程嘗試讀取 所述數(shù)據(jù)，同時(shí)補(bǔ)償浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合效應(yīng)(或另一錯(cuò)誤原因)。所述補(bǔ)償包括 查看鄰近字線，且確定鄰近字線的編程已如何造成浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合效應(yīng)。舉例 來(lái)說(shuō)，當(dāng)讀取字線WLn(例如，圖2的WL2)上的數(shù)據(jù)時(shí)，過(guò)程還將讀取字線WLn+l (例如，圖2的WL3)的數(shù)據(jù)。如果字線WLn+l上的數(shù)據(jù)已造成WLn上的數(shù)據(jù)的表觀 變化，則讀取過(guò)程將補(bǔ)償所述非刻意的變化。
圖17所描述的過(guò)程適用于上文相對(duì)于圖ll所描述的全序列編程，其中一個(gè)邏輯頁(yè) 的兩個(gè)位存儲(chǔ)在每一單元中且將一起讀出并報(bào)告。如果鄰近字線上的存儲(chǔ)器單元處于狀 態(tài)E，則將沒(méi)有浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合效應(yīng)。如果鄰近字線上的存儲(chǔ)器單元處于狀態(tài) A，則將存在較小耦合效應(yīng)。如果鄰近字線上的存儲(chǔ)器單元處于狀態(tài)B，則將存在中等 浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合效應(yīng)。如果鄰近字線上的存儲(chǔ)器單元處于狀態(tài)C，則將存在較 大浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合效應(yīng)。歸因于鄰近字線的確切耦合效應(yīng)將因陣列實(shí)施方案而 異且可通過(guò)特征化裝置來(lái)確定。
圖17的步驟670包括對(duì)鄰近字線WLn+l執(zhí)行讀取操作。這包括對(duì)鄰近字線執(zhí)行圖 16的過(guò)程。舉例來(lái)說(shuō)，如果正在讀取字線WL1中的頁(yè)，則步驟670包括對(duì)字線WL2 執(zhí)行圖16的過(guò)程。在步驟672中，將步驟670的結(jié)果存儲(chǔ)在適當(dāng)鎖存器中。在一些實(shí)
施例中，對(duì)WLn+l執(zhí)行的讀取操作導(dǎo)致確定WLn+l上所存儲(chǔ)的實(shí)際數(shù)據(jù)。在其它實(shí)施 例中，對(duì)WLn+l執(zhí)行的讀取操作導(dǎo)致確定WLn+l上的電荷電平，所述電荷電平可能精 確反映或不能精確反映WLn+l上所存儲(chǔ)的數(shù)據(jù)。
當(dāng)目標(biāo)旨在讀取WLn上的數(shù)據(jù)時(shí)，可能不需要對(duì)WLn+l的讀取進(jìn)行ECC校正， 因?yàn)殄e(cuò)誤讀取的位最可能是位于分布結(jié)尾處的位，且將其誤解為屬于另一數(shù)據(jù)狀態(tài)不會(huì) 在確定用于讀取WLn上的相應(yīng)單元的所需補(bǔ)償量的過(guò)程中造成重大錯(cuò)誤。舉例來(lái)說(shuō)， 當(dāng)在未進(jìn)行耦合補(bǔ)償以作為WLn的讀取過(guò)程的一部分的情況下讀取WLn+l(圖17的步 驟670)時(shí)，WLn+l上原本希望編程至狀態(tài)B的經(jīng)稍微過(guò)度編程的單元(其隨后在WLn+2 的編程期間經(jīng)歷電容性耦合效應(yīng))現(xiàn)在可能被誤讀為處于狀態(tài)C。此誤讀不是問(wèn)題，原 因如下1)目標(biāo)不是讀取WLn+l上的數(shù)據(jù)；2)基于WLn+l上的單元的表觀狀態(tài)處于 C狀態(tài)來(lái)對(duì)WLn上的相應(yīng)單元的讀取所應(yīng)用的校正實(shí)際上優(yōu)于將基于WLn+l上的單元 的正確讀取(即，狀態(tài)B)所具有的校正。這是因?yàn)閷Ln+l上的單元誤讀為處于狀 態(tài)C (無(wú)論其是首先被過(guò)度編程還是隨后從WLn+2單元耦合)的所有原因目前均起作 用以引起WLn+l單元所引起且WLn單元所經(jīng)歷的較強(qiáng)耦合效應(yīng)。面對(duì)WLn上的單元 所經(jīng)歷的此較強(qiáng)耦合，可能實(shí)際上最好應(yīng)用對(duì)應(yīng)于正處于狀態(tài)C(而非狀態(tài)B)的WLn+l 單元的校正。替代性實(shí)施例包括在圖17的步驟670的讀取期間，為讀取電壓加邊限。 此為步驟670的讀取加邊限將以對(duì)步驟670的讀取進(jìn)行耦合校正為目的來(lái)進(jìn)行。但是， 此實(shí)施例可能不如在步驟670的讀取期間不進(jìn)行耦合校正，如下文解釋。
在步驟674中，針對(duì)所關(guān)注的字線WLn執(zhí)行讀取過(guò)程。這包括以VreadX=Vreadl 來(lái)執(zhí)行圖16的過(guò)程。在一個(gè)實(shí)施例中，Vreadl=Vread。因此，所有非選定字線(請(qǐng)參閱 圖10的WL—非選定和WLn+l)均接收Vread。這提供了最大補(bǔ)償，因?yàn)橛涩F(xiàn)在讀取操 作期間WLn+l上所使用的Vread值與早先在編程/檢驗(yàn)的檢驗(yàn)階段期間所使用的Vread 值之間的差值確定補(bǔ)償。補(bǔ)償值compC可定義為如下compC=Vreadl-Vreadp=5.5-3=2.5 伏，其中Vreadp是編程/檢驗(yàn)期間所使用的Vread值。對(duì)于具有鄰近單元WLn+l已被確 定(在步驟670中)為處于狀態(tài)C的存儲(chǔ)器單元的位線，將步驟674的結(jié)果存儲(chǔ)在適當(dāng) 鎖存器中。因此，使得漏極側(cè)鄰近者已通過(guò)從狀態(tài)E編程至狀態(tài)C而經(jīng)歷最高閾值電壓 變化的單元受到最大補(bǔ)償CompC。請(qǐng)注意，這些漏極側(cè)鄰近者已在WLn的編程/檢驗(yàn)期 間處于狀態(tài)E，但是現(xiàn)在處于狀態(tài)C。在所有情況下必須予以補(bǔ)償?shù)氖窃赪Ln的寫(xiě)入時(shí) 間與WLn的當(dāng)前讀取時(shí)間之間所經(jīng)歷的在WLn+l上的漏極側(cè)鄰近者的狀態(tài)變化。對(duì)于 漏極側(cè)鄰近者當(dāng)前未被檢測(cè)為處于狀態(tài)C的其它位線，WLn的此讀取的數(shù)據(jù)(在WLn+l 上使用Vreadl)將被忽視。
在步驟678中，對(duì)WLn執(zhí)行讀取過(guò)程。在所述讀取過(guò)程期間，漏極側(cè)鄰近字線WLn+l 將接收Vread2。也就是說(shuō)，VreadX=Vread2，其中與Vreadl相比，Vread2在值上較接近 在編程期間所使用的Vreadp。這產(chǎn)生適用于漏極側(cè)鄰近者現(xiàn)在處于狀態(tài)B的單元的較小 補(bǔ)償量。補(bǔ)償量的一個(gè)實(shí)例是compB=Vread2-Vreadp=4.9-3=l .9伏。因此，Vread2與Vreadp 相差compB。在步驟680中，將針對(duì)具有鄰近存儲(chǔ)器單元(例如，WLn+l)處于狀態(tài)B 的存儲(chǔ)器單元的位線而存儲(chǔ)步驟678的結(jié)果。用于其它位線的數(shù)據(jù)將被忽視。
在步驟682中，對(duì)WLn執(zhí)行讀取過(guò)程。在所述讀取過(guò)程期間，漏極側(cè)鄰近字線WLn+l 將接收Vread3。也就是說(shuō)，VreadX=Vread3，其中與Vread2相比，Vread3在值上較接近 在編程期間所使用的Vreadp。這產(chǎn)生適用于漏極側(cè)鄰近者現(xiàn)在處于狀態(tài)A的單元的更小 補(bǔ)償量。補(bǔ)償量的一個(gè)實(shí)例是compA:Vread3-Vreadp二4.3-3-1.3伏。因此，Vread3與Vreadp 相差compA。在步驟684中，將針對(duì)具有鄰近存儲(chǔ)器單元(例如，WLn+l)處于狀態(tài)A 的存儲(chǔ)器單元的位線而存儲(chǔ)步驟682的結(jié)果。用于其它位線的數(shù)據(jù)將被忽視。
在步驟686中，對(duì)WLn執(zhí)行讀取過(guò)程。在所述讀取過(guò)程期間，漏極側(cè)鄰近字線WLn+l 將接收Vread4 。也就是說(shuō)，VreadX=Vread4 ，其中Vread4在值上等于在編程期間所使用 的Vreadp。這產(chǎn)生適用于漏極側(cè)鄰近者現(xiàn)在處于狀態(tài)E (其在編程/檢驗(yàn)時(shí)也是)的單元 的無(wú)補(bǔ)償量。此補(bǔ)償量是compE=Vread4-Vreadp=3-3=0.0伏，鄰近字線WLn+l將接收 Vread4。也就是說(shuō)，VreadX=Vread4=Vread。在步驟688中，將針對(duì)具有鄰近存儲(chǔ)器單元 (例如，WLn+l)處于狀態(tài)E的存儲(chǔ)器單元的位線而存儲(chǔ)步驟686的結(jié)果。用于其它位 線的數(shù)據(jù)將被忽視。在圖17的過(guò)程期間，鄰近位線將接收四個(gè)電壓；然而，正被讀取 的每一選定存儲(chǔ)器單元將僅利用一個(gè)適當(dāng)電壓。
在不同的實(shí)施方案中，可基于裝置表征、實(shí)驗(yàn)和/或模擬來(lái)確定Vreadl、 Vread2、 Vread3和Vread4的不同值。
在以上論述中，圖17的過(guò)程執(zhí)行作為圖15的數(shù)據(jù)恢復(fù)步驟620的部分。在另一實(shí) 施例中，可使用圖17的過(guò)程作為響應(yīng)于對(duì)讀取數(shù)據(jù)的請(qǐng)求而執(zhí)行的初始讀取過(guò)程。舉 例來(lái)說(shuō)，在圖15的步驟598中接收到對(duì)讀取數(shù)據(jù)的請(qǐng)求之后，系統(tǒng)將在步驟600中執(zhí) 行讀取操作。在此實(shí)施例中，通過(guò)執(zhí)行圖17的過(guò)程來(lái)實(shí)施步驟600。使用圖17的過(guò)程 來(lái)實(shí)施步驟600的實(shí)施例可能不具有額外的數(shù)據(jù)恢復(fù)步驟620，所以如果錯(cuò)誤是不可校 正的，則系統(tǒng)將報(bào)告所述錯(cuò)誤。
圖18是指示可針對(duì)區(qū)塊的所有字線(除待編程的最后一個(gè)字線以外)執(zhí)行數(shù)據(jù)恢 復(fù)過(guò)程(圖17的方法)的流程圖。舉例來(lái)說(shuō)，如果存在x+l個(gè)字線，則可針對(duì)字線WLO 至WLx-l使用所述恢復(fù)過(guò)程。將不需要針對(duì)字線WLx (例如，最接近漏極的字線)執(zhí)
行所述恢復(fù)過(guò)程，因?yàn)樗鲎志€不具有在其之后編程的將造成浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合 效應(yīng)的鄰近者。雖然圖18展示針對(duì)所有字線循序地執(zhí)行恢復(fù)過(guò)程的實(shí)施例，但在上文 相對(duì)于圖15所描述的一個(gè)實(shí)施例中，可在單獨(dú)時(shí)間處且只有在存在不可校正的ECC錯(cuò) 誤時(shí)，對(duì)字線執(zhí)行恢復(fù)過(guò)程。
相對(duì)于存儲(chǔ)圖11的一個(gè)邏輯頁(yè)的兩個(gè)位的全序列編程來(lái)論述上文所述的圖16和17 的方法。當(dāng)對(duì)根據(jù)存儲(chǔ)來(lái)自兩個(gè)邏輯頁(yè)的每一者的一個(gè)位的圖12的兩步驟過(guò)程所編程 的數(shù)據(jù)進(jìn)行讀取時(shí)，可以稍微修改這些過(guò)程。舉例來(lái)說(shuō)，當(dāng)執(zhí)行標(biāo)準(zhǔn)讀取操作(圖15 的步驟600)時(shí)，讀取下部頁(yè)將需要施加Vra和Vrc至存儲(chǔ)器單元的控制柵極，且在那 些讀取點(diǎn)處進(jìn)行感測(cè)以確定下部頁(yè)的數(shù)據(jù)處于狀態(tài)E/C(數(shù)據(jù)l)還是狀態(tài)A/B(數(shù)據(jù)0)。 因此，將通過(guò)針對(duì)下部頁(yè)讀取僅執(zhí)行步驟640、 642、 644和步驟652至660來(lái)修改圖16。 對(duì)于執(zhí)行上部頁(yè)的讀取，將使用讀取比較點(diǎn)Vrb以確定上部頁(yè)數(shù)據(jù)處于狀態(tài)E/A (數(shù)據(jù) 1)還是狀態(tài)B/C (數(shù)據(jù)0)。因此，對(duì)于上部頁(yè)讀取，將修改圖16的過(guò)程以僅執(zhí)行步驟 646、 648、 650、 658和660。此外，當(dāng)恢復(fù)數(shù)據(jù)(步驟620)時(shí)，過(guò)程將執(zhí)行圖19的方 法以恢復(fù)用于下部頁(yè)的數(shù)據(jù)，且執(zhí)行圖20的過(guò)程以恢復(fù)用于上部頁(yè)的數(shù)據(jù)。
在圖19的步驟730中，根據(jù)圖16的方法對(duì)鄰近字線WLn+l執(zhí)行讀取操作。在一 些實(shí)施例中，對(duì)WLn+l執(zhí)行的讀取操作導(dǎo)致確定WLn+l上所存儲(chǔ)的實(shí)際數(shù)據(jù)。在其它 實(shí)施例中，對(duì)WLn+l執(zhí)行的讀取操作導(dǎo)致確定WLn+l上的電荷電平(或另一狀況)， 其可能精確反映或可能不能精確反映WLn+l上所存儲(chǔ)的數(shù)據(jù)。在步驟732中，將所述 讀取操作的結(jié)果存儲(chǔ)在適當(dāng)鎖存器中。在步驟734中，針對(duì)所關(guān)注的字線WLn執(zhí)行讀 取過(guò)程，其包括以施加Vra至WLn且VreadX-Vread4來(lái)執(zhí)行圖10的過(guò)程。在步驟736 中，感測(cè)位線的數(shù)據(jù)。在步驟738中，將結(jié)果存儲(chǔ)在適當(dāng)鎖存器中。在步驟734的另一 實(shí)施例中，將以VreadX=Vreadl來(lái)執(zhí)行讀取過(guò)程。在一個(gè)實(shí)施例中，步驟734中的VreadX 值應(yīng)與檢驗(yàn)過(guò)程期間所使用的值相同。
在步驟740中，施加讀取參考電壓Vrc至字線WLn，且針對(duì)所關(guān)注的字線WLn以 VreadX=Vreadl來(lái)執(zhí)行讀取操作。在步驟742中，感測(cè)數(shù)據(jù)，如上文所述。在步驟744 中，將針對(duì)與在狀態(tài)C中存儲(chǔ)數(shù)據(jù)的鄰近單元相關(guān)聯(lián)的位線而存儲(chǔ)感測(cè)步驟742的結(jié)果。
在步驟746中，施加讀取參考電壓Vrc至字線WLn，且針對(duì)所關(guān)注的字線WLn以 VreadX=Vread2用于WLn+l來(lái)執(zhí)行讀取操作。在步驟948中，將感測(cè)數(shù)據(jù)，如上文論 述。在步驟950中，將針對(duì)與在狀態(tài)B中存儲(chǔ)數(shù)據(jù)的鄰近單元相關(guān)聯(lián)的位線而存儲(chǔ)步驟 948的結(jié)果。用于其它位線的數(shù)據(jù)將被丟棄。
在步驟752中，施加讀取參考電壓Vrc至字線WLn，且針對(duì)WLn以VreadX=Vread3
用于WLn+l來(lái)執(zhí)行讀取操作。在步驟754中，將感測(cè)數(shù)據(jù)，如上文論述。在步驟756 中，將針對(duì)與在狀態(tài)A中存儲(chǔ)數(shù)據(jù)的鄰近單元相關(guān)聯(lián)的位線而存儲(chǔ)步驟754的結(jié)果。用 于其它位線的數(shù)據(jù)將被丟棄。
在步驟758中，施加讀取參考電壓Vrc至字線WLn，且針對(duì)WLn以VreadX=Vread4 用于WLn+l來(lái)執(zhí)行讀取操作。在步驟760中，將感測(cè)數(shù)據(jù)，如上文論述。在步驟762 中，針對(duì)與在狀態(tài)E中存儲(chǔ)數(shù)據(jù)的鄰近單元相關(guān)聯(lián)的位線而存儲(chǔ)步驟760的結(jié)果。用于 其它位線的數(shù)據(jù)將被丟棄。
在步驟764中，處理器392將基于從感測(cè)步驟存儲(chǔ)的數(shù)據(jù)來(lái)確定數(shù)據(jù)值。在步驟766 中，將把從步驟764所確定的數(shù)據(jù)值存儲(chǔ)在鎖存器中，用于最終傳送至正請(qǐng)求數(shù)據(jù)讀取 的用戶。在另一實(shí)施例中，可在步驟762與764之間執(zhí)行與狀態(tài)A相關(guān)聯(lián)的步驟734至 738。還可使用用于執(zhí)行圖19的步驟的其它次序以及其它流程圖的步驟。
請(qǐng)注意，在圖19所描述的過(guò)程中，補(bǔ)償僅應(yīng)用于Vrc以便區(qū)別狀態(tài)B與狀態(tài)C。 假設(shè)當(dāng)以Vra進(jìn)行讀取時(shí)不需要補(bǔ)償，因?yàn)椴脸隣顟B(tài)的通常負(fù)閾值雖然受到WLn+l影 響，但充分地遠(yuǎn)離狀態(tài)A，以致不需要校正。盡管這是對(duì)當(dāng)代存儲(chǔ)器的實(shí)踐假設(shè)，但是 在未來(lái)代存儲(chǔ)器中可能未必如此，且相對(duì)于Vrc所描述的補(bǔ)償過(guò)程可用于Vra。
當(dāng)在步驟764中確定數(shù)據(jù)值時(shí)，如果存儲(chǔ)器單元響應(yīng)于Vra而傳導(dǎo)，則下部頁(yè)數(shù)據(jù) 是"1"。如果存儲(chǔ)器單元響應(yīng)于Vra而未傳導(dǎo)且響應(yīng)于Vrc而未傳導(dǎo)，則下部頁(yè)數(shù)據(jù)也 是"1"。如果存儲(chǔ)器單元響應(yīng)于Vra而未傳導(dǎo)但響應(yīng)于Vrc而傳導(dǎo)，則下部頁(yè)數(shù)據(jù)是"O"。
圖20的過(guò)程用于讀取或恢復(fù)上部頁(yè)的數(shù)據(jù)。在步驟800中，使用圖16的方法而對(duì) 鄰近字線WLn+l執(zhí)行讀取操作。在一些實(shí)施例中，對(duì)WLn+l執(zhí)行的讀取操作導(dǎo)致確定 WLn+l上所存儲(chǔ)的實(shí)際數(shù)據(jù)。在其它實(shí)施例中，對(duì)WLn+l執(zhí)行的讀取操作導(dǎo)致確定 WLn+l上的電荷電平，其可能精確反映或不能精確反映WLn+l上所存儲(chǔ)的數(shù)據(jù)。在步 驟802中，針對(duì)每一位線而將步驟800的結(jié)果存儲(chǔ)在適當(dāng)鎖存器中。
在步驟804中，施加讀取參考電壓Vrb至字線WLn,且針對(duì)WLn以VreadX=Vreadl 用于WLn+l來(lái)執(zhí)行讀取操作。在步驟806中，將感測(cè)數(shù)據(jù)，如上文論述。在步驟808 中，將針對(duì)與在狀態(tài)C中存儲(chǔ)數(shù)據(jù)的鄰近單元相關(guān)聯(lián)的位線而存儲(chǔ)步驟806的結(jié)果。用 于其它位線的數(shù)據(jù)將被丟棄。
在步驟810中，施加讀取參考電壓Vrb至字線WLn，且針對(duì)WLn以VreadX=Vread2 用于WLn+l來(lái)執(zhí)行讀取操作。在步驟812中，將感測(cè)數(shù)據(jù)，如上文論述。在步驟814 中，將針對(duì)與在狀態(tài)B中存儲(chǔ)數(shù)據(jù)的鄰近單元相關(guān)聯(lián)的位線而存儲(chǔ)步驟812的結(jié)果。用 于其它位線的數(shù)據(jù)將被丟棄。
在步驟816中，施加讀取參考電壓Vrb至字線WLn，且針對(duì)WLn以VreadX=Vread3 用于WLn+l來(lái)執(zhí)行讀取操作。在步驟818中，將感測(cè)數(shù)據(jù)，如上文論述。在步驟820 中，將針對(duì)與在狀態(tài)A中存儲(chǔ)數(shù)據(jù)的鄰近單元相關(guān)聯(lián)的位線而存儲(chǔ)步驟818的結(jié)果。用 于其它位線的數(shù)據(jù)將被丟棄。
在步驟822中，施加讀取參考電壓Vrb至字線WLn,且針對(duì)WLn以VreadX=Vread4 用于WLn+l來(lái)執(zhí)行讀取操作。在步驟824中，將感測(cè)數(shù)據(jù)，如上文論述。在步驟826 中，將針對(duì)與在狀態(tài)E中存儲(chǔ)數(shù)據(jù)的鄰近單元相關(guān)聯(lián)的位線而存儲(chǔ)步驟824的結(jié)果。用 于其它位線的數(shù)據(jù)將被丟棄。
在步驟828中，處理器392基于所存儲(chǔ)的感測(cè)數(shù)據(jù)而確定數(shù)據(jù)值。如果存儲(chǔ)器單元 響應(yīng)于Vrb而接通，則上部頁(yè)數(shù)據(jù)是"l"。如果存儲(chǔ)器單元響應(yīng)于Vrb而未接通，則上 部頁(yè)數(shù)據(jù)是"0"。在步驟830中，將處理器392所確定的數(shù)據(jù)值存儲(chǔ)在數(shù)據(jù)鎖存器中， 用于傳送至用戶。
在另一實(shí)施例中，并非使用圖19和20的方法來(lái)恢復(fù)數(shù)據(jù)，而是可使用圖19和20 的方法來(lái)用于響應(yīng)于對(duì)讀取數(shù)據(jù)的請(qǐng)求而執(zhí)行的初始數(shù)據(jù)讀取。舉例來(lái)說(shuō)，在圖15的 步驟598中接收到對(duì)讀取數(shù)據(jù)的請(qǐng)求之后，系統(tǒng)將在步驟600中執(zhí)行讀取操作。在此實(shí) 施例中，通過(guò)執(zhí)行圖19和/或20的過(guò)程來(lái)實(shí)施步驟600。使用圖19和/或20的過(guò)程來(lái)實(shí) 施步驟600的實(shí)施例可能不具有額外的數(shù)據(jù)恢復(fù)步驟620，所以如果錯(cuò)誤是不可校正的， 則系統(tǒng)將報(bào)告所述錯(cuò)誤。
圖19和20用于讀取使用圖12的上部頁(yè)和下部頁(yè)過(guò)程所編程的數(shù)據(jù)?？墒褂脠D19 和20的這兩種方法來(lái)讀取通過(guò)所有位線編程或奇數(shù)/偶數(shù)位線編程所編程的數(shù)據(jù)。當(dāng)配 合所有位線編程使用時(shí)，通常同時(shí)讀取所有位線。當(dāng)配合奇數(shù)/偶數(shù)位線編程使用時(shí)，通 常在第一時(shí)間處同時(shí)讀取偶數(shù)位線，且通?？赡茉诓煌瑫r(shí)間處同時(shí)讀取奇數(shù)位線。
圖21至26描述用于讀取根據(jù)與圖13A至C相關(guān)聯(lián)的方法所編程的數(shù)據(jù)的過(guò)程?？?將圖21的過(guò)程實(shí)施作為用于讀取數(shù)據(jù)的整個(gè)過(guò)程，其是響應(yīng)于對(duì)特定一頁(yè)或一頁(yè)以上 (或其它群組)數(shù)據(jù)的讀取請(qǐng)求而在使用ECC之前、與使用ECC分開(kāi)和/或結(jié)合使用ECC 來(lái)執(zhí)行的。在其它實(shí)施例中，可將圖21的過(guò)程執(zhí)行作為圖15的數(shù)據(jù)恢復(fù)步驟620的部 分。當(dāng)讀取根據(jù)圖13A至C的過(guò)程所編程的數(shù)據(jù)時(shí)，在編程所考慮的存儲(chǔ)器單元的上部 頁(yè)時(shí)應(yīng)校正來(lái)自由編程鄰近單元的下部頁(yè)引起的浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合的任何擾亂。 因此，當(dāng)嘗試補(bǔ)償來(lái)自鄰近單元的浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合效應(yīng)時(shí)，所述過(guò)程的一個(gè)實(shí) 施例僅需要考慮由編程鄰近單元的上部頁(yè)引起的耦合效應(yīng)。因此，在圖21的步驟1060 中，所述過(guò)程讀取鄰近字線的上部頁(yè)數(shù)據(jù)。如果鄰近字線的上部頁(yè)尚未被編程(步驟
1062)，則可讀取所考慮的頁(yè)而不必補(bǔ)償浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合效應(yīng)(步驟1064)。如 果鄰近字線的上部頁(yè)已被編程(步驟1062),則在步驟1066中應(yīng)使用對(duì)浮動(dòng)?xùn)艠O至浮動(dòng) 柵極耦合效應(yīng)的某種補(bǔ)償來(lái)讀取所考慮的頁(yè)。在一些實(shí)施例中，對(duì)鄰近字線執(zhí)行的讀取 操作導(dǎo)致確定所述鄰近字線上的電荷電平，其可能精確反映或不能精確反映其上所存儲(chǔ) 的數(shù)據(jù)。而且，請(qǐng)注意，待讀取的選定字線(即，WLn)本身可能僅具有下部頁(yè)數(shù)據(jù)。 這可在整個(gè)區(qū)塊尚未被編程時(shí)發(fā)生。在此情形中，始終保證WLn+l上的單元仍然被擦 除，且因此，WLn單元尚未遭受到耦合效應(yīng)。這意味著不需要補(bǔ)償。因而，上部頁(yè)尚待 編程的字線的下部頁(yè)讀取可照常進(jìn)行而不需要任何補(bǔ)償技術(shù)。
在一個(gè)實(shí)施例中，實(shí)施圖13A至C的編程過(guò)程的存儲(chǔ)器陣列將保留一組存儲(chǔ)器單元 以存儲(chǔ)一個(gè)或一個(gè)以上旗標(biāo)。舉例來(lái)說(shuō)，可使用一列存儲(chǔ)器單元來(lái)存儲(chǔ)指示相應(yīng)行存儲(chǔ) 器單元的下部頁(yè)是否已被編程的旗標(biāo)，且可使用另一列存儲(chǔ)器單元來(lái)存儲(chǔ)指示相應(yīng)行存
儲(chǔ)器單元的上部頁(yè)是否已被編程的旗標(biāo)。在一些實(shí)施例中，可使用冗余單元來(lái)存儲(chǔ)旗標(biāo) 的拷貝。通過(guò)檢查適當(dāng)旗標(biāo)，可確定鄰近字線的上部頁(yè)是否已被編程。關(guān)于此旗標(biāo)和編 程過(guò)程的更多細(xì)節(jié)可參閱柴田(Shibata)等人的題為"用于存儲(chǔ)多值數(shù)據(jù)的半導(dǎo)體存儲(chǔ) 器裝置(Semiconductor Memory Device For Storing Multi-Valued Data)"的第6,657,891 號(hào)美國(guó)專利，所述專利的全文以引用的方式并入本文中。
圖22描述用于讀取鄰近字線(例如漏極側(cè)鄰近者)的上部頁(yè)數(shù)據(jù)的過(guò)程(圖21的 步驟1060)的一個(gè)實(shí)施例。在步驟1100中，施加讀取參考電壓Vrc至與正被讀取的頁(yè) 相關(guān)聯(lián)的字線。在步驟1102中，感測(cè)位線，如上文所述。在步驟1104中，將步驟1102 的結(jié)果存儲(chǔ)在適當(dāng)鎖存器中。在步驟1106中，系統(tǒng)檢查指示與正被讀取的頁(yè)相關(guān)聯(lián)的 上部頁(yè)編程的旗標(biāo)。在一個(gè)實(shí)施例中，存儲(chǔ)旗標(biāo)的存儲(chǔ)器單元將在所述旗標(biāo)未被設(shè)定的 情況下以狀態(tài)E存儲(chǔ)數(shù)據(jù)且在所述旗標(biāo)被設(shè)定的情況下以狀態(tài)C存儲(chǔ)數(shù)據(jù)。因此，當(dāng)在 步驟1102處感測(cè)所述特定存儲(chǔ)器單元時(shí)，如果所述存儲(chǔ)器單元傳導(dǎo)(接通)，則所述存 儲(chǔ)器單元不是以狀態(tài)C存儲(chǔ)數(shù)據(jù)且所述旗標(biāo)未被設(shè)定。如果所述存儲(chǔ)器單元不傳導(dǎo)，則 在步驟1106中假設(shè)所述存儲(chǔ)器單元正指示上部頁(yè)己被編程。
在另一實(shí)施例中，可將旗標(biāo)存儲(chǔ)在字節(jié)中。并非以狀態(tài)C存儲(chǔ)所有位，字節(jié)將包括 表示所述旗標(biāo)且狀態(tài)機(jī)312已知的唯一8位代碼，使得所述8位代碼具有下列狀態(tài)的位
至少一個(gè)位處于狀態(tài)E;至少一個(gè)位處于狀態(tài)A;至少一個(gè)位處于狀態(tài)B;和至少一個(gè)
位處于狀態(tài)C。如果上部頁(yè)尚未被編程，則存儲(chǔ)器單元的字節(jié)將全部處于狀態(tài)E。如果 上部頁(yè)已被編程，則存儲(chǔ)器單元的字節(jié)將存儲(chǔ)所述代碼。在一個(gè)實(shí)施例中，通過(guò)檢查存 儲(chǔ)所述代碼的字節(jié)的任何存儲(chǔ)器單元是否未響應(yīng)于Vrc而接通來(lái)執(zhí)行步驟1106。在另一
實(shí)施例中，步驟1106包括尋址和讀取存儲(chǔ)所述旗標(biāo)的存儲(chǔ)器單元的字節(jié)，且將數(shù)據(jù)發(fā) 送至狀態(tài)機(jī)，所述狀態(tài)機(jī)將檢驗(yàn)存儲(chǔ)在存儲(chǔ)器單元中的代碼是否匹配所述狀態(tài)機(jī)所預(yù)期 的代碼。如果是的話，則所述狀態(tài)機(jī)推斷出上部頁(yè)已被編程。
如果所述旗標(biāo)尚未被設(shè)定(步驟1108)，則圖22的過(guò)程以推斷出上部頁(yè)尚未被編程 而終止。如果所述旗標(biāo)已被設(shè)定(步驟1108)，則假設(shè)上部頁(yè)已被編程，且在步驟1120 處，施加電壓Vrb至與正被讀取的頁(yè)相關(guān)聯(lián)的字線。在步驟1122中，感測(cè)位線，如上 文論述。在步驟1124中，將步驟1122的結(jié)果存儲(chǔ)在適當(dāng)鎖存器中。在步驟1126中， 施加電壓Vra至與正被讀取的頁(yè)相關(guān)聯(lián)的字線。在步驟1128中，感測(cè)位線。在步驟1130 中，將步驟1128的結(jié)果存儲(chǔ)在適當(dāng)鎖存器中。在步驟1132中，處理器392基于三個(gè)感 測(cè)步驟1102、 1122和1128的結(jié)果而確定正被讀取的存儲(chǔ)器單元的每一者所存儲(chǔ)的數(shù)據(jù) 值。在步驟1134處，將在步驟1132中所確定的數(shù)據(jù)值存儲(chǔ)在數(shù)據(jù)鎖存器中，用于最終 傳送至用戶。在步驟1132中，處理器392依據(jù)所選擇的具體狀態(tài)編碼而使用眾所周知 的簡(jiǎn)單邏輯技術(shù)來(lái)確定上部頁(yè)和下部頁(yè)數(shù)據(jù)的值。舉例來(lái)說(shuō)，對(duì)于圖13所描述的編碼， 下部頁(yè)數(shù)據(jù)是Vrb* (當(dāng)以Vrb進(jìn)行讀取時(shí)所存儲(chǔ)的值的補(bǔ)數(shù))，且上部頁(yè)數(shù)據(jù)是Vra*OR (Vrb AND Vrc"。
在一個(gè)實(shí)施例中，圖22的過(guò)程包括施加Vread至漏極側(cè)鄰近字線。因此，對(duì)于圖 22的過(guò)程，VreadX=Vread。在圖22的過(guò)程的另一實(shí)施例中，VreadX= Vread4。
圖23是描述在系統(tǒng)不需要補(bǔ)償來(lái)自鄰近字線的浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合時(shí)用于讀 取所考慮字線的數(shù)據(jù)的過(guò)程(請(qǐng)參閱圖21的步驟1064)的一個(gè)實(shí)施例的流程圖。在步 驟1150中，確定對(duì)與所考慮的字線相關(guān)聯(lián)的上部頁(yè)還是下部頁(yè)進(jìn)行讀取。如果對(duì)下部 頁(yè)進(jìn)行讀取，則在步驟1152中，施加電壓Vrb至與正被讀取的頁(yè)相關(guān)聯(lián)的字線。在步 驟1154中，感測(cè)位線。在步驟1156中，將感測(cè)步驟1154的結(jié)果存儲(chǔ)在適當(dāng)鎖存器中。 在步驟1158中，檢查旗標(biāo)以確定所述頁(yè)是否含有上部頁(yè)數(shù)據(jù)。如果沒(méi)有任何旗標(biāo)，則 任何存在的數(shù)據(jù)將處于中間狀態(tài)且所使用的Vrb是不正確的比較電壓，并且過(guò)程在步驟 1160處繼續(xù)。在步驟1160中施加Vra至字線，在步驟1162中重新感測(cè)位線，且在步驟 1164中存儲(chǔ)結(jié)果。在步驟1166中(在步驟1164之后，或如果所述旗標(biāo)已設(shè)定，則在步 驟1158之后)，處理器392確定待存儲(chǔ)的數(shù)據(jù)值。在一個(gè)實(shí)施例中，當(dāng)讀取下部頁(yè)時(shí)， 如果存儲(chǔ)器單元響應(yīng)于正施加至字線的Vrb (或Vra)而接通，則下部頁(yè)數(shù)據(jù)是"1"; 否則，下部頁(yè)數(shù)據(jù)是"0"。
如果確定頁(yè)地址對(duì)應(yīng)于上部頁(yè)(步驟1150)，則在步驟1170處執(zhí)行上部頁(yè)讀取過(guò)程。 在一個(gè)實(shí)施例中，步驟1170的上部頁(yè)讀取過(guò)程包括圖22所描述的相同方法，其包括讀
取所述旗標(biāo)和所有三種狀態(tài)，因?yàn)槲唇?jīng)寫(xiě)入的上部頁(yè)可經(jīng)尋址以用于讀取，或另一原因。 在一個(gè)實(shí)施例中，圖23的過(guò)程包括施加Vread至漏極側(cè)鄰近字線。因此，對(duì)于圖 23的過(guò)程，VreadX=Vread。在圖22的過(guò)程的另一實(shí)施例中，VreadX=Vread4。
圖24描繪描述用于在補(bǔ)償浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合效應(yīng)的同時(shí)讀取數(shù)據(jù)的過(guò)程(請(qǐng) 參閱圖21的步驟1066)的一個(gè)實(shí)施例的流程圖。在圖24的步驟1200中，系統(tǒng)確定是 否使用對(duì)浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合的補(bǔ)償。這是針對(duì)每一位線分開(kāi)執(zhí)行的。適當(dāng)?shù)奶幚?器392將基于來(lái)自鄰近字線的數(shù)據(jù)來(lái)確定哪些位線需要使用補(bǔ)償。如果鄰近字線處于狀 態(tài)E或B (或具有表觀指示狀態(tài)E或B的電荷)，則正被讀取的特定字線不需要補(bǔ)償浮 動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合效應(yīng)。假設(shè)如果其處于狀態(tài)E,則其尚未作用于任何耦合，因?yàn)?自從當(dāng)前字線被寫(xiě)入以來(lái)閾值尚未移動(dòng)。如果其處于狀態(tài)B，則其從B'轉(zhuǎn)變而來(lái)，且從 B'至B的移動(dòng)是小幅的且可忽略。在另一實(shí)施例中，可通過(guò)施加相稱較小的AVREAD 來(lái)補(bǔ)償此小幅移動(dòng)。
在一個(gè)實(shí)施例中，可與步驟1060同時(shí)執(zhí)行步驟1200的過(guò)程。舉例來(lái)說(shuō)，圖25提 供解釋用以執(zhí)行確定是否對(duì)特定位線使用偏移量的步驟的圖表。第一步驟是在字線上使 用Vra來(lái)執(zhí)行讀取過(guò)程。第二步驟是使用Vrb來(lái)執(zhí)行讀取。當(dāng)以Vra進(jìn)行讀取時(shí)，如果 存儲(chǔ)器單元處于狀態(tài)E，則鎖存器存儲(chǔ)"l"，且如果存儲(chǔ)器單元處于狀態(tài)A、 B或C， 則鎖存器存儲(chǔ)"0"。當(dāng)以Vrb進(jìn)行讀取時(shí)，鎖存器將針對(duì)狀態(tài)E和A而存儲(chǔ)"1",且針 對(duì)狀態(tài)B和C而存儲(chǔ)"0"。圖25的第三步驟包括對(duì)來(lái)自第二步驟的經(jīng)反轉(zhuǎn)結(jié)果與來(lái)自 步驟l的結(jié)果執(zhí)行"異或"運(yùn)算。在第四步驟中，在字線處使用Vrc來(lái)執(zhí)行讀取。鎖存 器針對(duì)狀態(tài)E、 A和B而存儲(chǔ)"1"，且針對(duì)狀態(tài)C而存儲(chǔ)"0"。在第五步驟中，對(duì)步驟 4與步驟3的結(jié)果執(zhí)行邏輯"與"運(yùn)算。請(qǐng)注意，步驟l、 2和4可作為圖22的部分來(lái) 執(zhí)行?？赏ㄟ^(guò)專用硬件或通過(guò)處理器392來(lái)執(zhí)行圖25的步驟3和5。將步驟5的結(jié)果存 儲(chǔ)在鎖存器中，其中如果不需要補(bǔ)償，則存儲(chǔ)"1"，且如果需要補(bǔ)償，則存儲(chǔ)"0"。因 此，對(duì)具有在WLn+l上處于A或C狀態(tài)的鄰近存儲(chǔ)器單元的在WLn上被讀取的那些 單元需要進(jìn)行補(bǔ)償。與存儲(chǔ)來(lái)自WLn+l的全部數(shù)據(jù)從而需要兩個(gè)或兩個(gè)以上鎖存器的 一些先前方法相對(duì)比，此途徑僅需要一個(gè)鎖存器來(lái)確定是否要校正WLn。
回頭參看圖24的步驟1202，確定正被讀取的頁(yè)是上部頁(yè)還是下部頁(yè)。如果正被讀 取的頁(yè)是下部頁(yè)，則在步驟1204中的讀取過(guò)程期間，施加Vrb至與正被讀取的頁(yè)相關(guān) 聯(lián)的字線WLn且施加Vread4至漏極側(cè)鄰近字線WLn+l。請(qǐng)注意，對(duì)于圖13中所描述 的狀態(tài)編碼，以Vrb進(jìn)行讀取足以確定下部頁(yè)數(shù)據(jù)。在步驟1208中，將步驟1206的結(jié) 果存儲(chǔ)在與位線相關(guān)聯(lián)的適當(dāng)鎖存器中。在步驟1210中，在讀取過(guò)程期間將施加Vrb
至用于正被讀取的頁(yè)的字線WLn且施加Vread3至漏極側(cè)鄰近字線WLn+l (例如，請(qǐng)參 閱圖10)。在步驟1212中，感測(cè)位線。在步驟1214中，針對(duì)在步驟1200處經(jīng)確定將使 用補(bǔ)償?shù)奈痪€，使用步驟1212的感測(cè)結(jié)果來(lái)覆寫(xiě)在步驟1208中存儲(chǔ)的結(jié)果。如果確定 特定位線不必使用補(bǔ)償，則不存儲(chǔ)來(lái)自步驟1212的數(shù)據(jù)。在步驟1216中，處理器392 將確定下部頁(yè)的數(shù)據(jù)是1還是O。如果存儲(chǔ)器單元響應(yīng)于Vrb而接通，則下部頁(yè)數(shù)據(jù)是 "1";否則，下部頁(yè)數(shù)據(jù)是"0"。在步驟1218處，將下部頁(yè)數(shù)據(jù)存儲(chǔ)在適當(dāng)鎖存器中， 用于傳送至用戶。
如果在步驟1202處確定正被讀取的頁(yè)是上部頁(yè)，則在步驟1220處執(zhí)行上部頁(yè)校正 過(guò)程。圖26提供描述上部頁(yè)校正過(guò)程的流程圖。在圖26的步驟1250中，施加讀取參 考電壓Vrc至與正被讀取的頁(yè)相關(guān)聯(lián)的字線且施加Vread4至漏極側(cè)鄰近字線WLn+l作 為讀取過(guò)程的部分。在步驟1252中，感測(cè)位線。在步驟1254中，將感測(cè)步驟的結(jié)果存 儲(chǔ)在適當(dāng)鎖存器中。在步驟1256中，施加Vrc至與正被讀取的頁(yè)相關(guān)聯(lián)的字線且施加 Vread3至漏極側(cè)鄰近字線WLn+l作為讀取過(guò)程的部分。在步驟1258中，感測(cè)位線。在 步驟1260中，針對(duì)需要補(bǔ)償?shù)娜魏挝痪€(請(qǐng)參閱步驟1200)，使用感測(cè)步驟1258的結(jié) 果來(lái)覆寫(xiě)在步驟1254中存儲(chǔ)的結(jié)果。
在步驟1270處，在讀取過(guò)程期間施加Vrb至字線且施加Vread4至漏極側(cè)鄰近字線 WLn+l。在步驟1272中，感測(cè)位線。在步驟1274中，存儲(chǔ)感測(cè)步驟1272的結(jié)果。在 步驟1276中，在讀取過(guò)程期間施加Vrb至與正被讀取的頁(yè)相關(guān)聯(lián)的字線且施加Vread3 至漏極側(cè)鄰近字線WLn+l。在步驟1278中，感測(cè)位線。在步驟1280中，針對(duì)需要補(bǔ)償 的那些位線(請(qǐng)參閱步驟1200)而使用步驟1278的結(jié)果來(lái)覆寫(xiě)在步驟1274處所存儲(chǔ)的 結(jié)果。
在步驟1282中，施加Vra至與正被讀取的頁(yè)相關(guān)聯(lián)的字線且施加Vread4至漏極側(cè) 鄰近字線WLn+l作為讀取過(guò)程的部分。在步驟1284中，感測(cè)位線。在步驟1286中， 將感測(cè)步驟1284的結(jié)果存儲(chǔ)在適當(dāng)鎖存器中。在步驟1288中，施加Vra至與正被讀取 的頁(yè)相關(guān)聯(lián)的字線且施加Vread3至漏極側(cè)鄰近字線WLn+l作為讀取過(guò)程的部分。在步 驟1290中，感測(cè)位線。在步驟1292中，針對(duì)需要補(bǔ)償?shù)哪切┪痪€(請(qǐng)參閱步驟1200) 而使用步驟1290的結(jié)果來(lái)覆寫(xiě)在步驟1286中所存儲(chǔ)的結(jié)果。在步驟1294中，處理器 392以與先前描述的此項(xiàng)技術(shù)中已知的另一方法相同的方式來(lái)確定數(shù)據(jù)值。在步驟1296 中，將處理器392所確定的數(shù)據(jù)值存儲(chǔ)在適當(dāng)數(shù)據(jù)鎖存器中，用于傳送至用戶。在其它 實(shí)施例中，可改變讀取次序(Vrc、 Vrb、 Vra)。
在上文相對(duì)于圖21的論述中，論述了涉及讀取一頁(yè)數(shù)據(jù)的實(shí)例。很有可能(但并
非必要)對(duì)讀取數(shù)據(jù)的請(qǐng)求將需要讀取多頁(yè)數(shù)據(jù)。在一個(gè)實(shí)施例中，為了加速讀取多頁(yè) 數(shù)據(jù)的過(guò)程，將對(duì)讀取過(guò)程進(jìn)行管線式處理，使得狀態(tài)機(jī)將在用戶正傳送出前頁(yè)數(shù)據(jù)的 同時(shí)執(zhí)行下一頁(yè)感測(cè)。在此實(shí)施方案中，旗標(biāo)取出過(guò)程可能中斷管線式讀取過(guò)程。為了 避免此中斷， 一個(gè)實(shí)施例預(yù)期當(dāng)讀取給定頁(yè)時(shí)讀取所述頁(yè)的旗標(biāo)，且使用線"或"檢測(cè) 過(guò)程來(lái)檢查所述旗標(biāo)(而非讀取所述旗標(biāo)并將其發(fā)送至狀態(tài)機(jī))。舉例來(lái)說(shuō)，在圖21的 步驟1060期間(讀取鄰近字線)，所述過(guò)程首先使用Vrc作為參考電壓來(lái)讀取數(shù)據(jù)。此 刻，如果線"或"線路指示每一狀態(tài)存儲(chǔ)數(shù)據(jù)"1"，則上部頁(yè)尚未被編程；因此，不需 要補(bǔ)償，且系統(tǒng)將在不補(bǔ)償浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合的情況下進(jìn)行讀取(步驟1064)。 如果旗標(biāo)是包括處于每一狀態(tài)的數(shù)據(jù)的單字節(jié)代碼，則如果所述旗標(biāo)已設(shè)定，那么至少 旗標(biāo)存儲(chǔ)器單元將具有處于狀態(tài)C的數(shù)據(jù)。如果線"或"線路指示任何存儲(chǔ)器單元均不 具有處于狀態(tài)C的數(shù)據(jù)，則狀態(tài)機(jī)推斷出所述旗標(biāo)尚未被設(shè)定；因此，鄰近字線的上部 頁(yè)尚未被編程，且不需要對(duì)浮動(dòng)?xùn)艠O耦合進(jìn)行補(bǔ)償。關(guān)于執(zhí)行管線式讀取的更多信息可 參閱發(fā)明人陳鍵(Jian Chen)于2005年4月5日申請(qǐng)的題為"非易失性存儲(chǔ)器的讀取 操作期間的耦合補(bǔ)償(Compensating for Coupling During Read Operations of Non-Volatile Memory)"的第11/099,133號(hào)美國(guó)專利申請(qǐng)案，所述申請(qǐng)案的全文以引用的方式并入本 文中。
上文所述的技術(shù)有助于抵銷浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合的效應(yīng)。圖27以圖形方式解 釋浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合的概念。圖27描繪在同一 NAND串上的鄰近浮動(dòng)?xùn)艠O1302 和1304。浮動(dòng)?xùn)艠O1302和1304位于具有源極/漏極區(qū)1308、 1310和1312的NAND溝 道/襯底1306上方。在浮動(dòng)?xùn)艠O1302上方是連接至字線WLn且作為字線WLn的部分的 控制柵極1314。在浮動(dòng)?xùn)艠O1304上方是連接至字線WLn+1且作為字線WLn+1的部分 的控制柵極1316。雖然浮動(dòng)?xùn)艠O1302將很可能遭受到來(lái)自多個(gè)其它浮動(dòng)?xùn)艠O的耦合， 但是為了簡(jiǎn)化起見(jiàn)，圖27僅展示來(lái)自一個(gè)鄰近存儲(chǔ)器單元的效應(yīng)。具體地說(shuō)，圖27展 示從鄰近者提供至浮動(dòng)?xùn)艠O1302的三個(gè)耦合分量rl、 r2和Cr。分量rl是鄰近浮動(dòng)?xùn)?極(1302與1304)之間的耦合率，且計(jì)算為鄰近浮動(dòng)?xùn)艠O的電容除以浮動(dòng)?xùn)艠O1302至 其周圍的所有其它電極的所有電容性耦合的總和。分量r2是浮動(dòng)?xùn)艠O1302與漏極側(cè)鄰 近控制柵極1316之間的耦合率，且計(jì)算為浮動(dòng)?xùn)艠O1302與控制柵極1316的電容除以 浮動(dòng)?xùn)艠O1302至其周圍的所有其它電極的所有電容性耦合的總和。分量Cr是控制柵極 耦合率，且計(jì)算為浮動(dòng)?xùn)艠O1304與其相應(yīng)控制柵極1316之間的電容除以浮動(dòng)?xùn)艠O1302 至其周圍的所有其它電極的所有電容性耦合的總和。
在一個(gè)實(shí)施例中，可按如下方式來(lái)計(jì)算所需的補(bǔ)償量AVread:<formula>formula see original document page 39</formula>
其中AVTn+l是在WLn的編程/檢驗(yàn)時(shí)間與當(dāng)前時(shí)間之間漏極側(cè)鄰近存儲(chǔ)器單元的 閾值電壓變化。AVTn+l和rl是字線至字線寄生耦合效應(yīng)的根本原因，所述寄生耦合效 應(yīng)通過(guò)本發(fā)明方法而減輕。AVread是為了對(duì)付此效應(yīng)而所需的補(bǔ)償。
通過(guò)利用在鄰近浮動(dòng)?xùn)艠O之間的相同寄生電容以及在浮動(dòng)?xùn)艠O與鄰近控制柵極之 間的電容，可實(shí)現(xiàn)本文所述的耦合補(bǔ)償。由于控制柵極/浮動(dòng)?xùn)艠O堆疊通常在一個(gè)步驟中 蝕刻，所以補(bǔ)償跟蹤存儲(chǔ)器單元之間的間距變化。因此，當(dāng)兩個(gè)鄰近者相距越遠(yuǎn)時(shí)，耦 合越小，且對(duì)于此效應(yīng)的所需補(bǔ)償也將越小。當(dāng)兩個(gè)鄰近者越接近時(shí)，耦合越大，且補(bǔ) 償也越大。這構(gòu)成按比例的補(bǔ)償。
上文所述的補(bǔ)償還減小了回蝕深度變化的效應(yīng)。在一些裝置中，控制柵極部分地包 圍浮動(dòng)?xùn)艠O。重疊量稱為"回蝕"?；匚g深度的變化可影響耦合量。通過(guò)上文所述的補(bǔ) 償方案，補(bǔ)償效應(yīng)同樣將隨回蝕深度而變化。
由于減小浮動(dòng)?xùn)艠O至浮動(dòng)?xùn)艠O耦合效應(yīng)的能力，可使閾值電壓分布之間的邊限較 小，或存儲(chǔ)器系統(tǒng)可較快地編程。
本發(fā)明方法的另一重要優(yōu)點(diǎn)是，與通過(guò)改變施加至選定字線WLn的電壓來(lái)實(shí)現(xiàn)補(bǔ) 償?shù)哪撤N現(xiàn)有技術(shù)相比，對(duì)于本發(fā)明來(lái)說(shuō)，驅(qū)動(dòng)WLn和/或WLn+l上的電壓的數(shù)字到 模擬轉(zhuǎn)換器的分辨率不必如此精細(xì)。當(dāng)對(duì)選定字線施加補(bǔ)償時(shí)對(duì)補(bǔ)償所需的改變必須比 本發(fā)明精確得多，在本發(fā)明中所述改變通過(guò)寄生耦合而間接作用，且因此Vread的更粗 略分辨率將轉(zhuǎn)化為WLn邊限電壓的更精細(xì)等效分辨率。
已經(jīng)出于說(shuō)明和描述的目的而呈現(xiàn)前文對(duì)本發(fā)明的詳細(xì)描述。其并不希望為詳盡的 或?qū)⒈景l(fā)明限于所揭示的確切形式。鑒于以上教示，能夠作出許多修改和變化。選擇所 述實(shí)施例是為了最佳地解釋本發(fā)明的原理和其實(shí)際應(yīng)用，進(jìn)而使得所屬領(lǐng)域的其他技術(shù) 人員能夠以各種實(shí)施例且以適合所預(yù)期的特定使用的各種修改來(lái)最佳地利用本發(fā)明。希 望本發(fā)明的范圍由隨附的權(quán)利要求書(shū)來(lái)界定。
權(quán)利要求
1. 一種非易失性存儲(chǔ)系統(tǒng)，其包含多個(gè)非易失性存儲(chǔ)元件；以及一個(gè)或一個(gè)以上管理電路，其與所述多個(gè)非易失性存儲(chǔ)元件通信，所述一個(gè)或一個(gè)以上管理電路通過(guò)施加讀取比較電壓至選定字線來(lái)從連接至所述選定字線的選定非易失性存儲(chǔ)元件讀取數(shù)據(jù)，所述一個(gè)或一個(gè)以上管理電路施加第一通過(guò)電壓至第一組非選定字線，同時(shí)施加第二通過(guò)電壓至鄰近非選定字線，所述一個(gè)或一個(gè)以上管理電路結(jié)合所述讀取比較電壓、所述第一通過(guò)電壓和所述第二通過(guò)電壓來(lái)感測(cè)所述選定非易失性存儲(chǔ)元件的狀況。
2. 根據(jù)權(quán)利要求l所述的非易失性存儲(chǔ)系統(tǒng)，其中所述一個(gè)或一個(gè)以上管理電路感測(cè)關(guān)于連接至所述鄰近非選定字線的非易失性 存儲(chǔ)元件的信息，且基于關(guān)于所述鄰近非易失性存儲(chǔ)元件的所述信息而選擇是否使 用所述第二通過(guò)電壓。
3. 根據(jù)權(quán)利要求l所述的非易失性存儲(chǔ)系統(tǒng)，其中所述一個(gè)或一個(gè)以上管理電路感測(cè)關(guān)于連接至所述鄰近非選定字線且是所述選定非易失性存儲(chǔ)元件的鄰近者的非易失性存儲(chǔ)元件的信息；所述一個(gè)或一個(gè)以上管理電路執(zhí)行所述施加所述讀取比較電壓、施加所述第一通 過(guò)電壓、施加所述第二通過(guò)電壓和感測(cè)所述狀況的額外迭代，其中在不同迭代期間 改變所述第二通過(guò)電壓；且所述一個(gè)或一個(gè)以上管理電路基于所述迭代中與關(guān)于所述鄰近非易失性存儲(chǔ)元 件的所述感測(cè)信息相關(guān)聯(lián)的一者而確定正被讀取的所述非易失性存儲(chǔ)元件中所存 儲(chǔ)的數(shù)據(jù)。
4. 根據(jù)權(quán)利要求l所述的非易失性存儲(chǔ)系統(tǒng)，其中所述一個(gè)或一個(gè)以上管理電路在針對(duì)所述選定非易失性存儲(chǔ)元件的編程過(guò)程期 間感測(cè)所述選定非易失性存儲(chǔ)元件的所述狀況作為檢驗(yàn)操作的部分。
5. 根據(jù)權(quán)利要求l所述的非易失性存儲(chǔ)系統(tǒng)，其中 所述一個(gè)或一個(gè)以上管理電路感測(cè)所述選定非易失性存儲(chǔ)元件的所述狀況作為 讀取過(guò)程的部分。
6. 根據(jù)權(quán)利要求l所述的非易失性存儲(chǔ)系統(tǒng)，其中所述一個(gè)或一個(gè)以上管理電路確定所述選定非易失性存儲(chǔ)元件的鄰近者被編程， 所述施加所述第二通過(guò)電壓是響應(yīng)于所述確定所述鄰近者被編程而執(zhí)行的。
7. 根據(jù)權(quán)利要求l所述的非易失性存儲(chǔ)系統(tǒng)，其中所述選定非易失性存儲(chǔ)元件包括繼針對(duì)第一群組數(shù)據(jù)寫(xiě)入至鄰近非易失性存儲(chǔ) 元件之后相對(duì)于第二群組數(shù)據(jù)而編程的數(shù)據(jù)。
8. 根據(jù)權(quán)利要求l所述的非易失性存儲(chǔ)系統(tǒng)，其中所述一個(gè)或一個(gè)以上管理電路接收讀取數(shù)據(jù)的請(qǐng)求，所述感測(cè)所述選定非易失性 存儲(chǔ)元件的所述狀況是響應(yīng)于所述讀取數(shù)據(jù)的請(qǐng)求作為讀取過(guò)程的部分而執(zhí)行的； 且所述一個(gè)或一個(gè)以上管理電路基于所述感測(cè)來(lái)報(bào)告所述數(shù)據(jù)。
9. 根據(jù)權(quán)利要求l所述的非易失性存儲(chǔ)系統(tǒng)，其中所述一個(gè)或一個(gè)以上管理電路接收讀取數(shù)據(jù)的請(qǐng)求；所述一個(gè)或一個(gè)以上管理電路響應(yīng)于所述請(qǐng)求而使用第一讀取操作來(lái)讀取所述 數(shù)據(jù)；所述一個(gè)或一個(gè)以上管理電路確定與所述數(shù)據(jù)相關(guān)聯(lián)的錯(cuò)誤的存在；且 所述施加所述讀取比較、施加所述第一通過(guò)、施加所述第二通過(guò)電壓至鄰近非選定字線和感測(cè)所述狀況是響應(yīng)于所述確定所述錯(cuò)誤的存在而執(zhí)行以從所述錯(cuò)誤中恢復(fù)所述數(shù)據(jù)；且所述一個(gè)或一個(gè)以上管理電路報(bào)告所述經(jīng)恢復(fù)的數(shù)據(jù)。
10. 根據(jù)權(quán)利要求l所述的非易失性存儲(chǔ)系統(tǒng)，其中所述多個(gè)非易失性存儲(chǔ)元件是多狀態(tài)NAND快閃存儲(chǔ)器裝置。
11. 根據(jù)權(quán)利要求l所述的非易失性存儲(chǔ)系統(tǒng)，其中 所述多個(gè)非易失性存儲(chǔ)元件是多狀態(tài)快閃存儲(chǔ)器裝置。
12. 根據(jù)權(quán)利要求l所述的非易失性存儲(chǔ)系統(tǒng)，其中所述多個(gè)非易失性存儲(chǔ)元件是NAND快閃存儲(chǔ)器裝置。
13. 根據(jù)權(quán)利要求l所述的非易失性存儲(chǔ)系統(tǒng)，其中所述一個(gè)或一個(gè)以上管理電路包括狀態(tài)機(jī)、解碼器和讀出放大器中的任一者或組 合。
14. 一種用于從非易失性存儲(chǔ)裝置讀取數(shù)據(jù)的方法，其包含在針對(duì)選定非易失性存儲(chǔ)元件的讀取過(guò)程期間，施加讀取電壓至所述選定非易失 性存儲(chǔ)元件；基于所述選定非易失性存儲(chǔ)元件的鄰近者的當(dāng)前狀況而對(duì)所述鄰近者使用特定 電壓，在所述讀取過(guò)程期間對(duì)所述鄰近者使用所述特定電壓；以及 在所述讀取過(guò)程期間感測(cè)所述選定非易失性存儲(chǔ)元件的狀況。
15. 根據(jù)權(quán)利要求14所述的方法，其中所述對(duì)所述鄰近者使用特定電壓包含施加多個(gè)電壓至所述鄰近者，所述多個(gè)電壓 中的一者是所述特定電壓，所述感測(cè)所述狀況是響應(yīng)于所述特定電壓而執(zhí)行的。
16. 根據(jù)權(quán)利要求14所述的方法，其進(jìn)一步包含在施加所述特定電壓至所述鄰近者之前，讀取所述鄰近者的所述當(dāng)前狀況。
17. 根據(jù)權(quán)利要求16所述的方法，其中所述鄰近者和所述選定非易失性存儲(chǔ)元件是多狀態(tài)快閃存儲(chǔ)器裝置； 所述讀取所述鄰近者的所述當(dāng)前狀況包括確定將所述鄰近者編程至哪個(gè)狀態(tài)； 所述對(duì)鄰近者使用所述特定電壓包含施加多個(gè)電壓至所述鄰近者，其包括針對(duì)所 述鄰近者可被編程至的每一狀態(tài)施加一個(gè)電壓，所述多個(gè)電壓中的一者是所述特定 電壓，所述特定電壓與所述鄰近者被編程至的所述狀態(tài)相關(guān)聯(lián)；響應(yīng)于所述多個(gè)電壓中不與所述鄰近者被編程至的所述狀態(tài)相關(guān)聯(lián)的電壓而感 測(cè)到的數(shù)據(jù)被丟棄；且 所述感測(cè)狀況是響應(yīng)于所述特定電壓而執(zhí)行的。
18. 根據(jù)權(quán)利要求14所述的方法，其中所述選定非易失性存儲(chǔ)元件是多狀態(tài)快閃存儲(chǔ)器裝置，其存儲(chǔ)被編程至第一頁(yè)和 第二頁(yè)中的至少兩位數(shù)據(jù)；所述選定非易失性存儲(chǔ)元件能夠處于第一狀態(tài)、第二狀態(tài)、第三狀態(tài)或第四狀態(tài)； 第一比較電平存在于所述第一狀態(tài)與所述第二狀態(tài)之間； 第二比較電平存在于所述第二狀態(tài)與所述第三狀態(tài)之間； 第三比較電平存在于所述第三狀態(tài)與所述第四狀態(tài)之間；所述施加、使用和感測(cè)步驟是使用所述第三比較點(diǎn)來(lái)讀取所述第一頁(yè)的過(guò)程的部 分；且所述方法進(jìn)一步包含在不考慮所述鄰近者的所述當(dāng)前狀況的情況下響應(yīng)于所述 第一比較電平而感測(cè)所述選定非易失性存儲(chǔ)元件的狀況。
19. 根據(jù)權(quán)利要求14所述的方法，其進(jìn)一步包含確定所述鄰近者被編程，所述對(duì)所述鄰近者使用特定電壓的步驟是響應(yīng)于所述確 定所述鄰近者被編程而執(zhí)行的。
20. 根據(jù)權(quán)利要求14所述的方法，其中所述選定非易失性存儲(chǔ)元件是多狀態(tài)快閃存儲(chǔ)器裝置，其存儲(chǔ)被編程至第一頁(yè)和 第二頁(yè)中的至少兩位數(shù)據(jù)；所述選定非易失性存儲(chǔ)元件能夠處于第一狀態(tài)、第二狀態(tài)、第三狀態(tài)或第四狀態(tài)；第一比較電平存在于所述第一狀態(tài)與所述第二狀態(tài)之間；第二比較電平存在于所述第二狀態(tài)與所述第三狀態(tài)之間；第三比較電平存在于所述第三狀態(tài)與所述第四狀態(tài)之間；所述方法進(jìn)一步包含確定將從所述第一頁(yè)讀取數(shù)據(jù)；所述對(duì)鄰近者使用特定電壓包含施加兩個(gè)不同電壓至所述鄰近者，所述兩個(gè)不同 電壓中的一者是所述特定電壓，所述特定電壓與所述鄰近者被編程至的所述狀態(tài)相 關(guān)聯(lián)；響應(yīng)于所述多個(gè)電壓中不與所述鄰近者被編程至的所述狀態(tài)相關(guān)聯(lián)的電壓而感 測(cè)到的數(shù)據(jù)被丟棄； 所述讀取電壓對(duì)應(yīng)于所述第二比較電平；且所述感測(cè)狀況是響應(yīng)于所述特定電壓和所述第二比較電平而執(zhí)行的。
21. 根據(jù)權(quán)利要求14所述的方法，其中所述選定非易失性存儲(chǔ)元件是多狀態(tài)快閃存儲(chǔ)器裝置，其存儲(chǔ)被編程至第一頁(yè)和 第二頁(yè)中的至少兩位數(shù)據(jù)；所述選定非易失性存儲(chǔ)元件能夠處于第一狀態(tài)、第二狀態(tài)、第三狀態(tài)或第四狀態(tài);存在用于讀取的三個(gè)比較電平，包括第一比較電平、第二比較電平和第三比較電 平；所述第一比較電平存在于所述第一狀態(tài)與所述第二狀態(tài)之間，所述讀取電壓對(duì)應(yīng) 于所述第一比較電平；所述第二比較電平存在于所述第二狀態(tài)與所述第三狀態(tài)之間； 所述第三比較電平存在于所述第三狀態(tài)與所述第四狀態(tài)之間； 所述方法進(jìn)一步包含確定將從所述第二頁(yè)讀取數(shù)據(jù)；所述對(duì)鄰近者使用所述特定電壓包含針對(duì)所述三個(gè)比較電平而施加兩個(gè)不同電壓至所述鄰近者，所述兩個(gè)不同電壓中的一者是所述特定電壓，所述特定電壓與所述鄰近者被編程至的所述狀態(tài)相關(guān)聯(lián)；所述感測(cè)狀況是響應(yīng)于所述第一比較電平和所述特定電壓而執(zhí)行的；且 所述方法進(jìn)一步包含響應(yīng)于所述第二比較電平和所述特定電壓而進(jìn)行感測(cè)，響應(yīng)于所述第三比較電平和所述特定電壓而進(jìn)行感測(cè)，且確定所述選定非易失性存儲(chǔ)元件中所存儲(chǔ)的數(shù)據(jù)。
22. 根據(jù)權(quán)利要求14所述的方法，其中所述選定非易失性存儲(chǔ)元件包括繼針對(duì)第一群組數(shù)據(jù)寫(xiě)入至鄰近非易失性存儲(chǔ) 元件之后相對(duì)于第二群組數(shù)據(jù)而編程的數(shù)據(jù)。
23. 根據(jù)權(quán)利要求14所述的方法，其進(jìn)一步包含接收讀取數(shù)據(jù)的請(qǐng)求，所述施加、使用和感測(cè)步驟是響應(yīng)于所述讀取數(shù)據(jù)的請(qǐng)求 作為讀取過(guò)程的部分而執(zhí)行的；以及 基于所述感測(cè)報(bào)告數(shù)據(jù)。
24. 根據(jù)權(quán)利要求14所述的方法，其進(jìn)一步包含接收讀取數(shù)據(jù)的請(qǐng)求；響應(yīng)于所述請(qǐng)求而使用第一讀取操作來(lái)讀取所述數(shù)據(jù)；確定與所述數(shù)據(jù)相關(guān)聯(lián)的錯(cuò)誤的存在，所述使用所述特定電壓是響應(yīng)于所述確定 所述錯(cuò)誤的存在而執(zhí)行以從所述錯(cuò)誤中恢復(fù)所述數(shù)據(jù)；以及 報(bào)告所述數(shù)據(jù)。
25. 根據(jù)權(quán)利要求14所述的方法，其中所述選定非易失性存儲(chǔ)元件和所述鄰近者是多狀態(tài)NAND快閃存儲(chǔ)器裝置。
26. 根據(jù)權(quán)利要求14所述的方法，其中所述選定非易失性存儲(chǔ)元件和所述鄰近者是多狀態(tài)快閃存儲(chǔ)器裝置。
全文摘要
由于基于相鄰浮動(dòng)?xùn)艠O(或其它相鄰電荷存儲(chǔ)元件)中所存儲(chǔ)的電荷的電場(chǎng)耦合，可能發(fā)生非易失性存儲(chǔ)器單元的浮動(dòng)?xùn)艠O(或其它電荷存儲(chǔ)元件)上所存儲(chǔ)的表觀電荷的移位。所述問(wèn)題最顯著發(fā)生于已在不同時(shí)間編程的若干組相鄰存儲(chǔ)器單元之間。為了解決此耦合，針對(duì)特定存儲(chǔ)器單元的讀取過(guò)程將向相鄰存儲(chǔ)器單元提供補(bǔ)償，以便減小所述相鄰存儲(chǔ)器單元對(duì)所述特定存儲(chǔ)器單元具有的耦合效應(yīng)。為此，將讀取電壓施加至選定存儲(chǔ)器單元的字線，將第二通過(guò)電壓施加至與所述選定存儲(chǔ)器單元相鄰的存儲(chǔ)器單元的字線，且將第一通過(guò)電壓施加至其它字線。在讀取所述選定存儲(chǔ)器單元之前，讀取所述相鄰存儲(chǔ)器單元的狀態(tài)，且根據(jù)此狀態(tài)，設(shè)定所述第二通過(guò)電壓。
文檔編號(hào)G11C16/26GK101395673SQ200780007206
公開(kāi)日2009年3月25日 申請(qǐng)日期2007年2月27日 優(yōu)先權(quán)日2006年3月3日
發(fā)明者尼瑪·穆赫萊斯 申請(qǐng)人:桑迪士克股份有限公司