專利名稱：用于在非易失性存儲器裝置中讀取多電平單元的方法
技術領域：
本發(fā)明大體上涉及存儲器裝置，且明確地說，本發(fā)明涉及非易失性存儲器裝置。
背景技術：
存儲器裝置通常在計算機或其它電子裝置中提供作為內部半導體集成電路。存在許 多不同類型的存儲器，其中包括隨機存取存儲器(RAM)、只讀存儲器(ROM)、動態(tài) 隨機存取存儲器(DRAM)、同步動態(tài)隨機存取存儲器(SDRAM)和快閃存儲器。
快閃存儲器裝置已發(fā)展成為用于各種各樣的電子應用的非易失性存儲器的普遍來 源?？扉W存儲器裝置通常使用單晶體管存儲器單元，其允許高存儲器密度、高可靠性和 低功率消耗?？扉W存儲器的常見用途包括個人計算機、個人數(shù)字助理(PDA)、數(shù)碼相 機和蜂窩式電話。程序代碼和系統(tǒng)數(shù)據(jù)(例如基本輸入/輸出系統(tǒng)(BIOS))通常存儲在 快閃存儲器裝置中以供在個人計算機系統(tǒng)中使用。
隨著電子系統(tǒng)的性能和復雜性的增加，系統(tǒng)中對額外存儲器的需要也隨之增加。然 而，為了繼續(xù)降低系統(tǒng)的成本，零件計數(shù)必須保持為最小。這可通過增加集成電路的存 儲器密度來實現(xiàn)。
可通過使用多電平單元(MLC)代替單電平單元(SLC)來增加存儲器密度。MLC 存儲器可在不添加額外單元和/或增加電路小片大小的情況下增加存儲在集成電路中的 數(shù)據(jù)量。MLC方法在每一存儲器單元中存儲兩個或兩個以上數(shù)據(jù)位。
圖1說明典型的現(xiàn)有技術SLC NAND存儲器單元陣列。此圖展示在典型的2千字 節(jié)(kB)存儲器區(qū)塊中使用的16k位線和32字線存儲器陣列。如可看到的，所述陣列 包含字線WL0到WL31和位線BL0到BL16383。在每一位線的每一末端上使用選擇柵 極漏極(SGD)晶體管101、 102和選擇柵極源極(SGS)晶體管104、 105以啟用對所 述陣列的選擇性存取。源極線100耦合到串聯(lián)位線的源極端。
SLC陣列的每一字線被視為數(shù)據(jù)頁。舉例來說，WL0可被視為具有2 kB數(shù)據(jù)的頁 0。 WL1則為頁1。這繼續(xù)直到標記為頁31的WL31。
圖2說明典型的現(xiàn)有技術MLCNAND存儲器單元陣列。此圖展示與SLC陣列基本 上相同的結構，其包括位線BL0到BL16383、 WL0到WL31、 SGD晶體管201、 202、 SGS晶體管204、 205和源極線200。然而，MLC存儲器陣列包含63個數(shù)據(jù)頁，因為其針對每一存儲器單元具有兩個位。
MLC陣列的每一字線WL0到WL31包含兩個數(shù)據(jù)頁。舉例來說，WL0是等于4kB 數(shù)據(jù)的頁0和頁1。這繼續(xù)直到包含頁62和頁63的WL31。換句話說，下部頁是偶數(shù) 頁頁0、頁2、……、頁62。上部頁數(shù)據(jù)是奇數(shù)頁頁1、頁3、……、頁63。在編程操 作期間，存儲器控制器通常首先發(fā)送下部頁數(shù)據(jù)以供編程，接著編程上部頁數(shù)據(jù)。
多電平單元具有多個閾值電壓(Vt)窗，其每一者指示不同的狀態(tài)。圖3說明下部 頁和上部頁數(shù)據(jù)的典型MLC Vt分布。多電平單元通過向存儲在所述單元上的特定電壓 范圍指派位模式來利用傳統(tǒng)快閃單元的模擬性質。此技術準許每單元存儲兩個或兩個以 上位，這取決于指派給所述單元的電壓范圍的數(shù)量。
圖3展示下部數(shù)據(jù)頁Vt僅包含兩個狀態(tài)中的一者(即，"11"或"10")，其中最右 位被視為下部數(shù)據(jù)頁。在此分布中，不需要嚴格的"10"狀態(tài)，因為在"11"狀態(tài)與"10" 狀態(tài)之間存在足夠的Vt差值。"11"狀態(tài)通常稱為已擦除狀態(tài)。
沿著Vt軸指示的rLP電壓是施加到選定字線的下部頁讀取偏壓。未選定字線電壓為 大約5.5 V以繞過偶數(shù)上部單元狀態(tài)。rLP電壓通常為大約0.5 V。
圖3的下部分布是上部頁單元Vt分布。將上部頁數(shù)據(jù)寫入到己經(jīng)用下部數(shù)據(jù)頁編程 的單元。從下部頁Vt分布到上部頁Vt分布的箭頭展示可能的狀態(tài)變化。舉例來說，在 將邏輯"1"編程到上部數(shù)據(jù)頁中之后，擦除狀態(tài)"11"可變成邏輯"11" 301，或在將 上部數(shù)據(jù)頁編程為邏輯"0"之后，其可變成邏輯"01" 302。在將上部數(shù)據(jù)頁編程為邏 輯"0"狀態(tài)之后，下部頁編程狀態(tài)"10"可變成邏輯"00" 305，或在將上部頁編程為 邏輯"1"之后，其可變成"10" 306。
由于現(xiàn)在在圖3的下部分布中存在四個狀態(tài)，所以需要史嚴格的單元Vt分布。沿著 Vt軸說明電壓r00。所述K)O電壓是用于在上部數(shù)據(jù)己被'與'入時偏置字線以便讀取下部 數(shù)據(jù)的電壓。通常，r00是1.3 V。
對于MLC狀態(tài)的下部頁讀取，針對選定字線寫入上部頁數(shù)據(jù)。對于SLC狀態(tài)的下 部頁讀取，不針對選定字線寫入上部頁數(shù)據(jù)。因此，必須具有可用于確定選定字線是否 已寫入上部頁單元數(shù)據(jù)的信息。
MLC快閃存儲器裝置通常使用存儲在旗標數(shù)據(jù)單元中的旗標數(shù)據(jù)來向快閃存儲器 內部的內部控制器指示是否針對選定字線寫入了上部頁。對于下部頁讀取情況，快閃存 儲器內部的內部控制器使用旗標數(shù)據(jù)以決定內部讀取算法。如果旗標數(shù)據(jù)展示上部頁未 寫入，則僅寫入下部頁，從而需要進一步執(zhí)行下部頁讀取以讀取正確數(shù)據(jù)。如果旗標數(shù) 據(jù)展示上部頁數(shù)據(jù)未寫入，則已經(jīng)讀取的數(shù)據(jù)是正確數(shù)據(jù)。因此，不需要進一步讀取操作。讀取旗標數(shù)據(jù)可致使數(shù)據(jù)高速緩沖存儲器繁忙指示符在最壞情況條件期間指示在當 需要在MLC裝置中產(chǎn)生下部頁讀取電壓時的時間期間所述高速緩沖存儲器為繁忙的。 這可在MLC裝置中的下部頁存取期間造成沖突。
出于上述原因且出于所屬領域的技術人員在閱讀和理解本說明書后將明白的下述 其它原因，此項技術中需要多電平單元存儲器裝置中的改進的數(shù)據(jù)高速緩沖存儲器讀取 性能。

發(fā)明內容
快閃存儲器所具有的上述問題和其它問題由本發(fā)明解決，且將通過閱讀和研究以下 說明書來了解到。
本發(fā)明涵蓋一種用于在具有包含多個存儲器單元的存儲器陣列的存儲器裝置中讀 取非易失性存儲器單元的方法。每一單元具有下部數(shù)據(jù)頁和上部數(shù)據(jù)頁。存儲器裝置具 有主要數(shù)據(jù)高速緩沖存儲器和次要數(shù)據(jù)高速緩沖存儲器以用于存儲旗標數(shù)據(jù)。所述方法 包含起始存儲器單元的下部頁讀取和從主要數(shù)據(jù)高速緩沖存儲器讀取旗標數(shù)據(jù)，所述旗 標數(shù)據(jù)指示所述存儲器單元是多電平單元還是單電平單元。
本發(fā)明的其它實施例包括可變范圍的方法和設備。


圖1展示典型的現(xiàn)有技術單電平單元存儲器陣列結構。 圖2展示典型的現(xiàn)有技術多電平單元存儲器陣列結構。 圖3展示典型的現(xiàn)有技術閾值電壓分布。
圖4展示快閃存儲器陣列、旗標存儲器陣列和頁緩沖器的結構的一個實施例的方框圖。
圖5展示頁緩沖器功能的簡化方框圖。 圖6展示典型的現(xiàn)有技術下部頁讀取操作的流程圖。 圖7展示本發(fā)明的下部頁讀取過程的一個實施例。 圖8展示本發(fā)明的存儲器系統(tǒng)的一個實施例的方框圖。 圖9展示本發(fā)明的存儲器模塊的一個實施例的方框圖。
具體實施例方式
在以下對本發(fā)明的詳細描述中，參看形成其一部分的附圖，在附圖中以說明方式展 示其中可實踐本發(fā)明的具體實施例。在附圖中，在所述若干視圖中相同數(shù)字始終描述大 致相同的組件。充分詳細地描述這些實施例以使得所屬領域的技術人員能夠實踐本發(fā)明?？衫闷渌鼘嵤├铱稍诓幻撾x本發(fā)明范圍的情況下作出結構、邏輯和電改變。 因此，不應在限制性意義上看待以下詳細描述，且本發(fā)明的范圍僅由所附權利要求書及 其等效物界定。
圖4說明包括快閃存儲器陣列、旗標存儲器單元陣列和頁緩沖器的存儲器裝置的一 個實施例的方框圖。此圖展示耦合到旗標存儲器單元陣列403的主存儲器陣列400。旗 標存儲器單元陣列存儲旗標數(shù)據(jù)，所述旗標數(shù)據(jù)提供關于每一主存儲器陣列400單元是 MLC存儲器還是SLC存儲器的指示。
陣列區(qū)塊400、 403通過有線多路復用器404耦合到頁緩沖器高速緩沖存儲器區(qū)塊 405。頁緩沖器高速緩沖存儲器405暫時存儲正寫入到陣列400、 403或正從陣列400、 403讀取的數(shù)據(jù)，以便增加存儲器裝置的讀取和寫入速度。頁緩沖器405包括讀出放大 器電路、數(shù)據(jù)鎖存器和用于存儲器操作的高速緩沖存儲器鎖存器。
對于針對選定字線寫入上部頁數(shù)據(jù)的存儲器操作，在內部處理r00電壓以讀取下部 數(shù)據(jù)頁。對于針對選定字線不寫入上部頁數(shù)據(jù)的存儲器操作，在內部處理rLP電壓以讀 取下部數(shù)據(jù)頁。因此，旗標存儲器單元陣列403提供已如何編程存儲器單元的記錄。當 編程上部頁數(shù)據(jù)時，也編程與所述頁相關聯(lián)的旗標存儲器單元。當讀取下部頁數(shù)據(jù)時， 也讀取相關聯(lián)的旗標存儲器單元。使用此旗標單元信息以確定如何在下部頁讀取算法期 間進行。
圖5說明頁緩沖器功能的 -個實施例的簡化方框圖。MLC頁緩沖器405包括感測電 路501和數(shù)據(jù)鎖存器502，所述數(shù)據(jù)鎖存器502存儲在讀取操作期間所感測的數(shù)據(jù)。
待在編程操作期間編程的數(shù)據(jù)也存儲在數(shù)據(jù)鎖存器502中。接著，高速緩沖存儲器 鎖存器505存儲在讀取操作期間在輸出到存儲器裝置的輸出多路復用器之前讀取的數(shù) 據(jù)。額外鎖存器506耦合到驗證路徑有線NOR線。
圖6說明用于下部頁讀取操作的典型現(xiàn)有技術方法的流程圖。所述程序包含感測存 儲器單元和將所感測的數(shù)據(jù)存儲在數(shù)據(jù)鎖存器601中。在讀取操作期間使用讀取電壓 r00。
接著，將所述數(shù)據(jù)從數(shù)據(jù)鎖存器傳送到高速緩沖存儲器鎖存器603。接著，從旗標 頁緩沖器的高速緩沖存儲器鎖存器的輸出檢驗605旗標單元。如果旗標已設定，那么已 讀取MLC數(shù)據(jù)的上部頁數(shù)據(jù)目.所述數(shù)據(jù)準備好從高速緩沖存儲器鎖存器610讀取。如 果旗標未設定，那么向選定字線607施加rLP電壓，以便讀取下部數(shù)據(jù)頁。接著，將所 述數(shù)據(jù)從數(shù)據(jù)鎖存器傳送到高速緩沖存儲器鎖存器609。接著，從高速緩沖存儲器鎖存 器610讀出所述數(shù)據(jù)。通過此操作，用戶可在任何時間嘗試讀取高速緩沖存儲器鎖存器數(shù)據(jù)(即，先前讀 取的數(shù)據(jù))。如果在圖6所指示的周期A期間用戶嘗試讀取高速緩沖存儲器數(shù)據(jù)，那么 所述數(shù)據(jù)鎖存在數(shù)據(jù)鎖存器中且不能傳送到高速緩沖存儲器鎖存器。因此，下部頁讀取 算法在圖6所指示的點B處停止。
在已完成用戶對高速緩沖存儲器鎖存器的存取之后恢復所述讀取?，F(xiàn)有技術方法不 允許發(fā)生后臺讀取，因為旗標數(shù)據(jù)單元檢驗是來自高速緩沖存儲器鎖存器數(shù)據(jù)。
圖7說明本發(fā)明的用于執(zhí)行下部頁讀取操作的方法的一個實施例的流程圖。應當結 合圖5的方框圖來閱讀圖7的方法，圖5說明數(shù)據(jù)和高速緩沖存儲器鎖存器。將選定存 儲器單元偏置在讀取電壓r00處，且感測所得讀取數(shù)據(jù)。將所述數(shù)據(jù)存儲在數(shù)據(jù)鎖存器 中。
針對讀取數(shù)據(jù)檢驗旗標數(shù)據(jù)703。在一個實施例中，旗標為邏輯"1"狀態(tài)或邏輯"0" 狀態(tài)以提供指示。從旗標頁緩沖器的數(shù)據(jù)鎖存器寫入旗標單元。如果所述旗標正指示下 部頁數(shù)據(jù)已讀取，那么將數(shù)據(jù)從數(shù)據(jù)鎖存器傳送到高速緩沖存儲器鎖存器707。接著， 從高速緩沖存儲器鎖存器讀出所述數(shù)據(jù)709。
如果旗標指示上部頁數(shù)據(jù)未被寫入703，那么將選定字線偏置在rLP電壓處705 (例 如，0V到0.8V)，以便讀取下部數(shù)據(jù)頁。這可通過接通電壓泵以產(chǎn)生恰當電壓來完成。 接著，將數(shù)據(jù)從數(shù)據(jù)鎖存器傳送到高速緩沖存儲器鎖存器707。所述數(shù)據(jù)現(xiàn)在準備好從 高速緩沖存儲器鎖存器讀出709。
通過經(jīng)由驗證路徑從數(shù)據(jù)鎖存器而非高速緩沖存儲器鎖存器執(zhí)行旗標單元數(shù)據(jù)檢 驗，本發(fā)明的下部頁讀取程序大大改進了讀取數(shù)據(jù)處理量。這在不影響高速緩沖存儲器 數(shù)據(jù)的情況下完成，所述高速緩沖存儲器數(shù)據(jù)正由用戶從對所鎖存數(shù)據(jù)的先前讀取中存 取。
圖8說明可并入有本發(fā)明的快閃存儲器陣列和編程方法實施例的存儲器裝置800的 功能方框圖。存儲器裝置800耦合到處理器810。處理器810可為微處理器或某種其它 類型的控制電路。存儲器裝置800和處理器810形成存儲器系統(tǒng)820的一部分。存儲器 裝置800已被簡化以集中于有助于理解本發(fā)明的存儲器特征。
存儲器裝置包括快閃存儲器單元陣列830，如上文參看圖8描述。存儲器陣列830
布置成具有行和列的組。每一行存儲器單元的控制柵極與字線耦合，而存儲器單元的漏
極和源極連接耦合到位線。如此項技術中眾所周知，單元到位線的連接決定陣列是
NAND結構、AND結構還是NOR結構。
提供地址緩沖電路840以鎖存在地址輸入連接AO到Ax 842上提供的地址信號。由行解碼器844和列解碼器846接收并解碼地址信號以存取存儲器陣列830。所屬領域的 技術人員在受益于本發(fā)明后將明白，地址輸入連接的數(shù)目取決于存儲器陣列830的密度 和結構。也就是說，地址的數(shù)目隨著存儲器單元計數(shù)的增加以及組和區(qū)塊計數(shù)的增加兩 者而增加。
存儲器裝置800通過使用感測/緩沖電路850感測存儲器陣列列中的電壓或電流改變 來讀取存儲器陣列830中的數(shù)據(jù)。在一個實施例中，感測/緩沖電路經(jīng)耦合以從存儲器陣 列830讀取并鎖存數(shù)據(jù)行。包括數(shù)據(jù)輸入和輸出緩沖電路860以便經(jīng)由多個數(shù)據(jù)連接862 與控制器810進行雙向數(shù)據(jù)通信。提供寫入電路855以將數(shù)據(jù)寫入到存儲器陣列。
控制電路870解碼控制連接872上從處理器810提供的信號。使用這些信號以控制 對存儲器陣列830的操作，包括數(shù)據(jù)讀取、數(shù)據(jù)寫入(編程)和擦除操作?？刂齐娐?70 可為狀態(tài)機、定序器或某種其它類型的控制器。在一個實施例中，控制電路870執(zhí)行本 發(fā)明的下部頁讀取方法的實施例。
圖8中所說明的快閃存儲器裝置已被簡化以促進對存儲器特征的基本理解。所屬領 域的技術人員已知快閃存儲器的內部電路和功能的更詳細理解。
圖9是示范性存儲器模塊卯0的說明。存儲器模塊900被說明為存儲卡，但參照存 儲器模塊900所論述的概念可應用于其它類型的可移除或便攜式存儲器，例如USB快 閃驅動器，且既定屬于本文所使用的"存儲器模塊"的范圍內。另外，雖然在圖9中描 繪一個實例性形狀因數(shù)，但這些概念可同樣應用于其它形狀因數(shù)。
在一些實施例中，存儲器模塊900將包括外殼905 (如圖示)以包封一個或--個以 上存儲器裝置910，但此外殼對于所有裝置或裝置應用并非為必不可少的。至少一個存 儲器裝置910是非易失性存儲器[包括或適于執(zhí)行本發(fā)明的元素]。如果存在，外殼905 包括一個或一個以上觸點915以用于與主機裝置通信。主機裝置的實例包括數(shù)碼相機、 數(shù)字記錄和回放裝置、PDA、個人計算機、存儲卡讀取器、接口集線器等。對于一些實 施例，觸點915呈標準化接口的形式。舉例來說，對于USB快閃驅動器，觸點915可 呈USB類型A陽連接器的形式。對于一些實施例，觸點915呈半專有接口的形式，例 如可在晟碟(SANDISK)公司許可的緊湊型快閃存儲卡、索尼(SONY)公司許可的存 儲棒存儲卡、東芝(TOSHIBA)公司許可的SD安全數(shù)字存儲卡等上找到。然而， 一般 來說，觸點915提供用于在存儲器模塊900與具有針對觸點915的兼容性接收件的主機 之間傳遞控制、地址和/或數(shù)據(jù)信號的接口。
存儲器模塊900可視情況包括額外電路920,其可為一個或一個以上集成電路和/
或離散組件。對于一些實施例，額外電路920可包括存儲器控制器，以用于控制跨多個存儲器裝置910的存取和/或用于提供外部主機與存儲器裝置910之間的轉譯層。舉例來 說，可能在所述多個觸點915與通往所述一個或一個以上存儲器裝置910的多個1/0連 接之間不存在一一對應。因此，存儲器控制器可選擇性地耦合存儲器裝置910的I/O連 接(圖9中未展示)，以在恰當時間在恰當1/0連接處接收恰當信號或在恰當時間在恰當 觸點915處提供恰當信號。類似地，主機與存儲器模塊900之間的通信協(xié)議可能不同于 存取存儲器裝置910所需要的協(xié)議。存儲器控制器可接著將從主機接收的命令序列轉譯 成恰當?shù)拿钚蛄?，以實現(xiàn)對存儲器裝置910的所需存取。除了命令序列之外，此轉譯 可進一步包括信號電壓電平的變化。
額外電路920可進一步包括與存儲器裝置910的控制無關的功能性，例如可由ASIC (專用集成電路)執(zhí)行的邏輯功能。而且，額外電路920可包括用于限制對存儲器模塊 900的讀取或寫入存取的電路，例如口令保護、生物測定學等。額外電路920可包括用 于指示存儲器模塊900的狀態(tài)的電路。舉例來說，額外電路920可包括用于確定是否正 將電力供應到存儲器模塊900和是否當前正存取存儲器模塊900以及用于顯示其狀態(tài)的 指示(例如，在供電時呈持續(xù)光且在存取時呈閃光)的功能性。額外電路920可進一步 包括無源裝置，例如用于幫助調整存儲器模塊900內的功率要求的去耦電容器。
結論
總而言之，與現(xiàn)有技術高速緩沖存儲器讀取相比，本發(fā)明實施例提供改進的高速緩 沖存儲器讀取時間。這通過從主要數(shù)據(jù)高速緩沖存儲器(即，數(shù)據(jù)鎖存器)而非次要數(shù) 據(jù)高速緩沖存儲器(即，高速緩沖存儲器鎖存器)讀出下部頁讀取指示(即，旗標數(shù)據(jù)) 以便確定下部頁讀取是否有必要來實現(xiàn)。使用用于來自頁緩沖器的旗標數(shù)據(jù)的單獨旗標 數(shù)據(jù)連接，從而可比現(xiàn)有技術更快速地讀出旗標頁緩沖器數(shù)據(jù)。
雖然本文已說明并描述了具體實施例，但所屬領域的技術人員將明白，計劃用以實 現(xiàn)相同目的的任何布置可替代所展示的具體實施例。所屬領域的技術人員將明白本發(fā)明 的許多修改。因此，本申請案既定涵蓋本發(fā)明的任何修改或變更。顯然希望本發(fā)明僅由 所附權利要求書及其等效物限制。
權利要求
1. 一種用于在具有包含多個存儲器單元的存儲器陣列的存儲器裝置中讀取具有下部和上部數(shù)據(jù)頁的非易失性存儲器單元的方法，所述存儲器陣列耦合到主要數(shù)據(jù)高速緩沖存儲器，所述主要數(shù)據(jù)高速緩沖存儲器耦合到次要數(shù)據(jù)高速緩沖存儲器，所述方法包含從所述非易失性存儲器單元感測數(shù)據(jù)；從所述主要數(shù)據(jù)高速緩沖存儲器讀取指示是否要執(zhí)行下部頁讀取的指示。
2. 根據(jù)權利要求1所述的方法，目.進一步包括響應于指示已執(zhí)行上部頁讀取的所述指 示而產(chǎn)生下部頁讀取電壓。
3. 根據(jù)權利要求1所述的方法，其中起始所述下部頁讀取包含產(chǎn)生介于多電平單元的 兩個電平之間的第一狀態(tài)讀取電壓。
4. 根據(jù)權利要求3所述的方法，其中所述第一狀態(tài)讀取電壓大于所述下部頁讀取電 壓。
5. 根據(jù)權利要求1所述的方法，其中所述指示是存儲在旗標存儲器中-元中的旗標。
6. 根據(jù)權利要求1所述的方法，目.進一步包含產(chǎn)生讀取電壓；起始存儲器單元的上部頁讀取；從所述主要數(shù)據(jù)高速緩沖存儲器讀取指示是否已執(zhí)行所述上部頁讀取的旗標數(shù) 據(jù)；響應于所述旗標數(shù)據(jù)而產(chǎn)生下部頁讀取電壓；以及如果所述旗標數(shù)據(jù)指示已執(zhí)行所述上部頁讀取，那么將數(shù)據(jù)從數(shù)據(jù)鎖存器傳送到 所述高速緩沖存儲器鎖存器。
7. 根據(jù)權利要求6所述的方法，其中產(chǎn)生所述讀取電壓包括接通電壓泵。
8. 根據(jù)權利要求6所述的方法，且進一步包括從所述高速緩沖存儲器鎖存器讀出數(shù) 據(jù)。
9. 根據(jù)權利要求6所述的方法，其中起始所述存儲器單元的所述上部頁讀取包含產(chǎn)生 大于所述下部頁讀取電壓的第 一 讀取電壓。
10. 根據(jù)權利要求1所述的方法，目.進一步包含感測存儲器單元數(shù)據(jù)；將所述存儲器單元數(shù)據(jù)存儲在主要數(shù)據(jù)鎖存器中；從所述主要數(shù)據(jù)鎖存器讀取旗標數(shù)據(jù)； 如果所述旗標數(shù)據(jù)指示不請求下部頁讀取操作，那么將上部頁存儲器單元數(shù)據(jù)從所述主要數(shù)據(jù)鎖存器傳送到所述次要數(shù)據(jù)鎖存器； 以及從所述次要數(shù)據(jù)鎖存器讀取所述數(shù)據(jù)；以及 如果所述旗標數(shù)據(jù)指示請求所述下部頁讀取操作，那么 產(chǎn)生下部頁讀取電壓以從存儲器單元讀取所述下部數(shù)據(jù)頁；將上部頁和下部頁存儲器單元數(shù)據(jù)從所述主要數(shù)據(jù)鎖存器傳送到所述次要數(shù) 據(jù)鎖存器；以及從所述次要數(shù)據(jù)鎖存器讀取所述數(shù)據(jù)。
11. 根據(jù)權利要求IO所述的方法，其中所述下部和上部數(shù)據(jù)頁由四個電平的閾值電壓 分布指示。
12. 根據(jù)權利要求IO所述的方法，其中所述下部頁讀取電壓偏置選定字線。
13. 根據(jù)權利要求IO所述的方法，其中所述下部頁讀取電壓小于上部頁讀取電壓。
14. 根據(jù)權利要求IO所述的方法，其屮所述多個存儲器申元中的單電平單元具有兩個 闌值電壓分布，目.所述下部頁讀取電壓介于所述兩個分布之間。
15. —種存儲器系統(tǒng)，其包含處理器，其產(chǎn)生存儲器信號以及快閃存儲器裝置，其耦合到所述處理器目.響應于所述存儲器信弓而操作，所述快 閃存儲器裝置包含存儲器陣列，其包含多個非易失性存儲器單元，每一存儲器單元適于為多電平 單元；旗標存儲器陣列，其用于存儲指示是否要執(zhí)行下部頁讀取的旗標數(shù)據(jù) 數(shù)據(jù)鎖存器，其耦合到所述存儲器陣列和所述旗標存儲器陣列以用于存儲從選 定存儲器單元感測的數(shù)據(jù)；高速緩沖存儲器鎖存器，其耦合到所述數(shù)據(jù)鎖存器以用于存儲來自所述數(shù)據(jù)鎖 存器的數(shù)據(jù)；以及控制電路，其適于從所述數(shù)據(jù)鎖存器讀取指示是否要執(zhí)行下部頁讀取操作的旗 標數(shù)據(jù)。
16. 根據(jù)權利要求15所述的系統(tǒng)，其中所述存儲器陣列是NAND結構存儲器陣列。
全文摘要
本發(fā)明提供一種非易失性存儲器裝置，其具有包含多個存儲器單元的存儲器陣列。所述陣列能夠以多電平單元或單電平單元模式操作，且每一單元具有下部數(shù)據(jù)頁和上部數(shù)據(jù)頁。所述存儲器裝置具有用于存儲旗標數(shù)據(jù)的數(shù)據(jù)鎖存器和耦合到所述數(shù)據(jù)鎖存器的高速緩沖存儲器鎖存器。本發(fā)明提供一種讀取方法，其包含起始存儲器單元的下部頁讀取和從所述數(shù)據(jù)鎖存器讀取指示下部頁讀取操作是否有必要的旗標數(shù)據(jù)。
文檔編號G11C11/56GK101432819SQ200780015714
公開日2009年5月13日 申請日期2007年5月4日 優(yōu)先權日2006年5月4日
發(fā)明者河昌完 申請人:美光科技公司