專利名稱：具有可編程輸入阻抗的磁阻磁頭前置放大器電路的制作方法
具有可編程輸入阻抗的磁阻磁頭前置放大器電路
0001本發(fā)明屬于放大器領域，并且更具體地涉及磁盤驅動系統(tǒng)中使
用的磁阻磁頭的前置放大器。
背景技術：
0002高性能和低成本個人計算機(包括臺式工作站、便攜式計算機) 的持續(xù)進步在很大程度上來源于非易失性數據存儲技術的發(fā)展。在本領 域中眾所周知的是，近年來傳統(tǒng)磁盤驅動的容量大大增加，每兆位的成 本不斷降低。容量增加與數據可存儲在磁盤驅動(特別是"硬"盤驅動， 即磁盤驅動中的磁盤不可從讀/寫磁頭的位置移除)中的密度的改善有直 接關系。
0003在傳統(tǒng)的磁盤驅動中，對存儲數據的讀寫通過近場磁處理的方 式實現。為了寫數據，通過在離磁盤表面很近的地方施加磁場，磁盤表 面的鐵磁疇被選擇性地定向。 一種傳統(tǒng)的寫磁頭是眾所周知的感應式寫 入器(writer),其包括具有間隙的電磁體，該電磁體可放置在磁盤表面 附近。該電磁體被選擇性地施加電壓以建立磁場，磁場在間隙處的強度 足以在磁盤表面的編址位置定義具有預期極性的磁"轉換模式(transition pattem)"。通過感測由這些磁轉換模式建立的磁場的極性從磁盤中讀取數 據。傳統(tǒng)的讀磁頭包括由電磁體(可以是和用于寫入數據相同的電磁體) 構成的感應磁頭，其中電流由磁場在磁盤表面感生；最近，讀磁頭由具 有隨磁場的極性變化的電阻的磁阻(MR)磁頭實現。
0004本領域中的基本原理是，MR磁頭被偏置到穩(wěn)定狀態(tài)運行點，使 得由于在磁頭沿著磁盤表面移動時隨數據變化的磁場造成的MR磁頭的 電阻變化會在穩(wěn)定狀態(tài)運行時呈現出小的信號變化。這些小的信號變化 由前置放大器進行放大，并且被放大的信號沿著磁盤驅動系統(tǒng)的數據通 道向前傳送?，F代磁盤驅動系統(tǒng)中MR磁頭的偏置電路的示例在2006年 1月31日提交的、共同待決的普通轉讓的、題為"Bias Circuit for aMagnetoresistive Preamplifier Circuit (用于磁阻前置放大器電路的偏置電 路)"的美國專利申請第11/344,037號中進行了描述。
0005圖1圖解說明用于現代磁盤驅動系統(tǒng)中的傳統(tǒng)前置放大器電路 的示例。圖1的前置放大器2對應于磁盤驅動前置放大器中的第一放大 級，并因此具有用于接收MR讀磁頭兩端的電壓的輸入HEADP、HEADN。 在傳統(tǒng)前置放大器2中，輸入HEADP、 HEADN兩端的DC偏移電壓由 交叉耦合的差分晶體管對消除。更具體地，輸入HEADP被連接到npn 晶體管2a的基極，該npn晶體管的集電極通過電阻器Rl耦合到Vee電源。 輸入HEADP也通過電容器Clb電容性地耦合到另一差分晶體管對中的 npn晶體管3b的基極；晶體管3b的集電極通過電阻器R4偏置到Vcc電 源。相反，輸入HEADN被連接到叩n晶體管3a的基極，該叩n晶體管 3a的集電極通過電阻器R3偏置到Vw。晶體管3a、 3b的發(fā)射極被連接在 一起，通過電流源7連接到Vee電源，該電源提供電流ITAIL。與此類似， 輸入HEADN電容性地耦合到叩n晶體管2b的基極，該npn晶體管2b 的集電極通過電阻器R2偏置到Va。晶體管2a、 2b的發(fā)射極通過電流源 6共同連接到Vee電源，該電流源6也提供電流ITAIL。跨導(gm)級5a 在負輸入處接收晶體管2a的集電極處的電壓，并驅動電流進入晶體管2b 的基極，該電壓對應于集電極電壓和基準電壓REF之間的差。與此類似， gm級5b在反相輸入處接收來自晶體管3a的集電極的電壓，并將該電壓 和基準電壓REF進行比較以產生進入晶體管3b的基極的偏置電流。
0006工作中，gm級5a、 5b阻止在前置放大器2的輸出產生MR磁 頭處的DC偏置電壓，該偏置電壓當然被施加給輸入HEADP、 HEADN。 例如，如果輸入HEADP處的電壓具有相對高的DC穩(wěn)定狀態(tài)值，則該電 壓將趨向于使晶體管2a導通得相對厲害，這將由于電阻器Rl兩端的電 壓降而使晶體管2a的集電極處的電壓更低。該DC電平由gm級5a補償， gm級5a響應晶體管2a的集電極處、施加到其反相輸入的相對低的電壓， 提供進入晶體管2b的基極的更多電流；由于晶體管2a、 2b的發(fā)射極電 流的和(sum)由電流源6固定到電流ITAIL，所以進入晶體管2b的基 極的這種較高的偏置電流將減少通過晶體管2a的電流，允許其集電極電 壓升回穩(wěn)定的電平(由基準電壓REF確定)。類似的操作由gm級5b在阻止輸入HEADN處的DC電平影響電路工作的過程中提供。0007圖1的傳統(tǒng)前置放大器2在其輸出OUTP、 OUTN處提供差分 輸出級。輸出OUTP從晶體管4a的發(fā)射極獲得，該晶體管4a的基極連 接到晶體管2a的集電極，該晶體管4a的集電極以射極跟隨器的方式直 接偏置到Vee電源。電阻器R5將晶體管4a的發(fā)射極連接到輸入HEADP， 并且通過電流源8a連接到Vee電源。與此類似，晶體管4b的集電極直接 偏置到Vee，并且其發(fā)射極通過電阻器R6連接到輸入HEADN;該發(fā)射 極節(jié)點還通過電流源8b被偏置到Vee電源。輸出OUTN以射極跟隨器的 方式從晶體管4b的發(fā)射極獲得。輸出OUTP、 OUTN被發(fā)送給磁盤驅動 前置放大器中的下一增益級。
0008根據此結構，輸入HEADP、 HEADN處的信號分別在晶體管2a、 2b的集電極處放大，并且分別通過晶體管4a、 4b的射極跟隨器輸出至節(jié) 點OUTP、 OUTN。在該電路的每一側，反饋回路由電阻器R1的運行通 過晶體管4a (對于輸入HEADP)以及由電阻器R3的運行通過晶體管4b
(對于輸入HEADN)來提供。實際上，該前置放大器電路的放大器和反 饋部分可以認為是從輸出回到輸入的帶有電阻器(R5， R6)的反相放大 器。因此，本領域技術人員將易于導出輸入阻抗Z^
0009其中Rf是相應電阻器R5、 R6的電阻，k是分別由晶體管2a、 2b和相應集電極電阻器R1、 R3構成的放大器的增益。在傳統(tǒng)的用于磁 盤驅動系統(tǒng)的前置放大器電路中，該輸入阻抗Zin通常與連接MR磁頭和 輸入節(jié)點HEADP、 HEADN的傳輸線的阻抗相匹配。該輸入阻抗Zi。通常 通過設計和特征來確定。
0010然而，我們發(fā)現關于本發(fā)明，使用固定的輸入阻抗Zin在很多磁 盤驅動應用中不是最佳的。例如，相同的前置放大器集成電路可以用在 廣泛的系統(tǒng)應用中，根據系統(tǒng)應用可具有不同導體長度和可能的特性。 這些不同的系統(tǒng)實現可以容易地導致MR磁頭和前置放大器之間的傳輸 線阻抗，造成該阻抗與前置放大器電路本身的輸入阻抗不匹配。這種不 匹配自然會導致來自MR磁頭的信號的反射和衰減，這也會導致讀取誤
8差和性能不佳。此外。還發(fā)現關于本發(fā)明，這種輸入阻抗在一定程度上
與頻率有關。例如，在與輸入阻抗不匹配的頻率處，來自MR磁頭的信
號頻率的變化可能無法由前置放大器準確地感測到。
發(fā)明內容
0011因此，本發(fā)明的目標是提供前置放大器電路以及能夠在廣泛的 系統(tǒng)應用中操作相同前置放大器電路的方法。
0012本發(fā)明進一步的目標是提供這樣一種電路以及方法，其中可將 用于特定系統(tǒng)應用的輸入阻抗進行最優(yōu)化。
0013本發(fā)明進一步的目標是提供這樣一種電路以及方法，其中在運 行期間可將前置放大器的性能最優(yōu)化。
0014對于本領域的普通技術人員來說，參考以下說明并結合其附圖， 本發(fā)明的其它目標和優(yōu)點將是顯而易見的。
0015本發(fā)明可在磁盤驅動前置放大器電路中實施，其中提供了附加 的反饋路徑。該附加的反饋路徑以差分跨導(gm)電路的方式來提供， 包括具有公共發(fā)射極并由可控電流源控制的差分晶體管對。通過設置電 流源的電流等級，可以設置差分對的跨導；該跨導有效地與前置放大器 輸入處的反饋電阻器并聯。從而，對前置放大器的輸入阻抗的控制可以 進行編程和調節(jié)。
0016圖1是用于磁盤驅動的磁阻(MR)磁頭的傳統(tǒng)前置放大器的電 學示意圖。
0017圖2是根據本發(fā)明的優(yōu)選實施例構造的磁盤驅動系統(tǒng)的電學框 圖。
0018圖3是根據本發(fā)明的優(yōu)選實施例構造的、圖2的磁盤驅動系統(tǒng) 的前置放大器和偏置電路的電學框圖。
0019圖4是根據本發(fā)明的優(yōu)選實施例構造的前置放大器的電學示意 圖。
具體實施例方式
0020本發(fā)明將結合其優(yōu)選實施例即在磁盤驅動系統(tǒng)中實現的實施例 進行描述。但是，應當預料到，本文描述的偏置電路布局的優(yōu)點也可以 是在其它應用及用途中的優(yōu)點。因此，應當理解，以下描述僅以示例的 方式來提供，而不限于要求保護的發(fā)明的范圍。
0021圖2圖解說明實現本發(fā)明優(yōu)選實施例的計算機系統(tǒng)的典型示例。 在此示例中，個人計算機或工作站12以傳統(tǒng)的方式實現，其包括適當的 中央處理單元(CPU)、隨機存取存儲器(RAM)、顯卡和聲卡或顯示和 發(fā)聲的功能單元、網絡接口功能等。同樣包含在計算機12中的是主機適 配器13，其一側連接至計算機12的系統(tǒng)總線，而另一側連接至總線B， 磁盤驅動控制器15連接至該總線B。總線B優(yōu)選根據傳統(tǒng)標準來實現， 傳統(tǒng)標準的示例包括增強集成驅動電路(EIDE)標準、小型計算機系統(tǒng) 接口 (SCSI)標準或串行高級技術附件(SATA)標準。根據需要也可以 通過傳統(tǒng)的方式將其它磁盤存儲裝置(硬盤控制器、軟盤驅動控制器等) 和其它外圍設備連接到總線B。
0022本領域技術人員將容易地認識到圖2的系統(tǒng)可替代地應用到其 它系統(tǒng)應用和架構中。例如，很多便攜式音頻播放器、數字視頻記錄器 和其它公共系統(tǒng)均使用磁盤驅動存儲器，因此其本身包括在諸如數字音 頻播放器等小型系統(tǒng)范圍內的諸如前置放大器20、伺服系統(tǒng)控制16、數 據通道14等功能單元。磁盤驅動的其它用途和應用在本領域中也是眾所 周知的。因此，盡管圖2圖解說明了與計算機系統(tǒng)關聯的本發(fā)明的系統(tǒng) 應用，但是該系統(tǒng)應用只是可利用本發(fā)明的廣泛系統(tǒng)中的一個，其本身 只是以示例的方式被描述。
0023控制器15是本領域中眾所周知的傳統(tǒng)磁盤驅動控制器。在現代 磁盤驅動中，驅動電子器件在磁盤驅動中實現而不是作為計算機12本身 內的控制器，而控制器15在磁盤驅動本身內的印刷電路板中實現。當然， 在較大規(guī)模的系統(tǒng)中，控制器15可以在計算機12內實現。在圖2概括 的方框圖內，為了清楚起見，控制器15的各部件根據它們的功能而不是 它們的物理集成電路被顯示。用于實現磁盤驅動控制器諸如控制器15的 典型的集成電路包括數字信號處理器(DSP)、只讀存儲器(ROM)和隨機存取存儲器(RAM)、其它非易失性存儲器諸如閃存、連接到總線B 的接口電路和其它慣用邏輯電路。從功能上說，控制器15包括數據通道 14，數據通道14與總線14連接以將數據傳送到磁頭-磁盤組件18中的前 置放大器與磁頭偏置電路20以及傳送來自前置放大器與磁頭偏置電路20 中的數據。數據通道14還與伺服控制器16通信，該伺服控制器驅動磁 頭-磁盤組件18中的音圈馬達22和主軸馬達24。
0024磁頭-磁盤組件18包括電子組件和機械組件，這些組件涉及磁存 儲數據的讀與寫。在此示例中，磁頭-磁盤組件18包括具有鐵磁性表面的 一個或多個磁盤28 (鐵磁性表面優(yōu)選在磁盤的兩側之上)，磁盤在主軸馬 達24的控制下繞其軸線旋轉。多個讀/寫磁頭組件25a、 25b可由致動器 27進行移動。因此，控制器15中的伺服控制功能元件16的信號控制主 軸馬達24和音圈馬達22，使得致動器27將讀/寫磁頭組件25a、 25b置 于磁盤表面28的預期位置以寫入或讀取預期數據。
0025根據本發(fā)明的優(yōu)選實施例，讀/寫磁頭組件25包括磁阻(MR) 磁頭，其專門用于感測磁盤表面28的預期位置的磁疇(magnetic domain) 的極性(或許還有幅值)，從而"讀取"被存儲的與磁性類型對應的數字 數據。根據本領域的基本原理，MR感測是基于響應外部磁場特定磁性材 料電阻的變化。這種感測需要MR元件如MR讀磁頭的穩(wěn)定狀態(tài)的偏置， 使得電阻的變化表現為穩(wěn)定狀態(tài)偏置電平上的小信號變化。
0026因此，如圖3所示，電阻器RMR代表磁阻(MR)磁頭，因此 電阻器RMR的電阻變化呈現存儲在磁盤表面上的磁性數據。前置放大器 與磁頭偏置電路20包括偏置電路34，該偏置電路34在電阻器RMR兩 端施加穩(wěn)定狀態(tài)偏置；適于在本發(fā)明的該優(yōu)選實施例中使用的偏置電路 34的示例在2006年1月31日提交的、共同待決的普通轉讓的、題為"Bias Circuit for a Magnetoresistive Preamplifier Circuit (用于磁阻前置放大器電 路的偏置電路)"的美國專利申請第11/344,037號中進行了描述。前置放 大器30感測電阻器RMR兩端的電壓變化(或可替代地感測電阻器RMR 傳導的電流的變化)，并因此其本身連接到節(jié)點HEADP、 HEADN。前置 放大器30將電阻器RMR中的這些小信號變化進行放大，并且將放大的 信號發(fā)送給一個或多個增益級35a、35b，以便最終傳送給數據通道14 (圖
ii2)進行處理。
0027根據本發(fā)明的優(yōu)選實施例，前置放大器與磁頭偏置電路20還包 括前置放大器控制電路32。根據本發(fā)明的該實施例，前置放大器控制電 路32發(fā)出對前置放大器30呈現的輸入阻抗進行控制或調節(jié)的(模擬或 數字)信號以感測節(jié)點HEADP、 HEADN，這將在下文進一步詳細描述。 在此示例中，前置放大器控制電路32產生控制信號IPROG，該信號將控 制前置放大器30內的一個或多個電流源，這將在下文進一步詳細描述。 依據前置放大器30內的電流源的結構，該控制信號IPROG可以是模擬 信號(即，可變電流)或可替代地可以是數字值，通過接下來的描述這 將是顯而易見的。無論哪一種情況，希望能夠理解從硬連接的意義上通 過調整或設置熔線(fusible links)的方式或者從"軟(soft)"意義上響 應磁盤驅動系統(tǒng)內的寄存器設置、命令或來自別處的其它信號，前置放 大器控制電路32本身是可編程的。希望能夠進一步理解參考此說明書的 本領域技術人員將能夠容易地定義并實現這種控制功能。
0028從圖3可以明顯地看到，并且正如以上所述，前置放大器30被 連接到作為磁阻(MR)磁頭的電阻器RMR，并且磁阻(MR)磁頭具有 輸入HEADP、 HEADN以便用于接收電阻器RMR的每側的電壓。前置 放大器30向增益級35a發(fā)出與電阻器RMR兩端的小信號電壓變化的放 大形式對應的差分輸出。
0029圖4圖解說明根據本發(fā)明的優(yōu)選實施例的前置放大器30的結構。 根據本發(fā)明的優(yōu)選實施例，前置放大器30的構成有些類似于上述前置放 大器2的構成。但是，根據本發(fā)明的該優(yōu)選實施例，可編程的阻抗電路 50被包含在前置放大器30內，用于將前置放大器30呈現的輸入阻抗調 整并控制為電阻器RMR處的信號?？删幊套杩闺娐?0的結構和運行將 在下文描述前置放大器30的放大器部分之后詳細描述。
0030來自電阻器RMR的輸入HEADP、 HEADN分別在前置放大器 30內的叩n晶體管42a、 43a的基極被接收。更具體地，輸入HEADP連 接到npn晶體管42a的基極，叩n晶體管42a的集電極通過電阻器R41 耦合到Vee電源。晶體管42a的發(fā)射極連接到成對的叩n晶體管42b的發(fā) 射極，并且通過電流源46連接到Vee電源。在這種布局中，晶體管42a和電阻器R41用作輸入HEADP處的信號的放大器；該放大器在晶體管 42a的集電極處的輸出被施加給射極跟隨器npn晶體管44a的基極，npn 晶體管44a的發(fā)射極通過電阻器R45和電流源48a耦合到Vee。從前置放 大器30到增益級35a的第一輸出在節(jié)點OUTP (圖3)處由晶體管44a 的發(fā)射極驅動。于是，輸入HEADP和晶體管42a的基極連接到電阻器 R45和電流源48a之間的節(jié)點。這樣，輸出節(jié)點OUTP的狀態(tài)通過電阻 器R45反饋給輸入HEADP 。
0031與此類似，輸入HEADN連接到叩n晶體管43a的基極，npn晶 體管43a的集電極通過電阻器R43連接到電源Vee。晶體管43a的發(fā)射極 與其配對的晶體管43b的發(fā)射極連接，通過電流源47共同耦合到Vee電 源。晶體管43a和電阻器R43形成的放大器的輸出施加給射極跟隨器npn 晶體管44b的基極，叩n晶體管44b的集電極連到Vee電源，而其發(fā)射極 驅動輸出節(jié)點OUTN。反饋電阻器R46連接在晶體管44b的發(fā)射極和輸 入節(jié)點HEADN之間，并且通過電流源48b被偏置到Vee電源。由電流源 48a、 48b提供的電流優(yōu)選為相同的，并且基于預期的放大特性和磁頭偏 置規(guī)格被設置為預期的水平IREF。與此類似，由電流源46、 47提供的 電流ITAIL也優(yōu)選為彼此相同的，并且被設置為適于預期放大和電路響 應的水平。
0032正如以上關于圖1描述的前置放大器2，根據本發(fā)明的該實施例 的前置放大器30被布置成交叉耦合的差分對，以阻止電阻器RMR處的 DC偏移電壓沿著增益級35a傳播。從圖3中可以明顯看到，電阻器RMR 被MR磁頭電路34偏置，因此，輸入HEADP、 HEADN必然具有穩(wěn)定 狀態(tài)的DC電壓，與寫入磁盤28的數據對應的磁場的變化導致電阻關于 該DC電壓的變化表現為DC偏置電平上的小信號變化。在本領域中眾所 周知的是，DC電平本身對讀取來自磁盤28的數據沒有影響，并且因此 優(yōu)選為被阻止放大。
0033在HEADP輸入側，npn晶體管42b的集電極通過電阻器R42耦
合到Vee電源；其發(fā)射極由上述電流源46進行偏置。晶體管42b的基極
由gm級45a的輸出驅動，gm級45a在反相輸入處接收晶體管42a的集 電極處的放大器節(jié)點，在其非反相輸入處接收基準電壓REF。晶體管42b的基極還通過電容器C41a耦合到另一輸入HEADN。在運行中，gm級 45a驅動與晶體管42a的集電極處被放大的電壓和基準電壓REF之間的 差對應的電流，并將該電流施加給晶體管42b的基極。例如，如果節(jié)點 HEADP處的DC穩(wěn)定狀態(tài)電壓是相對低的，則集電極處的電壓將是相對 高的，原因在于相對少的電流通過晶體管42a和電阻器R41被傳導。這 種情形將導致gm級45a提供較低的電流進入晶體管42b的基極，使得由 電流源46控制的較多的電流ITAIL由晶體管42a而不是42b進行傳導， 這將晶體管42a的集電極處的電壓拉得更低。因此，不論電阻器RMR處 節(jié)點HEADP的實際DC電壓如何，晶體管42a的集電極處的DC電壓將 保持相對穩(wěn)定。該電路的響應將取決于由電流源46提供的電流ITAIL。 此外，連接到節(jié)點HEADN、晶體管42b的基極及gm級45a的電容器 C41a將形成頻率響應，使得電阻器RMR兩端電壓的小的信號變化被放 大，同時防止兩個節(jié)點(即在電阻器RMR兩端具有恒定電壓)的DC電 壓的變化出現在前置放大器30的輸出處。
0034與此類似，在輸入HEADN側，晶體管43a的集電極連接到gm 級45b的反相輸入，gm級45b的非反相輸入接收基準電壓REF。 gm級 45b的輸出被施加到晶體管43b的基極，晶體管43b的發(fā)射極與晶體管 43a及其集電極通過電阻器R44共同被偏置到Vee電源。輸入HEADP也 被電容性地耦合到晶體管43b的基極。gm級45b在晶體管43a的集電極 處的放大器節(jié)點保持相對恒定的DC偏置點中的運行類似于上述對gm級 45a的描述。
0035根據該結構，正如圖1的前置放大器2中的情形，前置放大器 30在其輸出OUTP、 OUTN處提供差分輸出信號，該輸出信號對應電阻 器RMR兩端電壓的小的信號變化，正如在輸入HEADP、 HEADN處反 映的那樣。和之前一樣，輸出OUTP在晶體管44a的發(fā)射極獲得，而輸 出OUTN從晶體管44b的發(fā)射極獲得，這兩種器件均以射極跟隨器的形 式安排。如圖3所示，輸出OUTP、 OUTN被發(fā)送給磁盤驅動前置放大 器20中的增益級35a。
0036根據本發(fā)明的優(yōu)選實施例，可編程阻抗電路50調節(jié)并可編程控 制由前置放大器30在輸入HEADP、 HEADN處呈現的輸入阻抗。在圖4的示例中，可編程阻抗電路50包括一對pnp晶體管54a、 54b。晶體管 54a、 54b的發(fā)射極連接在一起，并且這種公共發(fā)射極節(jié)點通過可控的電 流源52從Vee電源進行偏置。晶體管54a的集電極通過電流源56a被連
接到Vee電源，而晶體管54b的集電極通過電流源56b被連接到Vee電源。
電流源56a、 56b的構成優(yōu)選相同，并且彼此共同受到控制，使得晶體管 54a、 54b的集電極電流彼此相等。此外，電流源56a、 56b優(yōu)選被自動控 制或與電流源52—起進行控制，使得每個電流源56a、 56b傳導的電流 是電流源52傳導的電流的大約一半。在此示例中，電流源52傳導可選 電流IPROG，并且每個電流源56a、 56b傳導電流IPROG/2。
0037電流源52、 56a、 56b優(yōu)選以傳統(tǒng)的方式根據實現前置放大器30 所采用的技術進行構造。如圖4所示，如果以雙極技術實現前置放大器 30，則電流源52、 56a、 56b可以以傳統(tǒng)的方式容易地被實現為雙極電流 源(即電流控制的電流源)。如果金屬氧化物半導體(MOS)器件可用于 前置放大器30，則電流源52、 56a、 56b可以容易地實現為MOS晶體管 電流源(即電壓控制的電流源)?？商娲厥褂秒娏髟?2、 56a、 56b的 其它傳統(tǒng)實現方式。無論如何，根據本發(fā)明的該實施例并且根據以下描 述顯而易見的是，由電流源52、 56a、 56b傳導的電流優(yōu)選可由來自前置 放大器控制電路32(圖3)的模擬或數字信號進行控制以設置電流IPROG 和IPROG/2的電流水平。下文將要描述的是，該可編程電流水平在提供 給輸入HEADP、 HEADN的輸入阻抗中反映出來。
0038參見圖4，晶體管54a的基極連接到晶體管42b的集電極，并且 晶體管54b的基極連接到晶體管43b的集電極。晶體管54a的集電極連 接到輸入HEADP，而晶體管54b的集電極連接到輸入HEADN。因此， 前置放大器30每側的差分放大器對處的電壓導致由晶體管54a、 54b傳 導的電流的改變。例如，當晶體管42b處的小信號集電極電壓下降以響 應輸入HEADP處相對低的電壓(反過來，這將降低晶體管42a的導電性 而提高晶體管42b的導電性)時，晶體管54a將導通得更厲害，使得晶 體管54a的集電極電流增長到超出電流源56a傳導的電流IPROG/2。超 出IPROG/2的任何過量的電流均被施加到晶體管42a的基極，有效地向 輸入HEADP反饋放大器的結果。此過量電流使流入輸入器件的基極的電
15流增加以響應輸入HEADP處電壓的一定變化，這對應于輸入阻抗的降 低。這種影響的程度依賴于被施加到可編程輸入阻抗電路50的電流 IPROG (當然也依賴于電流IPROG/2)的水平。通過晶體管54b的動作 將發(fā)生類似的操作。電流IPROG的較高水平將導致晶體管54a、 54b對 給定的基極電流導通得更厲害，同時產生向輸入節(jié)點反饋的額外的過量 電流。結果，可編程輸入阻抗電路50提供來自放大器輸出的并聯反饋路 徑(或者更準確地，與放大器輸出對應的信號)，該并聯反饋路徑與來自 射極跟隨器輸出級本身的反饋并聯。由于每個輸入HEADP、 HEADN的 輸出電流是通過響應電壓特別是與每個輸入關聯的放大器級中的電壓而 產生的，所以該反饋具有跨導反饋的性質。
0039根據本發(fā)明的該優(yōu)選實施例，本領域的讀者可以容易地導出前 置放大器30的輸入阻抗
Zin=^
0040其中Rf是反饋電阻器R41、 R43的電阻，m是從輸入HEADP、 HEADN到晶體管42b、 43b的集電極處的節(jié)點的增益(即從輸入分別到 晶體管54a、 54b的基極的增益)，k是從輸入HEADP、 HEADN到晶體 管42a、 43a的集電極處的放大器節(jié)點的增益。增益k對應前置放大器30 的放大增益；增益m可根據可編程輸入阻抗電路50的預期編程范圍以及 動態(tài)范圍的考慮進行更改。輸入阻抗Zin的表達式中的跨導gm由電流源 52 (和電流源56a、 56b)傳導的電流IPROG控制。當電流IPROG增長 時，可編程輸入阻抗電路50的跨導gm將增長，反過來將降低輸入阻抗 Zin。相反，當電流IPROG降低時，可編程輸入阻抗電路50的跨導gm將 降低，反過來將增長輸入阻抗Zin。實際上，如果電流IPROG被設置為零，
輸入阻抗Zin變?yōu)?br>
即，以上關于圖1描述的傳統(tǒng)前置放大器電路。
0041因此，由于可編程輸入阻抗電路50的原因，可根據系統(tǒng)應用對 輸入阻抗Zin進行編程或調節(jié)。例如，如果電阻器RMR和前置放大器30之間的導體傳輸線呈現出相對高的特征阻抗，貝ij電流IPROG可以保持得 相對低(如果不為零)，使得前置放大器30的輸入阻抗可以與傳輸線阻 抗匹配。相反，如果該傳導路徑的傳輸線具有低阻抗，則電流IPROG可 以被設置為較高水平以降低前置放大器30的輸入阻抗。而且，前置放大 器30的特性可以確定其輸入阻抗依頻率的變化；同樣，電流IPROG可 以被設置，使得在與預期的信號頻率對應的頻率下，前置放大器30呈現 的輸入阻抗可以與來自電阻器RMR的傳輸線導體的阻抗相匹配。
0042考慮到本領域讀者參考此說明書后可以容易地獲得在電流 IPROG的設置中前置放大器控制電路32的結構和運行?？紤]了這種控制 安排的各種示例。例如，前置放大器控制電路32可以包括寄存器，或者 接收對應于系統(tǒng)中別處寄存器的數字信號，系統(tǒng)實現人員可對與預期電 流IPROG對應的寄存器字的值進行設置或者將其寫入該寄存器。該基于 寄存器的或可編程的電流選擇還允許在使用前置放大器30的過程中(例 如在磁盤驅動系統(tǒng)的制造測試或安裝環(huán)境中)對電流進行調節(jié)?？商娲?地，跳線、保險絲或可編程的非易失性存儲器單元可以在前置放大器與 磁頭偏置電路20中實現，通過這種方式可以在磁盤驅動系統(tǒng)的制造過程 中設置電流IPROG。此外，從前置放大器控制電路32發(fā)送到前置放大器 30的信號IPROG可以是模擬電平，在這種情形下該信號可以直接施加給 電流源52、 56a、 56b;可替代地，前置放大器控制電路32可向前置放大 器30提供數字字值，在這種情形下前置放大器30中的數字-模擬轉換器 電路(未顯示)可以將控制字轉化為預期的偏置電平。而且可替代地， 前置放大器30可包括多個可控且可切換的分流路徑(shimt path)，例如 在分壓器或分流器布局中，通過以上方式數字控制字可以建立預期電流 IPROG?？紤]到控制電流IPROG的這些和其它方案和前置放大器30的 輸入阻抗的設置或編程適于根據預期的系統(tǒng)實現與本發(fā)明關聯使用。
0043對于已經參考此說明書的本領域技術人員來說，本發(fā)明的各種 其它可替代實現將也是顯而易見的。例如，盡管在附圖中顯示并且在說 明書中描述的是雙極型晶體管，但MOS晶體管可替代地用于實現本發(fā)明 的電路。而且，各種有源器件的傳導類型(npn與p叩；p溝道MOS和n 溝道MOS)自然可以被選擇并與適當的偏置電壓結合使用以實現本發(fā)明的電路、系統(tǒng)和方法。
0044本發(fā)明提供的優(yōu)點在前置放大器電路的運行中是重要的，特別 是在與磁盤驅動系統(tǒng)中的磁阻磁頭結合使用的前置放大器電路。根據本 發(fā)明，前置放大器電路呈現的輸入阻抗可被控制以便與向前置放大器提 供信號的元件的輸入阻抗相匹配，并且與信號傳送到前置放大器所經過 的連接的傳輸線特性相匹配。因此，輸入阻抗的適當匹配降低了被感測 及放大的信號的反射和其它失真，提高了被放大信號的準確度，還提高 了前置放大器讀取信號的靈敏度，從而實現較高密度的磁盤驅動。
0045盡管已經根據本發(fā)明的優(yōu)選實施例進行了描述，但是應當理解 在本發(fā)明要求保護的范圍內，對描述的實施例的改動和替換對本發(fā)明適 用領域的普通技術人員來說是顯而易見的。
權利要求
1. 一種包括一前置放大器電路的裝置，其包括一第一放大器級，其接收第一輸入并具有一放大器輸出；一第一輸出級，其耦合到所述放大器輸出，用于呈現與所述放大器輸出對應的第一前置放大器輸出處的信號；一第一反饋元件，其耦合在所述第一輸出級和所述第一輸入之間；和一可編程輸入阻抗電路，包括一可控主電流源，其傳導可控電流；一第一晶體管，其具有耦合到所述第一放大器級的控制端，并且具有一傳導路徑，所述傳導路徑連接在所述可控主電流源和基準電壓電平之間，且所述第一晶體管在其一側耦合到所述第一輸入。
2. 根據權利要求l所述的裝置，其進一步包括 一第二放大器級，其接收第二輸入并具有一放大器輸出； 一第二輸出級，其耦合到所述第二放大器級的所述放大器輸出，用于呈現與所述第二放大器級的所述放大器輸出對應的第二前置放大器輸 出處的信號；和一第二反饋元件，其耦合在所述第二輸出級和所述第二輸入之間； 并且其中所述可編程輸入阻抗電路進一步包括一第二晶體管，其具有耦合到所述第二放大器級的控制端，并且具 有一傳導路徑，所述傳導路徑連接在所述可控主電流源和基準電壓電平 之間，且所述第二晶體管在其一側耦合到所述第二輸入。
3. 根據權利要求2所述的裝置，其中所述可編程輸入阻抗電路進一 步包括第一電流源和第二電流源，所述第一電流源與所述第一晶體管的所 述傳導路徑串聯連接并且用于傳導對應于所述可控電流的電流，所述第 二電流源與所述第二晶體管的所述傳導路徑串聯連接并且用于傳導對應于所述可控電流的電流。
4. 根據權利要求2所述的裝置，其中所述第一放大器級包括 一第一放大器晶體管，其具有耦合到所述第一輸入的控制端，并且具有一傳導路徑；一第一負載，其與所述第一放大器晶體管的所述傳導路徑串聯連接 一第二放大器晶體管，其具有耦合到所述第二輸入的控制端，并且具有一傳導路徑；一第二負載，其與所述第二放大器晶體管的所述傳導路徑串聯連接； 一第一尾電流源，其耦合到所述第一放大器晶體管和所述第二放大器晶體管的所述傳導路徑共同連接的第一末端，用于傳導固定電流；和 一第一 gm級，其具有耦合到所述第一放大器級的所述放大器輸出的輸入，并且具有耦合到所述第二放大器晶體管的所述控制端的輸出；其中所述第一放大器級的所述放大器輸出位于所述第一負載和所述第一放大器晶體管之間的節(jié)點處。
5. 根據權利要求4所述的裝置，其中所述可編程輸入阻抗電路的所 述第一晶體管的所述控制端耦合到所述第二負載和所述第二放大器晶體 管之間的節(jié)點。
6. 根據權利要求4所述的裝置，其中所述第二放大器級包括 一第三放大器晶體管，其具有耦合到所述第二輸入的控制端，并且具有一傳導路徑；一第三負載，其與所述第三放大器晶體管的所述傳導路徑串聯連接；一第四放大器晶體管，其具有耦合到所述第二輸入的控制端，并且 具有一傳導路徑；一第四負載，其與所述第四放大器晶體管的所述傳導路徑串聯連接;一第二尾電流源，其耦合到所述第三放大器晶體管和所述第四放大 器晶體管的所述傳導路徑共同連接的第一末端，用于傳導固定電流；和一第二 gm級，其具有耦合到所述第二放大器級的所述放大器輸出的輸入，并且具有耦合到所述第四放大器晶體管的所述控制端的輸出；其中所述第二放大器級的所述放大器輸出位于所述第三負載和所述第三放大器晶體管之間的節(jié)點處；并且其中所述可編程輸入阻抗電路的所述第二晶體管的所述控制端糊合到所述第四負載和所述第四放大器晶體管之間的節(jié)點。
7. 根據權利要求l-6任一項所述的裝置，其中所述第一輸出級包括 一第一輸出晶體管，其具有耦合到所述第一放大器級的所述放大器輸出的控制端，并且具有一傳導路徑；和一第一基準電流源，其與所述第一輸出晶體管的所述傳導路徑串聯 連接；并且其中所述第一反饋元件包括一第一反饋電阻器，其一側在所述第一前置放大器輸出處連接到所 述第一輸出晶體管的所述傳導路徑，而另一側連接到所述第一輸入。
8. 根據權利要求7所述的裝置，其中所述第二輸出級包括 一第二輸出晶體管，其具有耦合到所述第二放大器級的所述放大器輸出的控制端；并且具有一傳導路徑；和一第二基準電流源，其與所述第二輸出晶體管的所述傳導路徑串聯 連接；并且其中所述第二反饋元件包括一第二反饋電阻器，其一側在所述第二前置放大器輸出處連接到所 述第二輸出晶體管的所述傳導路徑，而另一側連接到所述第二輸入。
9. 根據權利要求l-8任一項所述的裝置，其進一步包括 一前置放大器控制電路，其控制由所述可編程輸入阻抗電路的所述可控主電流源傳導的所述可控電流；一磁阻讀磁頭元件，其耦合到所述第一輸入和所述第二輸入；和 一磁頭偏置電路，其將DC偏置施加到所述磁阻元件。
10. —種操作磁盤驅動系統(tǒng)中的前置放大器電路的方法，其包括 在第一前置放大器輸入處和第二前置放大器輸入處接收電阻性磁頭元件兩端的第一輸入電壓和第二輸入電壓；使用第一放大器級和第二放大器級放大所述第一輸入電壓和所述第二輸入電壓；通過相應的反饋電阻器施加分別從所述第一放大器級和所述第二放 大器級到所述第一輸入和所述第二輸入的反饋；以及向可編程輸入阻抗電路中的主電流源施加控制信號，所述可編程輸 入阻抗電路具有耦合到所述第一放大器級和所述第二放大器級的輸入， 并且具有耦合到所述第一輸入和所述第二輸入的輸出，所述控制信號確 定所述可編程輸入阻抗電路對所述第一輸入和所述第二輸入的影響。
11. 根據權利要求IO所述的方法，其中所述第一放大器級和所述第 二放大器級中的每一個均包括差分晶體管對；其中所述第一輸入被施加給所述第一放大器級中的第一放大器晶體 管的基極，并且所述第二輸入被施加給所述第二放大器級中的第一放大 器晶體管的基極；并且所述方法進一步包括提供從所述可編程輸入阻抗電路進入所述第一放大器級的所述第一 放大器晶體管的所述基極的電流以響應所述第一放大器級的運行狀態(tài)； 以及提供從所述可編程輸入阻抗電路進入所述第二放大器級的所述第一 放大器晶體管的所述基極的電流以響應所述第二放大器級的運行狀態(tài)。
全文摘要
本發(fā)明公開了一種用于磁盤驅動系統(tǒng)的前置放大器電路(32)。該前置放大器電路具有第一輸入和第二輸入，這些輸入感測磁阻(MR)磁頭元件的每一側上的電壓，該MR磁頭元件根據附近磁盤表面的局部磁場呈現變化的電阻。前置放大器電路包括可編程輸入阻抗電路，所述可編程輸入阻抗電路呈現與第一輸入和第二輸入中的每個的反饋阻抗并聯的阻抗。通過控制可編程輸入阻抗電路中的電流源來控制由可編程輸入阻抗電路呈現的并聯阻抗；較高的電流導致較低的輸入阻抗。
文檔編號G11B5/02GK101438344SQ200780016628
公開日2009年5月20日 申請日期2007年3月9日 優(yōu)先權日2006年3月9日
發(fā)明者D·W·迪安 申請人:德克薩斯儀器股份有限公司