專利名稱：存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種根據(jù)權(quán)利要求1的前序部分的存儲裝置，以及根據(jù)
權(quán)利要求9的微處理器裝置，尤其是汽車的控制器。
在控制器中通常必須存儲數(shù)據(jù)，這些數(shù)據(jù)應(yīng)當(dāng)在該控制器斷開時一 直保存。本發(fā)明尤其涉及在單獨的存儲組件中存儲數(shù)據(jù)的方式。
背景技術(shù)：
根據(jù)權(quán)利要求1的前序部分的存儲裝置由DE4317175A1公開。 EP1252627B1展示了 一種用于向易失半導(dǎo)體存儲器供電的裝置。 DE10003006A1公開了 一種處理和存儲信號的裝置和方法，其中濾波器系 數(shù)存儲在與微處理器分離的RAM存儲區(qū)中。
此外由實踐公知待存儲的非易失數(shù)據(jù)要存儲在單獨的組件(例如 EEPR0M)中。為此該數(shù)據(jù)通過通信線路如總線傳送給該組件。這種傳送 以及非易失存儲的過程都需要一定的持續(xù)時間。如果在該持續(xù)時間內(nèi)控 制器的供電電壓中斷，則存儲過程也中斷，存儲組件中的數(shù)據(jù)就會不完 整和不一致。為了避免這一點，目前通過微處理器(在該微處理器上運(yùn) 行著應(yīng)用(應(yīng)用微處理器))中的軟件控制地采用費(fèi)事的措施(例如 EEPR0M中的多次存儲，應(yīng)用微處理器中的臨時數(shù)據(jù)保持)，以保證數(shù)據(jù) 的一致性和完整性。盡管如此，目前通常不能排除出現(xiàn)數(shù)據(jù)丟失。這可 能導(dǎo)致磁通逆行和費(fèi)事的錯誤檢查
發(fā)明內(nèi)容
技術(shù)問題
本發(fā)明要解決的技術(shù)問題在于提供一種非易失存儲裝置，其使得可 以可靠和一致地存儲數(shù)據(jù)而無需在與該存儲裝置通信的微處理器(應(yīng)用 微處理器)中設(shè)置費(fèi)事的控制軟件。
技術(shù)方案
該技術(shù)問題通過用于非易失地存儲數(shù)據(jù)的非易失存儲裝置解決，該存儲裝置包含至少 一個非易失存儲組件，和用于緩存用于該至少 一個非 易失存儲組件的供電電壓的電緩存器。尤其是該技術(shù)問題通過具有電壓 緩存器的智能存儲組件解決。
本發(fā)明的主要方面在于，設(shè)置用于緩存用于至少一個非易失存儲組 件的供電電壓的電緩存器。
該非易失存儲組件在下面簡稱為"存儲組件"。
有利效果
該裝置的優(yōu)選擴(kuò)展在從屬權(quán)利要求2至10中給出。
本發(fā)明的優(yōu)點在于，通過保證在該非易失存儲組件中的數(shù)據(jù)可靠性 和數(shù)據(jù)一致性，可以去掉應(yīng)用微處理器中費(fèi)事的軟件數(shù)據(jù)保證措施。由 此可以有更多的存儲器和運(yùn)行時間留給微處理器中的應(yīng)用。
對控制器的開發(fā)費(fèi)用以及系列管理(Serienbetreuung)中的錯誤 搜索都明顯減少。
按照本發(fā)明的實施例，至少一個存儲組件用自己的緩存器獲得自己 的電壓供應(yīng)。該緩存器與應(yīng)用微處理器的供電裝置的緩存器相比明顯更 為便宜，因為存儲組件的能量需求明顯小于應(yīng)用微處理器的能量需求。
按照本發(fā)明的實施例，存儲組件相對于應(yīng)用微處理器獨立地進(jìn)行數(shù) 據(jù)存儲和數(shù)據(jù)呈現(xiàn)。在此，存儲組件在存儲過程中斷的情況下獨立地承 擔(dān)數(shù)據(jù)的可靠性和一致性。


下面借助實施例詳細(xì)解釋本發(fā)明。
圖1示出在微處理器裝置中根據(jù)本發(fā)明的存儲裝置的實施方式；
圖2示出根據(jù)本發(fā)明的存儲裝置的另一實施方式；
圖3示出在微處理器裝置中根據(jù)本發(fā)明的存儲裝置的另一實施方
式；
圖4示出根據(jù)本發(fā)明的微處理器裝置的實施方式。
具體實施例方式
圖1至圖4分別示出用于存儲非易失數(shù)據(jù)的非易失存儲裝置2，包 括非易失存儲組件4和電緩存器6，該電緩存器用于緩存用于該至少一 個非易失存儲組件4的供電電壓。供電電壓通過合適的電源8提供，在附圖中該電源通過供電端子表示。
非易失存儲組件4包括非易失數(shù)據(jù)存儲器10。非易失數(shù)據(jù)存儲器 10例如可以通過一個EEPR0M (電可擦除可編程只讀存儲器)或者多個 EEPR0M形成。
優(yōu)選的，該電緩存器6僅緩存非易失存儲組件4的供電電壓。 按照非易失存儲裝置2的實施方式，電緩存器6包括電壓調(diào)節(jié)組件 12 (圖1)。尤其是可以讓電緩存器6由電壓調(diào)節(jié)組件12組成。
按照非易失存儲裝置2的另一實施方式，電緩存器6由電容14和 串聯(lián)電阻16組成。電容14例如可以通過電容器形成。優(yōu)選的，電容14 與非易失存儲組件4并聯(lián)連接。尤其是，電容14可以與非易失存儲組 件4并聯(lián)地接地。串聯(lián)電阻16與存儲組件4和電容14串聯(lián)連接，如圖 3所示。
在正常運(yùn)行時，電容14通過串聯(lián)電阻16被充電。如果供電電壓中 斷，則存儲組件4由電容14饋電，由此可能還在運(yùn)行的存儲過程可以 結(jié)束了。
電緩存器6可以設(shè)置在存儲組件4內(nèi)，如圖2所示。此外，電緩存 器6可以設(shè)置在存儲組件4之外，如圖1和圖3所示。
為了傳送數(shù)據(jù)，存儲組件4可以具有通信端子20。該通信端子20 可以是串行的通信端子22，用于將存儲組件4的數(shù)據(jù)傳輸連接線24與 外設(shè)的相應(yīng)通信端子26串行連接，該外設(shè)例如是微處理器27，尤其是 運(yùn)行應(yīng)用程序的應(yīng)用微處理器27。圖l示例示出這種情況。
替換的，存儲組件4可以在串行通信端子22的位置處具有并行的 通信端子28，用于產(chǎn)生數(shù)據(jù)傳輸連接線30與外設(shè)的相應(yīng)并行通信端子 32的并行連接。
存儲組件4可以具有電壓監(jiān)控裝置34。該電壓監(jiān)控裝置34可以通 過用于監(jiān)控電壓的測量線路36連接到位于電源8和電緩存器6之間的 電壓供應(yīng)線路38上，如圖1所示。
按照本發(fā)明的實施方式，非易失存儲組件4包括控制邏輯電路40， 用于獲得數(shù)據(jù)并保證數(shù)據(jù)存儲器10中的數(shù)據(jù)一致性。
按照本發(fā)明的實施方式，存儲組件4具有激勵器(Treiber) 42， 用于在通信端子20上以RAM(隨機(jī)存取存儲)組件的形式表現(xiàn)數(shù)據(jù)存儲 器的結(jié)構(gòu)和特性。因此對于連接到該通信端子20的微處理器27，本發(fā)明的存儲組件4表現(xiàn)為RAM組件。激勵器42可以由存儲組件4的控制 邏輯電路40形成。
本發(fā)明此外涉及一種微處理器裝置44，尤其是汽車的控制器46， 包括微處理器27和至少一個上述非易失存儲裝置2。
按照微處理器裝置44的實施方式，該非易失存儲組件4形成微處 理器27的一部分(圖4 )。這例如可以按照ASIC (特定應(yīng)用集成電路) 的形式進(jìn)行。非易失存儲組件4在該實施方式中例如通過串行的數(shù)據(jù)傳 輸連接線24 (圖4 )或通過并行的數(shù)據(jù)傳輸連接線30與微處理器27的 處理器核48通信。
本發(fā)明不限于附圖中示出的實施方式。本發(fā)明從說明書、附圖、權(quán) 利要求以及下面提到的變形的本領(lǐng)域相似的內(nèi)容得出，但是不限于此。
與附圖中示出的實施方式有所不同，存儲裝置2還可以包括兩個或 更多的非易失存儲組件4。
權(quán)利要求
1. 一種用于非易失地存儲數(shù)據(jù)的非易失存儲裝置(2)，該非易失存儲裝置包含至少一個非易失存儲組件(4)，其特征在于，該非易失存儲裝置(2)具有用于緩存用于該至少一個非易失存儲組件(4)的供電電壓的電緩存器(6)。
2. 根據(jù)權(quán)利要求1所述的存儲裝置(2)，其特征在于，所述電緩存 器(6)僅緩存用于非易失存儲組件(4)的供電電壓。
3. 根據(jù)權(quán)利要求1或2所述的存儲裝置(2 ),其特征在于，所述電 緩存器(6)由電容(")和串聯(lián)電阻(16)組成，其中該電容與非易 失存儲組件并聯(lián)連接，串聯(lián)電阻(16)與存儲組件(4)和電容(14) 串聯(lián)連接。
4. 根據(jù)權(quán)利要求1或2所述的存儲裝置(2)，其特征在于，所述電 緩存器(6)由電壓調(diào)節(jié)組件(l2)構(gòu)成。
5. 根據(jù)上述權(quán)利要求之一所述的存儲裝置(2)，其特征在于，所述 電緩存器(6)設(shè)置在存儲組件(4)內(nèi)。
6. 根據(jù)上述權(quán)利要求之一所述的存儲裝置(2)，其特征在于，所述 存儲組件(4)構(gòu)成為在通信端子(20)上以外部RAM組件的數(shù)據(jù)的形 式表現(xiàn)數(shù)據(jù)的結(jié)構(gòu)和特性。
7. 根據(jù)上述權(quán)利要求之一所述的存儲裝置(2)，其特征在于，所述 存儲組件(4 )具有電壓監(jiān)控裝置(34 )。
8. 根據(jù)上述權(quán)利要求之一所述的存儲裝置(2),其特征在于，所述 非易失存儲組件(4)包括控制邏輯電路(40)，用于獲得數(shù)據(jù)并保證數(shù) 據(jù)存儲器(10)中的數(shù)據(jù)的一致性。
9. 一種微處理器裝置(44)，包括微處理器(27)和根據(jù)上述權(quán)利 要求之一所述的存儲裝置(2)。
10. 根據(jù)權(quán)利要求9所述的微處理器裝置(44),其特征在于，所述 非易失存儲組件(4)集成在微處理器(27)中。
全文摘要
一種非易失存儲裝置(2)包含至少一個非易失存儲組件(4)，和用于緩存用于該至少一個非易失存儲組件(4)的供電電壓的電緩存器(6)。微處理器(27)可以與該存儲裝置(2)并聯(lián)或串聯(lián)，或者可以包含該存儲裝置(2)。
文檔編號G11C16/30GK101438350SQ200780016658
公開日2009年5月20日 申請日期2007年4月17日 優(yōu)先權(quán)日2006年5月10日
發(fā)明者J·布拉徹特, U·赫勒 申請人:羅伯特. 博世有限公司